JP3235516B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3235516B2 JP3235516B2 JP15486197A JP15486197A JP3235516B2 JP 3235516 B2 JP3235516 B2 JP 3235516B2 JP 15486197 A JP15486197 A JP 15486197A JP 15486197 A JP15486197 A JP 15486197A JP 3235516 B2 JP3235516 B2 JP 3235516B2
- Authority
- JP
- Japan
- Prior art keywords
- internal
- circuit
- integrated circuit
- operating voltage
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に外部から供給される電源電圧を回路内部で降
圧して各部へ供給する半導体集積回路に関する。
関し、特に外部から供給される電源電圧を回路内部で降
圧して各部へ供給する半導体集積回路に関する。
【０００２】
【従来の技術】この種の半導体集積回路に用いられる内
部降圧回路は外部から供給される例えば３．３Ｖの電源
電圧ＶＣＣを降圧し、この降圧電圧を図示しない初段回
路や、初段回路に接続されるメモリ回路等に供給するも
のであり、図６に示すように、内部降圧回路Ａと内部降
圧回路Ｂとからなる。まず、内部降圧回路Ｂについて説
明する。内部降圧回路Ｂは、差動アンプ式のコンパレー
タ２１を有しており、コンパレータ２１は、差動対のＮ
ＭＯＳトランジスタＱ２１，Ｑ２２と、定電流源ＮＭＯ
ＳトランジスタＱ２３と、負荷用カレントミラー回路で
あるＰＭＯＳトランジスタＱ２４，Ｑ２５とからなる。
ここで、トランジスタＱ２１のゲートに内部降圧電圧Ｖ
ＩＮＴが、またトランジスタＱ２２のゲートに基準電圧
Ｖｒｅｆがそれそれ印加されている。
部降圧回路は外部から供給される例えば３．３Ｖの電源
電圧ＶＣＣを降圧し、この降圧電圧を図示しない初段回
路や、初段回路に接続されるメモリ回路等に供給するも
のであり、図６に示すように、内部降圧回路Ａと内部降
圧回路Ｂとからなる。まず、内部降圧回路Ｂについて説
明する。内部降圧回路Ｂは、差動アンプ式のコンパレー
タ２１を有しており、コンパレータ２１は、差動対のＮ
ＭＯＳトランジスタＱ２１，Ｑ２２と、定電流源ＮＭＯ
ＳトランジスタＱ２３と、負荷用カレントミラー回路で
あるＰＭＯＳトランジスタＱ２４，Ｑ２５とからなる。
ここで、トランジスタＱ２１のゲートに内部降圧電圧Ｖ
ＩＮＴが、またトランジスタＱ２２のゲートに基準電圧
Ｖｒｅｆがそれそれ印加されている。
【０００３】そしてトランジスタＱ２２のドレインか
ら、両差動入力のレベル差に応じた電圧が得られる。こ
の電圧出力は、ＰＭＯＳトランジスタＱ２６により上記
内部降圧電圧ＶＩＮＴとして出力され、トランジスタＱ
２１のゲートへフィードバックされる。また、トランジ
スタＱ２３のゲートにも基準電圧Ｖｒｅｆが印加され定
電流が出力されるようになっている。
ら、両差動入力のレベル差に応じた電圧が得られる。こ
の電圧出力は、ＰＭＯＳトランジスタＱ２６により上記
内部降圧電圧ＶＩＮＴとして出力され、トランジスタＱ
２１のゲートへフィードバックされる。また、トランジ
スタＱ２３のゲートにも基準電圧Ｖｒｅｆが印加され定
電流が出力されるようになっている。
【０００４】次に、内部降圧回路Ａについて説明する。
この内部降圧回路Ａも、差動アンプ式のコンパレータ１
１を有しており、コンパレータ１１は、差動対のＮＭＯ
ＳトランジスタＱ１１，Ｑ１２と、定電流源ＮＭＯＳト
ランジスタＱ１３と、負荷用カレントミラーＰＭＯＳト
ランジスタＱ１４，Ｑ１５とからなる。そして、トラン
ジスタＱ１１のゲートに内部降圧電圧ＶＩＮＴが、また
トランジスタＱ１２のゲートに基準電圧Ｖｒｅｆがそれ
それ印加される。
この内部降圧回路Ａも、差動アンプ式のコンパレータ１
１を有しており、コンパレータ１１は、差動対のＮＭＯ
ＳトランジスタＱ１１，Ｑ１２と、定電流源ＮＭＯＳト
ランジスタＱ１３と、負荷用カレントミラーＰＭＯＳト
ランジスタＱ１４，Ｑ１５とからなる。そして、トラン
ジスタＱ１１のゲートに内部降圧電圧ＶＩＮＴが、また
トランジスタＱ１２のゲートに基準電圧Ｖｒｅｆがそれ
それ印加される。
【０００５】トランジスタＱ１２ではそのドレインか
ら、同様に、両差動入力のレベル差に応じた電圧を出力
する。この電圧出力はＰＭＯＳトランジスタＱ１６によ
り内部降圧電圧ＶＩＮＴとして出力され、トランジスタ
Ｑ１１のゲートへフィードバックされる。また、トラン
ジスタＱ１３のゲートにも基準電圧Ｖｒｅｆが印加され
定電流が出力されるようになっている。トランジスタＱ
１３には直列にＮＭＯＳトランジスタＱ１７が接続さ
れ、このトランジスタＱ１７のゲートを制御信号ＡＣＴ
によりオン・オフすることによりトランジスタＱ１３の
定電流がオン・オフされ、内部降圧回路Ａの活性制御を
自在としている。
ら、同様に、両差動入力のレベル差に応じた電圧を出力
する。この電圧出力はＰＭＯＳトランジスタＱ１６によ
り内部降圧電圧ＶＩＮＴとして出力され、トランジスタ
Ｑ１１のゲートへフィードバックされる。また、トラン
ジスタＱ１３のゲートにも基準電圧Ｖｒｅｆが印加され
定電流が出力されるようになっている。トランジスタＱ
１３には直列にＮＭＯＳトランジスタＱ１７が接続さ
れ、このトランジスタＱ１７のゲートを制御信号ＡＣＴ
によりオン・オフすることによりトランジスタＱ１３の
定電流がオン・オフされ、内部降圧回路Ａの活性制御を
自在としている。
【０００６】即ち、集積回路を動作状態にする場合に
は、制御信号ＡＣＴを「Ｈ」レベルに設定する。する
と、内部降圧回路ＡのトランジスタＱ１３に定電流が流
れることにより所定の内部降圧電圧ＶＩＮＴが発生し、
この内部降圧電圧ＶＩＮＴが集積回路を構成する初段回
路やメモリ回路に印加される。この場合、各内部降圧回
路Ａ，Ｂの消費電流は約２．１ｍＡである。一方、集積
回路を非動作状態にするために制御信号ＡＣＴを「Ｌ」
レベルに設定すると、内部降圧回路Ｂのみが動作し、こ
うした待機状態（スタンバイ状態）時には内部降圧回路
Ｂの消費電流は約１００μＡである。
は、制御信号ＡＣＴを「Ｈ」レベルに設定する。する
と、内部降圧回路ＡのトランジスタＱ１３に定電流が流
れることにより所定の内部降圧電圧ＶＩＮＴが発生し、
この内部降圧電圧ＶＩＮＴが集積回路を構成する初段回
路やメモリ回路に印加される。この場合、各内部降圧回
路Ａ，Ｂの消費電流は約２．１ｍＡである。一方、集積
回路を非動作状態にするために制御信号ＡＣＴを「Ｌ」
レベルに設定すると、内部降圧回路Ｂのみが動作し、こ
うした待機状態（スタンバイ状態）時には内部降圧回路
Ｂの消費電流は約１００μＡである。
【０００７】
【発明が解決しようとする課題】このように従来の半導
体集積回路では、集積回路の非動作状態時には、内部降
圧回路Ｂから集積回路各部に低電流を供給するようにし
て内部降圧回路の低消費電流化を図っている。しかし、
この種の半導体集積回路は、一般に動作状態の時間より
非動作状態の時間の方がはるかに長時間であるため、内
部降圧回路の非動作状態時における消費電流をより低減
することが要望されている。したがって本発明は、半導
体集積回路の内部降圧回路において、集積回路の非動作
状態時の消費電流を低減することを目的とする。
体集積回路では、集積回路の非動作状態時には、内部降
圧回路Ｂから集積回路各部に低電流を供給するようにし
て内部降圧回路の低消費電流化を図っている。しかし、
この種の半導体集積回路は、一般に動作状態の時間より
非動作状態の時間の方がはるかに長時間であるため、内
部降圧回路の非動作状態時における消費電流をより低減
することが要望されている。したがって本発明は、半導
体集積回路の内部降圧回路において、集積回路の非動作
状態時の消費電流を低減することを目的とする。
【０００８】
【課題を解決するための手段】このような課題を解決す
るために本発明は、外部電源を降圧して内部動作電圧と
して集積回路内の各部に供給する半導体集積回路におい
て、集積回路の動作状態時に外部電源を降圧して内部動
作電圧を出力すると共に、少なくとも集積回路のスタン
バイ状態時には内部動作電圧の出力を停止する内部降圧
回路と、集積回路の動作状態時に外部電源を降圧して内
部動作電圧を各個に出力し、かつ集積回路のスタンバイ
状態時の各モードに応じて内部動作電圧の出力を各個に
停止する複数の内部降圧部とを設け、かつ複数の内部降
圧部を、集積回路のパワーダウンモード時に内部動作電
圧の出力を停止する第１の内部降圧部と、集積回路のセ
ルフリフレッシュモード時に内部動作電圧の出力を停止
する第２の内部降圧部と、常時内部動作電圧を出力する
第３の内部降圧部とにより構成したものである。したが
って、集積回路のスタンバイ状態時には、内部降圧回路
からの内部動作電圧の出力が停止され、かつ各内部降圧
部の内部動作電圧出力も各モードに応じて停止されると
ともに、特に電流消費を極力抑えたいパワーダウンモー
ドやセルフリフレッシュモードのような場合に内部降圧
回路や内部降圧部の消費電流を低減することができる。
また、セルフリフレッシュモード時において、内部降圧
回路は内部動作電圧の出力を停止する期間と、記憶素子
をリフレッシュするための内部動作電圧を出力する期間
とを有するものである。また、内部降圧回路は集積回路
の動作状態時のパワーダウンモードにより内部動作電圧
の出力を停止するものである。また、スタンバイ状態時
のモードとしてノンパワーダウンモードを有し、ノンパ
ワーダウンモード時において、内部降圧回路は内部動作
電圧の出力を停止し、かつ複数の内部降圧部はすべて内
部動作電圧を出力するものである。また、パワーダウン
モード時に、第１の内部降圧部は内部動作電圧の出力を
停止し、第２及び第３の内部降圧部は内部動作電圧を出
力するものである。また、セルフリフレッシュモード時
に、前記第１及び第２の内部降圧部は内部動作電圧の出
力を停止し、第３の内部降圧部のみ内部動作電圧を出力
するものである。また、動作状態及びスタンバイ時の各
モードに応じて初段回路のうち所望の初段回路のみに内
部動作電圧を供給するものである。また、内部降圧回路
は、セルフリフレッシュモードにおける記憶素子のリフ
レッシュ時に内部動作電圧を出力し、この内部動作電圧
の供給能力を一時的に上げるものである。
るために本発明は、外部電源を降圧して内部動作電圧と
して集積回路内の各部に供給する半導体集積回路におい
て、集積回路の動作状態時に外部電源を降圧して内部動
作電圧を出力すると共に、少なくとも集積回路のスタン
バイ状態時には内部動作電圧の出力を停止する内部降圧
回路と、集積回路の動作状態時に外部電源を降圧して内
部動作電圧を各個に出力し、かつ集積回路のスタンバイ
状態時の各モードに応じて内部動作電圧の出力を各個に
停止する複数の内部降圧部とを設け、かつ複数の内部降
圧部を、集積回路のパワーダウンモード時に内部動作電
圧の出力を停止する第１の内部降圧部と、集積回路のセ
ルフリフレッシュモード時に内部動作電圧の出力を停止
する第２の内部降圧部と、常時内部動作電圧を出力する
第３の内部降圧部とにより構成したものである。したが
って、集積回路のスタンバイ状態時には、内部降圧回路
からの内部動作電圧の出力が停止され、かつ各内部降圧
部の内部動作電圧出力も各モードに応じて停止されると
ともに、特に電流消費を極力抑えたいパワーダウンモー
ドやセルフリフレッシュモードのような場合に内部降圧
回路や内部降圧部の消費電流を低減することができる。
また、セルフリフレッシュモード時において、内部降圧
回路は内部動作電圧の出力を停止する期間と、記憶素子
をリフレッシュするための内部動作電圧を出力する期間
とを有するものである。また、内部降圧回路は集積回路
の動作状態時のパワーダウンモードにより内部動作電圧
の出力を停止するものである。また、スタンバイ状態時
のモードとしてノンパワーダウンモードを有し、ノンパ
ワーダウンモード時において、内部降圧回路は内部動作
電圧の出力を停止し、かつ複数の内部降圧部はすべて内
部動作電圧を出力するものである。また、パワーダウン
モード時に、第１の内部降圧部は内部動作電圧の出力を
停止し、第２及び第３の内部降圧部は内部動作電圧を出
力するものである。また、セルフリフレッシュモード時
に、前記第１及び第２の内部降圧部は内部動作電圧の出
力を停止し、第３の内部降圧部のみ内部動作電圧を出力
するものである。また、動作状態及びスタンバイ時の各
モードに応じて初段回路のうち所望の初段回路のみに内
部動作電圧を供給するものである。また、内部降圧回路
は、セルフリフレッシュモードにおける記憶素子のリフ
レッシュ時に内部動作電圧を出力し、この内部動作電圧
の供給能力を一時的に上げるものである。
【０００９】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図２は本発明に係る半導体集積回路の一
例を示す図である。同図において、この集積回路は、外
部から供給される電源電圧ＶＣＣを降圧する内部降圧電
源回路１と、外部の例えばＣＰＵからからアクセスされ
るアドレスＡ０〜Ａ１０やデータＤＯ０〜ＤＯ１５の入
出力を行う初段回路２と、初段回路２からのアクセスに
よりデータの記憶及び読み出しを行うダイナミックＲＡ
Ｍなどのメモリ回路３とから構成される。
して説明する。図２は本発明に係る半導体集積回路の一
例を示す図である。同図において、この集積回路は、外
部から供給される電源電圧ＶＣＣを降圧する内部降圧電
源回路１と、外部の例えばＣＰＵからからアクセスされ
るアドレスＡ０〜Ａ１０やデータＤＯ０〜ＤＯ１５の入
出力を行う初段回路２と、初段回路２からのアクセスに
よりデータの記憶及び読み出しを行うダイナミックＲＡ
Ｍなどのメモリ回路３とから構成される。
【００１０】内部降圧電源回路１は、外部から与えられ
る電源電圧ＶＣＣ及びグランド電圧ＶＳＳを入力する
と、電源電圧ＶＣＣの降圧を行って初段回路２及びメモ
リ回路３に供給する。この降圧電圧が与えられると初段
回路２は、外部のＣＰＵから与えられるチップイネーブ
ル信号ＣＳ（バー）、書き込み信号ＷＥ（バー）、アド
レスＡ０〜Ａ１０、アドレスＡ０〜Ａ１０のうちカラム
及びロウの各アドレスを指定するストローブ信号ＣＡＳ
（バー），ＲＡＳ（バー）、クロックＣＬＫ、クロック
イネーブル信号ＷＬＥ、及びデータＤＯ０〜ＤＯ１５を
メモリ回路３へ出力する。この結果メモリ回路３の該当
アドレスにデータの書き込みが行われる。また、書き込
み信号ＷＥ（バー）が「Ｈ」レベルの読み出しモード時
には該当アドレスのデータがメモリ回路３から読み出さ
れて初段回路２を介し外部へ出力される。
る電源電圧ＶＣＣ及びグランド電圧ＶＳＳを入力する
と、電源電圧ＶＣＣの降圧を行って初段回路２及びメモ
リ回路３に供給する。この降圧電圧が与えられると初段
回路２は、外部のＣＰＵから与えられるチップイネーブ
ル信号ＣＳ（バー）、書き込み信号ＷＥ（バー）、アド
レスＡ０〜Ａ１０、アドレスＡ０〜Ａ１０のうちカラム
及びロウの各アドレスを指定するストローブ信号ＣＡＳ
（バー），ＲＡＳ（バー）、クロックＣＬＫ、クロック
イネーブル信号ＷＬＥ、及びデータＤＯ０〜ＤＯ１５を
メモリ回路３へ出力する。この結果メモリ回路３の該当
アドレスにデータの書き込みが行われる。また、書き込
み信号ＷＥ（バー）が「Ｈ」レベルの読み出しモード時
には該当アドレスのデータがメモリ回路３から読み出さ
れて初段回路２を介し外部へ出力される。
【００１１】図３は初段回路２の一例を示す回路図であ
り、同図（ａ）に示す初段回路は、外部からのアドレス
やデータが外部信号Ｖｉｎ１としてに与えられると、ト
ランジスタＱ５２から信号Ｖｏｕｔとしてメモリ回路３
へ出力するものである。ここで、集積回路が非動作状態
となりかつ後述するパワーダウンモードになると、本回
路には内部降圧電源回路１からの降圧電圧ＶＩＮＴが出
力されなくなる。即ち、図２に示すクロックイネーブル
信号ＣＫＥがイネーブル状態を表す「Ｈ」レベルから非
イネーブル状態を表す「Ｌ」レベルになると、パワーダ
ウン信号ＰＷＤＮＢが「Ｌ」レベルとなる。これによ
り、図３（ａ）の初段回路への電源（即ち、トランジス
タＱ５５，Ｑ５６への降圧電圧ＶＩＮＴ）が供給されな
くなり、かつトランジスタＱ５５，Ｑ５６もオフするこ
とからこの初段回路は動作しなくなり、従ってメモリ回
路３に対するデータの読み書きは行われない。
り、同図（ａ）に示す初段回路は、外部からのアドレス
やデータが外部信号Ｖｉｎ１としてに与えられると、ト
ランジスタＱ５２から信号Ｖｏｕｔとしてメモリ回路３
へ出力するものである。ここで、集積回路が非動作状態
となりかつ後述するパワーダウンモードになると、本回
路には内部降圧電源回路１からの降圧電圧ＶＩＮＴが出
力されなくなる。即ち、図２に示すクロックイネーブル
信号ＣＫＥがイネーブル状態を表す「Ｈ」レベルから非
イネーブル状態を表す「Ｌ」レベルになると、パワーダ
ウン信号ＰＷＤＮＢが「Ｌ」レベルとなる。これによ
り、図３（ａ）の初段回路への電源（即ち、トランジス
タＱ５５，Ｑ５６への降圧電圧ＶＩＮＴ）が供給されな
くなり、かつトランジスタＱ５５，Ｑ５６もオフするこ
とからこの初段回路は動作しなくなり、従ってメモリ回
路３に対するデータの読み書きは行われない。
【００１２】一方、図３（ｂ）に示す初段回路は、外部
からのクロックＣＬＫが外部信号Ｖｉｎ２として与えら
れると、トランジスタＱ６２から信号Ｖｏｕｔとしてメ
モリ回路３へ出力するものである。ここで、集積回路が
非動作状態となりかつ後述するセルフリフレッシュモー
ドになると、本回路に対しては内部降圧電源回路１から
の降圧電圧ＶＩＮＴが出力されなくなる。またこのとき
「Ｌ」レベルのセルフリフレッシュ信号ＳＲＳＢにより
トランジスタＱ６５，Ｑ６６もオフする。したがってこ
の場合、図３（ｂ）の初段回路は動作しなくなり、メモ
リ回路３に対し外部からのクロックＣＬＫが供給されな
くなる。このため、メモリ回路３は自身でリフレッシュ
を行ってその記憶内容を保持する。
からのクロックＣＬＫが外部信号Ｖｉｎ２として与えら
れると、トランジスタＱ６２から信号Ｖｏｕｔとしてメ
モリ回路３へ出力するものである。ここで、集積回路が
非動作状態となりかつ後述するセルフリフレッシュモー
ドになると、本回路に対しては内部降圧電源回路１から
の降圧電圧ＶＩＮＴが出力されなくなる。またこのとき
「Ｌ」レベルのセルフリフレッシュ信号ＳＲＳＢにより
トランジスタＱ６５，Ｑ６６もオフする。したがってこ
の場合、図３（ｂ）の初段回路は動作しなくなり、メモ
リ回路３に対し外部からのクロックＣＬＫが供給されな
くなる。このため、メモリ回路３は自身でリフレッシュ
を行ってその記憶内容を保持する。
【００１３】このように本半導体集積回路は、動作状態
と、非動作状態（待機モード）を表すスタンバイ状態と
を有している。そして、スタンバイ状態として、初段回
路２に対しその一部（クロックＣＬＫ供給部分）を除い
て電源供給を停止する図３（ａ）のパワーダウンモー
ド、初段回路の全てに電源供給を停止するセルフリフレ
ッシュモードモードがある。この他、スタンバイ状態と
して初段回路２への電源供給を停止しないノンパワーダ
ウンモード（非パワーダウンモード）がある。
と、非動作状態（待機モード）を表すスタンバイ状態と
を有している。そして、スタンバイ状態として、初段回
路２に対しその一部（クロックＣＬＫ供給部分）を除い
て電源供給を停止する図３（ａ）のパワーダウンモー
ド、初段回路の全てに電源供給を停止するセルフリフレ
ッシュモードモードがある。この他、スタンバイ状態と
して初段回路２への電源供給を停止しないノンパワーダ
ウンモード（非パワーダウンモード）がある。
【００１４】図１は本半導体集積回路の要部を示す回路
図であり、外部から供給される電源電圧を降圧して集積
回路の各部に供給する内部降圧電源回路１の構成を示す
ものである。図１において、内部降圧電源回路１は、内
部降圧回路Ａと、内部降圧回路Ｂ１（第１の内部降圧
部）と、内部降圧回路Ｂ２（第２の内部降圧部）と、内
部降圧回路Ｂ３（第３の内部降圧部）とからなる。内部
降圧回路Ａは、差動アンプ式のコンパレータ１１を有し
ており、コンパレータ１１は、差動対のＮＭＯＳトラン
ジスタＱ１１，Ｑ１２と、定電流源ＮＭＯＳトランジス
タＱ１３と、負荷用カレントミラーＰＭＯＳトランジス
タＱ１４，Ｑ１５とからなる。そして、トランジスタＱ
１１のゲートに内部降圧電圧ＶＩＮＴが、またトランジ
スタＱ１２のゲートに基準電圧Ｖｒｅｆがそれそれ印加
される。
図であり、外部から供給される電源電圧を降圧して集積
回路の各部に供給する内部降圧電源回路１の構成を示す
ものである。図１において、内部降圧電源回路１は、内
部降圧回路Ａと、内部降圧回路Ｂ１（第１の内部降圧
部）と、内部降圧回路Ｂ２（第２の内部降圧部）と、内
部降圧回路Ｂ３（第３の内部降圧部）とからなる。内部
降圧回路Ａは、差動アンプ式のコンパレータ１１を有し
ており、コンパレータ１１は、差動対のＮＭＯＳトラン
ジスタＱ１１，Ｑ１２と、定電流源ＮＭＯＳトランジス
タＱ１３と、負荷用カレントミラーＰＭＯＳトランジス
タＱ１４，Ｑ１５とからなる。そして、トランジスタＱ
１１のゲートに内部降圧電圧ＶＩＮＴが、またトランジ
スタＱ１２のゲートに基準電圧Ｖｒｅｆがそれそれ印加
される。
【００１５】トランジスタＱ１２ではそのドレインか
ら、両差動入力のレベル差に応じた電圧を出力する。こ
の電圧出力は、ＰＭＯＳトランジスタＱ１６により内部
降圧電圧ＶＩＮＴとして出力され、トランジスタＱ１１
のゲートへフィードバックされる。また、トランジスタ
Ｑ１３のゲートにも基準電圧Ｖｒｅｆが印加され定電流
が出力されるようになっている。トランジスタＱ１３に
は直列にそれぞれＮＭＯＳトランジスタＱ１７、Ｑ１９
が接続され、このトランジスタＱ１７、Ｑ１９の各ゲー
トを、集積回路の動作状態を示す制御信号ＡＣＴとパワ
ーダウン信号ＰＷＤＮＢとによりそれぞれオン・オフす
ることでトランジスタＱ１３の出力電流がオン・オフさ
れる。
ら、両差動入力のレベル差に応じた電圧を出力する。こ
の電圧出力は、ＰＭＯＳトランジスタＱ１６により内部
降圧電圧ＶＩＮＴとして出力され、トランジスタＱ１１
のゲートへフィードバックされる。また、トランジスタ
Ｑ１３のゲートにも基準電圧Ｖｒｅｆが印加され定電流
が出力されるようになっている。トランジスタＱ１３に
は直列にそれぞれＮＭＯＳトランジスタＱ１７、Ｑ１９
が接続され、このトランジスタＱ１７、Ｑ１９の各ゲー
トを、集積回路の動作状態を示す制御信号ＡＣＴとパワ
ーダウン信号ＰＷＤＮＢとによりそれぞれオン・オフす
ることでトランジスタＱ１３の出力電流がオン・オフさ
れる。
【００１６】従って、内部降圧回路Ａは、集積回路が動
作状態の場合は、制御信号ＡＣＴ及びパワーダウン信号
ＰＷＤＮＢがともに「Ｈ」レベルの信号として与えられ
ることから、初段回路２へ降圧電圧ＶＩＮＴを供給する
活性化状態となる。また、集積回路がスタンバイ状態で
は外部から「Ｌ」レベルの制御信号ＡＣＴが与えられる
ことから、初段回路２には降圧電圧ＶＩＮＴを供給しな
い非活性化状態になる。なお、集積回路の動作状態を示
す制御信号ＡＣＴは、外部から与えられる図２に示す、
チップイネーブル信号ＣＳ（バー）、書き込み信号ＷＥ
（バー）、ストローブ信号ＣＡＳ（バー），ＲＡＳ（バ
ー）等の各信号がアクティブ状態になったとき、内部降
圧回路Ａに与えられるものである。
作状態の場合は、制御信号ＡＣＴ及びパワーダウン信号
ＰＷＤＮＢがともに「Ｈ」レベルの信号として与えられ
ることから、初段回路２へ降圧電圧ＶＩＮＴを供給する
活性化状態となる。また、集積回路がスタンバイ状態で
は外部から「Ｌ」レベルの制御信号ＡＣＴが与えられる
ことから、初段回路２には降圧電圧ＶＩＮＴを供給しな
い非活性化状態になる。なお、集積回路の動作状態を示
す制御信号ＡＣＴは、外部から与えられる図２に示す、
チップイネーブル信号ＣＳ（バー）、書き込み信号ＷＥ
（バー）、ストローブ信号ＣＡＳ（バー），ＲＡＳ（バ
ー）等の各信号がアクティブ状態になったとき、内部降
圧回路Ａに与えられるものである。
【００１７】次に、内部降圧回路Ｂ１は、同様に差動ア
ンプ式のコンパレータ２１を有しており、コンパレータ
２１は、差動対のＮＭＯＳトランジスタＱ２１，Ｑ２２
と、定電流源ＮＭＯＳトランジスタＱ２３と、負荷用カ
レントミラーＰＭＯＳトランジスタＱ２４，Ｑ２５とか
らなる。そして、トランジスタＱ２１のゲートに内部降
圧電圧ＶＩＮＴが、またトランジスタＱ２２のゲートに
基準電圧Ｖｒｅｆがそれそれ印加される。
ンプ式のコンパレータ２１を有しており、コンパレータ
２１は、差動対のＮＭＯＳトランジスタＱ２１，Ｑ２２
と、定電流源ＮＭＯＳトランジスタＱ２３と、負荷用カ
レントミラーＰＭＯＳトランジスタＱ２４，Ｑ２５とか
らなる。そして、トランジスタＱ２１のゲートに内部降
圧電圧ＶＩＮＴが、またトランジスタＱ２２のゲートに
基準電圧Ｖｒｅｆがそれそれ印加される。
【００１８】トランジスタＱ２２ではそのドレインか
ら、両差動入力のレベル差に応じた電圧を出力する。こ
の電圧出力は、ＰＭＯＳトランジスタＱ２６により内部
降圧電圧ＶＩＮＴとして出力され、トランジスタＱ２１
のゲートへフィードバックされる。また、トランジスタ
Ｑ２３のゲートにも基準電圧Ｖｒｅｆが印加され定電流
が出力されるようになっている。トランジスタＱ２３に
は直列にＮＭＯＳトランジスタＱ２７が接続され、この
トランジスタＱ２７のゲートをパワーダウン信号ＰＷＤ
ＮＢによりオン・オフすることによりトランジスタＱ２
３の出力電流がオン・オフされる。従って、内部降圧回
路Ｂ１は、集積回路がスタンバイ状態であっても「Ｈ」
レベルのパワーダウン信号ＰＷＤＮＢが与えられ、従っ
てノンパワーダウンモードであれば、初段回路２へ降圧
電圧ＶＩＮＴを供給する活性化状態となる。また、パワ
ーダウン信号ＰＷＤＮＢが「Ｌ」レベルになると、図３
（ａ）で説明したように初段回路２へ降圧電圧ＶＩＮＴ
を供給しない。
ら、両差動入力のレベル差に応じた電圧を出力する。こ
の電圧出力は、ＰＭＯＳトランジスタＱ２６により内部
降圧電圧ＶＩＮＴとして出力され、トランジスタＱ２１
のゲートへフィードバックされる。また、トランジスタ
Ｑ２３のゲートにも基準電圧Ｖｒｅｆが印加され定電流
が出力されるようになっている。トランジスタＱ２３に
は直列にＮＭＯＳトランジスタＱ２７が接続され、この
トランジスタＱ２７のゲートをパワーダウン信号ＰＷＤ
ＮＢによりオン・オフすることによりトランジスタＱ２
３の出力電流がオン・オフされる。従って、内部降圧回
路Ｂ１は、集積回路がスタンバイ状態であっても「Ｈ」
レベルのパワーダウン信号ＰＷＤＮＢが与えられ、従っ
てノンパワーダウンモードであれば、初段回路２へ降圧
電圧ＶＩＮＴを供給する活性化状態となる。また、パワ
ーダウン信号ＰＷＤＮＢが「Ｌ」レベルになると、図３
（ａ）で説明したように初段回路２へ降圧電圧ＶＩＮＴ
を供給しない。
【００１９】次に、内部降圧回路Ｂ２も、内部降圧回路
Ｂ１と同様の構成であるが、トランジスタＱ２７のゲー
トをセルフリフレッシュ信号ＳＲＳＢによりオン・オフ
する点が異なる。従って、内部降圧回路Ｂ２は、「Ｈ」
レベルのセルフリフレッシュ信号ＳＲＳＢが外部から与
えられていれば初段回路２へ降圧電圧ＶＩＮＴを供給す
る活性化状態となる。ここで、セルフリフレッシュ信号
ＳＲＳＢが「Ｌ」レベルになり、セルフリフレッシュモ
ードになると、図３（ｂ）で説明したように初段回路２
へ降圧電圧ＶＩＮＴを供給しない。なお、セルフリフレ
ッシュ信号ＳＲＳＢは、外部から与えられるクロックイ
ネーブル信号ＣＫＥ，チップイネーブル信号ＣＳ（バ
ー）、及びストローブ信号ＣＡＳ（バー），ＲＡＳ（バ
ー）がともに「Ｌ」レベル、かつ書き込み信号ＷＥ（バ
ー）が「Ｈ」レベルになると、「Ｌ」レベルとなる。
Ｂ１と同様の構成であるが、トランジスタＱ２７のゲー
トをセルフリフレッシュ信号ＳＲＳＢによりオン・オフ
する点が異なる。従って、内部降圧回路Ｂ２は、「Ｈ」
レベルのセルフリフレッシュ信号ＳＲＳＢが外部から与
えられていれば初段回路２へ降圧電圧ＶＩＮＴを供給す
る活性化状態となる。ここで、セルフリフレッシュ信号
ＳＲＳＢが「Ｌ」レベルになり、セルフリフレッシュモ
ードになると、図３（ｂ）で説明したように初段回路２
へ降圧電圧ＶＩＮＴを供給しない。なお、セルフリフレ
ッシュ信号ＳＲＳＢは、外部から与えられるクロックイ
ネーブル信号ＣＫＥ，チップイネーブル信号ＣＳ（バ
ー）、及びストローブ信号ＣＡＳ（バー），ＲＡＳ（バ
ー）がともに「Ｌ」レベル、かつ書き込み信号ＷＥ（バ
ー）が「Ｈ」レベルになると、「Ｌ」レベルとなる。
【００２０】次に、内部降圧回路Ｂ３も、同様に差動ア
ンプ式のコンパレータ４１を有しており、コンパレータ
４１は、差動対のＮＭＯＳトランジスタＱ４１，Ｑ４２
と、定電流源ＮＭＯＳトランジスタＱ４３と、負荷用カ
レントミラーＰＭＯＳトランジスタＱ４４，Ｑ４５とか
らなる。そして、トランジスタＱ４１のゲートに内部降
圧電圧ＶＩＮＴが、またトランジスタＱ４２のゲートに
基準電圧Ｖｒｅｆがそれそれ印加される。
ンプ式のコンパレータ４１を有しており、コンパレータ
４１は、差動対のＮＭＯＳトランジスタＱ４１，Ｑ４２
と、定電流源ＮＭＯＳトランジスタＱ４３と、負荷用カ
レントミラーＰＭＯＳトランジスタＱ４４，Ｑ４５とか
らなる。そして、トランジスタＱ４１のゲートに内部降
圧電圧ＶＩＮＴが、またトランジスタＱ４２のゲートに
基準電圧Ｖｒｅｆがそれそれ印加される。
【００２１】トランジスタＱ４２ではそのドレインか
ら、両差動入力のレベル差に応じた電圧を出力する。こ
の電圧出力は、ＰＭＯＳトランジスタＱ４６により内部
降圧電圧ＶＩＮＴとして出力され、トランジスタＱ４１
のゲートへフィードバックされる。また、トランジスタ
Ｑ４３のゲートに対しても基準電圧Ｖｒｅｆが印加され
て定電流が出力される。なお、内部降圧回路Ｂ３は、外
部からのパワーダウン信号ＰＷＤＮＢやセルフリフレッ
シュ信号ＳＲＳＢにより制御されないため、常時降圧電
圧ＶＩＮＴを出力する活性化状態にある。
ら、両差動入力のレベル差に応じた電圧を出力する。こ
の電圧出力は、ＰＭＯＳトランジスタＱ４６により内部
降圧電圧ＶＩＮＴとして出力され、トランジスタＱ４１
のゲートへフィードバックされる。また、トランジスタ
Ｑ４３のゲートに対しても基準電圧Ｖｒｅｆが印加され
て定電流が出力される。なお、内部降圧回路Ｂ３は、外
部からのパワーダウン信号ＰＷＤＮＢやセルフリフレッ
シュ信号ＳＲＳＢにより制御されないため、常時降圧電
圧ＶＩＮＴを出力する活性化状態にある。
【００２２】このように、本発明では、集積回路を動作
状態にしたい場合、外部から制御信号ＡＣＴ，パワーダ
ウン信号ＰＷＤＮＢ及びセルフリフレッシュ信号ＳＲＳ
Ｂをともに「Ｈ」レベルの信号として与え、各内部降圧
回路Ａ，Ｂ１〜Ｂ３を活性化し降圧電圧ＶＩＮＴを初段
回路２へ供給する。なお、この場合の各内部降圧回路で
消費される消費電流の和は約２．１ｍＡである。また、
集積回路を、スタンバイ状態かつノンパワーダウンモー
ドにしたい場合は、外部から制御信号ＡＣＴのみを
「Ｌ」レベルとして与え、内部降圧回路Ａのみを非活性
状態にし、各内部降圧回路Ｂ１〜Ｂ３から降圧電圧ＶＩ
ＮＴを初段回路２へ供給する。この場合の各内部降圧回
路Ｂ１〜Ｂ３で消費される消費電流の和は約１００μＡ
である。
状態にしたい場合、外部から制御信号ＡＣＴ，パワーダ
ウン信号ＰＷＤＮＢ及びセルフリフレッシュ信号ＳＲＳ
Ｂをともに「Ｈ」レベルの信号として与え、各内部降圧
回路Ａ，Ｂ１〜Ｂ３を活性化し降圧電圧ＶＩＮＴを初段
回路２へ供給する。なお、この場合の各内部降圧回路で
消費される消費電流の和は約２．１ｍＡである。また、
集積回路を、スタンバイ状態かつノンパワーダウンモー
ドにしたい場合は、外部から制御信号ＡＣＴのみを
「Ｌ」レベルとして与え、内部降圧回路Ａのみを非活性
状態にし、各内部降圧回路Ｂ１〜Ｂ３から降圧電圧ＶＩ
ＮＴを初段回路２へ供給する。この場合の各内部降圧回
路Ｂ１〜Ｂ３で消費される消費電流の和は約１００μＡ
である。
【００２３】次に、集積回路を、スタンバイ状態かつパ
ワーダウンモードにしたい場合は、外部から制御信号Ａ
ＣＴ及びパワーダウン信号ＰＷＤＮＢをともに「Ｌ」レ
ベルとして与え、内部降圧回路Ａ，Ｂ１を非活性状態に
する。従ってこの場合は、活性状態にある各内部降圧回
路Ｂ２，Ｂ３から降圧電圧ＶＩＮＴが初段回路２へ供給
される。そしてこの場合の各内部降圧回路Ｂ２，Ｂ３で
消費される消費電流の和は約２０μＡである。次に、集
積回路を、スタンバイ状態でパワーダウンモード、かつ
セルフリフレッシュモードにしたい場合は、外部から制
御信号ＡＣＴ，パワーダウン信号ＰＷＤＮＢ及びセルフ
リフレッシュ信号ＳＲＳＢをともに「Ｌ」レベルとして
与え、内部降圧回路Ａ，Ｂ１，Ｂ２を非活性状態にす
る。従ってこの場合は内部降圧回路Ｂ３のみから降圧電
圧ＶＩＮＴが初段回路２側へ供給される。この場合の内
部降圧回路Ｂ３で消費される消費電流は約５μＡであ
る。
ワーダウンモードにしたい場合は、外部から制御信号Ａ
ＣＴ及びパワーダウン信号ＰＷＤＮＢをともに「Ｌ」レ
ベルとして与え、内部降圧回路Ａ，Ｂ１を非活性状態に
する。従ってこの場合は、活性状態にある各内部降圧回
路Ｂ２，Ｂ３から降圧電圧ＶＩＮＴが初段回路２へ供給
される。そしてこの場合の各内部降圧回路Ｂ２，Ｂ３で
消費される消費電流の和は約２０μＡである。次に、集
積回路を、スタンバイ状態でパワーダウンモード、かつ
セルフリフレッシュモードにしたい場合は、外部から制
御信号ＡＣＴ，パワーダウン信号ＰＷＤＮＢ及びセルフ
リフレッシュ信号ＳＲＳＢをともに「Ｌ」レベルとして
与え、内部降圧回路Ａ，Ｂ１，Ｂ２を非活性状態にす
る。従ってこの場合は内部降圧回路Ｂ３のみから降圧電
圧ＶＩＮＴが初段回路２側へ供給される。この場合の内
部降圧回路Ｂ３で消費される消費電流は約５μＡであ
る。
【００２４】このセルフリフレッシュモードでは、上述
したように、メモリ回路３は自身の記憶内容を保持する
ため、内部で所定のタイミングにしたがってセルフリフ
レッシュを行う。このセルフリフレッシュは、図５に示
すように約１０μＳ毎に行われ、このリフレッシュ時点
では内部降圧回路Ａが活性化し内部降圧電源ＶＩＮＴの
供給能力を上げている。これにより内部降圧回路での消
費電流は５μＡより増加するが、リフレッシュ時間は約
５０ｎＳであり、リフレッシュ間隔約１０μＳの１／２
００であるため、増加する消費電流は無視できる値であ
る。
したように、メモリ回路３は自身の記憶内容を保持する
ため、内部で所定のタイミングにしたがってセルフリフ
レッシュを行う。このセルフリフレッシュは、図５に示
すように約１０μＳ毎に行われ、このリフレッシュ時点
では内部降圧回路Ａが活性化し内部降圧電源ＶＩＮＴの
供給能力を上げている。これにより内部降圧回路での消
費電流は５μＡより増加するが、リフレッシュ時間は約
５０ｎＳであり、リフレッシュ間隔約１０μＳの１／２
００であるため、増加する消費電流は無視できる値であ
る。
【００２５】このように、本発明では、外部電源を降圧
して集積回路各部に供給する内部降圧回路を複数設け、
各用途に応じて各内部降圧回路を活性化するようにした
ものである。従って、集積回路のスタンバイ状態時には
内部降圧回路で必要以上の電流が消費されることを回避
でき、この結果、集積回路の非動作状態時における消費
電流を低減できる。
して集積回路各部に供給する内部降圧回路を複数設け、
各用途に応じて各内部降圧回路を活性化するようにした
ものである。従って、集積回路のスタンバイ状態時には
内部降圧回路で必要以上の電流が消費されることを回避
でき、この結果、集積回路の非動作状態時における消費
電流を低減できる。
【００２６】図４は本集積回路の状態遷移の一例を示す
図である。本集積回路が動作状態にあれば、各内部降圧
回路Ａ，Ｂ１〜Ｂ３は活性化されている。ここで制御信
号ＡＣＴを「Ｌ」レベルにすると、内部降圧回路Ａのみ
が非活性化されるノンパワーダウンモードのスタンバイ
状態となる。この状態で、制御信号ＡＣＴを「Ｈ」レベ
ルにすると全ての内部降圧回路は活性化され、再び動作
状態に移行する。
図である。本集積回路が動作状態にあれば、各内部降圧
回路Ａ，Ｂ１〜Ｂ３は活性化されている。ここで制御信
号ＡＣＴを「Ｌ」レベルにすると、内部降圧回路Ａのみ
が非活性化されるノンパワーダウンモードのスタンバイ
状態となる。この状態で、制御信号ＡＣＴを「Ｈ」レベ
ルにすると全ての内部降圧回路は活性化され、再び動作
状態に移行する。
【００２７】また、上記のスタンバイ状態で図２に示す
クロックイネーブル信号ＣＫＥを、イネーブル状態の
「Ｈ」レベルから非イネーブル状態の「Ｌ」レベルにす
ると、上述したようにパワーダウン信号ＰＷＤＮＢが
「Ｌ」レベルとなることにより、内部降圧回路Ｂ１，Ｂ
２のみが活性化状態となるパワーダウンモードのスタン
バイ状態となる。このような低消費電流のパワーダウン
モードの状態で、クロックイネーブル信号ＣＫＥを
「Ｈ」レベルにすると、ノンパワーダウンモードのスタ
ンバイ状態に移行し、さらに制御信号ＡＣＴを「Ｈ」レ
ベルにすると全ての内部降圧回路は活性化され、再び動
作状態に移行する。したがって、低消費電流のパワーダ
ウンモードから動作状態に移行するには、一旦ノンパワ
ーダウンモードのスタンバイ状態に移行した後、動作状
態に移行するという２ステップを要する。
クロックイネーブル信号ＣＫＥを、イネーブル状態の
「Ｈ」レベルから非イネーブル状態の「Ｌ」レベルにす
ると、上述したようにパワーダウン信号ＰＷＤＮＢが
「Ｌ」レベルとなることにより、内部降圧回路Ｂ１，Ｂ
２のみが活性化状態となるパワーダウンモードのスタン
バイ状態となる。このような低消費電流のパワーダウン
モードの状態で、クロックイネーブル信号ＣＫＥを
「Ｈ」レベルにすると、ノンパワーダウンモードのスタ
ンバイ状態に移行し、さらに制御信号ＡＣＴを「Ｈ」レ
ベルにすると全ての内部降圧回路は活性化され、再び動
作状態に移行する。したがって、低消費電流のパワーダ
ウンモードから動作状態に移行するには、一旦ノンパワ
ーダウンモードのスタンバイ状態に移行した後、動作状
態に移行するという２ステップを要する。
【００２８】一方、本集積回路が動作状態で、制御信号
ＡＣＴの「Ｈ」レベルを維持したまま、クロックイネー
ブル信号ＣＫＥを、イネーブル状態の「Ｈ」レベルから
非イネーブル状態の「Ｌ」レベルにすると、内部降圧回
路Ａ，Ｂ１が非活性化され、内部降圧回路Ｂ１，Ｂ２の
みが活性化状態となるパワーダウンモードのスタンバイ
状態となる。そして、この状態でクロックイネーブル信
号ＣＫＥを「Ｈ」レベルにすると、全ての内部降圧回路
は活性化され、再び動作状態に移行する。したがって低
消費電流のパワーダウンモードと動作状態との間は、ク
ロックイネーブル信号ＣＫＥの制御（即ち、パワーダウ
ン信号ＰＷＤＮＢの制御）を行うことにより、１ステッ
プで遷移させることができる。即ち、動作状態から低消
費電流のスタンバイ状態へ直接移行させることができる
と共に、低消費電流のスタンバイ状態から全ての内部降
圧回路が活性化する動作状態へ直ちに移行させることが
できる。この結果、外部から初段回路２を介し集積回路
内部のメモリ回路３を直ちにアクセスできる。
ＡＣＴの「Ｈ」レベルを維持したまま、クロックイネー
ブル信号ＣＫＥを、イネーブル状態の「Ｈ」レベルから
非イネーブル状態の「Ｌ」レベルにすると、内部降圧回
路Ａ，Ｂ１が非活性化され、内部降圧回路Ｂ１，Ｂ２の
みが活性化状態となるパワーダウンモードのスタンバイ
状態となる。そして、この状態でクロックイネーブル信
号ＣＫＥを「Ｈ」レベルにすると、全ての内部降圧回路
は活性化され、再び動作状態に移行する。したがって低
消費電流のパワーダウンモードと動作状態との間は、ク
ロックイネーブル信号ＣＫＥの制御（即ち、パワーダウ
ン信号ＰＷＤＮＢの制御）を行うことにより、１ステッ
プで遷移させることができる。即ち、動作状態から低消
費電流のスタンバイ状態へ直接移行させることができる
と共に、低消費電流のスタンバイ状態から全ての内部降
圧回路が活性化する動作状態へ直ちに移行させることが
できる。この結果、外部から初段回路２を介し集積回路
内部のメモリ回路３を直ちにアクセスできる。
【００２９】
【発明の効果】以上説明したように本発明によれば、集
積回路の動作状態時に外部電源を降圧して内部動作電圧
を出力し、集積回路のスタンバイ状態時には内部動作電
圧の出力を停止する内部降圧回路と、集積回路の動作状
態時に外部電源を降圧して内部動作電圧を各個に出力
し、かつ集積回路のスタンバイ状態時の各モードに応じ
て内部動作電圧の出力を各個に停止する複数の内部降圧
部とを設け、集積回路のスタンバイ状態時には、内部降
圧回路の内部動作電圧の出力を停止させ、かつ各内部降
圧部の内部動作電圧出力も各モードに応じて停止させる
ようにしたので、集積回路の非動作状態時の内部降圧回
路や内部降圧部の消費電流を低減できる。また、複数の
内部降圧部を、集積回路のパワーダウンモード時に内部
動作電圧の出力を停止する第１の内部降圧部と、集積回
路のセルフリフレッシュモード時に内部動作電圧の出力
を停止する第２の内部降圧部と、常時内部動作電圧を出
力する第３の内部降圧部とにより構成したので、スタン
バイ状態において、特に電流消費を極力抑えたいパワー
ダウンモードやセルフリフレッシュモードのような場合
に内部降圧回路や内部降圧部の消費電流を低減すること
ができる。また、非パワーダウンモード時には内部降圧
部は内部動作電圧を出力する活性化状態となっているこ
とから、集積回路を動作状態にする場合は内部降圧回路
のみを活性化すればよく、したがって集積回路を直ちに
動作状態に移行させて外部から速やかに集積回路内の各
部をアクセスできる。また、内部降圧回路は集積回路の
動作状態時のパワーダウンモードを示す信号に基づき部
動作電圧の出力を停止するようにしたので、集積回路が
スタンバイ状態になるとそのパワーダウン信号により速
やかに内部降圧回路や内部降圧部を非活性化させてその
消費電流を低減できるとともに、集積回路を動作状態に
する場合は非パワーダウン信号により直ちに内部降圧回
路や内部降圧部を活性化でき、したがって外部から速や
かに集積回路内の各部をアクセスできる。
積回路の動作状態時に外部電源を降圧して内部動作電圧
を出力し、集積回路のスタンバイ状態時には内部動作電
圧の出力を停止する内部降圧回路と、集積回路の動作状
態時に外部電源を降圧して内部動作電圧を各個に出力
し、かつ集積回路のスタンバイ状態時の各モードに応じ
て内部動作電圧の出力を各個に停止する複数の内部降圧
部とを設け、集積回路のスタンバイ状態時には、内部降
圧回路の内部動作電圧の出力を停止させ、かつ各内部降
圧部の内部動作電圧出力も各モードに応じて停止させる
ようにしたので、集積回路の非動作状態時の内部降圧回
路や内部降圧部の消費電流を低減できる。また、複数の
内部降圧部を、集積回路のパワーダウンモード時に内部
動作電圧の出力を停止する第１の内部降圧部と、集積回
路のセルフリフレッシュモード時に内部動作電圧の出力
を停止する第２の内部降圧部と、常時内部動作電圧を出
力する第３の内部降圧部とにより構成したので、スタン
バイ状態において、特に電流消費を極力抑えたいパワー
ダウンモードやセルフリフレッシュモードのような場合
に内部降圧回路や内部降圧部の消費電流を低減すること
ができる。また、非パワーダウンモード時には内部降圧
部は内部動作電圧を出力する活性化状態となっているこ
とから、集積回路を動作状態にする場合は内部降圧回路
のみを活性化すればよく、したがって集積回路を直ちに
動作状態に移行させて外部から速やかに集積回路内の各
部をアクセスできる。また、内部降圧回路は集積回路の
動作状態時のパワーダウンモードを示す信号に基づき部
動作電圧の出力を停止するようにしたので、集積回路が
スタンバイ状態になるとそのパワーダウン信号により速
やかに内部降圧回路や内部降圧部を非活性化させてその
消費電流を低減できるとともに、集積回路を動作状態に
する場合は非パワーダウン信号により直ちに内部降圧回
路や内部降圧部を活性化でき、したがって外部から速や
かに集積回路内の各部をアクセスできる。
【図１】 本発明に係る半導体集積回路の要部を示す内
部降圧回路の回路図である。
部降圧回路の回路図である。
【図２】 半導体集積回路の構成を示すブロック図であ
る。
る。
【図３】 半導体集積回路を構成する初段回路の一例を
示す回路図である。
示す回路図である。
【図４】 半導体集積回路の状態遷移を示す図である。
【図５】 半導体集積回路を構成するメモリ回路のセル
フリフレッシュのタイミングを示す図である。
フリフレッシュのタイミングを示す図である。
【図６】 従来の内部降圧回路の回路図である。
１…内部降圧電源回路、２…初段回路、３…メモリ回
路、１１，２１，３１，４１…コンパレータ、Ｑ１１〜
Ｑ１９，Ｑ２１〜Ｑ２８，Ｑ３１〜Ｑ３８，Ｑ４１〜Ｑ
４６，Ｑ５１〜Ｑ５６，Ｑ６１〜Ｑ６６…トランジス
タ、ＩＮ１，ＩＮ２…インバータ。
路、１１，２１，３１，４１…コンパレータ、Ｑ１１〜
Ｑ１９，Ｑ２１〜Ｑ２８，Ｑ３１〜Ｑ３８，Ｑ４１〜Ｑ
４６，Ｑ５１〜Ｑ５６，Ｑ６１〜Ｑ６６…トランジス
タ、ＩＮ１，ＩＮ２…インバータ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4074 G11C 11/406
Claims (10)
- 【請求項１】 外部電源を降圧して内部動作電圧として
初段回路を含む内部の各部に供給する半導体集積回路に
おいて、 半導体集積回路の動作状態時に外部電源を降圧して前記
内部動作電圧を出力すると共に、少なくとも半導体集積
回路のスタンバイ状態時には該内部動作電圧の出力を停
止する内部降圧回路と、 半導体集積回路の動作状態時に外部電源を降圧して前記
内部動作電圧を各個に出力し、かつ半導体集積回路のス
タンバイ状態時の各モードに応じて該内部動作電圧の出
力を各個に停止する複数の内部降圧部とを備えるととも
に、 前記複数の内部降圧部は、 半導体集積回路の前記スタンバイ状態時のうちパワーダ
ウンモード時に前記内部動作電圧の出力を停止する第１
の内部降圧部と、 半導体集積回路の前記スタンバイ状態時のうちセルフリ
フレッシュモード時に前記内部動作電圧の出力を停止す
る第２の内部降圧部と、 常時前記内部動作電圧を出力する第３の内部降圧部とを
備えたことを特徴とする半導体集積回路。 - 【請求項２】 請求項１において、前記内部降圧回路は、前記セルフリフレッシュモード時
に、 内部動作電圧の出力を停止する期間と、記憶素子を
リフレッシュするための内部動作電圧を出力する期間と
を有することを特徴とする半導体集積回路。 - 【請求項３】 請求項１において、 前記内部降圧回路は半導体集積回路の動作状態と前記ス
タンバイ状態時のうちのパワーダウンモードとの間で移
行する機能を有し、該パワーダウンモードにおいて前記
内部動作電圧の出力を停止することを特徴とする半導体
集積回路。 - 【請求項４】 請求項１において、 前記内部降圧回路の内部動作電圧出力端と前記複数の内
部降圧部の各内部動作電圧出力端とは共通に接続されて
いることを特徴とする半導体集積回路。 - 【請求項５】 請求項１において、 前記スタンバイ状態時の各モードとして、少なくともノ
ンパワーダウンモードと、パワーダウンモードと、セル
フリフレッシュモードとを有することを特徴とする半導
体集積回路。 - 【請求項６】 請求項１において、 前記スタンバイ状態時のモードとしてノンパワーダウン
モードを有し、該ノンパワーダウンモード時において、
前記内部降圧回路は内部動作電圧の出力を停止し、かつ
前記複数の内部降圧部はすべて内部動作電圧を出力する
ことを特徴とする半導体集積回路。 - 【請求項７】 請求項１において、 前記パワーダウンモード時に、前記第１の内部降圧部は
内部動作電圧の出力を停止し、第２及び第３の内部降圧
部は内部動作電圧を出力することを特徴とする半導体集
積回路。 - 【請求項８】 請求項１において、 前記セルフリフレッシュモード時に、前記第１及び第２
の内部降圧部は内部動作電圧の出力を停止し、第３の内
部降圧部のみ内部動作電圧を出力することを特徴とする
半導体集積回路。 - 【請求項９】 請求項１ないし請求項８の何れかの請求
項において、 動作状態及びスタンバイ時の各モードに応じて前記初段
回路のうち所望の初段回路のみに前記内部動作電圧を供
給することを特徴とする半導体集積回路。 - 【請求項１０】 請求項１において、 前記内部降圧回路は、前記セルフリフレッシュモードに
おける記憶素子のリフレッシュ時に内部動作電圧を出力
し、該内部動作電圧の供給能力を一時的に上げることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15486197A JP3235516B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15486197A JP3235516B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113586A JPH113586A (ja) | 1999-01-06 |
| JP3235516B2 true JP3235516B2 (ja) | 2001-12-04 |
Family
ID=15593527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15486197A Expired - Fee Related JP3235516B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235516B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4017248B2 (ja) | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
| JP4704389B2 (ja) * | 1999-11-09 | 2011-06-15 | 富士通セミコンダクター株式会社 | 半導体記憶装置、その制御方法 |
| JP4983378B2 (ja) * | 1999-11-09 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP4064618B2 (ja) * | 1999-11-09 | 2008-03-19 | 富士通株式会社 | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2002042467A (ja) | 2000-07-21 | 2002-02-08 | Mitsubishi Electric Corp | 電圧降圧回路およびそれを備える半導体集積回路装置 |
| US6510096B2 (en) * | 2001-04-27 | 2003-01-21 | Samsung Electronics Co., Ltd. | Power down voltage control method and apparatus |
| JP4132795B2 (ja) * | 2001-11-28 | 2008-08-13 | 富士通株式会社 | 半導体集積回路 |
| CN101027619A (zh) * | 2004-05-14 | 2007-08-29 | 泽默斯技术有限公司 | 内部电压发生器方案和电源管理方法 |
| KR100660537B1 (ko) | 2004-12-27 | 2006-12-22 | 삼성전자주식회사 | 락 아웃 장치 및 이를 구비한 반도체 집적회로 장치 |
| KR100812936B1 (ko) | 2005-05-03 | 2008-03-11 | 주식회사 하이닉스반도체 | 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로 |
-
1997
- 1997-06-12 JP JP15486197A patent/JP3235516B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH113586A (ja) | 1999-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5933383A (en) | DRAM having a power supply voltage lowering circuit | |
| US6292424B1 (en) | DRAM having a power supply voltage lowering circuit | |
| KR0166402B1 (ko) | 반도체 집적회로 | |
| US6021082A (en) | Semiconductor memory device including an internal power supply circuit having standby and activation mode | |
| JP4036536B2 (ja) | セルフ−リフレッシュモードを備えたｄｒａｍ装置 | |
| US9176553B2 (en) | Semiconductor device employing DVFS function | |
| US5804893A (en) | Semiconductor device with appropriate power consumption | |
| US20020008502A1 (en) | Voltage downconverter circuit capable of reducing current consumption while keeping response rate | |
| KR20030037266A (ko) | 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법 | |
| US5455803A (en) | Semiconductor device which operates at a frequency controlled by an external clock signal | |
| JP4043142B2 (ja) | メモリデバイス | |
| JPH09204775A (ja) | 半導体集積回路装置 | |
| KR100226085B1 (ko) | 반도체기억장치 | |
| US6768693B2 (en) | Integrated dynamic memory with control circuit for controlling a refresh mode of memory cells, and method for driving the memory | |
| JP3376960B2 (ja) | 半導体記憶装置およびそれを用いたシステム | |
| US7692978B2 (en) | Semiconductor device that uses a plurality of source voltages | |
| JP3235516B2 (ja) | 半導体集積回路 | |
| US5373473A (en) | Amplifier circuit and semiconductor memory device employing the same | |
| KR100378690B1 (ko) | 대기전류를감소시킨반도체메모리용고전원발생장치 | |
| JP3410914B2 (ja) | 半導体集積回路 | |
| JP3285664B2 (ja) | ダイナミック・ランダム・アクセス・メモリ | |
| US5966045A (en) | Semiconductor device having a first stage input unit to which a potential is supplied from external and internal power supplies | |
| US5771198A (en) | Source voltage generating circuit in semiconductor memory | |
| JPH05159572A (ja) | 半導体装置 | |
| KR100265607B1 (ko) | 저전력 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |