JP2000075944A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000075944A JP2000075944A JP24471598A JP24471598A JP2000075944A JP 2000075944 A JP2000075944 A JP 2000075944A JP 24471598 A JP24471598 A JP 24471598A JP 24471598 A JP24471598 A JP 24471598A JP 2000075944 A JP2000075944 A JP 2000075944A
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- Japan
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- voltage
- circuit
- power supply
- internal
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Abstract
(57)【要約】
【課題】 複数の内部電源回路を有する半導体回路では
個々の内部電源回路は外部電源に対してそれぞれ独立に
基準電圧を発生させると、電源投入時の過渡状態では定
常状態とは電位関係が逆転する可能性がありラッチアッ
プを起こす可能性があった。 【解決手段】 電位関係を一定にするために基準電圧を
一方の出力電圧から作ることにより相互の電位関係を常
に保つ。 【効果】 立ち上がり時でも定常時でも一定の電位関係
を持たせることにより、ラッチアップも起こらない。
個々の内部電源回路は外部電源に対してそれぞれ独立に
基準電圧を発生させると、電源投入時の過渡状態では定
常状態とは電位関係が逆転する可能性がありラッチアッ
プを起こす可能性があった。 【解決手段】 電位関係を一定にするために基準電圧を
一方の出力電圧から作ることにより相互の電位関係を常
に保つ。 【効果】 立ち上がり時でも定常時でも一定の電位関係
を持たせることにより、ラッチアップも起こらない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、内部電源回路を複数有する回路において、そ
の出力電位関係を常に一定に保つ必要のある回路を有す
る半導体装置への応用に関する。
し、特に、内部電源回路を複数有する回路において、そ
の出力電位関係を常に一定に保つ必要のある回路を有す
る半導体装置への応用に関する。
【０００２】
【従来の技術】しきい値電圧の小さなMOSFETを利用する
ために階層化した電源線、即ちメイン電源線とローカル
電源線とにより駆動される回路形式が、ＩＳＳＣＣ １
９９５ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰ
ＥＲＳ （インターナル ソリッド ステート サーキット
コンファレンス ダイジェスト オフ テクニカル ペイ
パーズ）のＰ２４９のFig.3に記載されている。ここで
は、ローカル電源線に内部電源回路がつながれる構成が
記載される。
ために階層化した電源線、即ちメイン電源線とローカル
電源線とにより駆動される回路形式が、ＩＳＳＣＣ １
９９５ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰ
ＥＲＳ （インターナル ソリッド ステート サーキット
コンファレンス ダイジェスト オフ テクニカル ペイ
パーズ）のＰ２４９のFig.3に記載されている。ここで
は、ローカル電源線に内部電源回路がつながれる構成が
記載される。
【０００３】
【発明が解決しようとする課題】本願発明者等は、本願
に先立ちメイン電源線とローカル電源線のそれぞれに内
部電圧発生回路で形成した内部電圧を供給する図３に示
す回路を検討した。即ち、外部電圧線１６から第１電圧
を発生する第１の内部電源ブロック１４と該第１の内部
電源回路の出力電圧線５と、第１の内部電源ブロックと
同様に電源外部電圧線１６から第２電圧を発生する第２
の内部電源ブロック１５と該第２の内部電源ブロックの
出力電圧線１０と論理回路やデコーダ等の被電圧供給回
路（負荷回路）１１と、５と１０を接続するＰチャネル
MOSFET９からなる。このとき９のウエルは内部電源回路
の出力電圧線５に接続している。第１の内部電源ブロッ
ク１４は第１の基準電圧発生回路１２と第１の基準電圧
出力電圧線２と、２と同一の電圧を出力する第１の電圧
出力回路３と第１の内部電圧出力線５から構成してい
る。第２の内部電源回路１５は第２の基準電圧発生回路
１３と第２の基準電圧出力電圧線１７と、１７と同一の
電圧を出力する第２の電圧出力回路８と第２の内部電圧
出力線１０から構成している。第１の基準電圧回路１２
は抵抗１と電流源４から構成され、電源は外部電源線１
６からとっている。第２の基準電圧回路１３は抵抗６と
電流源７から構成され、電源は第１の内部電源回路の出
力線５からとっている。
に先立ちメイン電源線とローカル電源線のそれぞれに内
部電圧発生回路で形成した内部電圧を供給する図３に示
す回路を検討した。即ち、外部電圧線１６から第１電圧
を発生する第１の内部電源ブロック１４と該第１の内部
電源回路の出力電圧線５と、第１の内部電源ブロックと
同様に電源外部電圧線１６から第２電圧を発生する第２
の内部電源ブロック１５と該第２の内部電源ブロックの
出力電圧線１０と論理回路やデコーダ等の被電圧供給回
路（負荷回路）１１と、５と１０を接続するＰチャネル
MOSFET９からなる。このとき９のウエルは内部電源回路
の出力電圧線５に接続している。第１の内部電源ブロッ
ク１４は第１の基準電圧発生回路１２と第１の基準電圧
出力電圧線２と、２と同一の電圧を出力する第１の電圧
出力回路３と第１の内部電圧出力線５から構成してい
る。第２の内部電源回路１５は第２の基準電圧発生回路
１３と第２の基準電圧出力電圧線１７と、１７と同一の
電圧を出力する第２の電圧出力回路８と第２の内部電圧
出力線１０から構成している。第１の基準電圧回路１２
は抵抗１と電流源４から構成され、電源は外部電源線１
６からとっている。第２の基準電圧回路１３は抵抗６と
電流源７から構成され、電源は第１の内部電源回路の出
力線５からとっている。
【０００４】図４を用いて図３の回路の電源投入時の動
作を説明する。外部電源線１６の電圧はＴ４まで上昇し
て一定の定常的な値となる。第1の内部電源ブロックの
出力線５の波形は５の拡散容量や電源線の安定化容量の
影響で遅れてＴ６で一定となる。第２の内部電源ブロッ
クの出力線１０の立ち上がり特性は５とは無関係に電圧
が立ち上がる。第１の内部電源ブロックの駆動能力に対
して、寄生容量等の負荷が重ければ、立ち上がりは遅く
なる。第２の内部電源ブロックの駆動能力に対して負荷
が相対的に第１の内部電源ブロックよりも軽ければ、第
１の内部電源ブロックの立ち上がり時間は短くなり、Ｔ
５で立ち上がる。５と１０のＴ７までの電圧の大小関係
は定常状態での電圧関係と逆転する。第２の内部電源ブ
ロックの出力線１０の電圧が高いとＰチャネルMOSFET９
の出力線１０側のＰ＋拡散層とウエルの間のバイアスが
順方向になりウエルに向かって電流が流れる。電流がウ
エル内に流れ込むと寄生バイポーラによってラッチアッ
プを起こし破壊に至ることが考えられる。
作を説明する。外部電源線１６の電圧はＴ４まで上昇し
て一定の定常的な値となる。第1の内部電源ブロックの
出力線５の波形は５の拡散容量や電源線の安定化容量の
影響で遅れてＴ６で一定となる。第２の内部電源ブロッ
クの出力線１０の立ち上がり特性は５とは無関係に電圧
が立ち上がる。第１の内部電源ブロックの駆動能力に対
して、寄生容量等の負荷が重ければ、立ち上がりは遅く
なる。第２の内部電源ブロックの駆動能力に対して負荷
が相対的に第１の内部電源ブロックよりも軽ければ、第
１の内部電源ブロックの立ち上がり時間は短くなり、Ｔ
５で立ち上がる。５と１０のＴ７までの電圧の大小関係
は定常状態での電圧関係と逆転する。第２の内部電源ブ
ロックの出力線１０の電圧が高いとＰチャネルMOSFET９
の出力線１０側のＰ＋拡散層とウエルの間のバイアスが
順方向になりウエルに向かって電流が流れる。電流がウ
エル内に流れ込むと寄生バイポーラによってラッチアッ
プを起こし破壊に至ることが考えられる。
【０００５】本発明の目的の一つは、複数の内部電圧を
有する系において、それらの電圧関係が過渡状態で一定
の関係を持つようにし、ラッチアップを防止することに
ある。
有する系において、それらの電圧関係が過渡状態で一定
の関係を持つようにし、ラッチアップを防止することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の代表的な構成は、第１電圧を受けて前記第１
電圧より小さな第２電圧を出力する第１電圧発生回路
と、前記第２電圧を受けて前記第２電圧よりも小さな第
３電圧を出力する第２電圧発生回路と、前記第２電圧発
生回路の出力に接続される負荷回路とを含む半導体装置
を構成する。
の本発明の代表的な構成は、第１電圧を受けて前記第１
電圧より小さな第２電圧を出力する第１電圧発生回路
と、前記第２電圧を受けて前記第２電圧よりも小さな第
３電圧を出力する第２電圧発生回路と、前記第２電圧発
生回路の出力に接続される負荷回路とを含む半導体装置
を構成する。
【０００７】
【発明の実施の形態】図１に本発明の実施例を示す。こ
の実施例の特徴は第２電圧発生回路（電圧リミッタ回
路、降圧回路などとも呼ばれる）１５の動作電源を外部
電源電圧１６ではなく第１電圧発生回路１４の出力から
とっていることである。構成は外部電圧線１６から基準
電圧を発生する第１電圧発生回路（第１内部電源ブロッ
ク）１４と該第１の内部電源回路の出力電圧線５と、５
から基準電圧を発生する第２電圧発生回路（第２内部電
源ブロック）１５と該第２の内部電源ブロックの出力電
圧線１０と論理回路やデコーダ等の被電圧供給回路１１
と、５と１０を接続するＰチャネルMOSFET９からなる。
このとき９のウエルは内部電源回路の出力電圧線５に接
続している。第１の内部電源ブロック１４は第１の基準
電圧発生回路１２と第１の基準電圧出力電圧線２と、２
と同一の電圧を出力する第１の電圧出力回路３と第１の
内部電圧出力線５から構成している。第２の内部電源回
路１５は第２の基準電圧発生回路１３と第２の基準電圧
出力電圧線１７と、１７と同一の電圧を出力する第２の
電圧出力回路８と第２の内部電圧出力線１０から構成し
ている。第１の基準電圧回路１２は抵抗１と電流源４か
ら構成され、電源は外部電源線１６からとっている。第
２の基準電圧回路１３は抵抗６と電流源７から構成さ
れ、電源は第１の内部電源回路の出力線５からとってい
る。
の実施例の特徴は第２電圧発生回路（電圧リミッタ回
路、降圧回路などとも呼ばれる）１５の動作電源を外部
電源電圧１６ではなく第１電圧発生回路１４の出力から
とっていることである。構成は外部電圧線１６から基準
電圧を発生する第１電圧発生回路（第１内部電源ブロッ
ク）１４と該第１の内部電源回路の出力電圧線５と、５
から基準電圧を発生する第２電圧発生回路（第２内部電
源ブロック）１５と該第２の内部電源ブロックの出力電
圧線１０と論理回路やデコーダ等の被電圧供給回路１１
と、５と１０を接続するＰチャネルMOSFET９からなる。
このとき９のウエルは内部電源回路の出力電圧線５に接
続している。第１の内部電源ブロック１４は第１の基準
電圧発生回路１２と第１の基準電圧出力電圧線２と、２
と同一の電圧を出力する第１の電圧出力回路３と第１の
内部電圧出力線５から構成している。第２の内部電源回
路１５は第２の基準電圧発生回路１３と第２の基準電圧
出力電圧線１７と、１７と同一の電圧を出力する第２の
電圧出力回路８と第２の内部電圧出力線１０から構成し
ている。第１の基準電圧回路１２は抵抗１と電流源４か
ら構成され、電源は外部電源線１６からとっている。第
２の基準電圧回路１３は抵抗６と電流源７から構成さ
れ、電源は第１の内部電源回路の出力線５からとってい
る。
【０００８】図２を用いて電源投入時の動作を説明す
る。外部電源線１６の電圧はＴ１まで上昇して一定の定
常的な値となる。第1の内部電源ブロックの出力線５の
波形は５の拡散容量や電源線の安定化容量の影響で遅れ
てＴ２で一定となる。第２の内部電源ブロックの出力線
１０の波形は５の電圧を基準電圧発生回路の電源として
作っているのでＴ2より遅れてＴ３で一定となる。この
間１６、５、１０の電圧の大小関係はひっくり返ること
なく維持される。
る。外部電源線１６の電圧はＴ１まで上昇して一定の定
常的な値となる。第1の内部電源ブロックの出力線５の
波形は５の拡散容量や電源線の安定化容量の影響で遅れ
てＴ２で一定となる。第２の内部電源ブロックの出力線
１０の波形は５の電圧を基準電圧発生回路の電源として
作っているのでＴ2より遅れてＴ３で一定となる。この
間１６、５、１０の電圧の大小関係はひっくり返ること
なく維持される。
【０００９】図５に図１の３、8の内部電圧出力回路の
一例を示す。差動入力が入るＮチャネルMOSFET２４、２
５および負荷となるＰチャネルMOSFET２２、２３、電流
を制御するＮチャネルMOSFET２６で構成する。入力差動
アンプの出力を駆動用ＰチャネルMOSFET２８のゲートに
接続し、内部電源電圧回路の出力を差動アンプの入力端
の一方２５に接続し、２４のゲート２０に基準電圧発生
回路の出力を印加する。即ち、負帰還増幅器の構成がと
られる。２７は外部電源電圧線である。この回路は負帰
還がかかるようになっている。２１が上昇すると２５の
駆動能力が高くなり反対に２４駆動能力が低下する。２
８のゲート電圧が上昇し２８の駆動能力を降下させ２１
の電圧を下げる。この負帰還動作により基準電位と同じ
になろうとする。本実施例の特徴は第２の内部電源回路
の基準電位を第１の内部電源電圧回路の出力電位からつ
くることにより、第１の内部電源ブロック出力と第２の
内部電源ブロック出力の電位の大小関係が常に一定とな
る。ここでは説明を簡単にするために２種の電圧関係に
限ったが、３種以上の内部電圧発生回路においても同様
のことがいえる。
一例を示す。差動入力が入るＮチャネルMOSFET２４、２
５および負荷となるＰチャネルMOSFET２２、２３、電流
を制御するＮチャネルMOSFET２６で構成する。入力差動
アンプの出力を駆動用ＰチャネルMOSFET２８のゲートに
接続し、内部電源電圧回路の出力を差動アンプの入力端
の一方２５に接続し、２４のゲート２０に基準電圧発生
回路の出力を印加する。即ち、負帰還増幅器の構成がと
られる。２７は外部電源電圧線である。この回路は負帰
還がかかるようになっている。２１が上昇すると２５の
駆動能力が高くなり反対に２４駆動能力が低下する。２
８のゲート電圧が上昇し２８の駆動能力を降下させ２１
の電圧を下げる。この負帰還動作により基準電位と同じ
になろうとする。本実施例の特徴は第２の内部電源回路
の基準電位を第１の内部電源電圧回路の出力電位からつ
くることにより、第１の内部電源ブロック出力と第２の
内部電源ブロック出力の電位の大小関係が常に一定とな
る。ここでは説明を簡単にするために２種の電圧関係に
限ったが、３種以上の内部電圧発生回路においても同様
のことがいえる。
【００１０】
【発明の効果】電源電圧の一方を基準に他方を発生させ
るので常に相互の電圧関係が保たれる。その結果、外部
電源投入時にもラッチアップ等の問題が生じることもな
く安定した動作を保証できる。
るので常に相互の電圧関係が保たれる。その結果、外部
電源投入時にもラッチアップ等の問題が生じることもな
く安定した動作を保証できる。
【図１】本発明による内部電源回路の構成例を示す図。
【図２】図１の動作波形を示す図。
【図３】本願に先だって検討した回路の構成例を示す
図。
図。
【図４】図３の回路の動作波形を示す図。
【図５】差動アンプの具体例示す図。
1…第1の基準電圧回路の基準電圧を発生するための抵
抗、2…第1の基準電圧発生回路の出力線、3…第1の内部
電圧出力回路、4…第1の基準電圧発生回路用の電流源、
5…第1の内部電源電圧回路の出力線、6…第2の基準電圧
発生回路の基準電圧を発生するための抵抗、7…第2の基
準電圧発生回路用の電流源、8…第2の電圧出力回路、9
…５と１１を接続する手段としてのＰチャネルMOSFET、
10…第2の電圧出力線、11…論理回路等の電源を供給さ
れる回路、12…第1の基準電圧発生回路、13…第2の基準
電圧発生回路、14…第1の内部電源ブロック、15…第2の
内部電源ブロック、16…外部電源線、17…第2の基準電
圧発生回路の出力線、18…接続手段の制御線、20…基準
電圧発生回路の出力の入力線、22…ＰチャネルMOSFET、
23…ＰチャネルMOSFET、24…ＮチャネルMOSFET、25…Ｎ
チャネルMOSFET、28…外部電源線、28…ＰチャネルMOSF
ET、T1…実施例の外部電源線の電圧が安定する時間、 T
2…実施例の第１の内部電源ブロックの出力電圧が安定
する時間、 T3…実施例の第２の内部電源ブロックの出
力電圧が安定する時間、 T4…外部電源線の電圧が安定
する時間、 T5…第２の内部電源ブロックの電圧が安定
する時間、 T6…第１の内部電源ブロックの電圧が安定
する時間、 T7…第１の内部電源ブロックの電圧と第2内
部電源ブロックの電圧が安定状態と逆転している時間。
抗、2…第1の基準電圧発生回路の出力線、3…第1の内部
電圧出力回路、4…第1の基準電圧発生回路用の電流源、
5…第1の内部電源電圧回路の出力線、6…第2の基準電圧
発生回路の基準電圧を発生するための抵抗、7…第2の基
準電圧発生回路用の電流源、8…第2の電圧出力回路、9
…５と１１を接続する手段としてのＰチャネルMOSFET、
10…第2の電圧出力線、11…論理回路等の電源を供給さ
れる回路、12…第1の基準電圧発生回路、13…第2の基準
電圧発生回路、14…第1の内部電源ブロック、15…第2の
内部電源ブロック、16…外部電源線、17…第2の基準電
圧発生回路の出力線、18…接続手段の制御線、20…基準
電圧発生回路の出力の入力線、22…ＰチャネルMOSFET、
23…ＰチャネルMOSFET、24…ＮチャネルMOSFET、25…Ｎ
チャネルMOSFET、28…外部電源線、28…ＰチャネルMOSF
ET、T1…実施例の外部電源線の電圧が安定する時間、 T
2…実施例の第１の内部電源ブロックの出力電圧が安定
する時間、 T3…実施例の第２の内部電源ブロックの出
力電圧が安定する時間、 T4…外部電源線の電圧が安定
する時間、 T5…第２の内部電源ブロックの電圧が安定
する時間、 T6…第１の内部電源ブロックの電圧が安定
する時間、 T7…第１の内部電源ブロックの電圧と第2内
部電源ブロックの電圧が安定状態と逆転している時間。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 (71)出願人 590000879 テキサス インスツルメンツ インコーポ レイテツド アメリカ合衆国テキサス州ダラス，ノース セントラルエクスプレスウエイ 13500 (72)発明者 山崎 英治 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 岩崎 秀昭 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 Ｆターム(参考） 5B015 HH05 JJ17 KB62 5B024 AA03 BA27 CA07 5B025 AD09 AE08 5F048 AA03 AB08 AB10 AC03 AC10 BA01 CC01 CC08 CC12 CC14 CC18 5H430 BB01 BB05 BB09 BB11 CC06 EE07 GG09 HH03 KK04 LA01 LA12 LB01
Claims (4)
- 【請求項１】第１電圧を受けて前記第１電圧より小さな
第２電圧を出力する第１電圧発生回路と、前記第２電圧
を受けて前記第２電圧よりも小さな第３電圧を出力する
第２電圧発生回路と、前記第２電圧発生回路の出力に接
続される負荷回路とを有することを特徴とする半導体装
置。 - 【請求項２】請求項１において、前記第１電圧発生回路
の出力と前記負荷回路とを結合する手段を有することを
特徴とする半導体装置。 - 【請求項３】請求項２において、前記結合する手段はｐ
チャネルＭＯＳＦＥＴであることを特徴とする半導体装
置。 - 【請求項４】請求項１から３のいずれかにおいて、前記
第１及び第２電圧発生回路のそれぞれは、差動増幅器と
駆動用ＭＯＳＦＥＴとを有する負帰還増幅器であること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24471598A JP2000075944A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24471598A JP2000075944A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000075944A true JP2000075944A (ja) | 2000-03-14 |
Family
ID=17122841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24471598A Withdrawn JP2000075944A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000075944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003162895A (ja) * | 2001-11-28 | 2003-06-06 | Fujitsu Ltd | 半導体集積回路 |
| JP2008108293A (ja) * | 2006-10-23 | 2008-05-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1998
- 1998-08-31 JP JP24471598A patent/JP2000075944A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003162895A (ja) * | 2001-11-28 | 2003-06-06 | Fujitsu Ltd | 半導体集積回路 |
| JP2008108293A (ja) * | 2006-10-23 | 2008-05-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |