KR100799129B1 - Method of manufacturing capacitor for semiconductor memory device - Google Patents

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Abstract

본 발명은 MPS 표면에서 유전막이 균일하게 형성되도록 하여 MPS와 유전막의 계면 거칠기 특성을 향상시킴으로써 누설전류를 최소화하고 유전막 두께를 더욱 더 감소시킬 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공한다. 본 발명의 반도체 메모리 소자의 캐패시터 제조방법은 상부에 층간절연막이 형성되어 있고, 상기 층간절연막 내에 도전막의 플러그가 구비된 반도체 기판을 준비하는 단계; 상기 반도체 기판 전면 상에 산화막을 형성하는 단계; 상기 플러그 및 플러그의 주변영역이 일부 노출되도록 상기 산화막을 식각하여 캐패시터용 콘택홀을 형성하는 단계; 상기 콘택홀 및 산화막 표면 상에 제 1 폴리실리콘막을 증착하고 그 상부에 MPS를 성장시켜 하부전극을 형성하는 단계; 상기 하부전극을 상기 산화막 표면이 노출되도록 전면 식각하여 상기 하부전극을 분리하는 단계; 상기 하부전극 표면 상에 발생된 자연산화막을 제거하는 단계; 상기 자연산화막이 제거된 하부전극 상부에 고밀도 플라즈마 방식으로 상기 하부전극을 산화 또는 질화시켜 유전막을 형성하는 단계; 및 상기 유전막 상부에 금속막으로 이루어진 상부전극을 형성하는 단계를 포함한다.The present invention provides a method of manufacturing a capacitor of a semiconductor memory device capable of minimizing leakage current and further reducing the thickness of the dielectric layer by improving the interfacial roughness characteristics of the MPS and the dielectric layer by uniformly forming the dielectric layer on the surface of the MPS. A method of manufacturing a capacitor of a semiconductor memory device of the present invention includes the steps of: preparing a semiconductor substrate having an interlayer insulating film formed thereon and having a plug of a conductive film in the interlayer insulating film; Forming an oxide film on an entire surface of the semiconductor substrate; Etching the oxide layer to partially expose the plug and a peripheral area of the plug to form a contact hole for a capacitor; Depositing a first polysilicon layer on the contact hole and an oxide layer and growing MPS thereon to form a lower electrode; Separating the lower electrode by etching the entire lower electrode to expose the surface of the oxide layer; Removing the native oxide film generated on the lower electrode surface; Forming a dielectric film by oxidizing or nitriding the lower electrode on the lower electrode from which the natural oxide film is removed by a high density plasma method; And forming an upper electrode formed of a metal film on the dielectric film.

HDP, 자연산화막, MPS, 유전막, 캐패시터HDP, Natural Oxide, MPS, Dielectric, Capacitor

Description

반도체 메모리 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE} METHODS OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE             

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

10 : 반도체 기판 20 : 층간절연막10 semiconductor substrate 20 interlayer insulating film

30 : 플러그 40 : 산화막30 plug 40 oxide film

50 : 하부전극 60 : 유전막50: lower electrode 60: dielectric film

70 : 상부전극 80 : 폴리실리콘막
70: upper electrode 80: polysilicon film

본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 관한 것으로, 특히 방법에 관한 것으로, 특히 MPS(Metastable PolySilicon) 성장을 이용한 반도체 메모리 소자의 캐패시터 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor memory device, and more particularly, to a method of manufacturing a capacitor of a semiconductor memory device using metastable polysilicon (MPS) growth.                         

반도체 메모리 소자의 고집적화에 따라 캐패시터의 하부전극인 스토리지 노드전극의 형상을 대부분 내부 실린더형으로 형성하고 있다. 또한 좁은 셀면적 내에서 충분한 캐패시터를 확보하기 위하여, 하부전극 표면에 MPS를 성장시켜 표면적을 증가시키거나 유전막의 두께를 감소시키는 방법 등이 이루어지고 있다.As the semiconductor memory device is highly integrated, the shape of the storage node electrode, which is a lower electrode of the capacitor, is formed in an inner cylindrical shape. In addition, in order to secure sufficient capacitors within a narrow cell area, a method of increasing the surface area or decreasing the thickness of the dielectric film by growing MPS on the lower electrode surface has been made.

한편, 캐패시터에 MPS를 적용하는 경우, MPS의 형성 후 발생되는 자연산화막이나 열산화공정에 의한 열산화막으로 유전막을 형성하는데, 이러한 산화막은 MPS의 벌크보다 그레인 바운더리(grain boundary)에 먼저 형성되므로 MPS 표면에 불균일하게 형성되기 때문에, MPS와 산화막의 계면 거칠기(roughness) 특성을 저하시킨다. 이에 따라, 계면의 거친 부분에서 전계집중 현상이 발생하여 누설전류가 증가되고, 예컨대 유전막의 두께를 약 45Å까지만 형성할 수 있으므로, 디램(DRAM)과 같은 메모리 소자의 특성이 저하된다.
Meanwhile, when MPS is applied to a capacitor, a dielectric film is formed by a natural oxide film generated after the formation of the MPS or a thermal oxide film formed by a thermal oxidation process. Since it is formed nonuniformly on the surface, the interface roughness characteristic of MPS and an oxide film will fall. As a result, an electric field concentration phenomenon occurs at the rough portion of the interface to increase the leakage current, and for example, the thickness of the dielectric film can be formed up to about 45 mA, thereby degrading the characteristics of the memory device such as DRAM.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, MPS 표면에서 유전막이 균일하게 형성되도록 하여 MPS와 유전막의 계면 거칠기 특성을 향상시킴으로써 누설전류를 최소화하고 유전막 두께를 더욱더 감소시킬 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, it is possible to minimize the leakage current and further reduce the dielectric film thickness by improving the interfacial roughness characteristics of the MPS and the dielectric film by uniformly forming the dielectric film on the MPS surface. It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor memory device.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 층간절연막이 형성되어 있고, 층간절연막 내에 도전막의 플러그가 구비된 반도체 기판을 준비하는 단계; 상기 반도체기판 전면 상에 산화막을 형성하는 단계; 상기 플러그 및 플러그의 주변영역이 일부 노출되도록 산화막을 식각하여 캐패시터용 콘택홀을 형성하는 단계; 상기 콘택홀 및 산화막 표면 상에 제 1 폴리실리콘막을 증착하고 그 상부에 MPS를 성장시켜 하부전극을 형성하는 단계; 상기 하부전극을 산화막 표면이 노출되도록 전면 식각하여 상기 하부전극을 분리하는 단계; 상기 하부전극 표면 상에 발생된 자연산화막을 제거하는 단계; 상기 자연산화막이 제거된 하부전극 상부에 고밀도 플라즈마 방식으로 하부전극을 산화 또는 질화시켜 유전막을 형성하는 단계; 및 상기 유전막 상부에 금속막으로 이루어진 상부전극을 형성하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention comprises the steps of preparing a semiconductor substrate having an interlayer insulating film formed thereon, the conductive film is provided with a plug of the conductive film; Forming an oxide film on an entire surface of the semiconductor substrate; Etching the oxide layer to partially expose the plug and the peripheral area of the plug to form a contact hole for the capacitor; Depositing a first polysilicon layer on the contact hole and an oxide layer and growing MPS thereon to form a lower electrode; Separating the lower electrode by etching the entire lower electrode to expose an oxide film surface; Removing the native oxide film generated on the lower electrode surface; Forming a dielectric film by oxidizing or nitriding the lower electrode on the lower electrode from which the natural oxide film is removed by a high density plasma method; And forming an upper electrode formed of a metal film on the dielectric film.

바람직하게, 자연산화막은 HF 계열의 물질로 제거하고, 상기 고밀도 플라즈마 방식을 이용하여 유전막을 형성하는 단계는 NH3, O2, N2O, 또는 NO 개스를 이용하여 수행한다.Preferably, the natural oxide film is removed with an HF-based material, and the forming of the dielectric film using the high density plasma method is performed using NH 3 , O 2 , N 2 O, or NO gas.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(10) 상에 층간절연막(20)을 형성한 후, 기판(10)의 일부가 노출되도록 층간절연막(20)을 식각하여 플러그용 제 1 콘택홀을 형성한다. 그 다음, 상기 제 1 콘택홀에 매립되도록 층간절연막(20) 상에 도전막 으로서 제 1 폴리실리콘막을 증착하고 층간절연막(20)의 표면이 노출되도록 전면 식각하여 폴리실리콘 플러그(30)를 형성한다. 즉, 이후 형성되는 캐패시터의 하부전극은 이 플러그(30)를 통하여 기판(10)의 활성영역과 콘택하게 된다.Referring to FIG. 1A, after forming the interlayer dielectric layer 20 on the semiconductor substrate 10, the interlayer dielectric layer 20 is etched to expose a portion of the substrate 10 to form a first contact hole for a plug. Next, a first polysilicon film is deposited on the interlayer insulating film 20 to fill the first contact hole, and the front surface is etched to expose the surface of the interlayer insulating film 20 to form a polysilicon plug 30. . That is, the lower electrode of the capacitor formed afterwards comes into contact with the active region of the substrate 10 through the plug 30.

그리고 나서, 기판의 전면 상부에 캐패시터 형성을 위한 산화막(40)을 증착하고, 포토리소그라피 및 식각공정을 이용하여 플러그(30) 및 이 플러그(30)의 주변영역이 일부 노출되도록 산화막(40)을 식각하여, 캐패시터용 제 2 콘택홀을 형성한다. 그 다음, 상기 제 2 콘택홀 및 산화막(40) 표면 상에 제 2 폴리실리콘막을 증착하고 그 상부에 MPS를 성장시켜, MPS에 의해 표면적이 향상된 내부 실린더형 하부전극(50)을 형성한다. 그 후, 하부전극(50)에 열적도핑을 실시하여 하부전극 (50)의 전기전도도를 향상시킨다.Then, an oxide film 40 for forming a capacitor is deposited on the upper surface of the substrate, and the oxide film 40 is partially exposed to expose the plug 30 and the peripheral region of the plug 30 using photolithography and etching processes. By etching, a second contact hole for the capacitor is formed. Thereafter, a second polysilicon film is deposited on the surfaces of the second contact hole and the oxide film 40 and MPS is grown thereon to form an inner cylindrical lower electrode 50 having an improved surface area by the MPS. Thereafter, thermal doping is performed on the lower electrode 50 to improve the electrical conductivity of the lower electrode 50.

도 1b를 참조하면, 하부전극(50)이 형성된 제 2 콘택홀에 매립되도록 기판 전면 상에 포토레지스트막(미도시)을 도포하고, 화학기계연마(Chemical Mechanical Polishing; CMP)을 이용하여 상기 포토레지스트막 및 하부전극(50)을 산화막(40)이 노출되도록 전면 식각하여 하부전극(50)을 서로 분리시킨다. 그 다음, 애이싱(ashing)을 이용하여 포토레지스트막을 제거하고, HF 계열의 물질로 하부전극(50)의 MPS 표면에 발생된 자연산화막 등을 제거한다.Referring to FIG. 1B, a photoresist film (not shown) is coated on the entire surface of the substrate so as to be buried in the second contact hole in which the lower electrode 50 is formed, and the photo is chemically polished using chemical mechanical polishing (CMP). The resist layer and the lower electrode 50 are etched to expose the oxide film 40 so that the lower electrode 50 is separated from each other. Next, the photoresist film is removed using ashing, and a natural oxide film generated on the MPS surface of the lower electrode 50 is removed using an HF-based material.

도 1c를 참조하면, 고밀도 플라즈마(High Density Plasma; HDP) 방식으로 하부전극(50) 표면을 산화 또는 질화시켜 하부전극(50) 표면 상에 유전막(60)을 형성한다. 바람직하게, HDP 방식은 NH3, O2, N2O, 또는 NO 개스를 이용하여 수행한다. 즉, HDP 방식은 플라즈마 내에 있는 이온(ion)과 라디칼(radical)이 플라즈마 포텐셜(plasma potential)로 방향성을 가지고 반응이 이루어지기 때문에, 유전막(60)이 MPS 표면에 균일하게 형성된다. 이에 따라, 하부전극(50)의 MPS와 유전막(60) 사이의 계면 거칠기 특성이 종래에 비해 향상됨으로써 누설전류를 최소화할 수 있을 뿐만 아니라, 유전막(60)을 35 내지 40Å 까지 얇게 형성하는 것도 가능하게 된다. 또한, HDP 방식을 이용한 산화 또는 질화공정시, 기판에 선택적으로 양전압(positive voltage)을 인가하여 산화 또는 질화과정을 증폭시킬 수도 있다.Referring to FIG. 1C, the dielectric layer 60 is formed on the surface of the lower electrode 50 by oxidizing or nitriding the surface of the lower electrode 50 using a high density plasma (HDP) method. Preferably, the HDP mode is carried out using NH 3 , O 2 , N 2 O, or NO gas. That is, in the HDP method, the dielectric film 60 is uniformly formed on the MPS surface because ions and radicals in the plasma react directionally with the plasma potential. Accordingly, the interfacial roughness characteristic between the MPS of the lower electrode 50 and the dielectric film 60 is improved as compared with the related art, thereby minimizing leakage current, and forming the dielectric film 60 as thin as 35 to 40 mA. Done. In addition, during the oxidation or nitriding process using the HDP method, a positive voltage may be selectively applied to the substrate to amplify the oxidation or nitriding process.

도 1d를 참조하면, 유전막(60) 상부에 TiN막과 같은 금속막을 증착하여 상부전극(70)을 형성하고, 도 1e에 도시된 바와 같이, 후속 열처리 공정시 캐패시터의 특성열화를 방지하기 위하여, 기판 전면 상에 제 3 폴리실리콘막(80)을 형성한다.Referring to FIG. 1D, the upper electrode 70 is formed by depositing a metal film such as a TiN film on the dielectric layer 60, and as shown in FIG. 1E, to prevent deterioration of the characteristics of the capacitor during the subsequent heat treatment process. The third polysilicon film 80 is formed on the entire surface of the substrate.

상기 실시예에 의하면, 하부전극에 MPS 가 적용된 캐패시터의 제조시 유전막을 HDP 방식을 이용하여 형성함으로써, MPS 표면에 균일하게 유전막을 형성할 수 있게 되므로, 하부전극의 MPS와 유전막 사이의 계면 거칠기 특성이 종래에 비해 향상된다. 이에 따라, 누설전류가 최소화되어 디램과 같은 메모리 소자의 라이프타임(lift time)등이 길어질 뿐만 아니라, 유전막을 35 내지 40Å 까지 얇게 형성하는 것도 가능해져서, 메모리 소자의 특성을 향상시킬 수 있다.According to the above embodiment, since the dielectric film is formed by using the HDP method when manufacturing the capacitor to which the MPS is applied to the lower electrode, the dielectric film can be uniformly formed on the surface of the MPS. This is improved compared with the conventional one. As a result, the leakage current is minimized to increase the lift time of a memory device such as a DRAM, and to form a dielectric film as thin as 35 to 40 microseconds, thereby improving the characteristics of the memory device.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 MPS 표면에서 유전막이 균일하게 형성되도록 하여 MPS와 유전막의 계면 거칠기 특성을 향상시킴으로써 누설전류를 최소화하고 유전막 두께를 더욱더 감소시킬 수 있다.According to the present invention, the dielectric film is uniformly formed on the surface of the MPS, thereby improving the interfacial roughness characteristics of the MPS and the dielectric film, thereby minimizing leakage current and further reducing the dielectric film thickness.

Claims (8)

상부에 층간절연막이 형성되어 있고, 상기 층간절연막 내에 도전막의 플러그가 구비된 반도체 기판을 준비하는 단계;Preparing a semiconductor substrate having an interlayer insulating film formed thereon and having a plug of a conductive film in the interlayer insulating film; 상기 반도체 기판 전면 상에 산화막을 형성하는 단계;Forming an oxide film on an entire surface of the semiconductor substrate; 상기 플러그 및 플러그의 주변영역이 일부 노출되도록 상기 산화막을 식각하여 캐패시터용 콘택홀을 형성하는 단계;Etching the oxide layer to partially expose the plug and a peripheral area of the plug to form a contact hole for a capacitor; 상기 콘택홀 및 산화막 표면 상에 제 1 폴리실리콘막을 증착하고 그 상부에 MPS를 성장시켜 하부전극을 형성하는 단계;Depositing a first polysilicon layer on the contact hole and an oxide layer and growing MPS thereon to form a lower electrode; 상기 하부전극을 상기 산화막 표면이 노출되도록 전면 식각하여 상기 하부전극을 분리하는 단계;Separating the lower electrode by etching the entire lower electrode to expose the surface of the oxide layer; 상기 하부전극 표면 상에 발생된 자연산화막을 제거하는 단계;Removing the native oxide film generated on the lower electrode surface; 상기 자연산화막이 제거된 하부전극 상부에 고밀도 플라즈마 방식으로 상기 하부전극을 산화 또는 질화시켜 유전막을 형성하는 단계; 및 Forming a dielectric film by oxidizing or nitriding the lower electrode on the lower electrode from which the natural oxide film is removed by a high density plasma method; And 상기 유전막 상부에 금속막으로 이루어진 상부전극을 형성하는 단계Forming an upper electrode formed of a metal film on the dielectric film 를 포함하는 반도체 메모리 소자의 캐패시터 제조방법.Capacitor manufacturing method of a semiconductor memory device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 자연산화막은 HF 계열의 물질로 제거하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor memory device, characterized in that the natural oxide film is removed by the HF-based material. 제 1 항에 있어서, The method of claim 1, 상기 고밀도 플라즈마 방식을 이용하여 유전막을 형성하는 단계는,Forming a dielectric film using the high density plasma method, NH3, O2, N2O, 또는 NO 개스를 이용하여 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.A method for manufacturing a capacitor of a semiconductor memory device, characterized in that performed using NH 3 , O 2 , N 2 O, or NO gas. 제 1 항 또는 제 3 항에 있어서, The method according to claim 1 or 3, 상기 고밀도플라즈마 방식을 이용한 산화 또는 질화공정시, 상기 기판에 선택적으로 양전압을 인가하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor memory device, characterized in that the positive voltage is selectively applied to the substrate during the oxidation or nitriding process using the high density plasma method. 제 1 항에 있어서, The method of claim 1, 상기 하부전극을 형성하는 단계와 상기 하부전극을 분리하는 단계 사이에, Between forming the lower electrode and separating the lower electrode, 상기 하부전극에 열적도핑을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.And performing thermal doping to the lower electrode. 제 1 항에 있어서, The method of claim 1, 상기 하부전극을 분리하는 단계에서, 상기 전면식각은 화학기계연마로 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.In the separating of the lower electrode, the front surface etching is a capacitor manufacturing method of a semiconductor memory device, characterized in that performed by chemical mechanical polishing. 제 1 항에 있어서, The method of claim 1, 상기 상부전극은 TiN막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.The upper electrode is a capacitor manufacturing method of a semiconductor memory device, characterized in that formed by a TiN film. 제 1 항에 있어서, The method of claim 1, 상기 하부전극을 형성하는 단계 이후에, 상기 기판 전면 상에 제 2 폴리실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.After the forming of the lower electrode, further comprising forming a second polysilicon film on the entire surface of the substrate.
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