KR20130074353A - 트랜지스터를 포함하는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 채널 영역과, 한 쌍의 리세스를 가지는 기판과, 게이트 절연막과, 게이트 전극과, 한 쌍의 리세스 각각의 저면 위에 형성된 한 쌍의 소스/드레인 영역을 포함한다. 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역은 리세스의 저면보다 높고 게이트 절연막의 저면보다 낮은 레벨의 저면, 및 상기 게이트 절연막의 저면과 같거나 더 낮은 레벨의 상면을 가지고 제1 Ge 함량을 가지는 하부 메인 반도체층과, 하부 메인 반도체층에 접하고 게이트 절연막의 저면보다 높은 레벨의 상면을 가지고 제1 Ge 함량보다 낮은 제2 Ge 함량을 가지는 상부 메인 반도체층을 포함한다.

Description

트랜지스터를 포함하는 반도체 소자{Semiconductor device including transistors}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 임베디드 (embedded) 소스/드레인 영역을 가지는 트랜지스터를 구비한 반도체 소자에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라, 저전압에서 고속 동작이 가능한 MOSFET (metal oxide semiconductor field effect transistor)을 얻기 위한 다양한 기술들이 개발되고 있다. 일 예로서, 트랜지스터의 채널에서 캐리어 이동도를 향상시키기 위한 하나의 방법으로서 임베디드 소스/드레인 영역을 형성하는 기술들이 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 하나의 기판상에서 서로 다른 공정 조건을 가지는 복수의 영역에 동시에 형성된 복수의 임베디드 소스/드레인 영역을 포함하는 복수의 트랜지스터에서의 전기적 특성 편차를 최소화하고, 상기 복수의 임베디드 소스/드레인 영역의 형성시 상기 기판의 복수의 영역에서의 공정 균일도를 향상시킬 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 사상에 의한 일 양태에 따른 반도체 소자는 채널 영역과, 상기 채널 영역의 양측에 위치되는 한 쌍의 리세스를 가지는 기판과, 상기 채널 영역 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 한 쌍의 리세스의 저면 위에 형성된 한 쌍의 소스/드레인 영역을 포함한다. 상기 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역은 상기 리세스의 저면보다 높고 상기 게이트 절연막의 저면보다 낮은 레벨의 저면, 및 상기 게이트 절연막의 저면과 같거나 더 낮은 레벨의 상면을 가지고 제1 Ge 함량을 가지는 하부 메인 반도체층과, 상기 하부 메인 반도체층에 접하고 상기 게이트 절연막의 저면보다 높은 레벨의 상면을 가지고 상기 제1 Ge 함량보다 낮은 제2 Ge 함량을 가지는 상부 메인 반도체층을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 복수의 리세스를 각각 포함하는 제1 소자 영역 및 제2 소자 영역을 가지는 기판과, 상기 제1 소자 영역에 형성되고 제1 게이트 절연막, 제1 게이트 전극, 및 제1 소스/드레인 영역을 포함하는 제1 트랜지스터와, 상기 제2 소자 영역에 형성되고 제2 게이트 절연막, 제2 게이트 전극, 및 제2 소스/드레인 영역을 포함하는 제2 트랜지스터를 포함한다. 상기 제1 소스/드레인 영역은 상기 복수의 리세스 중 적어도 하나의 리세스의 저면보다 높고 상기 제1 게이트 절연막의 저면보다 낮은 레벨의 저면, 및 상기 제1 게이트 절연막의 저면보다 낮지 않은 레벨의 상면을 가지고 제1 Ge 함량을 가지는 제1 하부 메인 반도체층과, 상기 제1 하부 메인 반도체층의 위에 형성되고 상기 제1 게이트 절연막의 저면보다 높은 레벨의 상면을 가지고 상기 제1 Ge 함량보다 낮은 제2 Ge 함량을 가지는 제1 상부 메인 반도체층을 포함한다. 상기 제2 소스/드레인 영역은 상기 복수의 리세스 중 적어도 하나의 리세스의 저면보다 높고 상기 제2 게이트 절연막의 저면보다 낮은 레벨의 저면, 및 적어도 일부가 상기 제2 게이트 절연막의 저면보다 더 낮은 레벨의 상면을 가지고 제3 Ge 함량을 가지는 제2 하부 메인 반도체층과, 상기 제2 하부 메인 반도체층의 위에 형성되고 상기 제2 게이트 절연막의 저면보다 높은 레벨의 상면을 가지고 상기 제3 Ge 함량보다 낮은 제4 Ge 함량을 가지는 제2 상부 메인 반도체층을 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는 하나의 기판상에서 서로 다른 공정 조건을 가지는 복수의 영역에 동시에 형성된 복수의 임베디드 소스/드레인 영역을 포함하는 복수의 트랜지스터에서의 전기적 특성 편차를 최소화할 수 있으며, 상기 복수의 임베디드 소스/드레인 영역의 형성시 상기 기판의 복수의 영역에서의 공정 균일도를 향상시킬 수 있는 구조를 가진다.
도 1은 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 요부 구성을 도시한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 요부 구성을 도시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 요부 구성을 도시한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자의 예시적인 배치 구성을 보여주는 레이아웃 다이어그램이다.
도 5a 내지 도 5t는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자인 CMOS 인버터의 회로도이다.
도 7은 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자인 CMOS SRAM 소자의 회로도이다.
도 8은 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자인 CMOS NAND 회로의 회로도이다.
도 9는 본 발명의 기술적 사상에 의한 제9 실시예에 따른 반도체 소자인 전자 시스템을 도시한 블록 다이어그램이다.
도 10은 본 발명의 기술적 사상에 의한 제10 실시예에 따른 반도체 소자인 전자 시스템의 블록 다이어그램이다.
도 11은 본 발명의 기술적 사상에 의한 제11 실시예에 따른 반도체 소자인 전자 서브시스템(subsystem)이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자(100)의 요부 구성을 도시한 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 기판(110A)을 구비한다. 상기 기판(110A)은 실리콘 기판으로 이루어질 수 있다.
상기 기판(110A)은 시스템 LSI (large scale integration), 로직 회로, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS (micro-electro-mechanical system) 중에서 선택되는 어느 하나의 소자를 구성할 수 있다.
상기 기판(110A)에는 제1 웰(116)이 형성되어 있다. 상기 제1 웰(116) 위에는 제1 트랜지스터(190A)가 형성되어 있다. 일부 실시예에서, 상기 제1 웰(116)은 N 타입 웰이고, 상기 제1 트랜지스터(190A)는 PMOS 트랜지스터이다.
상기 기판(110A)에는 소자분리막(112)에 의해 활성 영역(114)이 정의되어 있다. 상기 기판(110A)의 활성 영역(114) 위에 형성된 제1 트랜지스터(190A)는 제1 게이트 절연막(122A), 제1 게이트막(124A) 및 금속 실리사이드막(180)이 차례로 적층되어 있는 게이트 구조를 포함한다. 상기 게이트 구조의 양 측벽은 복수의 스페이서(128, 174, 178)로 덮여 있다. 상기 복수의 스페이서(128, 174, 178)는 실리콘 산화막으로 이루어질 수 있다.
상기 제1 트랜지스터(190A)는 상기 게이트 구조의 양측에서 상기 기판(110A)에 형성된 한 쌍의 소스/드레인 익스텐션(132)을 포함한다. 또한, 상기 기판(110A)에는 상기 한 쌍의 소스/드레인 익스텐션(132)에 인접하여 한 쌍의 리세스(140A)가 형성되어 있다. 상기 한 쌍의 리세스(140A)는 각각 리세스 저면(140S)을 포함한다. 상기 리세스 저면(140S)은 상기 기판(110A)에 형성된 한 쌍의 리세스(140A)의 내벽을 구성한다. 상기 리세스(140A)는 다각형 형상의 단면 구조를 가질 수 있다. 상기 한 쌍의 리세스(140A) 위에는 한 쌍의 제1 소스/드레인 영역(150A)이 형성되어 있다. 상기 한 쌍의 제1 소스/드레인 영역(150A) 사이에 있는 기판(110A)의 활성 영역(114) 중 상기 제1 게이트 절연막(122A)에 인접한 부분에는 제1 채널 영역(160A)이 제공된다.
상기 한 쌍의 제1 소스/드레인 영역(150A)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가진다. 상기 한 쌍의 제1 소스/드레인 영역(150A)은 상기 리세스 저면(140S)으로부터 순차적으로 형성된 제1 버퍼 반도체층(152A), 제1 하부 메인 반도체층(154A), 제1 상부 메인 반도체층(156A), 및 제1 캡핑 반도체층(158A)을 포함한다.
상기 제1 하부 메인 반도체층(154A)은 상기 리세스 저면(140S)보다 높고 상기 제1 게이트 절연막(122A)의 저면보다 낮은 레벨의 저면(B1)과, 상기 제1 게이트 절연막(122A)의 저면보다 낮지 않은 레벨의 상면(T1)을 가진다. 일부 실시예에서, 상기 제1 하부 메인 반도체층(154A)의 저면(B1)은 상기 제1 채널 영역(160A)의 레벨보다 낮은 레벨에 위치될 수 있다. 일부 실시예에서, 상기 제1 하부 메인 반도체층(154A)은 상기 제1 게이트 절연막(122A)의 저면과 동일한 레벨의 상면(T1)을 가질 수 있다. 일부 실시예에서, 상기 제1 하부 메인 반도체층(154A)은 약 30 ∼ 50 원자%의 Ge 함량을 가진다.
상기 제1 상부 메인 반도체층(156A)은 상기 제1 하부 메인 반도체층(154A)에 접하는 저면(B2)과, 상기 제1 게이트 절연막(122A)의 저면보다 높은 레벨의 상면(T2)을 가진다. 상기 제1 상부 메인 반도체층(156A)에서의 Ge 함량은 0 보다 크고, 상기 제1 하부 메인 반도체층(154A)에서의 Ge 함량보다 더 작다. 일부 실시예에서, 상기 제1 상부 메인 반도체층(156A)은 0 보다 크고 약 35 원자% 이하인 Ge 함량을 가진다. 다른 일부 실시예에서, 상기 제1 상부 메인 반도체층(156A)은 약 25 ∼ 35 원자%의 Ge 함량을 가지는 SiGe층으로 이루어진다.
상기 제1 버퍼 반도체층(152A)은 상기 리세스 저면(140S)과 상기 제1 하부 메인 반도체층(154A)과의 사이에 형성된다. 상기 제1 버퍼 반도체층(152A)은 기판(110A)과 상기 제1 하부 메인 반도체층(154A) 각각의 구성 물질들 사이의 급격한 격자 (lattice) 크기 변화로 인해 디스로케이션 (dislocation)과 같은 결함이 발생되는 것을 방지하기 위하여, 이들 사이에서 격자 크기 변화를 완충시키는 역할을 한다. 상기 제1 버퍼 반도체층(152A)은 상기 제1 하부 메인 반도체층(154A)에서의 Ge 함량보다 낮은 Ge 함량을 가지는 SiGe층으로 이루어진다. 일부 실시예에서, 상기 제1 하부 메인 반도체층(154A)에서의 Ge 함량이 약 30 ∼ 50 원자%인 경우, 상기 제1 버퍼 반도체층(152A)에서는 약 10 ∼ 25 원자%의 범위 내에서 선택되는 Ge 함량을 가질 수 있다.
상기 제1 캡핑 반도체층(158A)은 상기 제1 상부 메인 반도체층(156A) 내에서의 Ge 함량보다 더 낮은 Ge 함량을 가진다. 일부 실시예에서, 상기 제1 캡핑 반도체층(158A)은 0 ∼ 10 원자%의 Ge 함량을 가진다. 상기 제1 캡핑 반도체층(158A)은 후속의 습식 공정, 예를 들면 습식 세정 또는 습식 식각 공정시 하부의 제1 상부 메인 반도체층(156A) 및 제1 하부 메인 반도체층(154A)이 손상되지 않도록 보호하는 역할을 한다.
상기 한 쌍의 제1 소스/드레인 영역(150A)에서, 상기 제1 버퍼 반도체층(152A), 제1 하부 메인 반도체층(154A), 제1 상부 메인 반도체층(156A), 및 제1 캡핑 반도체층(158A)에는 각각 불순물 이온이 도핑되어 있다. 일부 실시예에서, 상기 불순물 이온은 붕소 (B)로 이루어진다.
상기 한 쌍의 제1 소스/드레인 영역(150A)상에는 상기 제1 캡핑 반도체층(158A)을 덮는 금속 실리사이드막(180)이 형성되어 있다. 일부 실시예에서, 상기 금속 실리사이드막(180)은 생략 가능하다.
도 2는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자(200)의 요부 구성을 도시한 단면도이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 반도체 소자(200)는 기판(110B)을 구비한다. 상기 기판(110B)은 도 1의 기판(110A)과 동일한 구성을 가질 수 있다.
상기 기판(110B)의 활성 영역(114) 위에는 제2 트랜지스터(190B)가 형성되어 있다. 상기 제2 트랜지스터(190B)는 제2 게이트 절연막(122B), 제2 게이트막(124B) 및 금속 실리사이드막(180)이 차례로 적층되어 있는 게이트 구조를 포함한다. 상기 게이트 구조의 양 측벽은 복수의 스페이서(128, 174, 178)로 덮여 있다.
상기 제2 트랜지스터(190B)는 상기 게이트 구조의 양측에서 상기 기판(110B)에 형성된 한 쌍의 소스/드레인 익스텐션(132)을 포함한다. 한 쌍의 리세스(140A)의 리세스 저면(140S) 위에는 한 쌍의 제2 소스/드레인 영역(150B)이 형성되어 있다. 상기 한 쌍의 제2 소스/드레인 영역(150B) 사이에 있는 기판(110B)의 활성 영역(114) 중 상기 제2 게이트 절연막(122B)에 인접한 부분에는 제2 채널 영역(160B)이 제공된다.
상기 한 쌍의 제2 소스/드레인 영역(150B)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가진다. 상기 한 쌍의 제2 소스/드레인 영역(150B)은 상기 리세스 저면(140S)으로부터 순차적으로 형성된 제2 버퍼 반도체층(152B), 제2 하부 메인 반도체층(154B), 제2 상부 메인 반도체층(156B), 및 제2 캡핑 반도체층(158B)을 포함한다.
상기 제2 하부 메인 반도체층(154B)은 상기 리세스 저면(140S)보다 높고 상기 제2 게이트 절연막(122B)의 저면보다 낮은 레벨의 저면(B3)과, 적어도 일부가 상기 제2 게이트 절연막(122B)의 저면보다 낮은 레벨의 상면(T3)을 가진다.
일부 실시예에서, 상기 제2 하부 메인 반도체층(154B)의 저면(B3)은 상기 채널 영역(160B)의 레벨보다 낮은 레벨에 위치될 수 있다. 일부 실시예에서, 상기 제2 하부 메인 반도체층(154B)은 약 30 ∼ 50 원자%의 Ge 함량을 가진다.
상기 제2 상부 메인 반도체층(156B)은 상기 제2 하부 메인 반도체층(154B)에 접하는 저면(B4)과, 상기 제2 게이트 절연막(122B)의 저면보다 높은 레벨의 상면(T4)을 가진다. 상기 제2 상부 메인 반도체층(156B)에서의 Ge 함량은 0 보다 크고, 상기 제2 하부 메인 반도체층(154B)에서의 Ge 함량보다 더 작다. 일부 실시예에서, 상기 제2 상부 메인 반도체층(156B)은 0 보다 크고 약 35 원자% 이하인 Ge 함량을 가진다. 다른 일부 실시예에서, 상기 제2 상부 메인 반도체층(156B)은 약 25 ∼ 35 원자%의 Ge 함량을 가지는 SiGe층으로 이루어진다.
상기 제2 버퍼 반도체층(152B)은 상기 리세스 저면(140S)과 상기 제2 하부 메인 반도체층(154B)과의 사이에 형성된다. 상기 제2 버퍼 반도체층(152B)은 기판(110B)과 상기 제2 하부 메인 반도체층(154B) 각각의 구성 물질들 사이의 급격한 격자 크기 변화로 인해 디스로케이션과 같은 결함이 발생되는 것을 방지하기 위하여, 이들 사이에서 격자 크기 변화를 완충시키는 역할을 한다. 상기 제2 버퍼 반도체층(152B)은 상기 제2 하부 메인 반도체층(154B)에서의 Ge 함량보다 낮은 Ge 함량을 가지는 SiGe층으로 이루어진다. 일부 실시예에서, 상기 제2 하부 메인 반도체층(154B)에서의 Ge 함량이 약 30 ∼ 50 원자%인 경우, 상기 제2 버퍼 반도체층(152B)에서는 약 10 ∼ 25 원자%의 범위 내에서 선택되는 Ge 함량을 가질 수 있다.
상기 제2 캡핑 반도체층(158B)은 상기 제2 상부 메인 반도체층(156B) 내에서의 Ge 함량보다 더 낮은 Ge 함량을 가진다. 일부 실시예에서, 상기 제2 캡핑 반도체층(158B)은 0 ∼ 10 원자%의 Ge 함량을 가진다. 상기 제2 캡핑 반도체층(158B)은 후속의 습식 공정, 예를 들면 습식 세정 또는 습식 식각 공정시 하부의 제2 상부 메인 반도체층(156B) 및 제2 하부 메인 반도체층(154B)이 손상되지 않도록 보호하는 역할을 한다.
상기 한 쌍의 제2 소스/드레인 영역(150B)에서, 상기 제2 버퍼 반도체층(152B), 제2 하부 메인 반도체층(154B), 제2 상부 메인 반도체층(156B), 및 제2 캡핑 반도체층(158B)에는 각각 불순물 이온이 도핑되어 있다. 일부 실시예에서, 상기 불순물 이온은 붕소 (B)로 이루어진다.
상기 한 쌍의 제2 소스/드레인 영역(150B)상에는 상기 제2 캡핑 반도체층(158B)을 덮는 금속 실리사이드막(180)이 형성되어 있다. 일부 실시예에서, 상기 금속 실리사이드막(180)은 생략 가능하다.
도 3은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자(300)의 요부 구성을 도시한 단면도이다. 도 3에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 반도체 소자(300)는 기판(110C)을 구비한다. 상기 기판(110C)은 도 1의 기판(110A) 또는 도 2의 기판(110B)과 동일한 구성을 가질 수 있다.
상기 기판(110C)은 제1 소자 영역(I) 및 제2 소자 영역(II)을 포함한다.
상기 기판(110C)의 제1 소자 영역(I) 및 제2 소자 영역(II)에서 각각 소자분리막(112)에 의해 정의되어 있는 복수의 활성 영역(114)에는 복수의 트랜지스터가 형성된다. 상기 복수의 트랜지스터는 제1 타입의 채널을 가진다. 상기 기판(110C)의 활성 영역(114)에는 제2 타입의 불순물 이온이 주입된 복수의 제1 웰(116)이 형성된다. 일부 실시예에서, 상기 기판(110C)의 제1 소자 영역(I) 및 제2 소자 영역(II)에는 각각 복수의 PMOS 트랜지스터가 형성되고, 상기 복수의 제1 웰(116)은 N 타입 웰이다.
상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 각각 그들 위에 형성되는 복수의 트랜지스터의 개수, 복수의 트랜지스터를 구성하는 복수의 소스/드레인 영역이 차지하는 면적, 복수의 트랜지스터의 평면 배치 구조, 또는 복수의 트랜지스터의 형성 밀도 중에서 선택되는 적어도 하나의 인자의 조건이 서로 다르다.
일부 실시예에서, 상기 제1 소자 영역(I)의 총 면적에서 상기 제1 소자 영역(I)에 포함되는 모든 소스/드레인 영역이 차지하는 면적의 비율인 제1 면적비와, 상기 제2 소자 영역(II)의 총 면적에서 상기 제2 소자 영역(II)에 포함되는 모든 소스/드레인 영역이 차지하는 면적의 비율인 제2 면적비는 서로 다르다. 예를 들면, 상기 제1 면적비는 상기 제2 면적비보다 더 작을 수 있다.
다른 일부 실시예에서, 상기 제1 소자 영역(I)에 포함되는 모든 트랜지스터의 개수에 대응하는 제1 트랜지스터 밀도와, 상기 제2 소자 영역(II)에 포함되는 모든 트랜지스터의 개수에 대응하는 제2 트랜지스터 밀도는 서로 다르다. 예를 들면, 상기 제1 트랜지스터 밀도는 상기 제2 트랜지스터 밀도보다 더 작을 수 있다.
상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 동일한 채널 타입의 트랜지스터가 형성되는 영역이다. 예들 들면, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)에는 각각 PMOS 트랜지스터가 형성된다. 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 인접하게 배치될 수도 있고, 소정 거리를 사이에 두고 서로 이격되어 있을 수도 있다. 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 각각 동일 기판(110C)상에서 서로 다른 다이 (die)에 위치될 수 있다. 또는, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 동일 기판(110C)상의 동일 다이 내에서 서로 이격되도록 위치될 수 있다.
일부 실시예에서, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 동일한 기능을 가지는 소자를 구성한다. 다른 일부 실시예에서, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 각각 서로 다른 기능을 가지는 소자를 구성한다. 예를 들면, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 시스템 LSI, 로직 회로, CIS 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS 중에서 선택되는 동일한 1 개의 소자, 또는 서로 다른 2개의 소자를 구성할 수 있다.
제1 영역(I)에 형성되어 있는 한 쌍의 제1 소스/드레인 영역(150A)은 제1 채널 영역(160A)을 사이에 두고 그 양측에서 제1 게이트 절연막(122A)에 인접하게 형성되어 있는 한 쌍의 제1 하부 메인 반도체층(154A) 및 한 쌍의 제1 상부 메인 반도체층(156A)을 포함한다.
상기 한 쌍의 제1 하부 메인 반도체층(154A)은 각각 리세스 저면(140S)보다 높고 상기 제1 게이트 절연막(122A)의 저면보다 낮은 레벨의 저면(B1), 및 상기 제1 게이트 절연막(122A)의 저면보다 낮지 않은 레벨의 상면(T1)을 가지고 제1 Ge 함량을 가진다. 일부 실시예에서, 상기 상면(T1)은 상기 제1 게이트 절연막(122A)의 저면과 동일한 레벨에 위치될 수 있다.
상기 한 쌍의 제1 상부 메인 반도체층(156A)은 각각 상기 제1 하부 메인 반도체층(154A)의 위에 형성된다. 상기 한 쌍의 제1 상부 메인 반도체층(156A)은 상기 제1 게이트 절연막(122A)의 저면보다 높은 레벨의 상면(T2)을 가진다. 상기 한 쌍의 제1 상부 메인 반도체층(156A)은 상기 제1 Ge 함량보다 낮은 제2 Ge 함량을 가진다.
제2 소자 영역(II)에 형성되어 있는 한 쌍의 제2 소스/드레인 영역(150B)은 제2 채널 영역(160B)을 사이에 두고 그 양측에서 제2 게이트 절연막(122B)에 인접하게 형성되어 있는 한 쌍의 제2 하부 메인 반도체층(154B) 및 한 쌍의 제2 상부 메인 반도체층(156B)을 포함한다.
상기 한 쌍의 제2 하부 메인 반도체층(154B)은 리세스 저면(140S)보다 높고 상기 제2 게이트 절연막(122B)의 저면보다 낮은 레벨의 저면(B3), 및 적어도 일부가 상기 제2 게이트 절연막(122B)의 저면보다 더 낮은 레벨의 상면(T3)을 가지고 제3 Ge 함량을 가진다. 일부 실시예에서, 상기 제3 Ge 함량은 상기 제1 하부 메인 반도체층(154A)에서의 상기 제1 Ge 함량과 같다.
상기 한 쌍의 제2 상부 메인 반도체층(156B)은 상기 제2 하부 메인 반도체층(154B)의 위에 형성된다. 상기 한 쌍의 제2 상부 메인 반도체층(156B)은 상기 제2 게이트 절연막(122B)의 저면보다 높은 레벨의 상면(T4)을 가진다. 상기 한 쌍의 제2 상부 메인 반도체층(156B)은 상기 제3 Ge 함량보다 낮은 제4 Ge 함량을 가진다. 일부 실시예에서, 상기 제4 Ge 함량은 상기 제1 상부 메인 반도체층(156A)에서의 상기 제2 Ge 함량과 같다.
도 4는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자(400)의 예시적인 배치 구성을 보여주는 레이아웃 다이어그램이다. 도 4에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 4를 참조하면, 기판(110D)은 복수의 제1 소자 영역(I) 및 복수의 제2 소자 영역(II)을 포함한다. 도 4에는 기판(110D)에 2 개의 제1 소자 영역(I) 및 3 개의 제2 소자 영역(II)이 포함되어 있는 구성이 예시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 필요에 따라 다양한 수의 제1 소자 영역(I) 및 제2 소자 영역(II)이 포함되도록 구성될 수 있다. 상기 복수의 제1 소자 영역(I)에는 각각 복수의 제1 소자(410)가 형성되고, 상기 복수의 제2 소자 영역(II)에는 각각 복수의 제2 소자(420)가 형성된다. 상기 제1 소자(410) 및 제2 소자(420)는 서로 다른 기능을 가지는 소자를 구성한다. 예를 들면, 제1 소자(410) 및 제2 소자(420)는 시스템 LSI, 로직 회로, CIS 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS 중에서 선택되는 서로 다른 소자를 구성할 수 있다.
상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 각각 그들 위에 형성되는 복수의 트랜지스터의 개수, 복수의 트랜지스터를 구성하는 복수의 소스/드레인 영역이 차지하는 면적, 복수의 트랜지스터의 평면 배치 구조, 또는 복수의 트랜지스터의 형성 밀도 중에서 선택되는 적어도 하나의 인자의 조건이 서로 다르다.
일부 실시예에서, 상기 복수의 제1 소자 영역(I)의 총 면적에서 상기 복수의 제1 소자 영역(I)에 포함되는 모든 소스/드레인 영역이 차지하는 면적의 비율인 제1 면적비와, 상기 복수의 제2 소자 영역(II)의 총 면적에서 상기 복수의 제2 소자 영역(II)에 포함되는 모든 소스/드레인 영역이 차지하는 면적의 비율인 제2 면적비는 서로 다르다. 예를 들면, 상기 제1 면적비는 상기 제2 면적비보다 더 작을 수 있다.
다른 일부 실시예에서, 상기 복수의 제1 소자 영역(I)에 포함되는 모든 트랜지스터의 개수에 대응하는 제1 트랜지스터 밀도와, 상기 복수의 제2 소자 영역(II)에 포함되는 모든 트랜지스터의 개수에 대응하는 제2 트랜지스터 밀도는 서로 다르다. 예를 들면, 상기 제1 트랜지스터 밀도는 상기 제2 트랜지스터 밀도보다 더 작을 수 있다.
상기 복수의 제1 영역(I) 및 제2 소자 영역(II)에는 각각 도 1 내지 도 4를 참조하여 설명한 구성을 가지는 반도체 소자(100, 200, 300) 중 적어도 하나의 반도체 소자가 형성되어 있다.
도 5a 내지 도 5t는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자(500) (도 5t 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5t에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)을 가지는 기판(110)에 소자분리막(112)을 형성하여 활성 영역(114)을 정의한다.
상기 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 채널 타입 트랜지스터 영역(CH1)의 활성 영역(114)에는 제2 타입의 불순물 이온이 주입된 제2 타입의 복수의 제1 웰(116)이 형성된다. 상기 제2 채널 타입 트랜지스터 영역(CH2)에는 제1 타입의 불순물 이온이 주입된 제1 타입의 제2 웰(118)이 형성된다. 일부 실시예에서, 상기 제1 채널 타입 트랜지스터 영역(CH1)은 PMOS 트랜지스터 영역이고, 상기 복수의 제1 웰(116)은 N 타입 웰이다. 다른 일부 실시예에서, 상기 제2 채널 타입 트랜지스터 영역(CH2)은 NMOS 트랜지스터 영역이고, 상기 제2 웰(118)은 P 타입 웰이다.
일부 실시예에서, 상기 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)은 동일한 기능을 가지는 소자를 구성한다. 다른 일부 실시예에서, 상기 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)은 각각 서로 다른 기능을 가지는 소자를 구성한다.
상기 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)은 각각 동일 기판(110)상에서 서로 다른 다이(die)에 위치될 수 있다. 또는, 상기 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)은 동일 기판(110)상의 동일 다이 내에서 서로 이격되도록 위치될 수 있다.
예를 들면, 상기 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)은 시스템 LSI (large scale integration), 로직 회로, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS (micro-electro-mechanical system) 중에서 선택되는 동일한 1 개의 소자, 또는 서로 다른 2개의 소자를 구성할 수 있다.
상기 제1 채널 타입 트랜지스터 영역(CH1)은 복수의 트랜지스터의 개수, 복수의 트랜지스터를 구성하는 복수의 소스/드레인 영역이 차지하는 면적, 복수의 트랜지스터의 평면 배치 구조, 또는 복수의 트랜지스터의 형성 밀도 중에서 선택되는 적어도 하나의 인자의 조건이 서로 다른 제1 소자 영역(I) 및 제2 소자 영역(II)을 포함한다.
일부 실시예에서, 상기 제1 소자 영역(I)의 총 면적에 대하여 상기 제1 소자 영역(I)에 포함되는 모든 소스/드레인 영역이 차지하는 면적의 비율인 제1 면적비와, 상기 제2 소자 영역(II)의 총 면적에 대하여 상기 제2 소자 영역(II)에 포함되는 모든 소스/드레인 영역이 차지하는 면적의 비율인 제2 면적비는 서로 다르다. 예를 들면, 상기 제1 면적비는 상기 제2 면적비보다 더 작을 수 있다.
다른 일부 실시예에서, 상기 제1 소자 영역(I)에 포함되는 모든 트랜지스터의 개수에 대응하는 제1 트랜지스터 밀도와, 상기 제2 소자 영역(II)에 포함되는 모든 트랜지스터의 개수에 대응하는 제2 트랜지스터 밀도는 서로 다르다. 예를 들면, 상기 제1 트랜지스터 밀도는 상기 제2 트랜지스터 밀도보다 더 작을 수 있다.
상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 동일한 채널 타입의 트랜지스터가 형성되는 영역이다. 예들 들면, 상기 제1 채널 타입 트랜지스터 영역(CH1)이 PMOS 트랜지스터 영역인 경우, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)에는 각각 PMOS 트랜지스터가 형성된다. 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 인접하게 배치될 수도 있고, 소정 거리를 사이에 두고 서로 이격되어 있을 수도 있다. 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 각각 동일 기판(110)상에서 서로 다른 다이에 위치될 수 있다. 또는, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 동일 기판(110)상의 동일 다이 내에서 서로 이격되도록 위치될 수 있다.
일부 실시예에서, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 동일한 기능을 가지는 소자를 구성한다. 다른 일부 실시예에서, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 각각 서로 다른 기능을 가지는 소자를 구성한다. 예를 들면, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 시스템 LSI, 로직 회로, CIS 등과 같은 이미지 센서, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM 등과 같은 메모리 소자, 또는 MEMS 중에서 선택되는 동일한 1 개의 소자, 또는 서로 다른 2개의 소자를 구성할 수 있다.
상기 기판(110)은 예를 들면 실리콘과 같은 반도체 기판으로 이루어질 수 있다.
도 5b를 참조하면, 상기 기판(110)상에 절연막(122), 도전층(124), 및 캡핑층(126)을 차례로 형성한다.
일부 실시예에서, 상기 절연막(122)은 산화물 또는 금속 산화물로 이루어진다. 예를 들면, 상기 절연막(122)은 실리콘 산화물, 실리콘 산화질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 또는 탄탈륨 산화물 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 일부 실시예에서, 상기 절연막(122)은 CVD (chemical vapor deposition), ALD (atomic layer deposition), 또는 열산화 공정을 이용하여 형성된다.
일부 실시예에서, 상기 도전층(124)은 도전성 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 또는 합금으로 이루어진다. 예를 들면, 상기 도전층(124)은 불순물이 도핑된 폴리실리콘, 텅스텐 (W), 텅스텐 질화물, 텅스텐 실리사이드, 알루미늄 (Al), 알루미늄 질화물, 탄탈륨 (Ta), 탄탈륨 질화물, 탄탈륨 실리사이드, 티타늄 (Ti), 티타늄 질화물, 코발트 실리사이드, 몰리브덴 (Mo), 루세늄 (Ru), 니켈 (Ni), NiSi, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 상기 도전층(124)은 CVD, ALD, 또는 스퍼터링 공정을 이용하여 형성된다.
상기 캡핑층(126)은 실리콘 질화물로 이루어질 수 있다.
도 5c를 참조하면, 상기 캡핑층(126), 도전층(124), 및 절연막(122)을 차례로 패터닝하여, 상기 제1 채널 타입 트랜지스터 영역(CH1)의 제1 소자 영역(I) 및 제2 소자 영역(II)과 상기 제2 채널 타입 트랜지스터 영역(CH2)에 각각 제1, 제2, 및 제3 게이트 구조(120A, 120B, 120C)를 형성한다.
상기 제1 게이트 구조(120A)는 상기 제1 채널 타입 트랜지스터 영역(CH1)의 제1 소자 영역(I)에 위치되는 제1 게이트 절연막(122A), 제1 게이트막(124A), 및 제1 캡핑층 패턴(126A)으로 이루어진다. 상기 제2 게이트 구조(120B)는 상기 제1 채널 타입 트랜지스터 영역(CH1)의 제2 소자 영역(II)에 위치되는 제2 게이트 절연막(122B), 제2 게이트막(124B), 및 제2 캡핑층 패턴(126B)으로 이루어진다. 상기 제3 게이트 구조(120C)는 상기 제2 채널 타입 트랜지스터 영역(CH2)에 위치되는 제3 게이트 절연막(122C), 제3 게이트막(124C), 및 제3 캡핑층 패턴(126C)으로 이루어진다.
도 5d를 참조하면, 상기 제1, 제2, 및 제3 게이트 구조(120A, 120B, 120C) 각각의 양 측벽을 덮는 복수의 제1 스페이서(128)를 형성한다.
상기 복수의 제1 스페이서(128)는 실리콘 산화물로 이루어질 수 있다.
도 5e를 참조하면, 상기 제1 채널 타입 트랜지스터 영역(CH1)을 노출시키도록 상기 제2 채널 타입 트랜지스터 영역(CH2)을 덮는 제1 마스크 패턴(530)을 형성한 후, 상기 제1 마스크 패턴(530), 제1 및 제2 게이트 구조(120A, 120B), 및 복수의 제1 스페이서(128)를 이온주입 마스크로 이용하여, 상기 제1 채널 타입 트랜지스터 영역(CH1)의 제1 소자 영역(I) 및 제2 소자 영역(II)에 위치되는 활성 영역(114)의 표면에 복수의 제1 타입 소스/드레인 익스텐션(132)을 형성한다.
상기 제1 마스크 패턴(530)은 포토레지스트 재료로 이루어질 수 있다.
상기 제1 채널 타입 트랜지스터 영역(CH1)에 PMOS 트랜지스터를 형성하는 경우, 상기 복수의 제1 타입 소스/드레인 익스텐션(132)을 형성하기 위하여 상기 활성 영역(114)에 보론 (B), 불화붕소, 갈륨 (Ga), 인듐 (In) 등과 같은 P형 불순물 이온을 주입할 수 있다.
도 5f를 참조하면, 도 5e의 공정에서 이온주입 마스크로 사용된 제1 마스크 패턴(530)을 제거한 후, 상기 기판(110)상의 노출된 구조물들을 덮는 희생 절연막(540)을 형성한다.
일부 실시예에서, 상기 희생 절연막(540)은 상기 기판(110)상의 노출된 구조물들의 표면 프로파일을 따라 컨포멀(conformal)하게 형성된다. 상기 희생 절연막(540)은 실리콘 질화물로 이루어질 수 있다. 상기 희생 절연막(540)을 형성하기 위하여, PECVD (plasma enhanced CVD), 급속 열처리 CVD (rapid thermal CVD), 또는 퍼니스 (furnace)를 이용하는 CVD 공정을 이용할 수 있다. 일부 실시예에서, 상기 희생 절연막(540)은 약 100 ∼ 300 Å의 두께로 형성된다.
도 5g를 참조하면, 상기 희생 절연막(540) 위에 상기 제1 채널 타입 트랜지스터 영역(CH1)을 노출시키도록 상기 제2 채널 타입 트랜지스터 영역(CH2)을 덮는 제2 마스크 패턴(542)을 형성한다.
상기 제2 마스크 패턴(542)은 포토레지스트 재료로 이루어질 수 있다.
도 5h를 참조하면, 상기 제2 마스크 패턴(542)을 식각 마스크로 이용하여, 활성 영역(114)의 표면에 형성된 복수의 제1 타입 소스/드레인 익스텐션(132) 및 제1 및 제2 캡핑층 패턴(126A, 126B)이 노출되도록 상기 희생 절연막(540)을 이방성 건식 식각하여, 상기 복수의 제1 스페이서(128)의 측벽을 덮는 복수의 제2 스페이서(540A)를 형성한다.
도 5i를 참조하면, 상기 제1 채널 타입 트랜지스터 영역(CH1)에 있는 복수의 제2 스페이서(540A) 및 제1 및 제2 캡핑층 패턴(126A, 126B)과, 상기 제2 채널 타입 트랜지스터 영역(CH2)에 있는 제2 마스크 패턴(542)을 식각 마스크로 이용하여, 상기 노출된 기판(110)의 활성 영역(114)을 식각하여, 기판(110)에 복수의 리세스(140)를 형성한다.
상기 복수의 리세스(140)를 형성하기 위한 식각 공정시, 상기 복수의 제2 스페이서(540A), 제1 및 제2 캡핑층 패턴(126A, 126B), 소자분리막(112), 및 제2 마스크 패턴(542)에 대하여 기판(110)을 높은 식각 선택비로 선택적으로 식각할 수 있는 선택적 식각 조건을 이용한다.
일부 실시예에서, 상기 복수의 리세스(140)을 형성하기 위하여 이방성 건식 식각 공정을 이용한다. 이 경우, 상기 복수의 리세스(140)를 형성하기 위한 식각 공정은 도 5h를 참조하여 설명한 바와 같은 복수의 제2 스페이서(540A) 형성 공정에 후속하여 상기 복수의 제2 스페이서(540A) 형성을 위한 식각 공정시 이용된 챔버와 동일 챔버 내에서 연속적으로 행해질 수 있다. 예를 들면, 상기 복수의 리세스(140)를 형성하기 위하여, 염화수소 (HCl)를 포함하는 식각 가스를 사용하여 노출된 기판(110)을 이방성 식각할 수 있다.
도 5i에는 이방성 식각 공정을 이용한 결과로서 대략 장방형 형상의 단면 프로파일을 가지는 복수의 리세스(140)가 형성된 예를 도시하였다. 그러나, 본 발명의 기술적 사상에 의하면 상기 복수의 리세스(140)의 형상이 도 5i에 예시된 것에만 한정되는 것은 아니다.
다른 일부 실시예에서, 등방성 식각 공정을 이용하여 복수의 리세스(도시 생략)를 형성할 수 있다. 등방성 식각 공정을 이용하여 복수의 리세스를 형성하는 경우, 내벽에 복수의 {111} 결정면을 포함하는 다각형 형상의 단면 프로파일을 가지는 복수의 리세스(도시 생략)가 얻어질 수 있다.
도 5j를 참조하면, 상기 제2 마스크 패턴(542)을 제거한 후, 상기 제2 채널 타입 트랜지스터 영역(CH2)에 희생 절연막(540)이 남아 있는 상태에서, 상기 복수의 리세스(140)가 형성된 결과물을 세정액을 이용하여 습식 세정한다.
상기 습식 세정의 결과물로서, 도 5i에 예시된 복수의 리세스(140)의 형상이 변형되어, 상기 리세스(140)와는 다른 형상의 단면 프로파일을 가지는 복수의 리세스(140A)가 얻어진다. 도 5j에는 다각형 형상의 단면 프로파일을 가지는 복수의 리세스(140A)가 형성된 경우를 예시하였다.
상기 세정액으로서 기판(110)을 선택적으로 습식 식각할 수 있는 세정액을 사용한다. 즉, 상기 세정액을 사용하여 상기 복수의 리세스(140)가 형성된 결과물을 세정하는 동안, 상기 복수의 제2 스페이서(540A), 제1 및 제2 캡핑층 패턴(126A, 126B), 소자분리막(112), 및 희생 절연막(540)이 식각 마스크 역할을 하고, 상기 기판(110) 중 상기 복수의 리세스(140)의 내벽에서 노출되는 부분이 상기 세정액에 의해 선택적으로 식각된다. 일부 실시예에서, 상기 세정액을 이용한 기판(110)의 세정 공정시 상기 기판(110)의 결정면들 중에서 선택되는 어느 하나의 결정면을 식각 정지면으로 이용할 수 있다. 예를 들면, 기판(110)의 {111} 결정면을 식각 정지면으로 이용할 수 있다. 이와 같은 세정 조건하에서, 상기 기판(110)의 {111} 결정면에서의 식각율은 다른 결정면에서의 식각율에 비해 매우 느리게 될 수 있다. 상기 세정액에 의한 기판(110)의 세정 공정시, 복수의 리세스(140) 각각의 내부 측벽에서 {111} 결정면(140S)이 드러날 때까지 복수의 리세스(140) 각각의 측벽의 일부가 식각된 결과로서, 다각형 형상의 단면 프로파일을 가지는 복수의 리세스(140A)가 얻어질 수 있다. 또한, 상기 습식 세정의 결과로서, 상기 제1 채널 타입 트랜지스터 영역(CH1)에서 노출 표면에 남아 있는 자연 산화막, 식각 부산물 등이 제거될 수 있다.
일부 실시예에서, 도 5i에 예시된 복수의 리세스(140)의 내벽에서 노출되는 기판(110)을 선택적으로 식각할 수 있는 세정액으로서 NH4OH 용액, TMAH (tetramethyl ammonium hydroxide), 또는 이들의 조합으로 이루어지는 세정액을 사용할 수 있다. 다른 일부 실시예에서, 상기 세정액으로서 예를 들면 HF 용액 또는 NH4F 용액을 사용할 수 있다.
도 5k를 참조하면, 상기 제2 채널 타입 트랜지스터 영역(CH2)에 희생 절연막(540)이 남아 있는 상태에서, 상기 복수의 리세스(140A) 내부에 버퍼 반도체층(152A, 152B)을 형성한다.
상기 버퍼 반도체층(152A, 152B)은 제1 소자 영역(I)에서 복수의 리세스(140A) 내에 형성되는 제1 버퍼 반도체층(152A)과, 제2 소자 영역(II)에서 복수의 리세스(140A) 내에 형성되는 제2 버퍼 반도체층(152B)을 포함한다.
상기 제1 버퍼 반도체층(152A) 및 제2 버퍼 반도체층(152B)은 상기 복수의 리세스(140A) 각각의 내벽에 해당하는 리세스 저면(140S)으로부터 그들의 내부 공간을 일부만 채우도록 형성된다. 상기 버퍼 반도체층(152A, 152B)은 상기 기판(110)을 구성하는 성분과는 다른 구성 성분으로 이루어진다. 일부 실시예에서, 상기 버퍼 반도체층(152A, 152B)은 약 10 ∼ 25 원자%의 Ge 함량을 가지는 SiGe층으로 이루어진다.
상기 버퍼 반도체층(152A, 152B)은 Si으로 이루어지는 기판(110)과 후속 공정에서 상기 리세스(140A) 내에 형성되는 비교적 Ge 함량이 높은 SiGe층과의 사이에서 급격한 격자 크기 변화로 인해 디스로케이션과 같은 결함이 발생되는 것을 방지하기 위한 완충 역할을 할 수 있다.
일부 실시예에서, 상기 버퍼 반도체층(152A, 152B)을 형성하기 위하여 SEG (selective epitaxial growth) 공정을 이용할 수 있다. 상기 버퍼 반도체층(152A, 152B)은 Si이 노출되어 있는 복수의 리세스(140A) 내부 영역에서만 선택적으로 형성될 수 있다. 상기 버퍼 반도체층(152A, 152B)을 형성하기 위한 공정 가스는 Si 소스 가스 및 Ge 소스 가스를 포함한다. 예를 들면, 상기 Si 소스 가스로서 SiH4, Si(CH3)4, Si(C2H5)4, Si(N(CH3)2)4, 또는 SiH2Cl2 중에서 선택되는 적어도 하나의 가스를 사용할 수 있다. 상기 Ge 소스 가스로서 GeH4, Ge(CH3)4, Ge(C2H5)4, Ge(N(CH3)2)4 중에서 선택되는 적어도 하나의 가스를 사용할 수 있다. 일부 실시예에서, 상기 버퍼 반도체층(152A, 152B)을 형성하기 위한 공정 가스는 수소 가스와, 질소, 아르곤, 헬륨 등과 같은 비활성 가스를 더 포함할 수 있다. 다른 일부 실시예에서, 상기 버퍼 반도체층(152A, 152B)을 형성하기 위한 공정 가스는 SiGe 성장의 선택성 및 SiGe의 성장 속도를 제어하기 위한 제어 가스를 더 포함할 수 있다. 상기 제어 가스는 HCl로 이루어질 수 있다.
일부 실시예에서, 상기 버퍼 반도체층(152A, 152B)은 불순물이 도핑된 SiGe층으로 이루어진다. 불순물이 도핑된 SiGe층으로 이루어지는 버퍼 반도체층(152A, 152B)을 형성하기 위하여, 상기 복수의 리세스(140A) 내에 SiGe층을 SEG 공정에 의해 성장시키는 동안 인-시튜 (in-situ)로 불순물 이온을 도핑할 수 있다. 상기 불순물 이온으로서 B 이온을 이용할 수 있다. 이 경우, 상기 불순물 이온을 인-시튜 도핑하기 위하여, 상기 버퍼 반도체층(152A, 152B)을 형성하기 위한 공정 가스를 기판(110)상에 공급할 때 B 소스 가스도 상기 공정 가스와 함께 상기 기판(110)상에 동시에 공급된다. 상기 B 소스 가스로서 B2H6 가스를 사용할 수 있다. 다른 예에서, 불순물이 도핑된 SiGe층으로 이루어지는 버퍼 반도체층(152A, 152B)을 형성하기 위하여, 상기 복수의 리세스(140A) 내에 SiGe층을 SEG 공정에 의해 성장시킨 후, 도판트를 도핑하는 이온주입 공정과 주입된 도판트를 활성화시키기 위한 어닐링 공정을 행할 수 있다.
상기 버퍼 반도체층(152A, 152B)을 형성하는 동안 공정 압력은 0 보다 크고 약 200 토르 (Torr) 이하인 범위 내에서 선택되는 임의의 압력으로 유지하고, 공정 온도는 약 500 ∼ 700 ℃의 범위 내에서 선택되는 임의의 온도로 유지될 수 있다.
도 5l을 참조하면, 상기 제2 채널 타입 트랜지스터 영역(CH2)에 희생 절연막(540)이 남아 있는 상태에서, SEG 공정을 이용하여 상기 복수의 리세스(140A) 내에서 상기 버퍼 반도체층(152A, 152B) 위에 하부 메인 반도체층(154A, 154B)을 형성한다.
상기 하부 메인 반도체층(154A, 154B)은 제1 소자 영역(I)에서 복수의 리세스(140A) 내에 형성되는 제1 하부 메인 반도체층(154A)과, 제2 소자 영역(II)에서 복수의 리세스(140A) 내에 형성되는 제2 하부 메인 반도체층(154B)을 포함한다.
상기 하부 메인 반도체층(154A, 154B)은 각각 상기 버퍼 반도체층(152A, 152B)에서의 Ge 함량보다 더 높은 Ge 함량을 가지는 SiGe층으로 이루어진다. 일부 실시예에서, 상기 하부 메인 반도체층(154A, 154B)은 약 30 ∼ 50 원자%의 Ge 함량을 가지는 SiGe층으로 이루어진다. 다른 일부 실시예에서, 상기 하부 메인 반도체층(154A, 154B)은 약 35 ∼ 40 원자%의 Ge 함량을 가지는 SiGe층으로 이루어진다. 또 다른 일부 실시예에서, 상기 하부 메인 반도체층(154A, 154B)은 불순물이 도핑된 SiGe층으로 이루어진다.
제1 소자 영역(I)에서, 상기 제1 하부 메인 반도체층(154A)은 상기 제1 버퍼 반도체층(152A)의 상면으로부터 상기 제1 게이트 절연막(122A)의 저면과 같은 레벨의 높이까지 상기 리세스(140A)의 내부 공간을 채운다. 일부 실시예에서, 상기 제1 게이트막(124A)의 양측에 각각 형성되는 한 쌍의 제1 하부 메인 반도체층(154A)은 이들 사이의 활성 영역(114)에서 상기 제1 게이트 절연막(122A)에 인접한 영역에 제공되는 제1 채널 영역(160A)을 그 양측에서 커버하기에 충분한 제1 두께(D1)를 가지도록 형성될 수 있다. 일부 실시예에서, 상기 제1 하부 메인 반도체층(154A)의 상면은 모든 부분이 상기 제1 게이트 절연막(122A)의 저면과 같은 레벨에 위치된다. 다른 일부 실시에에서, 상기 제1 하부 메인 반도체층(154A)의 상면은 적어도 일부가 상기 제1 게이트 절연막(122A)의 저면보다 더 높은 레벨에 위치될 수 있다. 또 다른 일부 실시예에서, 상기 제1 하부 메인 반도체층(154A)의 상면의 일부는 상기 제1 게이트 절연막(122A)의 저면과 동일한 레벨에 위치되고, 상기 상면의 다른 일부는 상기 제1 게이트 절연막(122A)의 저면보다 더 높은 레벨에 위치될 수 있다. 일부 실시예에서, 상기 제1 하부 메인 반도체층(154A)의 상면의 모든 부분의 레벨은 상기 제1 게이트 절연막(122A)의 저면의 레벨보다 낮지 않다.
제2 소자 영역(II)에서, 상기 제2 하부 메인 반도체층(154A)은 상기 제2 버퍼 반도체층(152B)의 상면으로부터 상기 제2 게이트 절연막(122B)의 저면과 같거나 더 낮은 레벨의 높이까지 상기 리세스(140A)의 내부 공간을 채운다. 일부 실시예에서, 상기 제2 게이트막(124B)의 양측에 각각 형성되는 한 쌍의 제2 하부 메인 반도체층(154B)은 이들 사이의 활성 영역(114)에서 상기 제2 게이트 절연막(122B)에 인접한 영역에 제공되는 제2 채널 영역(160B)을 그 양측에서 커버하기에 충분한 제2 두께(D2)를 가지도록 형성될 수 있다. 상기 제2 두께(D2)는 상기 제1 두께(D1)와 같거나 상기 제1 두께(D1)보다 더 작을 수 있다. 일부 실시예에서, 상기 제2 하부 메인 반도체층(154B)의 상면중 일부는 상기 제2 게이트 절연막(122B)의 저면과 같은 레벨에 위치된다. 다른 일부 실시에에서, 상기 제2 하부 메인 반도체층(154B)의 상면중 다른 일부는 상기 제2 게이트 절연막(122B)의 저면보다 더 낮은 레벨에 위치될 수 있다. 또 다른 일부 실시예에서, 상기 제2 하부 메인 반도체층(154B)의 상면중 리세스(140A)의 입구에 가까운 에지 (edge) 부분은 상기 제2 게이트 절연막(122B)의 저면과 동일한 레벨에 위치되고, 상기 제2 하부 메인 반도체층(154B)의 상면중 중앙 부분은 상기 제2 게이트 절연막(122B)의 저면보다 더 낮은 레벨에 위치될 수 있다. 일부 실시예에서, 상기 제2 하부 메인 반도체층(154B)의 상면의 모든 부분의 레벨은 상기 제2 게이트 절연막(122B)의 저면의 레벨보다 높지 않다.
상기 하부 메인 반도체층(154A, 154B)을 형성하기 위하여, 도 5k를 참조하여 버퍼 반도체층(152A, 152B)의 형성 공정에 대하여 설명한 바와 유사한 공정을 이용할 수 있다. 따라서, 중복을 피하기 위하여 상기 하부 메인 반도체층(154A, 154B)의 형성 공정에 대한 상세한 설명은 생략한다. 단, 상기 하부 메인 반도체층(154A, 154B)을 형성하는 동안 공정 압력은 0 보다 크고 약 5 토르 이하인 비교적 낮은 압력 범위 내에서 선택되는 임의의 압력으로 유지한다. 이와 같이 약 5 토르 이하의 비교적 낮은 압력하에서 상기 하부 메인 반도체층(154A, 154B)을 형성함으로써, 상기 하부 메인 반도체층(154A, 154B) 내에서 디스로케이션과 같은 결함 발생 가능성이 현저하게 감소되어 결함 없는 SiGe 막질로 이루어지는 하부 메인 반도체층(154A, 154B)을 형성하는 것이 가능하다. 또한, SiGe를 성장시키는 동안 인-시튜로 B 이온을 도핑하여 B 도핑된 SiGe층으로 이루어지는 하부 메인 반도체층(154A, 154B)을 형성할 때, 5 토르 이하의 비교적 낮은 공정 압력을 유지함으로써, B 이온 소스인 B2H6의 BH3로의 분해 반응이 용이하게 일어나고, 그 후속 반응인 BH3로부터 B 이온으로의 분해 반응도 용이하게 일어난다. 따라서, 비교적 높은 Ge 함량을 가지는 하부 메인 반도체층(154A, 154B)에서 원하는 최적의 B 도핑 농도를 조절하는 것이 용이하게 된다.
반면, 약 5 토르 이하의 비교적 낮은 압력하에서 상기 하부 메인 반도체층(154A, 154B)을 형성하는 경우, 상기 하부 메인 반도체층(154A, 154B)의 형성을 위한 SiGe의 성장 속도는 비교적 높은 압력하에서의 성장 속도에 비해 느릴 수 있다. 또한, 약 5 토르 이하의 비교적 낮은 압력하에서 상기 하부 메인 반도체층(154A, 154B)을 형성하는 경우, 상기 제1 소자 영역(I)의 총 면적에 대하여 상기 제1 소자 영역(I)에서 소스/드레인 영역이 형성되는 영역인 상기 리세스 영역(140A)이 차지하는 면적의 비율인 제1 면적비와, 상기 제2 소자 영역(II)의 총 면적에 대하여 상기 제2 소자 영역(II)에서 소스/드레인 영역이 형성되는 영역인 상기 리세스 영역(140A)이 차지하는 면적의 비율인 제2 면적비가 서로 다를 때, 동일한 SEG 공정 조건하에서, 제1 소자 영역(I)에서 상기 제1 하부 메인 반도체층(154A)의 형성을 위한 SiGe층의 성장 속도와, 제2 소자 영역(II)에서 상기 제2 하부 메인 반도체층(154B)의 형성을 위한 SiGe층의 성장 속도는 서로 다를 수 있다. 예들 들면, 약 5 토르 이하의 비교적 낮은 압력하에서 상기 하부 메인 반도체층(154A, 154B)을 형성하는 경우, 상기 제1 면적비가 상기 제2 면적비보다 더 작을 때, 동일한 SEG 공정 조건하에서, 제1 소자 영역(I)에서의 SiGe층의 성장 속도가 제2 소자 영역(II)에서의 SiGe층의 성장 속도보다 더 클 수 있다. 즉, 동일한 SEG 공정 조건하에서 상기 하부 메인 반도체층(154A, 154B)을 형성하더라도, SEG 공정에 노출되는 리세스 영역(140A)의 면적이 더 작은 제1 소자 영역(I)에서의 SiGe층의 성장 속도가 SEG 공정에 노출되는 리세스 영역(140A)의 면적이 더 큰 제2 소자 영역(II)에서보다 클 수 있다. 따라서, 제1 소자 영역(II)에 형성되는 제1 하부 메인 반도체층(154A)의 두께(D1)는 제2 소자 영역(II)에 형성되는 제2 하부 메인 반도체층(154B)의 두께(D2)보다 더 클 수 있다.
도 5m을 참조하면, 상기 제2 채널 타입 트랜지스터 영역(CH2)에 희생 절연막(540)이 남아 있는 상태에서, SEG 공정을 이용하여 상기 하부 메인 반도체층(154A, 154B) 위에 상부 메인 반도체층(156A, 156B)을 형성한다.
상기 상부 메인 반도체층(156A, 156B)은 제1 소자 영역(I)에서 상기 제1 하부 메인 반도체층(154A) 위에 형성되는 제1 상부 메인 반도체층(156A)과, 제2 소자 영역(II)에서 상기 제2 하부 메인 반도체층(154B) 위에 형성되는 제2 상부 메인 반도체층(156B)을 포함한다.
상기 상부 메인 반도체층(156A, 156B)은 상기 하부 메인 반도체층(154A, 154B)에서의 Ge 함량보다 더 낮은 Ge 함량을 가지는 SiGe층으로 이루어진다. 일부 실시예에서, 상기 상부 메인 반도체층(156A, 156B)에서의 Ge 함량은 상기 버퍼 반도체층(152A, 152B)에서의 Ge 함량과 같거나 더 크다. 일부 실시예에서, 상기 상부 메인 반도체층(156A, 156B)은 0 보다 크고 약 35 원자% 이하인 Ge 함량을 가지는 SiGe층으로 이루어진다. 다른 일부 실시예에서, 상기 상부 메인 반도체층(156A, 156B)은 약 25 ∼ 35 원자%의 Ge 함량을 가지는 SiGe층으로 이루어진다. 또 다른 일부 실시예에서, 상기 상부 메인 반도체층(156A, 156B)은 불순물, 예를 들면 B 이온이 도핑된 SiGe층으로 이루어진다.
상기 상부 메인 반도체층(156A, 156B)을 형성하기 위하여, 도 5k를 참조하여 버퍼 반도체층(152A, 152B)의 형성 공정에 대하여 설명한 바와 유사한 공정을 이용할 수 있다. 따라서, 중복을 피하기 위하여 상기 상부 메인 반도체층(156A, 156B)의 형성 공정에 대한 상세한 설명은 생략한다. 단, 상기 상부 메인 반도체층(156A, 156B)을 형성하는 동안 공정 압력은 도 5l을 참조하여 설명한 바와 같은 하부 메인 반도체층(154A, 154B) 형성시의 공정 압력보다 높은 공정 압력을 유지한다. 일부 실시예에서, 상기 상부 메인 반도체층(156A, 156B)을 형성하는 동안 약 10 ∼ 200 토르인 비교적 높은 압력 범위 내에서 선택되는 임의의 압력으로 유지한다. 이와 같이 약 10 토르 이상의 비교적 높은 압력하에서 상기 상부 메인 반도체층(156A, 156B)을 형성하는 경우, 상기 상부 메인 반도체층(156A, 156B)의 형성을 위한 SiGe층의 성장 속도는 비교적 낮은 압력하에서의 성장 속도에 비해 클 수 있다. 또한, 약 10 토르 이상의 비교적 높은 압력하에서 상기 상부 메인 반도체층(156A, 156B)을 형성하는 경우에는, 제1 소자 영역(I)과 제2 소자 영역(II)과의 사이에 SEG 공정에 노출되는 리세스 영역(140A)이 차지하는 면적의 비율이 서로 다른 경우에도, 동일한 SEG 공정 조건하에서, 제1 소자 영역(I)에서의 SiGe층의 성장 속도와, 제2 소자 영역(II)에서의 SiGe층의 성장 속도와의 차이가 작아질 수 있다. 예들 들면, SEG 공정시의 압력이 높을수록 제1 소자 영역(I)과 제2 소자 영역(II)에서의 SiGe층의 성장 속도 차이가 작아질 수 있다. 따라서, 제1 소자 영역(II)의 제1 상부 메인 반도체층(156A)과 제2 소자 영역(II)의 제2 상부 메인 반도체층(156B)이 형성된 후, 상기 리세스 저면(140S)으로부터 상기 제1 상부 메인 반도체층(156A)의 상면까지의 거리(L1)과 상기 리세스 저면(140S)으로부터 상기 제2 상부 메인 반도체층(156B)의 상면까지의 거리(L2)와의 차이는, 상기 상부 메인 반도체층(156A, 156B)을 약 5 토르 이하의 비교적 낮은 압력하에서 형성하는 경우에 비해 작아질 수 있다. 따라서, 상기 상부 메인 반도체층(156A, 156B)을 약 10 토르 이상의 비교적 높은 압력하에서 형성함으로써, 제1 상부 메인 반도체층(156A)의 상면과 상기 제2 상부 메인 반도체층(156B)의 상면과의 단차를 줄일 수 있다.
상기 상부 메인 반도체층(156A, 156B)을 형성하는 동안 약 10 토르 이상의 비교적 높은 압력을 유지하는 것으로 인해, 상기 하부 메인 반도체층(154A, 154B)에 비해 결함 발생 가능성이 높아질 수도 있으나, 상기 상부 메인 반도체층(156A, 156B)의 저면이 적어도 제1 게이트 절연막(122A) 및 제2 게이트 절연막(122B)에 근접한 부분에서 각각 상기 제1 게이트 절연막(122A) 및 제2 게이트 절연막(122B) 각각의 저면과 같거나 더 높은 레벨에 위치되고, 상기 상부 메인 반도체층(156A, 156B)의 대부분이 상기 제1 게이트 절연막(122A) 및 제2 게이트 절연막(122B)으로부터 그 상측 방향으로 이격되어 있으므로, 상기 게이트 구조(120A, 120B)를 포함하는 각각의 트랜지스터의 전기적 특성에 악영향을 미치지 않는다.
도 5n을 참조하면, 제2 채널 타입 트랜지스터 영역(CH2)에 희생 절연막(540)이 남아 있는 상태에서, SEG 공정을 이용하여 상기 상부 메인 반도체층(156A, 156B) 위에 캡핑 반도체층(158A, 158B)을 형성한다.
그 결과, 제1 채널 타입 트랜지스터 영역(CH1)에서 제1 게이트막(124A)의 양측에는 에피텍셜 성장된 복수의 SiGe층들로 이루어지는 임베디드 SiGe 구조의 한 쌍의 제1 소스/드레인 영역(150A)이 형성되고, 제1 채널 타입 트랜지스터 영역(CH1)에서 제2 게이트막(124B)의 양측에는 에피텍셜 성장된 복수의 SiGe층들로 이루어지는 임베디드 SiGe 구조의 한 쌍의 제2 소스/드레인 영역(150B)이 형성된다.
상기 캡핑 반도체층(158A, 158B)은 제1 소자 영역(I)에서 상기 제1 상부 메인 반도체층(156A) 위에 형성되는 제1 캡핑 반도체층(158A)과, 제2 소자 영역(II)에서 상기 제2 상부 메인 반도체층(156B) 위에 형성되는 제2 상부 메인 반도체층(156B)을 포함한다.
상기 캡핑 반도체층(158A, 158B)에서의 Ge 함량은 상기 상부 메인 반도체층(156A, 156B)에서의 Ge 함량과 같거나 더 낮다. 일부 실시예에서, 상기 캡핑 반도체층(158A, 158B)은 0 보다 크고 약 10 원자% 이하인 Ge 함량을 가지는 SiGe층으로 이루어진다. 다른 일부 실시예에서, 상기 캡핑 반도체층(158A, 158B)에서의 Ge 함량은 0 원자%이다. 즉, 상기 캡핑 반도체층(158A, 158B)은 Si층으로 이루어질 수 있다. 또 다른 일부 실시예에서, 상기 캡핑 반도체층(158A, 158B)은 불순물, 예를 들면 B 이온이 도핑된 Si층 또는 SiGe층으로 이루어진다.
상기 캡핑 반도체층(158A, 158B)을 형성하기 위하여, 도 5k를 참조하여 버퍼 반도체층(152A, 152B)의 형성 공정에 대하여 설명한 바와 유사한 공정을 이용할 수 있다. 따라서, 중복을 피하기 위하여 상기 캡핑 반도체층(158A, 158B)의 형성 공정에 대한 상세한 설명은 생략한다.
도 5o를 참조하면, 제1 채널 타입 트랜지스터 영역(CH1)의 제1 소자 영역(I) 및 제2 소자 영역(II)에 남아 있는 복수의 제2 스페이서(540A) (도 5n 참조)와, 제2 채널 타입 트랜지스터 영역(CH2)에 남아 있는 희생 절연막(540) (도 5n 참조)을 제거하여, 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)에서 제1, 제2, 및 제3 게이트 구조(120A, 120B, 120C) 각각의 양 측벽을 덮고 있는 복수의 제1 스페이서(128)를 노출시킨다.
상기 복수의 제2 스페이서(540A) 및 희생 절연막(540)을 제거하기 위하여, 습식 또는 건식 식각 공정을 이용할 수 있다.
제1 채널 타입 트랜지스터 영역(CH1)으로부터 복수의 제2 스페이서(540A)가 제거된 결과물에서, 복수의 제1 스페이서(128)와 캡핑 반도체층(158A, 158B)과의 사이에 제1 폭(W1)의 갭(gap)(G)이 존재하게 된다.
도 5p를 참조하면, 제2 채널 타입 트랜지스터 영역(CH2)에서 복수의 제1 스페이서(128)가 노출되어 있는 도 5o의 결과물상에, 제2 채널 타입 트랜지스터 영역(CH2)을 노출시키도록 제1 채널 타입 트랜지스터 영역(CH1)을 덮는 제3 마스크 패턴(550)을 형성한 후, 상기 제3 마스크 패턴(550), 제3 게이트 구조(120C), 및 복수의 제1 스페이서(128)를 이온주입 마스크로 이용하여, 기판(110)에 불순물 이온을 주입하여 상기 제2 채널 타입 트랜지스터 영역(CH2)의 활성 영역(114)의 표면에 복수의 제2 타입 소스/드레인 익스텐션(172)을 형성한다.
상기 제3 마스크 패턴(550)은 포토레지스트 재료로 이루어질 수 있다.
상기 제2 채널 타입 트랜지스터 영역(CH2)에 NMOS 트랜지스터를 형성하는 경우, 상기 복수의 제2 타입 소스/드레인 익스텐션(172)을 형성하기 위하여 상기 활성 영역(114)에 인 (P), 비소 (As), 안티몬 (Sb) 등과 같은 N형 불순물 이온을 주입할 수 있다.
도 5q를 참조하면, 도 5p를 참조하여 설명한 공정에서 이온주입 마스크로 사용하였던 제3 마스크 패턴(550)을 제거한 후, 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)에서 복수의 제1 스페이서(128)의 노출된 측벽을 각각 덮는 복수의 제3 스페이서(174)를 형성한다.
상기 복수의 제3 스페이서(174)를 형성하기 위하여, 상기 복수의 제1 스페이서(128)가 노출된 도 5p의 결과물을 컨포멀하게 덮는 절연막(도시 생략)을 형성한 후, 상기 절연막을 이방성 건식 식각하여, 상기 복수의 제3 스페이서(174)가 남도록 할 수 있다.
일부 실시예에서, 적어도 제1 채널 타입 트랜지스터 영역(CH1)에서, 상기 복수의 제3 스페이서(174)의 제2 폭(W2)은 도 5o에 예시된 상기 갭(G)의 제1 폭(W1)과 같거나 더 크다. 일부 실시예에서, 상기 복수의 제3 스페이서(174)는 실리콘 산화막으로 이루어진다.
도 5r을 참조하면, 제2 채널 타입 트랜지스터 영역(CH2)에서 복수의 제3 스페이서(174)가 형성된 도 5q의 결과물상에, 제2 채널 타입 트랜지스터 영역(CH2)을 노출시키도록 제1 채널 타입 트랜지스터 영역(CH1)을 덮는 제4 마스크 패턴(560)을 형성한 후, 상기 제4 마스크 패턴(560), 제3 게이트 구조(120C), 복수의 제1 스페이서(128), 및 복수의 제3 스페이서(174)를 이온주입 마스크로 이용하여, 기판(110)에 불순물 이온을 주입하여 상기 제2 채널 타입 트랜지스터 영역(CH2)의 활성 영역(114)의 표면에 복수의 제3 소스/드레인 영역(176)을 형성한다.
상기 제4 마스크 패턴(560)은 포토레지스트 재료로 이루어질 수 있다.
상기 제2 채널 타입 트랜지스터 영역(CH2)에 NMOS 트랜지스터를 형성하는 경우, 상기 복수의 제3 소스/드레인 영역(176)을 형성하기 위하여 상기 활성 영역(114)에 P, As, Sb 등과 같은 N형 불순물 이온을 주입할 수 있다.
도 5s를 참조하면, 도 5r을 참조하여 설명한 공정에서 이온주입 마스크로 사용하였던 제4 마스크 패턴(560)을 제거한 후, 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)에서 복수의 제3 스페이서(174)의 노출된 측벽을 각각 덮는 복수의 제4 스페이서(178)를 형성한다.
상기 복수의 제4 스페이서(178)를 형성하기 위하여, 상기 복수의 제3 스페이서(174)가 노출된 도 5r의 결과물을 컨포멀하게 덮는 절연막(도시 생략)을 형성한 후, 상기 절연막을 이방성 건식 식각하여, 상기 복수의 제4 스페이서(178)가 남도록 할 수 있다.
일부 실시예에서, 상기 복수의 제4 스페이서(178)는 실리콘 산화막으로 이루어진다.
도 5t를 참조하면, 도 5s의 결과물로부터 제1, 제2, 및 제3 캡핑층 패턴(126A, 126B, 126C)을 제거하여, 제1 채널 타입 트랜지스터 영역(CH1) 및 제2 채널 타입 트랜지스터 영역(CH2)에서 제1, 제2, 및 제3 게이트막(124A, 124B, 124C)의 상면을 노출시킨다. 그 후, 복수의 제1 및 제2 소스/드레인 영역(150A, 150B)의 캡핑 반도체층(158A, 158B) 각각의 노출 표면, 복수의 제3 소스/드레인 영역(176) 각각의 노출 표면, 및 상기 제1, 제2, 및 제3 게이트막(124A, 124B, 124C) 각각의 노출 표면에 복수의 금속 실리사이드막(180)을 형성한다. 그 결과, 제1 채널 타입 트랜지스터 영역(CH1)에서 제1 트랜지스터(190A) 및 제2 트랜지스터(190B)가 형성되고, 제2 채널 타입 트랜지스터 영역(CH2)에서 제3 트랜지스터(190C)가 형성된다.
상기 복수의 금속 실리사이드막(180)은 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 또는 알루미늄 실리사이드로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따르면, 에피텍셜 공정에 의해 형성되는 복수의 반도체층으로 이루어지는 임베디드 구조의 소스/드레인 영역을 형성하는 데 있어서, 상기 임베디드 구조의 소스/드레인 영역이 형성될 리세스가 차지하는 면적이 서로 다른 복수의 영역에서, 각 트랜지스터의 전기적 특성에는 악영향을 미치지 않도록 하기 위하여, 상기 임베디드 구조를 구성하는 제1 및 제2 하부 메인 반도체층(154A, 154B)을 형성할 때에는 비교적 저압에서 SiGe층을 성장시킨다. 그 후, 상기 제1 및 제2 하부 메인 반도체층(154A, 154B) 위에 형성되는 제1 및 제2 상부 메인 반도체층(156A, 156B)을 형성할 때에는 비교적 고압에서 SiGe층을 성장시킴으로써, 리세스가 차지하는 면적이 서로 다른 복수의 영역에서 SiGe층의 성장 속도 차이를 최소화한다. 따라서, 리세스가 차지하는 면적이 서로 다른 복수의 영역에서 각각 형성되는 임베디드 SiGe 구조를 가지는 복수의 소스/드레인 영역들의 높이 편차가 최소화될 수 있다. 그 결과, 후속 공정에서 상기 복수의 소스/드레인 영역으로의 전기적 연결을 위한 콘택홀을 형성할 때, 식각 정지점을 결정하기 용이하게 되며, 제품 수율을 높일 수 있다.
도 6은 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자인 CMOS 인버터(600)의 회로도이다.
상기 CMOS 인버터(600)는 CMOS 트랜지스터(610)를 포함한다. CMOS 트랜지스터(610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(620) 및 NMOS 트랜지스터(630)로 이루어진다. 상기 CMOS 트랜지스터(610)는 도 1 내지 도 5t를 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 7은 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자인 CMOS SRAM 소자(700)의 회로도이다.
상기 CMOS SRAM 소자(700)는 한 쌍의 구동 트랜지스터(710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)로 이루어진다. 상기 CMOS SRAM 소자(700)는 한 쌍의 전송 트랜지스터(740)를 더 포함한다. 상기 구동 트랜지스터(710)를 구성하는 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)의 공통 노드에 상기 전송 트랜지스터(740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(700)의 구동 트랜지스터(710) 및 전송 트랜지스터(740) 중 적어도 하나는 도 1 내지 도 5t를 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 8은 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자인 CMOS NAND 회로(800)의 회로도이다.
상기 CMOS NAND 회로(800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 한 쌍의 CMOS 트랜지스터를 구성하는 적어도 하나의 트랜지스터는 도 1 내지 도 5t를 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 9는 본 발명의 기술적 사상에 의한 제9 실시예에 따른 반도체 소자인 전자 시스템(900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(900)은 메모리(910) 및 메모리 콘트롤러(920)를 포함한다. 상기 메모리 콘트롤러(920)는 호스트(930)의 요청에 응답하여 상기 메모리(910)로부터의 데이타 독출 및/또는 상기 메모리(910)로의 데이타 기입을 위하여 상기 메모리(910)를 제어한다. 상기 메모리(910) 및 메모리 콘트롤러(920) 중 적어도 하나는 도 1 내지 도 5t를 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 10은 본 발명의 기술적 사상에 의한 제10 실시예에 따른 반도체 소자인 전자 시스템(1000)의 블록 다이어그램이다.
상기 전자 시스템(1000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(1000)은 콘트롤러(1010), 입출력 장치 (I/O)(1020), 메모리(1030), 및 무선 인터페이스(1040)를 포함하며, 이들은 각각 버스(1050)를 통해 상호 연결되어 있다.
상기 콘트롤러(1010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(1030)는 콘트롤러(1010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(1030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다. 상기 전자 시스쳄(1000)은 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 무선 인터페이스(1040)를 이용할 수 있다. 상기 무선 인터페이스(1040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(1000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(1000)은 도 1 내지 도 5t를 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 11은 본 발명의 기술적 사상에 의한 제11 실시예에 따른 반도체 소자인 전자 서브시스템(subsystem)(1100)이다.
상기 전자 서브시스템(1100)은 모듈러 (modular) 메모리 소자일 수 있다. 상기 전자 서브시스템(1100)은 전기 커넥터 (electrical connector)(1110) 및 인쇄 회로 기판(1120)을 포함한다. 상기 인쇄 회로 기판(1120)은 메모리 유닛(1130) 및 소자 인터페이스 유닛(1140)을 지지할 수 있다. 상기 메모리 유닛(1130)은 다양한 데이타 저장 구조를 가질 수 있다. 상기 소자 인터페이스 유닛(1140)은 상기 인쇄 회로 기판(1120)을 통해 상기 메모리 유닛(1130) 및 상기 전기 커넥터(1110)에 각각 전기적으로 연결될 수 있다. 상기 소자 인터페이스 유닛(1140)은 전압, 클럭 주파수, 및 프로토콜 로직을 발생시키는 데 필요한 성분을 포함할 수 있다. 상기 전자 서브시스템(1100)은 도 1 내지 도 5t를 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
122A: 제1 게이트 절연막, 122B: 제2 게이트 절연막,
140, 140A: 리세스, 140S: 리세스 저면,
150A: 제1 소스/드레인 영역, 150B: 제2 소스/드레인 영역,
154A: 제1 하부 메인 반도체층, 154B: 제2 하부 메인 반도체층,
156A: 제1 상부 메인 반도체층, 156B: 제2 상부 메인 반도체층,
160A: 제1 채널 영역, 160B: 제2 채널 영역.

Claims (10)

  1. 채널 영역과, 상기 채널 영역의 양측에 위치되는 한 쌍의 리세스를 가지는 기판과,
    상기 채널 영역 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극과,
    상기 한 쌍의 리세스 각각의 저면 위에 형성된 한 쌍의 소스/드레인 영역을 포함하고, 상기 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역은
    상기 리세스의 저면보다 높고 상기 게이트 절연막의 저면보다 낮은 레벨의 저면, 및 상기 게이트 절연막의 저면과 같거나 더 낮은 레벨의 상면을 가지고 제1 Ge 함량을 가지는 하부 메인 반도체층과,
    상기 하부 메인 반도체층에 접하고 상기 게이트 절연막의 저면보다 높은 레벨의 상면을 가지고 상기 제1 Ge 함량보다 낮은 제2 Ge 함량을 가지는 상부 메인 반도체층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 리세스의 저면과 상기 하부 메인 반도체층과의 사이에 형성되고, 상기 제1 Ge 함량보다 낮은 제3 Ge 함량을 가지는 버퍼 반도체층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 상부 메인 반도체층 위에 형성되고 상기 제2 함량보다 낮은 제4 함량의 Ge를 포함하는 캡핑 반도체층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 상부 메인 반도체층 위에 형성된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 하부 메인 반도체층 및 상기 상부 메인 반도체층은 각각 불순물이 도핑된 SiGe층으로 이루어지는 것을 특징으로 하는 반도체 소자.
  6. 복수의 리세스를 각각 포함하는 제1 소자 영역 및 제2 소자 영역을 가지는 기판과,
    상기 제1 소자 영역에 형성되고 제1 게이트 절연막, 제1 게이트 전극, 및 제1 소스/드레인 영역을 포함하는 제1 트랜지스터와,
    상기 제2 소자 영역에 형성되고 제2 게이트 절연막, 제2 게이트 전극, 및 제2 소스/드레인 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 소스/드레인 영역은
    상기 복수의 리세스 중 적어도 하나의 리세스의 저면보다 높고 상기 제1 게이트 절연막의 저면보다 낮은 레벨의 저면, 및 상기 제1 게이트 절연막의 저면보다 낮지 않은 레벨의 상면을 가지고 제1 Ge 함량을 가지는 제1 하부 메인 반도체층과,
    상기 제1 하부 메인 반도체층의 위에 형성되고 상기 제1 게이트 절연막의 저면보다 높은 레벨의 상면을 가지고 상기 제1 Ge 함량보다 낮은 제2 Ge 함량을 가지는 제1 상부 메인 반도체층을 포함하고,
    상기 제2 소스/드레인 영역은
    상기 복수의 리세스 중 적어도 하나의 리세스의 저면보다 높고 상기 제2 게이트 절연막의 저면보다 낮은 레벨의 저면, 및 적어도 일부가 상기 제2 게이트 절연막의 저면보다 더 낮은 레벨의 상면을 가지고 제3 Ge 함량을 가지는 제2 하부 메인 반도체층과,
    상기 제2 하부 메인 반도체층의 위에 형성되고 상기 제2 게이트 절연막의 저면보다 높은 레벨의 상면을 가지고 상기 제3 Ge 함량보다 낮은 제4 Ge 함량을 가지는 제2 상부 메인 반도체층을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 동일한 채널 타입을 가지는 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 소자 영역의 총 면적에서 상기 제1 소자 영역에 포함된 모든 소스/드레인 영역이 차지하는 면적의 비율인 제1 면적비와, 상기 제2 소자 영역의 총 면적에서 상기 제2 소자 영역에 포함되는 모든 소스/드레인 영역이 차지하는 면적의 비율인 제2 면적비는 서로 다른 것을 특징으로 하는 반도체 소자.
  9. 제6항에 있어서,
    상기 제1 소자 영역에 포함되는 모든 트랜지스터의 개수에 대응하는 제1 트랜지스터 밀도와 상기 제2 소자 영역에 포함되는 모든 트랜지스터의 개수에 대응하는 제2 트랜지스터 밀도는 서로 다른 것을 특징으로 하는 반도체 소자.
  10. 제6항에 있어서,
    상기 제1 소스/드레인 영역은 상기 복수의 리세스 중 적어도 하나의 리세스의 저면과 상기 제1 하부 메인 반도체층과의 사이에 형성되고, 상기 제1 Ge 함량보다 낮은 제5 Ge 함량을 가지는 제1 버퍼 반도체층을 더 포함하고,
    상기 제2 소스/드레인 영역은 상기 복수의 리세스 중 적어도 하나의 리세스의 저면과 상기 제2 하부 메인 반도체층과의 사이에 형성되고, 상기 제3 Ge 함량보다 낮은 제6 Ge 함량을 가지는 제2 버퍼 반도체층을 더 포함하는 것을 특징으로 하는 반도체 소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150009446A (ko) * 2013-07-16 2015-01-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 불균일한 p-타입 불순물 프로파일을 갖는 mos 소자들
KR20150032133A (ko) * 2013-09-17 2015-03-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20150089597A (ko) * 2014-01-28 2015-08-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140042460A (ko) * 2012-09-28 2014-04-07 삼성전자주식회사 반도체 소자
US9368578B2 (en) * 2013-02-04 2016-06-14 Globalfoundries Inc. Methods of forming substrates comprised of different semiconductor materials and the resulting device
US9691818B2 (en) * 2013-07-26 2017-06-27 SK Hynix Inc. Three dimensional semiconductor device having lateral channel
US9012964B2 (en) * 2013-08-09 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Modulating germanium percentage in MOS devices
US20160172036A1 (en) * 2013-08-16 2016-06-16 Charles Augustine Memory cell with retention using resistive memory
US9583483B2 (en) 2013-09-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain stressors with recessed top surfaces
US9401365B2 (en) * 2013-12-19 2016-07-26 Texas Instruments Incorporated Epitaxial source/drain differential spacers
JP6275559B2 (ja) 2014-06-13 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102202754B1 (ko) 2014-08-14 2021-01-15 삼성전자주식회사 반도체 장치
CN104821336B (zh) * 2015-04-20 2017-12-12 上海华力微电子有限公司 用于使用保形填充层改善器件表面均匀性的方法和***
US9953873B2 (en) * 2016-05-24 2018-04-24 Globalfoundries Inc. Methods of modulating the morphology of epitaxial semiconductor material
TWI690984B (zh) * 2016-08-10 2020-04-11 聯華電子股份有限公司 半導體元件及其製作方法
CN107799470B (zh) * 2016-09-05 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11245026B2 (en) * 2019-11-22 2022-02-08 Winbond Electronics Corp. Memory devices
US20210408275A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Source or drain structures with high surface germanium concentration

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4160550B2 (ja) * 2004-10-29 2008-10-01 株式会社東芝 不揮発性半導体記憶装置
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
KR101369907B1 (ko) * 2007-10-31 2014-03-04 주성엔지니어링(주) 트랜지스터 및 그 제조 방법
WO2009093328A1 (ja) * 2008-01-25 2009-07-30 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US8120120B2 (en) 2009-09-17 2012-02-21 Globalfoundries Inc. Embedded silicon germanium source drain structure with reduced silicide encroachment and contact resistance and enhanced channel mobility
JP5540852B2 (ja) * 2010-04-09 2014-07-02 富士通セミコンダクター株式会社 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150009446A (ko) * 2013-07-16 2015-01-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 불균일한 p-타입 불순물 프로파일을 갖는 mos 소자들
US9601619B2 (en) 2013-07-16 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with non-uniform P-type impurity profile
US10158016B2 (en) 2013-07-16 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with non-uniform p-type impurity profile
US10797173B2 (en) 2013-07-16 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with non-uniform p-type impurity profile
KR20150032133A (ko) * 2013-09-17 2015-03-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20150089597A (ko) * 2014-01-28 2015-08-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

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