KR100429869B1 - 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법 - Google Patents

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Abstract

CMOS 집적회로 소자들이 전기적 절연층과 상기 전기적 절연층상의 비변형된 활성층을 포함한다. 또한 절연 게이트전극이 비변형된 실리콘 활성층의 표면에 제공된다. 또한 Si1-xGex층이 전기적인 절연층과 비변형된 실리콘 활성층 사이에 배치된다. Si1-xGex층은 비변형된 실리콘 활성층과 제1 접합을 형성하며 그 내에 저머늄이 피크 레벨로부터 비변형된 실리콘 활성층의 표면을 향하는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는다. 저머늄의 피크 농도 레벨은 x=0.15 이상이며, Si1-xGex층 내에서 저머늄의 농도는 피크 레벨로부터 제1 접합에서 x=0.1 이하의 레벨까지 변화한다. 제1 접합에서 저머늄의 농도는 급경사일 수 있다. Si1-xGex층 내에서 저머늄의 농도는 0.2＜x＜0.4인 피크 레벨로부터 제1 접합에서 x=0인 레벨까지 변화한다. 또한 Si1-xGex층은 표면에 대하여 그 내부에 리트로그레이드된 비소 도핑 프로파일을 갖는다. 이 리트로그레이드된 프로파일은 비변형된 실리콘 활성층내에서 채널영역 내의 제1 도전형 도펀트의 농도에 비하여 큰 그 내에 제1 도전형 도펀트의 농도를 갖는 Si1-xGex층이 되게 한다. 채널영역 및 하부 Si1-xGex층 내의 전체 도펀트량은 원하는 문턱전압을 얻기 위해 주의깊게 제어될 수 있다.

Description

매몰 실리콘 저머늄층을 갖는 ＣＭＯＳ 집적회로 소자 및 기판과 그의 제조 방법{ＣＭＯＳ Integrated circuit devices and substrates having buried silicon germanium layers therein and methods of forming same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS계 반도체소자 및 기판과 그 형성방법에 관한 것이다.
부분공핍 SOI(Partially-depleted Silicon-On-Insulator;PDSOI) MOSFET들은 빠른 속도와 낮은 전력 성능을 제공하지만, 전형적으로 소자의 성능을 심각하게 저화시키는 기생 플로팅 바디 효과(floating body effect;FBE)에 민감하다. SOI MOSFET에서 플로팅 바디 효과를 줄이기 위하여 여러가지 기술들이 제안되어왔다. 그 기술들 중의 하나가 SOI NMOS 전계효과 트랜지스터의 소오스에 인접하는 좁은 갭의 실리콘저머늄(SiGe)층을 사용하는 것이다. 당해 기술분야에서 당업자에게 쉽게 알 수 있는 바와 같이, 실리콘저머늄층의 사용은 바디영역으로부터 소오스영역으로 통과하는 홀들에 대하여 포텐셜 장벽을 감소시켜준다. 따라서, 충격이온화에 의해 바다영역에서 발생된 홀들은 p-Si(바디)/n+SiGe(소오스)/n+Si(소오스)의 경로를 통하여 소오스영역으로 쉽게 흘러갈 수 있다. 이러한 그리고 다른 관련 기술들이 제이. 심(J.Sim)씨등의 "Elimination of Parasitic Bipolar-Induced Breakdown Effects in Ultra-Thin SOI MOSFETs Using Narrow-Bandgap-Source(NBS) Structure"(IEEE Trans. Elec. Dev., Vol.42, No.8, pp. 1495-1502, August 1995)라는 제하의 논문, 엠.요시미(M.Yoshimi)씨등의 "Suppression of the Floating-Body Effect in SOI MOSFETs by the Bandgap Engineering Method Using a Si1-xGexSource Structure"(IEEE Trans. Elec. Dev., Vol. 44, No.3, pp.423-429, March 1997)라는 제하의 논문에 개시되어 있다. 또한, 요시미 씨등에 부여된 "Insulated-Gate Transistor Having Narrow-Bandgap-Source"라는 제하의 미합중국 특허 제5,698,869호에도 MOSFET의 소오스영역내에 좁은 밴드갭 물질의 사용을 개시하고 있다.
FBE를 감소시키고 MOSFET내에서 채널 특성을 향상시키기 위한 기술들이 리아우(Liau)씨등에 부여된 "Method for Forming a Semiconductor Device Having a Heteroepitaxial Layer"라는 제하의 미합중국 특허 제5,891,769호에 개시되어 있다. 특히, 상기 '769특허는 MOSFET내에서 캐리어 이동도를 증진시키기 위하여 변형된 채널영역의 사용을 개시하고 있다. 이러한 변형된 채널영역은 애스-그로운(as-grown) 상태의 이완되거나 비변형된 실리콘저머늄층상에 실리콘층을 성장시킴으로써 형성될 수 있다. 추(Chu)씨등에 부여된 "Bulk and Strained Silicon on Insulator Using Selective Oxidation"라는 제하의 미합중국 특허 제5,963,817호도 또한 FBE를 향상시키기 위하여 실리콘에 비하여 빠른 속도로 선택적으로 산화하는 실리콘저머늄층의 사용을 개시하고 있다. 나아가, 추(Chu)씨 등에 부여된 미합중국 특허 제5,906,951호 및 제6,059,895호에는 웨이퍼 본딩기술과 SOI 기판을 제공하기 위하여 변형된 SiGe층을 개시하고 있다. 웨이퍼 본딩기술 및 SOI 기판을 제공하기 위해 실리콘저머늄층을 사용하는 것은 또한 가울(Gaul)씨 등에 부여된 미합중국 특허 제5,218,213호 및 제5,240,876호에도 개시되어 있다. SOI 기판을 형성하기 위한 종래의 기술들이 도 1a -1d 내지 도 2a- 2d에 도시되어 있다. 특히, 도 1a는 그 내에 다공성 실리콘층(112) 및 그 위에 에피택셜 실리콘층(114)을 구비한 핸들링(handling) 기판(110)의 형성을 보여준다. 도 1b는 상기 에피택셜 실리콘층(114)의 표면에 서포팅(supporting) 기판(120)의 접착을 보여준다. 상기 서포팅 기판(120)은 종래의 기술을 사용하여 상기 에피택셜 실리콘층(114)상에 직접 접촉되는 산화물층(122)이 그 위에 형성될 수 있다. 이어서 도 1c에서 보여지듯이, 핸들링 기판(110)의 일부가 제거되어 다공성 실리콘층(112)을 노출시킨다. 이러한 제거단계는 핸들링 기판(110)의 일부를 연마하거나 식각하여 수행하거나 다공성 실리콘층(112)을 분리하여 수행할 수도 있다. 이어서 도 1d에서 보여지듯이, 일반적인 평탄화 기술이 다공성 실리콘층(112)을 제거하기 위해 수행되어, 그 내에 매물된 산화물층(122) 및 그 위에 연마된 실리콘층(114)을 갖는 SOI 기판을 제공한다. 도 1a 내지 도 1d에 나타난 종래의 기술은 일반적으로 ELTRAN(epi-layertransfer) 기술로서 알려져 있다.
도 2a는 그 내에 매몰된 수소주입층(132)을 정의하기 위해 기판의 표면에 수소이온들을 주입함으로써 그 위에 실리콘층(130')을 구비한 핸들링(handling) 기판(130)의 형성을 보여준다. 이어서 도 2b는 상기 핸들링 기판에 서포팅 기판(120)이 접착된다. 이어서, 핸들링 기판(132)의 일부가 도 2c에서 보여지는 바와 같이, 수소 주입층(132)을 따라 상기 접착된 기판을 제거함으로써 제거된다. 이어서 도 2d에서 보여지듯이, 일반적인 평탄화 기술이 수소 주입층(132)을 제거하기 위해 수행된다. 도 2a 내지 도 2d에 나타난 이러한 종래의 기술은 일반적으로 "스마트-컷(smart-cut)" 기술로서 알려져 있다.
불운하게도, 비록 변형된 실리콘 채널영역의 사용이 NMOS 및 PMOS 소자 모두에서 캐리어의 이동도를 증진시키만, 그러한 변형된(strained) 영역은 일반적으로 단채널 소자 특성을 열화시킨다. 따라서, MOSFET 및 SOI 기판을 형성하기 위한 전술한 기술들에도 불구하고 증진된 채널 이동도 특성을 확보하기 위해 변형된 채널 영역의 사용을 요구하지 않는 기판들을 형성하는 개선된 방법들 및 그에 의해 형성된 구조물에 대한 요구가 계속되어지고 있다.
본 발명의 목적은 전술한 종래 기술의 문제점을 해결하기 위한 것으로써, 증진된 채널 이동도 특성을 확보하기 위해 변형된 채널영역의 사용을 요구하지 않는 MOS계 반도체소자 및 기판과 그 형성방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 SOI(Semiconductor On-Insulator)기판을 형성하는 방법을 보여주는 중간 구조물의 단면도들이다.
도 2a 내지 도 2d는 종래의 SOI 기판을 형성하는 방법을 보여주는 중간 구조물의 단면도들이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따라 그내에 SiGe층을 갖는 SOI 기판을 형성하는 방법을 보여주는 중간 구조물의 단면도들이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따라 그내에 SiGe층을 갖는 SOI 기판을 형성하는 방법을 보여주는 중간 구조물의 단면도들이다.
도 5는 본 발명의 일 실시예에 따라 SOI계 전계효과 트랜지스터들을 형성하는 바람직한 방법을 나타내는 공정단계들의 플로우도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따라 SOI계 MOS 트랜지스터들을 형성하는 방법을 나타내는 중간 구조물의 단면도들이다.
도 7a는 종래의 SOI 기판에 대하여 어닐링 전의 기판 깊이 대 N형 도펀트 농도의 그래프로서, 인 및 비소 도펀트가 각기 30 KeV 및 200 KeV의 에너지로 주입된것이다.
도 7b는 종래의 SOI 기판에 대하여 어닐링 후의 기판 깊이 대 N형 도펀트 농도의 그래프로서, 어닐링 전의 도펀트 프로파일은 도 7a에 나타난다.
도 7c는 그내에 삽입된 SiGe층을 갖는 바람직한 SOI 기판에 대하여 기판 깊이 대 N형 도펀트 농도의 그래프로서, 인 및 비소 도펀트가 각기 30 KeV 및 200 KeV의 에너지로 주입된 것이다.
도 7d는 그내에 삽입된 SiGe층을 갖는 바람직한 SOI 기판에 대하여 기판 깊이 대 N형 도펀트 농도의 그래프로서, 어닐링 전의 도펀트 프로파일은 도 7c에 나타난다.
본 발명의 실시예들은 그 내에 매몰 Si1-xGex층을 갖는 SOI(semiconductor-on-insulator) 기판을 포함한다. 본 발명의 일 실시예에 따른 SOI 기판은 그 위에 전기적인 절연층을 갖는 실리콘 웨이퍼와 상기 전기적인 절연층상에 연장되어 있으며 그 내에 저머늄이 경사진 농도를 갖는 Si1-xGex층을 포함한다. 또한 비변형된 실리콘 활성층이 SOI 기판내에 제공된다. 이러한 비변형된 실리콘 활성층은 Si1-xGex층 상에 연장되며 그와 함께 접합을 이룬다. 또한 상기 비변형된 실리콘 활성층은 바람직하게는 SOI 기판의 표면으로 연장되어, 집적회로 소자들이 상기 실리콘 활성층의 표면에 형성될 수 있다. 상대적으로 박막 실리콘 활성층의 사용을 촉진하기 위하여, Si1-xGex층은 바람직하게는 비변형된 실리콘 활성층으로부터 에피택셜 성장된다. 이러한 에피택셜 성장 단계는 비변형된 실리콘 활성층을 제공하며(또는 초기에 기판상에 비변형된 실리콘 활성층을 에피택셜 성장시키고), 이어서 최대의 원하는 저머늄 농도가 얻어질 때까지 경사지도록 저머늄의 농도를 증가시킴으로써 활성층상에 Si1-xGex층의 성장을 계속한다. 이어서, 경사지는 방식으로 저머늄의 농도를 x=0까지 감소시킴으로써 더 이상의 성장이 발생될 수 있다. Si1-xGex층 내에서 저머늄의 경사는 직선형의 경사를 이룰 수도 있다.
바람직한 SOI 기판은 초기에 그 내에 비변형된 실리콘층 및 상기 실리콘층 상에 연장된 Si1-xGex층을 갖는 핸들링 기판을 형성시킴으로써 제작될 수 있다. 이어서 서포팅(Supporting) 기판이 상기 핸들링 기판에 접착되어, Si1-xGex층이 상기서포팅 기판과 상기 비변형된 실리콘층 사이에 배치된다. 이어서, 실리콘층의 표면을 노출시키고 그 내에 매몰 Si1-xGex층을 갖는 SOI 기판을 형성하기 위해 상기 핸들링 기판의 일부가 상기 서포팅 기판으로부터 제거되는 것이 바람직하다. 여기서, 상기 매몰 Si1-xGex층은 바람직하게는 상기 서포팅 기판으로부터 상기 실리콘층의 표면으로 연장되는 방향으로 감소되는 프로파일을 갖는 경사진 저머늄의 농도를 갖는다.
이러한 방법들은 또한 그 내에 비변형된 제1 실리콘층, 상기 제1 실리콘층상에 연장된 Si1-xGex층 및 상기 Si1-xGex층상에 연장된 비변형된 또는 변형된 제2 실리콘층을 갖는 핸들링 기판을 형성하는 단계를 포함한다. 또한, 상기 접착 단계 전에 상기 Si1-xGex층 상에 열적 산화층을 형성하기 위해 열적으로 상기 제2 실리콘층을 산화시키는 단계를 수행할 수 있다. 또한, 상기 서포팅 기판은 그 위에 산화물 표면층을 포함할 수 있으며, 상기 접착 단계는 상기 열적 산화층에 상기 산화물 표면층을 접착시키는 단계를 포함할 수 있다. 또한 다른 대안으로, 상기 접착 단계 전에 Si1-xGex층 상에 전기적인 절연층을 증착시키는 단계를 수행할 수 있으며, 상기 접착 단계는 상기 전기적인 절연층에 상기 산화물 표면층을 접착하는 단계를 포함할 수 있다.
SOI 기판을 형성하는 또 다른 바람직한 방법에 따르면, 핸들링 기판은 그 내에 다공성 실리콘층을 포함할 수 있으며, 상기 제거 단계는 상기 다공성 실리콘층을 분리함으로써 상기 서포팅 기판으로부터 상기 핸들링 기판의 일부를 제거하고이어서 연속하여 상기 다공성 실리콘층과 실리콘층을 평탄화하는 단계를 포함할 수 있다. 핸들링 기판을 형성하는 바람직한 방법은 실리콘층 상에 Si1-xGex층을 에피택셜 성장시키고, 이어서 상기 핸들링 기판내에 수소주입층을 형성하기 위하여 상기 Si1-xGex층과 상기 실리콘층을 통하여 수소 이온을 주입하는 단계를 포함할 수 있다. 그리고 상기 제거 단계는 상기 수소주입층을 분리하고, 실리콘층의 표면을 노출시키기 위하여 상기 수소주입층을 평탄화함으로써 수행될 수 있다. 전계효과 트랜지스터를 포함하는 반도체소자들은 상기 실리콘층의 표면에 형성될 수 있다.
본 발명의 부가적인 실시예는 SOI 전계효과 트랜지스터를 포함한다. 그러한 트랜지스터는 전기적인 절연층과 상기 전기적인 절연층상의 비변형된 실리콘 활성층을 포함한다. 또한, 상기 비변형된 실리콘 활성층 표면상에 절연된 게이트전극이 제공된다. 또한, 상기 전기적인 절연층과 상기 비변형된 실리콘 활성층 사이에 Si1-xGex층이 배치된다. 상기 Si1-xGex층은 상기 비변형된 실리콘 활성층과 제1 접합을 형성하며, 그 내에서 저머늄이 피크 레벨로부터 상기 비변형된 실리콘 활성층의 표면을 향하여 연장되는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는다. 본 실시예의 한 형태에 따르면, 피크 저머늄 농도 레벨은 x=0.15 보다 크며, 상기 Si1-xGex층 내에서의 저머늄의 농도는 상기 피크 레벨로부터 상기 제1 접합에서 약 x=0.1 보다 작은 레벨까지 변화한다. 상기 제1 접합에서 저머늄의 농도는 가파를 수도 있다. 보다 바람직하기로는, 상기 Si1-xGex층 내에서의 저머늄의 농도는 0.2＜x＜0.4인 피크 레벨로부터 상기 제1 접합에서 x=0인 레벨까지 변화한다.
또한, 상기 Si1-xGex층은 상기 하부의 전기적인 절연층과 계면을 이루며, 또한 상기 Si1-xGex층 내에서 상기 경사진은 저머늄의 농도는 상기 전기적인 절연층과의 계면에서 약 x=0.1 보다 작은 레벨로부터 상기 피크 레벨까지 증가할 수도 있다. 또한, 상기 비변형된 실리콘 활성층은 약 600 Å 이상의 두께를 가질 수 있으며, 상기 Si1-xGex층은 약 800 Å 이하의 두께를 가질 수 있다.
PMOS 트랜지스터에서 보다 큰 구동전류 능력이 채널영역과 바디영역에서 도펀트 프로파일을 재편성함으로써 달성될 수 있다. 특히, 실리콘과 Si1-xGex에서 어떤 도펀트의 용해도가 다르다는 것이 PMOS 소자의 특성을 향상시키는 데 유리하게 사용될 수 있다. 바람직한 PMOS 트랜지스터에 있어서, Si1-xGex층은 N형 도펀트로 도핑되며, Si1-xGex층 내에서 N형 도펀트의 농도는 상기 비변형된 실리콘 활성층의 표면을 향하는 제1 방향으로 감소하는 프로파일을 갖는다. 이 프로파일은 바람직하게는 Si1-xGex층 내에 피크 레벨을 가지며, 계속적으로 리트로그레이드된 N형 도펀트 프로파일이 상기 비변형된 실리콘 활성층을 가로질러 연장되는 단조로운 방식으로 상기 제1 방향에서 감소될 수 있다. 이러한 N형 도펀트는 바람직하기로는 바디영역에서 펀치쓰루우를 억제하는 데 사용될 수 있지만, PMOS 트랜지스터의 문턱전압에 영향을 주는 데 사용될 수도 있다.
또한, 다른 SOI 전계효과 트랜지스터는 전기적인 절연층과 상기 전기적인 절연층상의 복합 반도체 활성영역을 포함할 수 있다. 상기 복합 반도체 활성영역은 약 600Å 이상의 두께를 갖는 실리콘 활성층과 상기 전기적인 절연층과 상기 실리콘 활성층과의 사이에 배치되는 단일 Si1-xGex층을 구비할 수 있다. 상기 Si1-xGex층은 상기 실리콘 활성층과 제1 접합을 형성하며, 그 내에서 저머늄이 피크 레벨로부터 상기 실리콘 활성층의 표면으로 향하여 연장되는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는다. 상기 Si1-xGex층 내에서 저머늄의 피크 레벨은 바람직하게는 x=0.15 보다 크며, 상기 Si1-xGex층 내에서의 저머늄의 농도는 상기 피크 레벨로부터 상기 제1 접합에서 약 x=0.1 보다 작은 레벨까지 변화한다. 보다 바람직하게는, 상기 Si1-xGex층 내에서의 저머늄의 농도는 0.2＜x＜0.4인 피크 레벨로부터 상기 제1 접합에서 x=0인 레벨까지 변화한다. 또한, 상기 Si1-xGex층은 상기 전기적인 절연층과 계면을 이루며, 또한 상기 Si1-xGex층 내에서 상기 경사진은 저머늄의 농도는 상기 계면에서 약 x=0.1 보다 작은 레벨로부터 상기 피크 레벨까지 증가할 수도 있다.
본 발명의 다른 실시예는 전기적인 절연층상으로 연장되며 그 내에 복합 반도체 활성영역을 갖는 PMOS 전계효과 트랜지스터를 포함한다. 상기 복합 반도체 활성영역은 그 내에서 저머늄이 단일 Si1-xGex층 내의 피크 레벨로부터 그 표면으로 향하여 연장되는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는 단일의 Si1-xGex층을 포함한다. 또한 비변형된 실리콘 활성층이 상기 단일 Si1-xGex층과의 제1 접합으로부터 상기 표면으로 연장되도록 제공된다. 또한, 상기 복합 반도체 활성영역은 그 내에 표면을 향하여 연장된 기본적으로 적어도 리트로그레이드된 N형 도펀트 프로파일을 가지면 단일 Si1-xGex층 내에서 피크 레벨을 갖는다. 이러한 N형 도펀트에 의해 제공된 전체 전하는 PMOS 트랜지스터의 문턱전압에 영향을 준다. 또한 단일 Si1-xGex층 내에서 N형 도펀트는 상기 소오스 및 드레인영역 사이에서 연장될 수 있는 공핍층에 의해 발생되는 펀치쓰루우를 현저히 방지해준다. 또한, 저농도로 도핑된 P형 소오스 및 드레인영역이 제공된다. 이러한 영역들은 상기 절연된 게이트전극에 대향하는 실리콘 활성층 내에 형성된다. N형 도전성의 소오스측 포켓 주입영역이 제공되며, 이는 상기 저농도로 도핑된 P형 소오스영역과 상기 단일 Si1-xGex층 사이에 형성된다. 이 포켓 주입영역은 각기 소오스영역 및 단일 Si1-xGex층과 정류 및 반정류 접합을 형성하며, 접합 누설을 억제하도록 작용한다.
SOI 전계효과 트랜지스터의 또 다른 실시예는 벌크 실리콘 영역과 상기 벌크 실리콘 영역상의 전기적인 절연층을 포함한다. 제1 두께를 갖는 비변형된 실리콘 활성층이 또한 상기 전기적인 절연층상에 제공되며, 측벽 절연 스페이서를 갖는 절연된 게이트전극이 상기 비변형된 실리콘 활성층의 표면상에 형성된다. 제1 도전형의 Si1-xGex층이 상기 전기적 절연층과 비변형된 실리콘 활성층 사이에 배치된다. 특히, 상기 Si1-xGex층은 상기 비변형된 실리콘 활성층과 제1 접합을 형성하며, 그 내에 저머늄이 피크 레벨로부터 표면을 향하여 연장되는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는다. 또한 저농도로 도핑된 제2 도전형의 소오스 및 드레인영역이 제공된다. 이러한 저농도로 도핑된 영역들은 비변형된 실리콘 활성층내에 형성되지만, 상기 비변형된 실리콘 활성층의 두께 보다 작은 깊이로 형성된다. 게다가, 제1 도전형의 소오스측 포켓 주입영역이 상기 비변형된 실리콘 활성층내에 제공되며, 이러한 소오스측 포켓 주입영역은 상기 저농도로 도핑된 소오스영역과 상기 Si1-xGex층 사이에 형성된다. 본 실시예의 바람직한 형태에 따르면, 상기 Si1-xGex층은 표면에 대하여 그 내에 리트로그레이드된 제1 도전형 도핑 프로파일을 갖는다. 이러한 리트로그레이드된 제1 도전형 도핑 프로파일은 리트로그레이드된 비소(또는 비소/인) 도핑 프로파일일 수 있으며, 상기 비변형된 실리콘 활성층 내의 상기 채널영역에서 제1 도전형 도펀트의 최대 농도에 비하여 그 내의 제1 도전형 도펀트의 농도가 큰 Si1-xGex층이 되게 할 수 있다. 특히, 상기 리트로그레이드된 도펀트 프로파일은 Si1-xGex층에서 피크를 가지며, 상기 게이트전극 하부에서 최소가 된다. 이러한 리트로그레이드 프로파일은 바람직하게는 상기 피크 레벨로부터 상기 최소 레벨까지 단조롭게 감소되지만, 다른 리트로그레이드 프로파일이 얻어질 수도 있다. 상기 비변형된 실리콘 활성층의 두께 및 상기 채널영역과 하부의 Si1-xGex층 내의 도펀트의 총량은 원하는 문턱전압을 달성하고 펀치쓰루우를 방지하기 위해 주의깊게 조절될 수 있다.
또한, 본 발명의 실시예들은 SOI 기판의 표면상에 절연된 게이트전극을 형성함으로써 전계효과 트랜지스터를 형성하는 방법을 포함한다. 이 기판은 전기적인절연층, 상기 전기적인 절연층상의 비변형된 실리콘 활성층 및 상기 전기적인 절연층과 비변형된 실리콘 활성층 사이에 배치되며 그 내에 저머늄이 경사진 농도를 갖는 Si1-xGex층을 포함한다. 상기 비변형된 실리콘 활성층내에서 제1 도전형의 소오스 및 드레인영역을 형성하고, 상기 비변형된 실리콘 활성층 및 상기 Si1-xGex에피택셜층내에 형성된 제2 도전형의 소오스측 및 드레인측 포켓 주입영역을 형성하기 위한 단계들이 또한 수행되어진다. 이러한 포켓 주입영역들은 각기 소오스 및 드레인영역들과 P-N 접합을 형성한다. 절연된 게이트전극을 형성하는 단계 전에 바람직하게는 상기 비변형된 실리콘 활성층내로 제1 도전형의 문턱전압 조절용 도펀트를 주입하는 단계가 선행된다. 이어서 이러한 문턱전압 조절용 도펀트는 상기 절연된 게이트전극이 형성되어진 후 어닐링되고, 실리콘과 Si1-xGex에서의 도펀트 용해도의 차이의 결과로서 재분포되어, Si1-xGex에피택셜층과 실리콘 활성층내에 문턱전압 조절용 도펀트의 리트로그레이드 프로파일을 형성한다. 또한 Si1-xGex에피택셜층내의 도펀트는 PMOS 소자에서 펀치쓰루우를 방지해주고, NMOS 소자에서 플로팅 바디효과를 감소시켜준다.
본 발명의 기판 및 형성방법들은 플로팅 바디효과(FBE)가 감소된 NMOS 트랜지스터를 형성하기 위해 사용될 수도 있다. FBE의 감소는 그 내에 경사진 저머늄 농도를 갖는 매몰 실리콘저머늄층이 바디영역으로부터 소오스영역으로 흘러가는 홀들에 대한 포텐셜 장벽을 감소시켜주기 때문이다. 따라서, 충격이온화에 의해 바디영역에서 발생된 홀들은 p-Si(바디)/p-SiGe(바디)/n+SiGe(소오스)/n+Si(소오스)의경로를 따라 소오스영역으로 보다 쉽게 흘러갈 수 있다. 드레인-소오스 전압(Vds)에 대하여 평탄하게 분포된 서브쓰레시홀드 기울기를 갖는 드레인전류(Id) 대 게이트전압(Vg) 곡선 및 양호하게 제어된 킹크효과 특성을 갖는 NMOS 트랜지스터가 또한 형성될 수 있다. 본 발명의 기판 및 형성방법은 채널영역에서 높은 반전층 캐리어 이동도로부터 기인하는 우수한 구동 능력을 갖는 PMOS 트랜지스터를 제공하기 위해 사용될 수도 있다. 이러한 향상된 구동 능력은 리트로그레이드된 도펀트 프로파일과 원하는 문턱전압이 동시에 달성되도록 어닐링을 통하여 채널영역 도펀트를 재편성함으로써 얻어진다. 이러한 채널영역 도펀트의 재편성은 포켓 이온주입효과를 증진시키기 위해 사용될 수도 있다. 이러한 NMOS 및 PMOS 소자들의 문턱전압 롤오프(roll-off) 특성은 감소된 단채널 효과 (reduced short channel effects;RSCE)를 나타낼 수 있으며, 이러한 소자들에 있어서 억제된 기생 바이폴라 작용(parasitic bipolar action;PBA)이 오프 누설전류를 감소시키기 위해 사용될 수 있다.
이하, 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다. 더구나, "제1 도전형" 및 "제2 도전형"이라는 용어는 N형 또는 P형과 같이 반대의 도전형을 나타내지만, 여기에 설명되고 묘사된 각 실시예는 또한 그 상보적인 실시예를 포함한다. 동일한 참조번호는 전체에 걸쳐 동일한 구성요소를 나타낸다.
도 3a 내지 도 3e를 참조하여, 그 내에 Si1-xGex층을 갖는 SOI 기판을 형성하는 바람직한 방법들을 설명한다. 도 3a에서 보여지듯이, 묘사된 방법은 그 내에 다공성 실리콘층(12)과 상기 다공성 실리콘층(12)상에 형성된 제1 에피택셜 실리콘층(14)을 갖는 핸들링 기판(10)을 형성하는 단계를 포함한다. 이 제1 에피택셜 실리콘층(14)은 약 600 Å 이상의 두께를 가질 수 있다. 도 3b에서 보여지듯이, 이어서 Si1-xGex층(16)이 상기 제1 에피택셜 실리콘층(14)상에 형성된다. 이 Si1-xGex층(16)은 약 800 Å 이하의 두께를 가지며, 700 ℃ 내지 1300℃ 사이의 범위내의 온도에서 수행되는 저압 화학기상증착(LPCVD) 기술을 사용하여 형성될 수 있다. 이러한 증착 단계는 제1 에피택셜 실리콘층(14)의 표면을 GeH4및 SiH2Cl2소오스 가스의 혼합물을 포함하는 증착가스에 노출시킴으로써 수행될 수 있다. 특히, 상기 증착 단계는 바람직하게는 저머늄 소오스가스(예를 들어, GeH4)의 상대적 농도를 인시튜로 변화시키면서 수행된다. 예를 들어, 저머늄 소오스가스의 유량은 바람직하게는 Si1-xGex층(16) 내에서 저머늄의 농도가 상기 하부의 제1 에피택셜 실리콘층(14)과의 접합에서 x=0의 값으로부터 0.2 ≤x ≤0.4의 최대값으로 증가되도록 변화시킨다. 최대 농도 레벨에 도달된 후 상기 저머늄 소오스가스의 유량은 Si1-xGex층(16) 내에서 저머늄의 농도가 제로로 감소될 때까지 점진적으로 감소된다.
계속하여 도 3b를 참조하면, 제2 에피택셜 실리콘층(18)이 약 850℃ 의 온도에서 SiH2Cl2소오스가스를 사용하여 상기 증착 단계를 계속함으로써 상기 Si1-xGex층(16) 상에 형성될 수 있다. 제2 에피택셜 실리콘층(18)을 형성하는 단계는 선택 사항이다.
도 3c를 참조하면, 서포팅 기판(20)이 바람직하게는 상기 제2 에피택셜 실리콘층(18)에 접착된다. 도시된 바와 같이, 이러한 접착 단계는 바람직하게는 상기 서포팅 기판(20)상에 존재하는 산화층(22)과 상기 제2 에피택셜 실리콘층(18)의 연마된 표면 사이에서 수행된다. 상기 산화층(22)은 약 800 내지 3000Å 범위의 두께를 갖는다. 이어서, 도 3d에 도시된 바와 같이, 핸들링 기판(10)이 상기 다공성 실리콘층(12)을 따라 상기 복합 기판을 분리함으로써 상기 복합 기판으로부터 제거된다. 이때 종래 기술들이 상기 복합 기판으로부터 상기 다공성 실리콘층(12)의 잔류하는 일부를 제거하기 위해 사용될 수 있다. 도 3e에서 보여지듯이, 이러한 제거 단계는 제1 에피택셜 실리콘층(14)의 초기 표면(14a)을 노출시키는 평탄화 또는 연마기술을 사용하여 상기 다공성 실리콘층(12)을 제거하는 단계를 포함한다. 이하에서 보다 상세히 설명하는 바와 같이, 보다 바람직한 전기적 특성을 갖는 활성 소자(예를 들어, CMOS 소자)들은 제1 "비변형된(unstrained)" 에피택셜 실리콘층(14)에 형성될 수 있다.
도 4a 내지 도 4e를 참조하여, 그 내에 Si1-xGex층을 갖는 SOI 기판을 형성하는 다른 방법들을 설명한다. 도 4a에서 보여지듯이, 묘사된 방법은 그 위에 Si1-xGex층(16')과 상기 Si1-xGex층(16')상에 형성된 제2 에피택셜 실리콘층(18')을 갖는 핸들링 기판(10')을 형성하는 단계를 포함한다. 상기 Si1-xGex층(16')은 도 3b와 관련하여 전술한 바와 같이 형성될 수 있다. 이어서, 블랭킷 이온주입 단계가 수행된다. 이 이온주입 단계는 수소 이온주입층(15)을 형성하기 위하여 상기 제2 에피택셜 실리콘층(18')을 통하여 상기 핸들링기판(10')으로 수소 이온을 이온주입하는 단계를 포함한다. 수소 이온들은 바람직하게는 상기 수소 이온주입층(15)과 Si1-xGex층(16') 사이에 제1 실리콘층(14')을 형성하기에 충분한 에너지 레벨에서 이온주입된다. 예를 들어, 수소 이온들은 1 x 1016내지 1x 1017cm-2의 도즈 레벨과 150 내지 400 KeV의 에너지 레벨에서 이온주입된다. 도 4c를 참조하면, 서포팅 기판(20)이 바람직하게는 상기 제2 에피택셜 실리콘층(18')에 접착된다. 도시된 바와 같이, 이러한 접착 단계는 바람직하게는 상기 서포팅 기판(20)상에 존재하는 산화층(22)과 상기 제2 에피택셜 실리콘층(18')의 연마된 표면 사이에서 수행된다. 이어서, 도 4d에 도시된 바와 같이, 핸들링 기판(10')이 상기 수소 이온주입층(15)을 따라 상기 복합 기판을 분리함으로써 상기 복합 기판으로부터 제거된다. 이때 종래 기술들이 상기 복합 기판으로부터 상기 수소 이온주입층(15)의 잔류하는 일부를 제거하기 위해 사용될 수 있다.
도 4e에서 보여지듯이, 이러한 제거 단계는 제1 실리콘층(14')의 초기 표면을 노출시키는 평탄화 또는 연마기술을 사용하여 상기 수소 이온주입층(15)을 제거하는 단계를 포함한다. 본 발명의 다른 실시예에 따르면, 도 3c의 제2 에피택셜 실리콘층(18)과 도 4c의 제2 에피택셜 실리콘층(18')은 상기 접착 단계가 수행되기 전에 열적으로 산화될 수도 있다. 다른 대안으로, 상기 접착 단계 이전에, 전기적인 절연층이 상기 제2 에피택셜 실리콘층(18, 18')상에, 또는 상기 제2 에피택셜 실리콘층(18, 18')이 존재하지 않을 경우 상기 Si1-xGex층(16, 16') 상에 증착될 수도 있다. Si1-xGex층(16, 16')의 두께는 이러한 층들이 접착 단계를 위한 준비시 부분적으로 열적으로 산화될 경우 증가될 수도 있다. 제2 에피택셜 실리콘층(18, 18')의 두께는 약 200 내지 400Å 사이의 범위내로 설정될 수 있다.
다른 대안으로, 상기 Si1-xGex층(16, 16')은 약 30 퍼센트의 최대 레벨에 도달하는 그 내부의 저머늄의 경사진 농도를 갖는 층으로서 형성될 수 있다. 이러한 층들은 700 내지 800 ℃범위의 온도와 약 20 Torr의 압력에서 형성될 수 있다. 상기 소오스가스는 GeH40 내지 60 sccm, DCS(SiH2Cl2) 200 sccm 및 HCl 50 내지 100 sccm을 포함할 수 있다.
도 5를 참조하면, SOI 기판에서 전계효과 트랜지스터(예를 들어, MOSFET)를 형성하는 바람직한 방법들을 설명한다. 도 3a 내지 도 3e 및 도 4a 내지 도 4e와 관련하여 설명된 바와 같이, 이러한 방법들은 비변형된 실리콘 활성층과 그 내에 매몰 Si1-xGex층을 형성하는 단계를 포함한다(블럭 102). 상기 매몰 Si1-xGex층은 바람직하게는 저머늄의 농도가 초기에 x=0인 레벨로부터 0.2≤ x ≤0.4인 피크 레벨까지 증가되는 동안에 상기 비변형된 실리콘 활성층으로부터 에피택셜 성장된다. 따라서, 매몰 Si1-xGex층 내에서 저머늄의 농도는 그 내부의 피크 레벨로부터 상기 비변형된 실리콘 활성층의 초기 표면(즉, SOI 기판의 상부 표면)을 향하여 연장되는 방향에서 바람직하게 감소하는 프로파일을 갖는다. 이어서 문턱전압을 조정하기 위한 도펀트들이 기판으로 주입된다(블럭 104). NMOS 및 PMOS 트랜지스터에서 사용되는 "문턱전압" 도펀트들은 각기 NMOS 및 PMOS 주입 마스크를 사용하여 기판 내로 별도로 주입될 수도 있다. NMOS 트랜지스터에 대하여, 상기 문턱전압 도펀트는 전형적으로 보론 및 인듐과 같은 P형 도펀트를 포함한다. 그러나, PMOS 트랜지스터에 대하여는 문턱전압 도펀트는 비소 및 인과 같은 N형 도펀트들을 포함한다.
문턱전압 도펀트를 주입하는 단계는 동일한 도전형의 다른 도펀트들을 다중으로 주입하는 단계를 포함한다. 예를 들어, PMOS소자에 있어서, 비소 및 인은 모두 각기 에너지 레벨과 도즈 레벨에서 문턱전압 도펀트로서 주입될 수 있다. 이러한 다중의 도펀트들은 실리콘 및 실리콘저머늄 내에서 다른 도펀트 용해도를 가지며, 이러한 다른 용해도가 연속되는 열적 어닐링 단계가 수행될 때 문턱전압 도펀트들의 바람직한 재분포를 달성하는 데 유리하게 이용될 수 있다. 이러한 바람직한 재분포는 문턱전압 도펀트들의 리트로그레이드 프로파일을 초래할 것이다. 특히, 도펀트들의 바람직한 재분포는, 문턱전압 도펀트들이 트랜지스터의 채널영역으로 유입될 때 전형적으로 발생하는 채널 이동도 감소를 방지시킴으로써 결과적인 트랜지스터의 반전층 채널 특성을 향상시킬 수 있다. 이것은 특히 반전층 채널에서의상대적으로 낮은 홀 이동도로부터 전형적으로 제한을 받는 PMOS 소자에 대하여 유리하다. 실리콘 활성층 및 하부의 Si1-xGex층의 두께는, 또한 전체 도펀트 전하가 결과적인 문턱전압에 영향을 끼친다는 것을 동시에 보증하면서 문턱전압 도펀트의 바람직한 재분포의 정도를 증진시키도록 설계될 수 있다. PMOS소자에서 문턱전압에 영향을 끼치기 위해 사용된 도펀트들은 또한 펀치쓰루우를 방지하는 데 유리하게 사용될 수도 있다.
이어서, 블럭 "106"을 참조하면, 절연된 게이트전극이 종래의 기술들을 사용하여 기판상에 형성된다. 블럭 "108"에서 보여지듯이, 상기 절연된 게이트전극은 저농도로 도핑된 소오스(LDS) 및 저농도로 도핑된 드레인(LDD) 드펀트들을 비변형된 실리콘 활성층 내로 주입하는 동안 마스크로서 사용된다. 포켓 주입영역들이 포켓 영역 도펀트들을 비변형된 실리콘 활성층 및 하부 Si1-xGex층으로 주입함으로써 형성될 수 있다(블럭 110). 이러한 포켓 영역 도펀트들은 바람직하게는 충분한 도즈 레벨과 에너지 레벨로 주입되어 상기 LDS 및 LDD 영역과 상기 Si1-xGex층 사이에 형성되는 포켓 주입영역을 형성하게 된다. 블럭 "112"에서 보여지듯이, 종래의 일반적인 기술들이 게이트전극의 측벽에 전기적인 절연 스페이서를 형성하기 위해 사용될 수 있다. 고농도로 도핑된 소오스 및 드레인 영역 도펀트들은 게이트전극과 측벽 절연 스페이서를 주입 마스크로 사용하여 상기 LDS 및 LDD 영역을 통하여 그리로 이들 속으로 주입된다(블럭 "114"). 블럭 "116"에서 보여지듯이, 급속 열적 어닐링(RTA) 단계가 소오스 및 드레인 영역 도펀트들을 드라이브-인하기 위해 수행될 수 잇다. 이러한 어닐링 단계 동안에, 미리 주입된 도펀트들이 상기 실리콘 활성층 및 하부 Si1-xGex층 내에서 확산되거나 재분포될 수 있다.
도 6a 내지 도 6e를 참조하면, SOI 전계효과 트랜지스터를 형성하는 바람직한 방법들은 그 위에 형성된 비변형된 실리콘 활성층(36)과 그 내에 형성된 매몰 Si1-xGex층(34)을 갖는 기판을 형성하는 단계를 포함한다. 도 6a에서 보여지듯이, 상기 비변형된 실리콘 활성층(36)은 약 600Å 이상의 두께를 가지며, 상기 매몰 Si1-xGex층(34)은 약 800Å 이하의 두께를 갖는다. 바람직하게는, 상기 비변형된 실리콘 활성층(36)은 약 800 내지 1200Å 범위의 두께를 가지며, 상기 매몰 Si1-xGex층(34)은 약 200 내지 600Å 범위의 두께를 갖는다. 보다 바람직하게는, 상기 비변형된 실리콘 활성층(36)은 1000Å의 두께를 가지며, 상기 매몰 Si1-xGex층(34)은 400Å의 두께를 갖는다. 약 300 Å정도의 두께를 갖는 변형된 또는 비변형된 상대적으로 얇은 하부층(32)이 상기 매몰 Si1-xGex층(34) 및 매몰 산화층(30) 사이에 제공될 수도 있다. 상기 하부층(32)은 생략될 수도 있다. 상기 매몰 Si1-xGex층(34) 내에서 저머늄의 농도는 실리콘 활성층(36)과 상기 하부층(32)의 접합에서 제로로 설정될 수 있다. 또한, 매몰 Si1-xGex층(34) 내에서 저머늄의 농도는 0.2 내지 0.4 범위의 피크 페벨로 설정될 수 있으며, 상기 피크 레벨에 대하여 선형적으로 경사질 수 있다.상기 매몰 산화층(30)은 반도체 기판 또는 웨이퍼(도시안됨) 상에 제공될 수도 있다.
도 6b를 참조하면, 문턱전압 조절용 도펀트들(38)이 비변형된 실리콘 활성층(36) 내로 주입된다. 만일 NMOS 및 PMOS 소자가 상기 실리콘 활성층(36) 내에서 인접한 위치에 형성된다면, 분리된 NMOS 및 PMOS 주입마스크(도시안됨)가 상기 비변형된 실리콘 활성층(36)상에 형성될 수 있다. 이러한 마스크들은 N형 도펀트들이 PMOS 소자들을 위한 문턱전압 조절용 도펀트로서 주입될 때 및 P형 도펀트가 NMOS소자를 위한 문턱전압 조절용 도펀트로서 주입될 때 사용될 수 있다. 상기 주입된 도펀트들(38)은 NMOS소자를 형성할 때는 보론 및 인듐을 포함하며, PMOS 소자를 형성할 때는 비소 및 인을 포할할 수 있다. 다른 도펀트들이 또한 사용될 수 있다. 특히, 묘사된 주입 단계는 두개의 분리된 주입 단계들을 포함할 수 있다. 첫째로, BF2 이온과 같은 문턱전압 조절용 도펀트들이 약 30 내지 60 KeV 범위의 에너지 레벨에서, 약 8 x 1011내지 5 x 1013cm-2범위의 도즈 레벨에서 0°의 틸트각으로 주입될 수 있다. 둘째로, 인듐 이온과 같은 문턱전압 조절용 도펀트들이 약 150 내지 250 KeV 범위의 에너지 레벨에서, 약 8 x 1011내지 5 x 1013cm-2범위의 도즈 레벨에서 주입될 수 있다. PMOS 소자를 형성할 때, 상기 설명된 이온주입 단계는 상기 실리콘 활성층(36)과 하부 Si1-xGex층(34) 내에서 상기 채널영역 및 바디영역내에 원하는 리트로그레이드 도펀트 프로파일을 얻기 위해 충분한 도즈 및 에너지 레벨로 비소 및 인 이온들을 분리하여 주입하는 단계를 포함할 수 있다. 특히, 상기 제1 주입 단계는 인 이온들이 약 20 내지 40 KeV 범위의 에너지 레벨에서, 약 8 x 1011내지 5 x 1013cm-2범위의 도즈 레벨에서 7°의 틸트각으로 주입될 수 있다. 이어서 비소 이온들이 약 150 내지 250 KeV 범위의 에너지 레벨에서, 약 8 x 1011내지 5 x 1013cm-2범위의 도즈 레벨에서 주입될 수 있다. 상기 비소 이온들은 문턱전압에 영향을 줄 수 있지만, 전형적으로 PMOS 소자의 바디영역에서 펀치쓰루우를 방지함으로써 소자 특성에 보다 큰 영향을 끼칠 수 있다.
도 6c를 참조하면, 종래의 일반적인 기술이 상기 실리콘 활성층(36)의 초기 표면에 절연된 게이트전극을 형성하기 위해 사용될 수 있다. 이러한 기술들은 상기 초기 표면상에 열적 산화층(42)을 형성하는 단계 및 상기 열적 산화층(42) 상에 도핑된 또는 언도핑된 폴리실리콘층(40)을 증착하는 단계를 포함한다. 또한 상기 폴리실리콘층과 열적 산화층을 노출된 측벽을 갖는 절연 게이트전극으로 패턴닝하기 위해 종래 기술들이 사용될 수 있다. 절연 게이트전극을 형성하기 위한 기술들은 주로 박(Park)씨에게 부여된 "Semiconductor-on-insulator Substrates Containing Electrically Insulating Mesas"라는 제하의 미합중국 특허 제6,6064,092호, 김(Kim)에게 부여된 "Semiconductor-on-insulator Field Effect Transistors With Reduced Floating Body Parasitics"라는 제하의 미합중국 특허 제5,998,840호, 유(Yu)씨 등에게 부여된 "Methods of Forming Semiconductor-on-insulator Substrates"라는 제하의 미합중국 특허 제5,877,046호에 상세히 설명되어 있으며, 이들의 개시내용은 본 명세서에 참고문헌으로써 함께 결합시킨다. 먼저 소오스 및 드레인영역 도펀트들(39)이 저농도로 도핑된 소오스(LDS) 및 드레인(LDD)영역(44a,44b)을 형성하기 위해 상기 실리콘 활성층(36) 내로 주입된다. 설명된 바와 같이, 이러한 도펀트들은 상기 절연 게이트전극을 주입마스크로 사용하여 자기정렬 방식으로 주입될 수도 있다. PMOS 소자를 위하여 보론 도펀트들(예를 들어, BF2이온들)이 약 3 내지 30 KeV 범위의 에너지 레벨에서, 약 1 x 1012내지 1 x 1016cm-2범위의 도즈 레벨에서 주입될 수 있다. 또한 NMOS 소자를 위해, 비소 도펀트가 약 20 내지 50 KeV 범위의 에너지 레벨에서, 약 1 x 1012내지 1 x 1016cm-2범위의 도즈 레벨에서 주입될 수 있다. 이어서, 상대적으로 단기간의 어닐링 단계가 상기 LDD 및 LDS 도펀트들을 수평적 및 수직적으로 확산시키기 위해 수행될 수 있다. LDS 및 LDD 영역을 형성할 때 다른 도펀트들이 사용될 수도 있을 것이다.
도 6d를 참조하면, 포켓 주입영역 도펀트(46)들이 NMOS 소자내에서 P형 포켓 주입영역들(48a, 48b) 또는 PMOS 소자내에서 N형 포켓 주입영역들(48a,48b)을 형성하기 위해 약 7 및 35도 범위의 경사각도(tilt angle)로 주입될 수 있다. 이러한 주입 단계는 바람직하게는 상기 LDD 및 LDS영역(44a,44b)들을 통과하여 상기 매몰 Si1-xGex층(34) 내로 충분한 에너지 레벨과 도즈 레벨로 주입될 수 있다. 특히, N형 포켓 주입영역들(48a, 48b)이 비소 이온들을 약 100 내지 300 KeV 범위의 에너지 레벨에서, 약 1 x 1012내지 1 x 1015cm-2범위의 도즈 레벨에서 주입함으로써 형성될 수 있다. 또한 P형 포켓 주입영역들(48a,48b)이 보론 이온들을 약 20 내지 60 KeV 범위의 에너지 레벨에서, 약 1 x 1012내지 1 x 1015cm-2범위의 도즈 레벨에서주입함으로써 형성될 수 있다.
고농도로 도핑된 N형 소오스 및 드레인 영역(50a, 50b)은 비소 이온(52)을 약 20 내지 60 KeV 범위의 에너지 및 약 5 x 1014cm-2내지 1 x 1017cm-2범위의 도즈로 주입함으로써 형성할 수 있다. 또, PMOS 소자를 위해서는, 고농도로 도핑된 P형 소오스 및 드레인 영역(50a,50b)은 BF2이온을 약 25 내지 40 KeV 범위의 에너지 및 약 1 x 1014cm-2내지 5 x 1016cm-2범위의 도즈로 주입함으로써 형성할 수 있다. 드라이브-인(drive-in) 및 활성화 단계는 급속 열처리 기술을 이용하여 기판을 어닐링함으로써 수행될 수 있다. 이 어닐링 단계는 900℃ 내지 1050℃의 온도 범위에서 10 내지 200초 동안 수행될 수 있다.
도 7a 내지 도 7d를 참조하여, 종래의 SOI 기판과 그 내에 삽입된 실리콘저머늄층을 갖는 SOI 기판에서 N형 도펀트들의 전-어닐링 및 후-어닐링 프로파일들에 대하여 설명한다. 특히, 도 7c는 실리콘 활성층(Top-Si)과 실리콘 웨이퍼(도시안됨) 사이에 형성되는 매몰 산화층(BOX)을 갖는 종래의 SOI 기판에서 인 및 비소에 대한 도핑 프로파일을 나타낸다. 이러한 인 및 비소 도펀트들은 각기 30 KeV 및 200 KeV의 에너지로 주입되었다. 도 7b에서 보여지듯이, 약 1000℃ 의 온도에서 약 30 초 동안 급속 열처리(RTA)를 수행한 후에 초기 가우시안형 도핑 프로파일이 퍼져서 본질적으로 균일한 프로파일로 된다. 이와 대비하여, 도 7a에 나타난 도핑 프로파일은, 본 발명의 방법에 따라 형성된 그 내부에 매몰 Si1-xGex층을 갖는 SOI 기판내에서 리트로그레이드 비소 프로파일이 얻어질 수 있다는 것을 보여준다. 이러한 리트로그레이드 프로파일은 부분적으로는 실리콘 활성층에 대하여 상기 Si1-xGex층 내에 비소의 도펀트 용해도를 본질적으로 증가시키기 위하여 충분한 저머늄의 농도로 상기 Si1-xGex층을 도핑시킴으로써 얻어진다. 특히, 도 7a는 전 어닐링된 인 및 비소 프로파일(인 및 비소 도펀트가 각기 30 및 200 KeV의 에너지로 주입됨)을 보여주며, 도 7d는 후 어닐링된 프로파일을 보여준다. 도 7b에서 보여지듯이, 급속 열처리 단계는 약 1000℃ 에서 약 30초간 수행되었다. 도 7d에 도시된 바와 같이, 비소 프로파일은 매몰 Si1-xGex층 내에서 1 x 1019cm-3의 피크 농도 레벨로부터 기판의 표면에서 1 x 1017cm-3의 최소 농도 레벨로 단조롭게 감소되고 있다. 실리콘 활성층에서 인 도펀트의 농도 및 프로파일에 따라서, 인 및 비소 도펀트의 결합 프로파일은 또한 실리콘 활성층을 가로질러 리트로그레이드 될 수 있다.
도면 및 발명의 상세한 설명에서 본 발명의 바람직한 실시예들이 설명되었으며, 비록 특정 용어들이 사용되었지만, 이것은 단지 포괄적 및 설명적 의미로 사용된 것이지 첨부하는 클레임들에서 전개되는 발명의 사상을 한정하기 위해 사용된 것은 아니다.
본 발명에 의하면, 증진된 채널 이동도 특성을 확보하기 위해 변형된 채널 영역의 사용을 요구하지 않는 기판들을 형성하는 개선된 방법들 및 그에 의해 형성된 구조물이 얻어질 수 있으며, 특히 PMOS 소자에서 펀치쓰루우를 방지해주고, NMOS 소자에서 플로팅 바디효과를 감소시켜준다.

Claims (58)

  1. 전기적인 절연층;
    상기 전기적인 절연층상의 비변형된 실리콘 활성층;
    상기 비변형된 실리콘 활성층 표면상의 절연된 게이트전극; 및
    상기 전기적인 절연층과 상기 비변형된 실리콘 활성층 사이에 배치되며, 상기 비변형된 실리콘 활성층과 제1 접합을 형성하며, 내부에서 저머늄이 피크 레벨로부터 상기 실리콘 활성층의 표면으로 향하여 연장되는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는 Si1-xGex층을 포함하여 이루어진 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  2. 제 1 항에 있어서, 상기 피크 레벨은 x=0.15 보다 크며, 상기 Si1-xGex층 내에서의 저머늄의 농도는 상기 피크 레벨로부터 상기 제1 접합에서 약 x=0.1 보다 작은 레벨까지 변화하는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  3. 제 2 항에 있어서, 상기 Si1-xGex층 내에서의 저머늄의 농도는 0.2＜x＜0.4인피크 레벨로부터 상기 제1 접합에서 x=0인 레벨까지 변화하는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  4. 제 3 항에 있어서, 상기 Si1-xGex층은 상기 전기적인 절연층과 계면을 이루며, 또한 상기 Si1-xGex층 내에서 상기 경사진 저머늄의 농도는 상기 계면에서 약 x=0.1 보다 작은 레벨로부터 상기 피크 레벨까지 증가하는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  5. 제 1 항에 있어서, 상기 비변형된 실리콘 활성층은 약 600 Å 이상의 두께를 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  6. 제 5 항에 있어서, 상기 Si1-xGex층은 약 800 Å 이하의 두께를 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  7. 제 1 항에 있어서, 상기 Si1-xGex층은 N형 도펀트로 주입되어 있으며, 상기 Si1-xGex층 내에서 상기 N형 도펀트의 농도는 상기 제1 방향으로 감소하는 프로파일을 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  8. 전기적인 절연층;
    상기 전기적인 절연층상의 복합 반도체 활성영역으로서, 상기 복합 반도체 활성영역은 약 600Å 이상의 두께를 갖는 비변형된 실리콘 활성층과 상기 전기적인 절연층과 상기 실리콘 활성층과의 사이에 배치되는 단일 Si1-xGex층을 구비하며, 상기 Si1-xGex층은 상기 실리콘 활성층과 제1 접합을 형성하며, 내부에서 저머늄이 피크 레벨로부터 상기 실리콘 활성층의 표면으로 향하여 연장되는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는 복합 반도체 활성영역 ; 및
    상기 표면상의 절연된 게이트전극을 포함하여 이루어진 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  9. 제 8 항에 있어서, 상기 피크 레벨은 x=0.15 보다 크며, 상기 Si1-xGex층 내에서의 저머늄의 농도는 상기 피크 레벨로부터 상기 제1 접합에서 약 x=0.1 보다 작은 레벨까지 변화하는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  10. 제 9 항에 있어서, 상기 Si1-xGex층 내에서의 저머늄의 농도는 0.2＜x＜0.4인 피크 레벨로부터 상기 제1 접합에서 x=0인 레벨까지 변화하는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  11. 제 10 항에 있어서, 상기 Si1-xGex층은 상기 전기적인 절연층과 계면을 이루며, 또한 상기 Si1-xGex층 내에서 상기 경사진 저머늄의 농도는 상기 계면에서 약 x=0.1 보다 작은 레벨로부터 상기 피크 레벨까지 증가하는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  12. 제 8 항에 있어서, 상기 Si1-xGex층은 약 800 Å 이하의 두께를 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  13. 전기적인 절연층;
    상기 전기적인 절연층상의 복합 반도체 활성영역으로서, 상기 복합 반도체 활성영역은 내부에서 저머늄이 단일 Si1-xGex층 내의 피크 레벨로부터 표면으로 향하여 연장되는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는 단일의 Si1-xGex층 및 상기 단일의 Si1-xGex층과의 제1 접합으로부터 상기 표면으로 연장된 실리콘 활성층을 구비하며, 상기 표면 근방에서 최소 레벨을 가지며 상기 단일의 Si1-xGex층 내에서 피크 레벨을 갖는 리트로그레이드된(retrograded) N형 도펀트 프로파일을 갖는 복합 반도체 활성영역; 및
    상기 표면상의 절연된 게이트전극을 포함하여 이루어진 PMOS 전계효과 트랜지스터.
  14. 제 13 항에 있어서, 상기 실리콘 활성층은 약 600 Å보다 큰 두께를 가지며, 그 내에 표면에 인접한 비변형영역을 갖는 것을 특징으로 하는 PMOS 전계효과 트랜지스터.
  15. 제 14 항에 있어서, 상기 절연된 게이트전극에 대향하여 상기 실리콘 활성층 내로 연장된 저농도로 도핑된 P형 소오스 및 드레인영역; 및
    상기 저농도로 도핑된 P형 소오스영역과 상기 단일 Si1-xGex층 사이에서 연장되며, 각기 그들과 정류 및 반정류 접합을 형성하는 N형 도전형의 소오스측 포켓 주입영역을 더 포함하는 것을 특징으로 하는 PMOS 전계효과 트랜지스터.
  16. 전기적인 절연층;
    상기 전기적인 절연층상의 실리콘 활성층;
    상기 실리콘 활성층의 표면상의 절연된 게이트전극;
    상기 전기적인 절연층과 상기 실리콘 활성층 사이에 배치되며, 상기 실리콘 활성층과 제1 접합을 형성하며, 내부에서 저머늄이 상기 전기적인 절연층으로부터 상기 절연된 게이트전극으로 향하는 방향으로 감소하는 경사진 농도를 갖는 Si1-xGex에피택셜층;
    상기 실리콘 활성층 내에서 제1 도전형의 저농도로 도핑된 소오스 및 드레인영역; 및
    상기 저농도로 도핑된 소오스영역과 상기 Si1-xGex에피택셜층 사이에서 연장되며, 그들과 정류 및 반정류 접합을 형성하는 제2 도전형의 소오스측 포켓 주입영역을 포함하는 것을 특징으로 하는 인핸스먼트 모드 전계효과 트랜지스터.
  17. 삭제
  18. 제 16 항에 있어서, 상기 Si1-xGex에피택셜층은 내부에 리트로그레이드된 N형 도펀트 프로파일을 갖는 것을 특징으로 하는 인핸스먼트 모드 전계효과 트랜지스터.
  19. 제 18 항에 있어서, 상기 실리콘 활성층은 약 600 Å보다 큰 두께를 갖는 것을 특징으로 하는 인핸스먼트 모드 전계효과 트랜지스터.
  20. 실리콘층과, 상기 실리콘층상에 연장되며 내부에서 저머늄이 상기 실리콘층으로 향하는 방향으로 감소하는 경사진 농도를 가진 Si1-xGex층을 갖는 핸들링 기판을 형성하는 단계;
    상기 핸들링 기판에 서포팅 기판을 접착하여 상기 서포팅 기판과 상기 실리콘층 사이에 상기 Si1-xGex층이 배치되도록 하는 단계; 및
    상기 실리콘층을 노출시키고 내부에 매몰 Si1-xGex층을 갖는 SOI (Semiconductor-On-Insulator)기판을 정의하기 위해 상기 서포팅 기판으로부터 상기 핸들링 기판의 일부를 제거하는 단계를 포함하는 반도체 기판의 형성방법.
  21. 제 20 항에 있어서, 상기 실리콘층은 비변형된 실리콘층임을 특징으로 하는 반도체 기판의 형성방법.
  22. 제 20 항에 있어서, 상기 핸들링 기판을 형성하는 단계는 내부에 제1 실리콘층, 상기 제1 실리콘층상에 연장되는 Si1-xGex층 및 상기 Si1-xGex층상에 연장되는 제2 실리콘층을 갖는 핸들링 기판을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  23. 제 22 항에 있어서, 상기 접착 단계 전에 열적 산화층을 형성하기 위하여 상기 제2 실리콘층을 열적으로 산화시키는 단계가 선행되며, 상기 서포팅 기판은 상부에 산화물 표면층을 포함하며, 상기 접착 단계는 상기 산화물 표면층을 상기 열적 산화층에 접착하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  24. 제 20 항에 있어서, 상기 접착 단계 전에 Si1-xGex층 상에 전기적 절연층을 증착하는 단계가 선행되며, 상기 서포팅 기판은 상부에 산화물 표면층을 포함하며, 상기 접착 단계는 상기 산화물 표면층을 상기 전기적 절연층에 접착하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  25. 제 20 항에 있어서, 상기 핸들링 기판은 내부에 다공성 실리콘층을 포함하며, 상기 제거 단계는 상기 다공성 실리콘층을 분리함으로써 상기 서포팅 기판으로부터 상기 핸들링 기판의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  26. 제 25 항에 있어서, 상기 제거 단계는 상기 다공성 실리콘층과 상기 실리콘층을 연속하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  27. 제 20 항에 있어서, 상기 핸들링 기판은 내부에 다공성 실리콘층을 포함하며, 상기 제거 단계는 상기 다공성 실리콘층 및 상기 실리콘층을 연속적으로 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  28. 제 20 항에 있어서, 상기 핸들링 기판을 형성하는 단계는,
    상기 실리콘층 상에 Si1-xGex층을 에피택셜 성장시키는 단계; 및
    상기 핸들링 기판내에 수소주입층을 형성하기 위해 상기 Si1-xGex층 및 상기 실리콘층을 통하여 수소이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  29. 제 28 항에 있어서, 상기 제거 단계는 상기 수소주입층을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  30. 제 29 항에 있어서, 상기 제거 단계는 상기 수소주입층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  31. 제 21 항에 있어서, 상기 핸드링 기판을 형성하는 단계는,
    상기 실리콘층상에 Si1-xGex층을 에피택셜 성장시키는 단계; 및
    상기 핸들링 기판내에 수소주입층을 형성하기 위해 상기 Si1-xGex층 및 상기 실리콘층을 통하여 수소이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  32. 제 31 항에 있어서, 상기 제거 단계는 상기 수소주입층을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  33. 제 32 항에 있어서, 상기 제거 단계는 상기 수소주입층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  34. 비변형된 실리콘층과, 상기 비변형된 실리콘층 상에 연장되며 내부에 저머늄의 경사진 농도를 갖는 에피택셜 Si1-xGex층을 갖는 핸들링 기판을 형성하는 단계;
    상기 핸들링 기판에 서포팅 기판을 접착하여 상기 서포팅 기판과 상기 비변형된 실리콘층 사이에 상기 Si1-xGex층이 배치되도록 하는 단계; 및
    상기 비변형된 실리콘층을 노출시키고 내부에 매몰 Si1-xGex층을 갖는 SOI (Semiconductor-On-Insulator)기판을 형성하기 위해 상기 서포팅 기판으로부터 상기 핸들링 기판의 일부를 제거하는 단계를 포함하는 반도체 기판의 형성방법.
  35. 제 34 항에 있어서, 상기 형성 단계는 내부에 약 600Å 이상의 두께를 갖는 비변형된 실리콘층을 갖는 핸들링 기판을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 형성방법.
  36. 제 35 항에 있어서, 상기 Si1-xGex층은 약 800Å 이하의 두께를 갖는 것을 특징으로 하는 반도체 기판의 형성방법.
  37. 상부에 전기적인 절연층을 갖는 실리콘 웨이퍼;
    상기 전기적인 절연층상에 형성되며, 내부에서 저머늄이 상기 전기적인 절연층과 반대되는 표면 방향으로 감소하는 경사진 농도를 갖는 Si1-xGex층; 및
    상기 Si1-xGex층과 반정류 접합을 형성하며 SOI(Semiconductor-On-Insulator)기판의 표면으로 연장되는 비변형 실리콘 활성층을 포함하는 SOI(Semiconductor-On-Insulator) 기판.
  38. 제 37 항에 있어서, 상기 Si1-xGex층은 상기 비변형된 실리콘 활성층으로부터 에피택셜 성장된 것임을 특징으로 하는 SOI(Semiconductor-On-Insulator)기판.
  39. 제 38 항에 있어서, 상기 비변형된 실리콘 활성층은 약 600Å 이상의 두께를 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator)기판.
  40. 전기적인 절연층, 상기 전기적인 절연층상의 비변형된 실리콘 활성층 및 상기 전기적인 절연층과 상기 비변형된 실리콘 활성층 사이에 배치되며 내부에 저머늄이 상기 비변형된 실리콘 활성층 방향으로 감소하는 경사진 농도를 갖는 Si1-xGex에피택셜층을 포함하는 SOI(Semiconductor On Insulator) 기판의 표면상에 절연된 게이트전극을 형성하는 단계;
    상기 비변형된 실리콘 활성층내에 제1 도전형의 소오스 및 드레인영역을 형성하는 단계; 및
    상기 비변형된 실리콘 활성층 및 상기 Si1-xGex에피택셜층 내에서 연장되며, 각기 상기 소오스 및 드레인영역과 PN 접합을 형성하는 제2 도전형의 소오스측 및 드레인측 포켓 주입영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  41. 제 40 항에 있어서, 상기 비변형된 실리콘 활성층은 약 600Å 이상의 두께를 갖는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  42. 제 40 항에 있어서, 상기 절연된 게이트전극을 형성하는 단계 전에 상기 비변형된 실리콘 활성층 속으로 제1 도전형의 문턱전압 조절용 도펀트를 주입하는 단계가 선행되며, 상기 절연된 게이트전극을 형성하는 단계 후에 상기 Si1-xGex에피택셜층 내에 문턱전압 조절용 도펀트의 리트로그레이드 프로파일을 형성하기 위해 상기 SOI 기판을 어닐링하는 단계가 수행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  43. 제 42 항에 있어서, 상기 소오스측 및 드레인측 포켓 주입영역을 형성하는 단계 후에 상기 절연된 게이트전극상에 측벽 절연 스페이서를 형성하는 단계가 수행되며, 상기 소오스 및 드레인영역을 형성하는 단계는,
    상기 절연된 게이트전극을 이온주입 마스크로 사용하여 상기 비변형된 실리콘 활성층내로 제1 도전형의 제1 소오스 및 드레인영역 도펀트를 주입하는 단계; 및
    상기 절연된 게이트전극과 상기 측벽 절연 스페이서를 이온주입 마스크로 사용하여 상기 비변형된 실리콘 활성층내로 제1 도전형의 제2 소오스 및 드레인영역 도펀트를 주입하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  44. 벌크 실리콘영역;
    상기 벌크 실리콘영역상의 전기적인 절연층
    상기 전기적인 절연층상에 제1 두께를 갖는 비변형된 실리콘 활성층;
    상기 비변형된 실리콘 활성층의 표면상의 절연된 게이트전극;
    상기 절연된 게이트전극상의 측벽 절연 스페이서들;
    상기 전기적인 절연층과 상기 비변형된 실리콘 활성층과의 사이에 배치되며, 상기 비변형된 실리콘 활성층과 제1 접합을 형성하며, 내부에서 저머늄이 피크 레벨로부터 상기 표면을 향하는 제1 방향으로 단조롭게 감소하는 경사진 농도를 갖는 제1 도전형의 Si1-xGex층;
    상기 비변형된 실리콘 활성층내에서 연장되며 상기 제1 두께 이하의 두께를 갖는 제2 도전형의 저농도로 도핑된 소오스 및 드레인영역들; 및
    상기 저농도로 도핑된 소오스 영역과 상기 Si1-xGex층과의 사이에서 연장되며 상기 비변형된 실리콘 활성층내의 제1 도전형의 소오스측 포켓 주입영역을 포함하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  45. 제 44 항에 있어서, 상기 Si1-xGex층은 상기 표면에 대하여 내부에 리트로그레이드된 제1 도전형의 도핑 프로파일을 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  46. 제 45 항에 있어서, 상기 Si1-xGex층은 상기 표면에 대하여 내부에 리트로그레이드된 비소 도핑 프로파일을 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  47. 제 45 항에 있어서, 상기 비변형된 실리콘 활성층내에 제1 도전형의 채널영역을 더 구비하며, 상기 Si1-xGex층 내에서 제1 도전형 도펀트의 피크 농도가 상기 채널영역 내에서의 제1 도전형 도펀트의 피크 농도보다 큰 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  48. 제 46 항에 있어서, 상기 비변형된 실리콘 활성층내에 제1 도전형의 채널영역을 더 구비하며, 상기 Si1-xGex층 내에서 제1 도전형 도펀트의 피크 농도가 상기채널영역 내에서의 제1 도전형 도펀트의 피크 농도보다 큰 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  49. 제 48 항에 있어서, 상기 비변형된 실리콘 활성층은 약 600Å 이상의 두께를 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  50. 제 45 항에 있어서, 상기 비변형된 실리콘 활성층은 약 600Å 이상의 두께를 갖는 것을 특징으로 하는 SOI(Semiconductor-On-Insulator) 전계효과 트랜지스터.
  51. 전기적인 절연층;
    상기 전기적인 절연층상에 제1 도전형의 실리콘 활성층;
    상기 실리콘 활성층의 표면상의 절연된 게이트전극;
    상기 실리콘 활성층내의 제2 도전형의 소오스영역 및 드레인영역;
    상기 소오스영역과 드레인영역 사이에서 연장되며 상기 절연된 게이트전극 하부의 채널영역을 형성하는 제2 도전형의 저농도로 도핑된 소오스 및 드레인영역들; 및
    상기 저농도로 도핑된 소오스 및 드레인영역들과 상기 전기적인 절연층과의 사이에 배치되며, 내부에서 저머늄이 피크 레벨로부터 상기 저농도로 도핑된 소오스 및 드레인영역들을 향하는 방향으로 감소하는 경사진 농도를 갖는 Si1-xGex에피택셜층을 포함하는 전계효과 트랜지스터.
  52. 제 51 항에 있어서, 상기 저농도로 도핑된 소오스 및 드레인영역들은 상기Si1-xGex에피택셜층과 접촉하지 않으며, 상기 소오스영역 및 드레인영역이 상기 Si1-xGex에피택셜층과 접촉하는 것을 특징으로 하는 전계효과 트랜지스터.
  53. 제 51 항에 있어서, 상기 Si1-xGex에피택셜층과 상기 전기적인 절연층과의 사이에 배치된 에피택셜 실리콘층을 더 구비하는 것을 특징으로 하는 전계효과 트랜지스터.
  54. 제 51 항에 있어서, 상기 Si1-xGex에피택셜층 및 상기 실리콘 활성층의 전체 두께가 약 1500Å 이하인 것을 특징으로 하는 전계효과 트랜지스터.
  55. 전기적인 절연층을 형성하는 단계;
    상기 전기적인 절연층상에 제1 도전형의 실리콘 활성층을 형성하는 단계;
    상기 실리콘 활성층의 표면상의 절연된 게이트전극을 형성하는 단계;
    상기 실리콘 활성층내의 제2 도전형의 소오스영역 및 드레인영역을 형성하는 단계;
    상기 소오스영역과 드레인영역 사이에서 연장되며 상기 절연된 게이트전극 하부에 채널영역을 형성하는 제2 도전형의 저농도로 도핑된 소오스 및 드레인영역들을 형성하는 단계; 및
    상기 저농도로 도핑된 소오스 및 드레인영역들과 상기 전기적인 절연층과의 사이에 배치되며, 내부에서 저머늄이 피크 레벨로부터 상기 저농도로 도핑된 소오스 및 드레인영역들을 향하는 방향으로 감소하는 경사진 농도를 갖는 Si1-xGex에피택셜층을 형성하는 단계를 포함하는 전계효과 트랜지스터의 형성방법.
  56. 제 55 항에 있어서, 상기 저농도로 도핑된 소오스 및 드레인영역들은 상기 Si1-xGex에피택셜층과 접촉하지 않으며, 상기 소오스영역 및 드레인영역이 상기 Si1-xGex에피택셜층과 접촉하는 것을 특징으로 하는 전계효과 트랜지스터의 형성방법.
  57. 제 55 항에 있어서, 상기 Si1-xGex에피택셜층과 상기 전기적인 절연층과의 사이에 배치된 에피택셜 실리콘층을 더 구비하는 것을 특징으로 하는 전계효과 트랜지스터의 형성방법.
  58. 제 55 항에 있어서, 상기 Si1-xGex에피택셜층 및 상기 실리콘 활성층의 전체 두께가 약 1500Å 이하인 것을 특징으로 하는 전계효과 트랜지스터의 형성방법.
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