KR100749098B1 - 높은 감도 및 전송 특성을 갖는 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
이미지 센서의 액티브 픽셀 센서(Active Pixel Sensor: APS)는 핀드 포토다이오드, 게이트 스페이서를 구비한 전송 트랜지스터 및 플로팅 확산영역을 포함하고, 핀드 포토다이오드는 제1 도전형의 포토다이오드 영역과, 포토다이오드 영역 상부에 접합 형성되어 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝영역의 적층 구조를 포함하며, 피닝영역은 수평으로 접합된 제1 및 제2 피닝영역을 포함하며, 제1 피닝영역은 게이트 전극의 일측 절연막 스페이서까지 연장되어 길이 d로 형성되고, 제2 피닝 영역은 제1 피닝영역과의 접합면으로부터 트랜스퍼 트랜지스터의 게이트 전극의 일부와 중첩되도록 길이 e로 형성되고, 포토다이오드 영역은 상하로 접합된 제1 및 제2 포토다이오드 영역을 포함하고, 제1 포토다이오드 영역은 피닝영역 하부에 접합되어 형성되며, 게이트 전극의 일부와 중첩되도록 길이 b로 형성되며, 제2 포토다이오드 영역은 게이트 절연막 스페이서로부터 일정거리 이격되어, 제1 포토다이오드 영역 하부에 접합되도록 길이 c로 형성되고, d+e=a이고, a>b>d>c이며, a, b, c, d 각각은 APS 영역의 일측 에지로부터 측정된 거리인 것을 특징으로 하는 이미지 센서의 APS가 개시된다.
CMOS 이미지 센서, APS, 핀드 포토다이오드, 트랜스퍼 트랜지스터
Description
도 1은 4개의 트랜지스터가 단위 화소를 구성하는 CMOS 이미지 센서의 회로도이다.
도 2a는 종래기술에 따른 CMOS 이미지 센서의 액티브 픽셀 센서(APS) 영역을 도시하는 단면도이다.
도 2b는 도 2a에 도시된 CMOS 이미지 센서에 있어서, 전하전송기간의 액티브 픽셀 센서(APS) 영역의 전위 레벨(potential level)을 모식적으로 나타낸 그래프이다.
도 3a는 본 발명의 제1 실시예에 따른 이미지 센서의 APS 영역을 나타내는 단면도이다.
도 3b는 도 3a에 도시된 이미지 센서에 있어서, 전하전송기간의 액티브 픽셀 센서(APS) 영역의 전위 레벨(potential level)을 모식적으로 나타낸 그래프이다.
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 이미지 센서의 제조방법을 도시하는 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 이미지 센서의 APS 영역을 나타내는 단 면도이다.
도 6은 본 발명의 제3 실시예에 따른 이미지 센서의 APS 영역을 나타내는 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 이미지 센서의 APS 영역을 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호 설명 *
2 : P형 반도체 기판(P-SUB)
4 : P형 반도체 기판(P-SUB) 상에 형성된 P형 에피택셜 층(P-EPI)
6 : 게이트 절연막
8 : 트랜스퍼 트랜지스터(TX)의 게이트 전극
10, 524, 724 : N- 포토 다이오드 영역
12a, 12b : 절연막 스페이서
14, 528, 628 : P+ 피닝 영역
16 : p형 웰
18 : n+ LDD(Lightly Doped Drain) 플로팅 확산영역
22 : 깊은(deep) 포토 다이오드 영역
24 : 얕은(shallow) 포토 다이오드 영역
26, 726 : 제 1 피닝 영역
28, 728 : 제 2 피닝 영역
PD : 포토 다이오드
TX : 트랜스퍼 트랜지스터
FD : 플로팅 확산영역
본 발명은 이미지 센서에 관한 것으로, 특히 씨모스(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것이다.
이미지 센서는 외부의 광학 정보를 전기 신호로 변환하는 장치이다. 이미지 센서의 픽셀은 피사체에서 발생하는 빛 에너지에 대응하는 전기적 값을 발생한다. 특히, 씨모스 이미지 센서는 씨모스 제조 기술을 이용하여 광학적 이미지를 전기적 신호로 변환하는 장치로써, 각 픽셀에 축적된 전하를 전압으로 출력하는 방식을 사용한다.
도 1은 4 트랜지스터(4TR)형 핀드 포토다이오드를 구비한 종래의 CMOS 이미지 센서의 단위 화소 회로도이다.
도 1에 도시된 바와 같이, 빛을 감지하는 수단인 핀드 포토다이오드(pinned photo diode; PD)와 4개의 NMOS 트랜지스터가 단위 화소 회로를 이루고 있다. 4개의 NMOS 트랜지스터 중 트랜스퍼 트랜지스터(TX)는 핀드 포토다이오드(PD)에서 생성된 광 전하를 플로팅 확산 영역(FD)으로 전송하는 역할을 하고, 리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)을 공급전압(VDD) 레벨로 리셋시켜 플로팅 확산 영역(FD)에 저장된 전하를 배출하는 역할을 한다. 드라이브 트랜지스터(DX)는 소스 팔 로우(source follow)로서의 역할을 하며, 셀렉트 트랜지스터(SX)는 스위칭 및 어드레싱을 위한 것으로 픽셀 데이터 인에이블 신호(LS)를 받아 픽셀 데이터 신호를 출력(Vout)으로 전송한다. 셀렉트 트랜지스터(SX)의 드레인 영역은 출력 전압(Vout)을 출력하는 출력단과 연결되어 있다. 셀렉트 트랜지스터(SX)의 드레인 영역을 지나서는 CMOS를 구비하는 주변 회로부가 존재한다.
도 1에 있어서, 핀드 포토다이오드(PD), 트랜스퍼 트랜지스터(TX) 및 플로팅 확산 영역(FD)은 액티브 픽셀 센서(Active Pixel Sensor; APS) 영역을 구성하고, 드라이브 트랜지스터(DX) 및 셀렉트 트랜지스터(SX)는 소스 팔로우(source follow; S/F) 영역을 구성한다. 따라서, 단위 화소 회로는, 주변회로 영역을 제외하고는 크게 APS 영역, 리셋 트랜지스터 영역 및 S/F 영역 등 3 부분으로 나뉠 수 있다. 한편, 핀드 포토다이오드(PD)는 광 전하를 생성하는 제1 도전형의 포토다이오드 영역 및 포토다이오드 영역 상부 전면에 걸쳐 형성되어 있으면서 포토다이오드 영역을 피닝시키는 제2 도전형의 피닝 영역으로 구성되어 있다. 핀드 포토다이오드를 구비한 통상의 APS의 구조는 등록미국특허(USP 5,625,210)에 보다 상세하게 개시되고 있으며, 당해 개시내용은 본 발명과 결합하여 본 발명을 구성한다.
상기와 같은 4TR 이미지 센서의 단위 픽셀의 동작을 간단히 설명하면 다음과 같다.
(1) 먼저, 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX) 및 선택 트랜지스터(SX)가 턴-온 되어 단위 픽셀이 리셋 된다. 이때, 포토다이오드(PD)는 완전히 공핍되며 빛을 감지하기 위한 모든 준비가 완료된다.
(2) 이어서, 트랜스퍼 트랜지스터(TX)를 턴-오프 하면 빛을 감지하여 포토다이오드의 전위가 변하기 시작한다. 이는 트랜스퍼 트랜지스터(TX)가 다시 턴-온 될 때가지 계속되며, 이 시간을 전하 축적 시간(integration time)이라고 정의한다.
(3) 적절한 전하 축적 시간(integration time)이 경과한 후에, 셀렉트 트랜지스터(SX)는 턴-온 되고 리셋 트랜지스터(RX)가 턴-오프된 상태에서 단위 픽셀 출력단자로부터 출력되는 픽셀 데이터 신호(Vout)의 전위(V1)를 읽어 버퍼에 저장한다.
(4) 이후에, 트랜스퍼 트랜지스터(TX)가 턴-온 되면 포토다이오드(PD)에 입력된 빛의 세기에 따라 생성된 전하가 플로우팅 확산 영역(FD)으로 전송된다. 이 시간을 전하 전송 기간(transmission time)이라고 정의한다.
(5) 이어서, 트랜스퍼 트랜지스터(TX)가 턴-오프 되면, 플로우팅 확산 영역(FD)에 저장된 전하에 따른 픽셀 데이터 신호(Vout)의 전위(V2)를 읽어, V2-V1 값을 구하여 순수 픽셀 데이터 신호(Vout)를 읽는다. 상기한 단위 픽셀의 동작을 반복하여 전체 피사체에 대한 모든 디지털 신호를 읽는다.
도 2a는 종래기술에 따른 CMOS 이미지 센서의 액티브 픽셀 센서(APS) 영역을 도시하는 단면도로서, 도 1의 APS 회로가 반도체 기판에 구현된 것이다. 이때, 각 불순물 영역의 마이너스(-) 표기는 플러스(+) 표기에 비해 상대적으로 도핑 농도가 낮은 것을 의미한다. 도 2b는 도 2a에 도시된 액티브 픽셀 센서(APS) 영역의 전하전송기간 중 전위 레벨(potential level)을 모식적으로 나타낸 그래프이다.
도 2a 및 도 2b에 개시된 바와 같이, 종래 CMOS센서의 경우, 절연막 스페이 서(12a, 12b)가 형성되기 전에 N- 포토다이오드 영역(10)이 형성되고, 스페이서(12a, 12b)가 형성된 후에 P+ 피닝 영역(14)이 형성되므로, 핀드 포토다이오드(PD)와 트랜스퍼 트랜지스터(TX)의 접합 부위에서 전위 홈(potential dip)(도 2a의 B 부분)이 형성되어 포토다이오드(PD)에 축적된 전하가 플로우팅 확산 영역(FD)으로 전송되기 전에 포획되는(capture) 현상이 발생한다. 또, N- 포토다이오드 영역(10)이 깊게 형성되면, 핀드 포토다이오드(PD)와 트랜스퍼 트랜지스터(TX)의 접합 부위에 전위 장벽(potential barrier)(도 2a의 A 부분)이 형성되며 그 결과, 트랜스퍼 트랜지스터(TX)가 턴-온 되어도 포토다이오드(10)에 축적된 전하가 플로우팅 확산 영역(FD)으로 모두 전송되지 못하고 포토다이오드(PD)에 잔류 전하가 발생한다.
이러한 전위 홈과 전위 장벽은 이미지 후행(image lagging) 현상을 유발하고, kTC 열 잡음을 일으키는 등 이미지 열화의 요인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 포토다이오드와 트랜스퍼 트랜지스터의 접합 부위에 형성되는 전위 홈(potential dip)의 발생을 억제하여 전하의 전송효율을 향상시키는데 목적이 있다.
또한, 본 발명은 포토다이오드와 트랜스퍼 트랜지스터의 접합 부위에 형성되는 전위 장벽(potential barrier)의 발생을 억제하면서도 포토다이오드의 수광 면적(light collection area)을 크게 하여 감도(sensitive)를 향상시키는데 목적이 있다.
먼저, 본 발명에 사용된 주요 용어가 의미하는 바는 다음과 같다.
“APS 영역의 일측 에지(E)” : APS 영역 중 핀드 포도다이오드 (PD) 영역이 형성된 영역의 에지를 의미하며, 통상 APS 영역을 정의하는 소자 분리막의 에지가 “APS 영역의 일측 에지(E)”가 된다. “APS 영역의 일측 에지(E)”는 각 소자 구성요소의 종점 위치를 표시하기 위한 기준점일 뿐, 각 구성요소의 전체 길이를 의미하는 것은 아니다. 도 3a를 참조하여 예를 들면, 핀드 포토다이오드의 에지(E)가 소자 분리막의 에지인 경우, 깊은 다이오드 영역(22)이 소자 분리막의 에지(E)의 하부 연장선상에서 시작하여 형성되는 경우에는 그 길이는 c가 되나, 소자 분리막 하부측으로 일정 길이 연장되어 형성되는 경우에는 전체 길이는 c보다 길어진다. 이와 같이, “APS 영역의 일측 에지(E)”는 복수의 포토다이오드 영역과 피닝 영역의 상호간의 위치관계를 설명하기 위한 기준점에 불과하며, 특별히 고정되어 있을 필요는 없다. 즉, 핀드 다이오드 영역상의 소정 위치를 기준점으로 하여 포토다이오드 영역과 피닝 영역의 상호간의 위치관계를 설명하여도 무방하다. 따라서, 본 출원의 상세한 설명 및 청구범위에서 사용된 포토다이오드 영역과 피닝 영역의 길이 a, b, c, d 및 e 각각은 이러한 임의의 기준점에 기초하여 얻어지는 상대적인 값이며, 각 소자 또는 각 영역의 절대적인 길이를 나타내는 것은 아니다. 또, 포토다이오드에 관한 설명에 있어서는, “APS 영역의 일측 에지(E)"는 ”핀드 포토다이오드의 일측 에지“로도 표현되고 있으며, 이는 실질적으로 동일한 의미이다.
"포토 다이오드 영역" : 광자를 포획하여 전하로 변환시키는 광변환 영역을 의미한다.
“제1 포토다이오드 영역” 또는 “얕은(shallow) 포토다이오드 영역” : 본 발명에 따르면, 광변환 영역은 하나의 영역으로 형성될 수도 있으나, 상하로 접합된 2개 영역으로 설계하는 것이 바람직하다. 포토다이오드 영역이 상하로 접합된 2개 영역으로 설계된 경우에, 상부에 형성되는 포토다이오드 영역을 “얕은(shallow) 포토다이오드 영역” 또는 “제1 포토다이오드 영역”이라 한다.
“제2 포토다이오드 영역” 또는 “깊은(deep) 포토다이오드 영역” : 포토다이오드 영역이 상하로 접합된 2개 영역으로 설계된 경우에, 하부에 형성되는 포토다이오드 영역을 “깊은(deep) 포토다이오드 영역” 또는 “제2 포토다이오드 영역”이라 한다.
“제1 피닝영역” 및 “제2 피닝영역” : 본 발명에 따르면, 광변환 영역 즉, 포토다이오드 영역을 피닝 상태로 유지시키는 피닝 영역은 1개 영역으로 설계될 수도 있으나, 수평적으로 접합된 2개 영역으로 설계될 수도 있다. 이때, 분할된 2개 영역을 각각 “제1 피닝영역” 및 “제2 피닝영역”이라고 한다.
이하, 본 발명을 설명한다.
본 발명자들은 핀드 포토다이오드의 피닝층을 전송 트랜지스터의 게이트 전극 하부까지 연장되도록 설계함으로써 전송 게이트와 포토다이오드의 접합부에 전위 홈이 형성되는 것을 방지할 수 있음을 발견하고 본 발명을 완성하였다. 또한, 본 발명자들은 포토다이오드를 상하로 분할하여 얕은 층과 깊은 층의 2층으로 형성하는 한편, 상부 포토다이오드층이 전송 트랜지스터의 게이트 전극 하부까지 연장 되도록 설계함으로써 전송 트랜지스터의 게이트 영역과 핀드 포토다이오드의 접합부에서 전위장벽이 생기는 것을 방지하는 동시에 넓은 수광영역을 확보할 수 있음을 발견하고 본 발명을 완성하였다.
이러한 견지에서, 본 발명은 먼저, 하기 구조의 핀드 포토다이오드를 제공한다.
제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝 영역의 접합구조를 포함하는 핀드 포토다이오드(PD)에 있어서, 상기 제1 도전형은 상기 제2 도전형과 상반되는 극성을 가지며, 상기 피닝 영역은 수평으로 접합된 제1 및 제2 피닝 영역을 포함하며, 상기 제1 피닝 영역은 길이 d로 형성되고, 상기 제2 피닝 영역은 상기 제1 피닝 영역과의 접합면으로부터 연장되어 길이 e로 형성되고, 상기 포토다이오드 영역은 상하로 접합된 제1 및 제2 포토다이오드 영역을 포함하고, 상기 제1 포토다이오드 영역은 상기 피닝 영역 하부에 접합되어 길이 b로 형성되며, 상기 제2 포토다이오드 영역은 상기 제1 포토다이오드 영역 하부에 접합되어 길이 c로 형성된다. 이때, d+e=a이고, 상기 a, b, c 각각은 APS 영역의 일측 에지(E)로부터의 측정된 거리이며, a>b>d>c이다.
한편, 상기한 핀드 포토다이오드에서는 포토다이오드 영역이 제1 및 제2의 2 영역으로 분할된 경우에 대한 것이나, 이들이 분할하지 않고 일체로 설계하는 것도 가능하다. 이 경우에는 하기와 같은 구조가 얻어진다.
제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝 영역의 적층 구조를 포함하는 핀드 포토다이오드에 있어서, 상기 제1 도전형은 상기 제2 도전형과 상반되는 극성을 가지며, 상기 피닝 영역은 수평으로 접합된 제1 및 제2 피닝 영역을 포함하며, 상기 제1 피닝 영역은 길이 d로 형성되고, 상기 제2 피닝 영역은 상기 제1 피닝 영역과의 접합면으로부터 연장되어 길이 e로 형성되고, 상기 포토다이오드 영역은 길이 b로 형성된다.
이때, d+e=a이고, a>b이며, 상기 a, b, d 각각은 핀드 포토다이오드의 일측 에지로부터의 측정된 거리이다.
또한, 본 발명은 하기 구조의 이미지 센서의 APS를 제공한다.
핀드 포토다이오드, 게이트 전극의 양측에 절연막 스페이서를 구비한 트랜스퍼 트랜지스터 및 플로팅 확산영역을 포함하는 이미지 센서의 액티브 픽셀 센서(Active Pixel Sensor: APS)에 있어서, 상기 핀드 포토다이오드는 제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드를 피닝 상태로 만드는 제2 도전형의 피닝영역의 적층 구조를 포함하며, 상기 제1 도전형은 상기 제2 도전형과 상반되는 극성을 가지며, 상기 피닝영역은 수평으로 접합된 제1 및 제2 피닝영역을 포함하며, 상기 제1 피닝영역은 상기 게이트 전극의 일측 절연막 스페이서까지 연장되어 길이 d로 형성되고, 상기 제2 피닝 영역은 상기 제1 피닝영역과의 접합면으로부터 상기 트랜스퍼 트랜지스터의 게이트 전극 하부까지 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 e로 형성되고, 상기 포토다이오드 영역은 상하로 접합된 제1 및 제2 포토다이오드 영역을 포함하 고, 상기 제1 포토다이오드 영역은 상기 피닝영역 하부에 접합되어 형성되며, 상기 게이트 전극의 일측 절연막 스페이서 하부까지 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 b로 형성되며, 상기 제2 포토다이오드 영역은 상기 게이트 절연막 스페이서로부터 일정거리 이격되어, 상기 제1 포토다이오드 영역 하부에 접합되도록 길이 c로 형성된다.
이때, d+e=a이고, a>b>d>c이며, 상기 a, b, c, d 각각은 APS 영역의 일측 에지로부터 측정된 거리이다.
한편, 상기 플로팅 확산영역(FD)은 상기 게이트 전극의 타측에 형성된 절연막 스페이서와 접촉되어 형성된 제1 도전형 불순물 확산영역이며, 상기 플로팅 확산영역 하부에는 상기 타측 절연막 스페이서로부터 일정거리 이격되도록 제2 도전형 웰이 형성된다.
본 발명은 또한 상기한 APS 영역을 포함하는 이미지 센서의 단위 화소를 제공한다. 본 발명에 따른 이미지 센서의 단위 화소는 상기한 APS 영역; 상기 APS 영역의 상기 플로팅 확산영역과 공급전원단 사이에 채널이 형성되고, 게이트로 리셋신호를 전달받는 리셋 트랜지스터(RX); 상기 플로팅 확산영역에 게이트가 접속되고 상기 공급전원단에 소스가 접속되어 소스 팔로워 기능을 수행하는 드라이버 트랜지스터(DX); 및 상기 드라이버 트랜지스터(DX)의 드레인과 단위화소 출력단 사이에 채널이 형성되고, 단위화소의 어드레싱을 위한 셀렉트 신호를 게이트로 인가받아 단위화소의 데이터 신호를 상기 출력단으로 출력하는 셀렉트 트랜지스터(SX)를 포함한다.
본 발명에 따른 이미지 센서의 APS는 하기의 방법에 의해 얻어질 수 있다.
핀드 포토다이오드, 트랜스퍼 트랜지스터 및 제1 도전형 플로팅 확산영역을 포함하는 이미지 센서의 APS의 제조방법에 있어서,
(a) 제1 이온주입 마스크를 이용하여, 제2 도전형 반도체 기판내에 제2 도전형 웰을 형성하는 단계;
(b) 제2 이온주입 마스크를 이용하여, 상기 반도체 기판내에 길이 b의 제1 도전형 얕은 포토다이오드 영역을 형성하는 단계;
(c) 제3 이온주입 마스크를 이용하여, 상기 반도체 기판 표면에 상기 얕은 포토다이오드 영역의 상부와 접합되도록 제2 도전형 불순물을 주입하여 길이 a의 제2 도전형 피닝 영역을 형성하는 단계;
(d) 상기 반도체 기판상에 절연막을 게재하여 상기 트랜스퍼 트랜지스터의 게이트 전극을 형성하되, 상기 게이트 전극이 상기 제1 도전형 얕은 포토다이오드 영역 및 상기 제2 도전형 피닝 영역과 중첩되는 동시에 상기 제2 도전형 웰과는 일정거리 이격되도록 형성하는 단계;
(e) 제4 이온주입 마스크를 이용하여, 상기 제1 도전형 얕은 다이오드 영역 하부와 접합되도록 길이 c의 제1 도전형 깊은 다이오드 영역을 형성하는 단계;
(f) 상기 게이트 전극 양측에 절연막 스페이스를 형성하되, 일측 스페이서는 상기 깊은 다이오드 영역과 일정거리 이격되고 타측 스페이서는 상기 제2 도전형 웰과 일정거리 이격되도록 형성하는 단계;
(g) 상기 제3 이온주입 마스크를 이용하거나 또는 상기 일측 절연막 스페이 서를 이용한 자기정렬 공정으로, 상기 피닝 영역에 제2 도전형 불순물을 추가로 주입하는 단계; 및
(h) 상기 절연막 스페이서의 타측에 제1 도전형 불순물을 주입하여 상기 제2 도전형 웰의 상부와 접합되도록 상기 제1 도전형 플로팅 확산영역을 형성하는 단계를 포함한다. 이때, 상기 a, b, c는 각각 APS 영역의 일측 에지(E)로부터 측정된 거리이며, a>b>c이다.
상기 (a) 단계에 있어서, 상기 제2 도전형 기판은 통상 그 상부에 제2 도전형 에피층이 형성된 것을 사용하며, 이때, 상기 액티브 픽셀 센서(Active Pixel Sensor: APS) 영역은 에피층 내에 형성된다. 또, 제1 도전형 깊은 다이오드영역의 형성공정 (e)는 게이트 전극이 형성된 후에 수행되었으나, 특별히 그 공정순서에 한정되지 아니하고 (b)와 (c)공정 사이 또는 (f)와 (g)단계 사이에 수행되어도 좋다.
한편, 상기 (c), (d) 및 (g) 공정은 각각 순차적으로 진행되어야 하나, 기타 단계의 공정은 이들 (c), (d) 및 (g) 공정에 영향을 미치지 않는 범위내에서 당업자에 의해 공정 순서를 적절히 변경할 수 있다. 예를 들어, 하기의 (a)-(f) 공정으로 트랜스퍼 트랜지스터(TX) 및 핀드 포토다이오드 영역(PD)을 형성하고, 플로팅 확산영역(FD) 및 P웰 형성 공정은 상기 (a)-(f) 공정 전후 또는 그 사이의 적절한 단계에서 수행될 수 있다:
(a) 제1 이온주입 마스크를 이용하여, 상기 반도체 기판내에 길이 b의 제1 도전형의 포토다이오드 영역을 형성하는 단계;
(b) 제2 이온주입 마스크를 이용하여, 상기 반도체 기판 표면에 상기 얕은 포토다이오드 영역의 상부와 접합되도록 제2 도전형 불순물을 주입하여 길이 a의 제2 도전형 피닝 영역을 형성하는 단계;
(c) 상기 반도체 기판상에 절연막을 게재하여 상기 트랜스퍼 트랜지스터의 게이트 전극을 형성하되, 상기 게이트 전극이 상기 제1 도전형 얕은 포토다이오드 영역 및 상기 제2 도전형 피닝 영역과 중첩되도록 형성하는 단계;
(d) 제3 이온주입 마스크를 이용하여, 상기 제1 도전형 얕은 다이오드 영역 하부와 접합되도록 길이 c의 제1 도전형 깊은 다이오드 영역을 형성하는 단계;
(e) 상기 게이트 전극 양측에 절연막 스페이스를 형성하되, 일측 스페이서는 상기 깊은 다이오드 영역과 일정거리 이격되도록 형성하는 단계; 및
(f) 상기 제2 이온주입 마스크를 이용하거나 또는 상기 일측 절연막 스페이서를 이용한 자기정렬 공정으로, 상기 피닝 영역에 제2 도전형 불순물을 추가로 주입하는 단계. 이때, 상기 a, b, c는 각각 APS 영역의 일측 에지(E)로부터 측정된 거리이며, a>b>c이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 당업자에 의해 본 발명의 청구범위 내에서 다양한 형태로 구체화될 수 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 3a는 본 발명의 제1 실시예에 따른 이미지 센서의 액티브 픽셀 센서(APS) 영역을 도시하는 단면도이며, 도 3b는 도 3a에 도시된 이미지 센서에 있어서, 전하 전송기간 중의 액티브 픽셀 센서(ASP) 영역의 전위 레벨(potential level)을 모식적으로 나타낸 그래프이다.
도 3a 및 3b에서 보여 지는 바와 같이, 본 발명의 제1 실시예에 따르면, P형 반도체 기판(2) 상에 P형 에피택셜 층(4)이 형성되고, P형 에피택셜 층(4)상에 액티브 픽셀 센서(APS) 영역이 형성된다. APS 영역내에는 트랜스퍼 트랜지스터, 트랜스퍼 트랜지스터(TX)의 게이트 전극의 일측에 전기적으로 접속된 핀드 포토다이오드 및 트랜스퍼 트랜지스터(TX)의 게이트 전극의 타측에 전기적으로 접속된 플로팅 확산영역(FD)이 형성된다.
먼저, 트랜스퍼 트랜지스터(TX)의 구조를 살펴보면, 트랜스퍼 트랜지스터(TX)는 절연막(6)를 게재하여 형성된 게이트 전극(8), 게이트 전극(8) 의 양 측벽에 형성된 절연막 스페이서(12a, 12b)로 구성된다.
이어서, 핀드 포토다이오드(PD)의 구조를 살펴본다.
핀드 포토다이오드(PD) 영역은 광전 변환 기능을 수행하는 제1 및 제2 포토다이오드 영역(22, 24) 및 상기 포토다이오드 영역(22, 24)을 피닝 상태로 만드는 제1 및 제2 피닝영역(26, 28)를 포함한다.
먼저, 제 1 피닝 영역(26) 및 제2 피닝 영역(28)은 수평적으로 접합 형성되어 있으며, 제1 피닝 영역(26)은 APS 영역의 에지(E)로부터 트랜스퍼 트랜지스터의 일측 절연막 스페이서(12a)까지 연장되는 길이 d로 형성되고, 제2 피닝 영역(28)은 상기 게이트 전극(8) 하부로 연장되어 게이트 전극(8)의 일부와 중첩되도록 길이 e로 형성된다 이때, d+e=a이다. 이와 같이, 제2 피닝 영역(26)이 게이트 전극 하 부까지 연장 형성됨으로써, 도 3b에서 보여지는 바와 같이, 포토다이오드와 트랜스퍼 트랜지스터의 접합면의 에너지 기울기가 완만한 경사를 갖게 되고 전위 홈(potential dip)이 생기는 것을 방지할 수 있다. 제1 피닝영역(26)은 제2 피닝영역(28)에 비해 보다 큰 두께로 형성되며, 제1 피닝영역의 불순물 농도(p++)가 제2 피닝영역의 불순물 농도(p+)보다 높은 것이 바람직하다. 이를 위해, CMOS 제조 시에 트랜스퍼 트랜지스터(TX)의 게이트 전극(8)을 형성하기 전에 제1 및 제2 피닝영역(26, 28)을 오픈하는 이온주입 마스크를 이용하여 p형 이온주입 공정을 실시하여 p+의 제1 피닝영역(미도시) 및 p+의 제2 피닝영역(28)을 형성한 후, 이어서 게이트 전극(8) 및 절연막 스페이서(12a, 12b)를 형성한 후에 다시 동일한 이온 주입마스크를 이용하거나 절연막 스페어서(12a)를 이온 주입 마스크로 하는 자기 정렬 방식으로 제1 피닝영역(26)에 p형 이온 주입 공정을 추가로 실시함으로써 불순물 농도가 상대적으로 높고 두께가 두꺼운 p++의 제1 피닝영역(26)을 얻을 수 있다.
상기에서 언급한 바와 같이, 제1 피닝영역의 불순물 농도(p++)가 제2 피닝영역의 불순물 농도(p+)보다 높은 것이 바람직하나, 구현하고자 하는 소자 특성에 따라서는 제1 피닝영역(26)과 제2 피닝영역(28)의 불순물 농도를 반대로 하거나, 실질적으로 동일하게 하는 것도 가능하다. 이러한 경우에도 전위 홈(potential dip)이 생기지 않도록 하는 본 발명의 목적은 여전히 유효하게 달성될 수 있다.
이어서, 광 전하를 생성시키는 핀드 포토다이오드(PD) 영역을 살펴보면, 핀드 포토다이오드 영역은 상하부로 접합된 2개의 영역으로 나뉘어 있다. 상부에 위치한 N- 제1 포토다이오드 영역(24)은 APS 영역의 에지(E)로부터 트랜스퍼 트랜지 스터의 게이트 전극(8) 하부까지 연장되는 길이 b로 형성되어 있고, 하부에 위치한 N- 제2 포토다이이오드(22)는 일측 게이트 스페이서(12a)로부터 일정거리 이격되도록 길이 c로 형성되어 있다. 이때, a>b>d>c가 된다. 이러한 구조에 따르면, 도 3b에서 확인되는 바와 같이, 제1 포토다이오드 영역(24)이 게이트 전극(8) 하부까지 연장됨으로써 핀드 포토다이오드(PD)와 트랜스퍼 트랜지스터(TX)의 접합부의 전위 기울기를 완만하여 전하전송 기간 중에 전하전송 효율을 높일 수 있을 뿐만 아니라, 반도체 기판의 깊은 곳에 형성되는 제2 포토다이오드 영역(22)을 절연막 스페이서(12a)로부터 일정거리 이격되도록 형성함으로써, 집광 영역(light collection area)를 크게 하면서도 다이오드 영역과 트랜스퍼 트랜지스터의 접합부에서 전위장벽이 생기는 것을 방지하여 잔류전하가 발생되지 않는다. 이때, 핀드 포토다이오드(PD)와 트랜스퍼 트랜지스터(TX)의 접합부의 전위 기울기는 제 1 및 제2 포토다이오드 영역의 불순물 농도를 조절함으로써 적절히 조절할 수 있으며, 바람직하게는 제1 및 제2 포토다이오드 영역의 불순물 농도를 실질적으로 동일하게 설계하거나 또는 제1 포토다이오드 영역(24)의 불순물 농도를 상대적으로 높게 설계한다.
마지막으로 플로팅 확산영역(FD)의 구조를 살펴본다.
플로팅 확산영역(FD)은 타측의 절연막 스페이서(12b)에 전기적으로 접속되어 형성되고, 그 하부에는 플로팅 확산영역(FD)과 접합되며 타측의 절연막 스페이서(12b)로부터 일정거리 이격되어 p-well(16) 이 형성되어 있다. 이와 같이, p-well(16)이 타측의 절연막 스페이서(12b)로부터 일정거리 이격되어 형성됨으로써 트랜스퍼 트랜지스터의 게이트 하부의 전위에 영향을 주지 않도록 설계되어 있다.
본 발명에 따른 이미지 센서의 단위 화소는 상기한 바와 같은 구조의 액티브 픽셀 센서(APS) 영역을 채택한 것으로서, 상기한 APS 영역; 플로팅 확산영역(FD)과 공급전원단 사이에 채널이 형성되고, 게이트로 리셋신호를 전달받는 리셋 트랜지스터(RX); 플로팅 확산영역(FD)에 게이트가 접속되고 공급전원단에 소스가 접속되어 소스 팔로워 기능을 수행하는 드라이버 트랜지스터(DX); 및 드라이브 트랜지스터(DX)의 드레인과 단위화소 출력단 사이에 채널이 형성되고, 단위화소의 어드레싱을 위한 셀렉트 신호(LS)를 게이트로 인가받아 단위화소의 데이터 신호를 출력단으로 출력하는 셀렉트 트랜지스터(SX)를 포함하여 구성할 수 있다. 한편, 본 발명은 4개의 트랜지스터가 공유되는 구조의 이미지 센서에 대해서도 적용할 수 있다.
이하, 도 4a 내지 도 4h을 참조하여 본 발명의 제1 실시예에 따른 이미지 센서의 APS 제조방법을 설명한다.
먼저, 상부에 P 에피층(4)이 형성된 P형 반도체 기판(2)을 준비하고, 상기 P 에피층(4) 상에 제1 이온주입 마스크를 이용하여 P형 웰(16)을 형성한다. (도 4a)
이어서, 제2 이온주입 마스크를 이용하여, 상기 P 에피층(4) 상에 길이 b의 N- 얕은 포토다이오드 영역(24)을 형성한다. (도 4b)
이어서, 제3 이온주입 마스크를 이용하여, 상기 상기 P 에피층(4) 표면에 상기 N- 얕은 포토다이오드 영역(24)의 상부와 접합되도록 P형 불순물을 주입하여 길이 a의 P+ 피닝 영역(28)을 형성한다. (도 4c)
이후, 게이트 절연막(6)을 게재하여 게이트 전극(8)을 형성한다. 이때, 상 기 게이트 전극(8)의 일측이 상기 N- 얕은 포토다이오드 영역(24) 및 상기 P+ 피닝 영역(28)과 중첩되도록 하는 동시에, 상기 게이트 전극(8)의 타측이 상기 P 웰(16)과는 일정거리 이격되도록 형성한다. (도 4d)
이어서, 제4 이온주입 마스크를 이용하여, 상기 N- 얕은 다이오드 영역(24)의 하부와 접합되도록 길이 c의 N- 깊은 다이오드 영역(22)을 형성한다. 이때, 깊은 다이오드 영역(22)은 상기 얕은 다이오드 영역(24)과 불순물 농도를 동일하거나 또는 상대적으로 낮게-즉, 이 경우에는 N+ 얕은 다이오드 영역(24)와 N- 깊은 다이오드 영역(22)으로 설계한다-할 수 있다. (도 4e)
이어서, 상기 게이트 전극(8) 양측에 절연막 스페이스(12a, 12b)를 형성한다. 이때, 일측 스페이서(12a)는 상기 깊은 다이오드 영역(22)와 일정거리 이격되도록 하며, 타측 스페이서(12b)는 상기 P 웰(16)과 일정거리 이격되도록 한다. (도 4f)
이어서, 상기 제3 이온주입 마스크를 이용하거나 또는 상기 일측 절연막 스페이서(12a)를 이용한 자기정렬 공정으로, 상기 P+ 제1 피닝 영역(28)에 P형 불순물을 추가로 주입하여 P++ 제2 피닝영역 (26)을 형성한다. 이때, 제2 피닝 영역(26)은 제1 피닝영역(28)에 비해 두껍게 형성하며, 불순물 농도도 상대적으로 높게 형성한다.
이어서, 상기 절연막 스페이서의 타측(12b)에 N형 불순물을 주입하여 상기 P 웰(16)의 상부와 접합되도록 상기 N+ 플로팅 확산영역(FD)을 형성하여 APS를 완성한다.
이때, 상기 a, b, c는 각각 APS 영역의 일측 에지(E)로부터 측정된 거리이며, a>b>c이다.
N- 깊은 포토다이오드 영역(22)의 형성공정 (e)는 게이트 전극(8)이 형성된 후에 수행되었으나, 앞서 언급한 바와 같이, 특별히 그 공정순서에 한정되지 아니하고 (b)와 (c)공정 사이 또는 (f)와 (g)단계 사이에 수행되어도 좋다. 또한, (c), (d) 및 (g) 공정은 각각 순차적으로 진행되어야 하나, 기타 단계의 공정은 이들 (c), (d) 및 (g) 공정에 영향을 미치지 않는 범위 내에서 당업자에 의해 공정 순서를 적절히 바꾸는 것도 가능하다. 또, 본 실시예에서는 P형 반도체 기판에 N형 포토다이오드 영역 및 N형 플로팅 영역을 형성하는 경우에 대해 개시하였으나, N형 반도체 기판상에 N형 포토다이오드 영역 및 P형 플로팅 영역을 형성할 수도 있다.
도 5는 본 발명의 제2 실시예에 따른 이미지 센서의 APS 영역을 나타내는 단면도이다.
제1 실시예와 비교하면, 피닝영역이 제1 및 제2 피닝영역으로 분리되지 않고 일체로 형성된 점, 및 포토다이오드 영역이 2개로 분리되지 않고 일체로 형성된 점에서만 차이가 있고 나머지는 동일하다. 즉. 피닝영역(528)이 APS 영역의 일측 에지(E)로부터 게이트 전극(8) 하부로 연장되어 게이트 전극(8)과 일부 중첩되도록 길이 a로 형성되어 있다. 또, 포토다이오드 영역(524) 역시 APS 영역의 일측 에지(E)로부터 상기 게이트 전극(8)의 하부로 연장되어 게이트 전극(8)의 일부와 중첩되도록 길이 b로 형성되어 있고, a>b이다. 이러한 구성에 따르면, 피닝영역(528)과 포토다이오드 영역(524)가 게이트 전극(8) 하부까지 연장되어 있으므로, 핀드포토다이오드(PD)와 전송 트랜지스터(Tx)의 접합영역의 전위 기울기가 완만해지고 전위 홈(potential dip)이 생기지 않으므로 잔류전하 발생을 효 과적으로 차단할 수 있다.
도 6는 본 발명의 제3 실시예에 따른 이미지 센서의 APS 영역을 나타내는 단면도이다.
제1 실시예와 비교하면, 피닝영역이 제1 및 제2 피닝영역으로 분리되지 않고 일체로 형성된 점에서만 차이가 있고 나머지는 동일하다.
보다 상세히 설명하면, 피닝영역(628)은 APS 영역의 일측 에지(E)로부터 게이트 전극(8) 하부로 연장되어 게이트 전극(8)과 일부 중첩되도록 길이 a로 형성되어 있다.
또, 포토다이오드 영역이 제1 포토다이오드 영역(24) 및 제2 포토다이오드 영역(22)으로 분할 형성된 것은 제1 실시예와 동일하다. 이때, 도 5에 도시된 바와 같이, 포토다이오드 영역(524)은 게이트 전극(8) 하부로 연장되어 게이트 전극(8)과 일부 중첩되도록 형성된다. 또, 제1 및 제2 포토다이오드 영역의 불순물 농도를 실질적으로 동일하게 설계하거나 또는 제1 포토다이오드의 불순물 농도를 상대적으로 높게 설계할 수 있는 것도 제 1 실시예에서 설명한 바와 같다.
이러한 구성에 따르면, 피닝영역(628)이 게이트 전극(8) 하부까지 연장되도록 하여 핀드 포토다이오드(PD)와 트랜스퍼 트랜지스터(TX)의 접합영역에서 전위 홈(potential dip)이 발생되는 것을 효과적으로 차단하고, 제1 포토다이오드 영역 이 게이트 전극 하부까지 연장되도록 하여 핀드 포토다이오드(PD)와 트랜스퍼 트랜지스터(TX)의 접합영역이 완만한 전위 기울기를 갖도록 하는 동시에 전위 장벽이 발생되는 것을 방지하며, 제2 포토다이오드 영역을 게이트 전극과 일정거리 이격되도록 형성함으로써 트랜스퍼 트랜지스터(TX)에 영향을 주지 않으면서도 넓은 수광영역을 확보할 수 있다.
도 7은 본 발명의 제4 실시예에 따른 이미지 센서의 APS 영역을 나타내는 단면도이다.
제1 실시예와 비교하면, 포토다이오드 영역이 분할되지 않고 하나로 형성된 점에서만 차이가 있고 나머지는 동일하다.
보다 상세히 설명하면, 피닝영역은 반도체 표면에 노출된 길이 d의 제1 피닝영역(726) 및 게이트 전극(8) 하부에 중첩되어 형성된 길이 e의 제2 피닝영역(728)의 2 부분으로 분할되어 있다. (d+e=a) 이때, 도 7에 도시된 바와 같이, 제1 피닝영역(726)의 불순물 농도가 제2 피닝영역(728)의 불순물 농도보다 높게 형성되는 것이 바람직하나, 이들 농도를 동일하게 하거나 혹은 그 반대가 되도록 설계하는 것도 가능하다.
한편, 포토다이오드 영역(724)은 APS 영역의 일측 에지(E)로부터 길이 b로 형성되어 있고, a>b>d이다. 이때, 도 7에 도시된 바와 같이, 포토다이오드 영역(724)은 게이트 전극(8) 하부까지 연장되어 게이트 전극(8)과 일부 중첩되도록 형성한다.
이러한 구성에 따르면, 제2 피닝영역(728)이 게이트 전극(8) 하부까지 연장 되어 있으므로, 핀드 포토다이오드(PD)와 트랜스퍼 트랜지스터(TX)의 접합영역에서 전위 홈(potential dip)이 발생되는 것을 효과적으로 차단되며, 포토다이오드 영역(724)가 게이트 전극(8) 하부까지 연장되어 있어 핀드 포토다이오드(PD)와 트랜스퍼 트랜지스터(TX)의 접합영역에서 전위 장벽이 발생하는 것을 차단할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 이미지 센서는 다음과 같은 효과가 있다.
첫째, 핀드 포토다이오드의 피닝층이 트랜스퍼 트랜지스터의 게이트 전극과 중첩되도록 형성되기 때문에 핀드 포토다이오드 영역과 트랜스퍼 트랜지스터의 접합영역에서 전위 홈(potential dip)이 발생되는 것을 억제할 수 있는 효과가 있다.
둘째, 포토다이오드 영역이 상하로 접합된 제1 및 제2 영역으로 분할되어 형성되고, 제1 포토다이오드 영역이 게이트과 중첩되도록 형성되므로, 핀드 포토다이오드 영역과 트랜스퍼 트랜지스터의 접합영역의 전위 기울기를 완만하게 하고 전위 장벽의 발생을 차단함으로써, 전하전송 기간중에 전하이동이 원활하게 되어 잔류전하 발생을 막을 수 있다.
또, 제2 포토다이오드 영역이 트랜스퍼 트랜지스터의 절연막 스페이서로부터 소정거리 이격되어 형성되기 때문에 트랜스퍼 게이트의 하부 전위에 영향을 미치지 않으면서도 포토다이오드의 수광 면적(light collection area)을 증대시킬 수 있다.
Claims (20)
- 제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝 영역의 접합구조를 포함하는 핀드 포토다이오드에 있어서,상기 제1 도전형은 상기 제2 도전형과 상반되는 극성을 가지며,상기 피닝 영역은 수평으로 접합된 제1 및 제2 피닝 영역을 포함하며,상기 제1 피닝 영역은 길이 d로 형성되고,상기 제2 피닝 영역은 상기 제1 피닝 영역과의 접합면으로부터 연장되어 길이 e로 형성되고,상기 포토다이오드 영역은 상하로 접합된 제1 및 제2 포토다이오드 영역을 포함하고,상기 제1 포토다이오드 영역은 상기 피닝 영역 하부에 접합되어 길이 b로 형성되며,상기 제2 포토다이오드 영역은 상기 제1 포토다이오드 영역 하부에 접합되어 길이 c로 형성되며,d+e=a이고, 상기 a, b, c 각각은 핀드 포토다이오드의 일측 에지로부터의 측정된 거리이며, a>b>d>c인 것을 특징으로 하는 핀드 포토다이오드.
- 제1항에 있어서, 상기 제1 포토다이오드 영역의 불순물 농도가 제2 포토다이 오드 영역에 비해 상대적으로 높은 것을 특징으로 하는 핀드 포토다이오드.
- 제1항 또는 제2항에 있어서,상기 제1 피닝 영역은 상기 제2 피닝 영역보다 깊게 형성되며,상기 제1 피닝 영역의 불순물 농도가 상기 제2 피닝 영역보다 상대적으로 높은 것을 특징으로 하는 핀드 포토다이오드.
- 제1항에 있어서, 상기 핀드 포토다이오드는 제2 도전형 기판의 에피층 상에 형성된 것을 특징으로 핀드 포토다이오드.
- 제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝 영역의 적층 구조를 포함하는 핀드 포토다이오드에 있어서,상기 제1 도전형은 상기 제2 도전형과 상반되는 극성을 가지며,상기 피닝 영역은 수평으로 접합된 제1 및 제2 피닝 영역을 포함하며,상기 제1 피닝 영역은 길이 d로 형성되고,상기 제2 피닝 영역은 상기 제1 피닝 영역과의 접합면으로부터 연장되어 길이 e로 형성되고,상기 포토다이오드 영역은 길이 b로 형성되며,d+e=a이고, a>b이며,상기 a, b, d각각은 핀드 포토다이오드의 일측 에지로부터의 측정된 거리인 것을 특징으로 하는 핀드 포토다이오드.
- 핀드 포토다이오드, 게이트 전극의 양측에 절연막 스페이서를 구비한 트랜스퍼 트랜지스터 및 플로팅 확산영역을 포함하는 이미지 센서의 액티브 픽셀 센서(Active Pixel Sensor: APS)에 있어서,상기 핀드 포토다이오드는 제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝영역의 적층 구조를 포함하며,상기 제1 도전형은 상기 제2 도전형과 상반되는 극성을 가지며,상기 피닝영역은 수평으로 접합된 제1 및 제2 피닝영역을 포함하며,상기 제1 피닝영역은 상기 게이트 전극의 일측 절연막 스페이서까지 연장되어 길이 d로 형성되고,상기 제2 피닝 영역은 상기 제1 피닝영역과의 접합면으로부터 상기 트랜스퍼 트랜지스터의 상기 게이트 전극 하부까지 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 e로 형성되고,상기 포토다이오드 영역은 상하로 접합된 제1 및 제2 포토다이오드 영역을 포함하고,상기 제1 포토다이오드 영역은 상기 피닝영역 하부에 접합되어 형성되며, 상기 게이트 전극의 일측 절연막 스페이서 하부까지 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 b로 형성되며,상기 제2 포토다이오드 영역은 상기 게이트 절연막 스페이서로부터 일정거리 이격되어, 상기 제1 포토다이오드 영역 하부에 접합되도록 길이 c로 형성되고,d+e=a이고, a>b>d>c이며,상기 a, b, c, d 각각은 APS 영역의 일측 에지로부터 측정된 거리인 것을 특징으로 하는 이미지 센서의 APS.
- 제6항에 있어서,상기 핀드 포토다이오드와 상기 전송 트랜지스터의 접합 영역에서 전위 홈(Potential Dip)과 전위 장벽(Potential Barrier)이 실질적으로 존재하지 않는 것을 특징으로 하는 이미지 센서의 APS.
- 제6항에 있어서,상기 제1 포토다이오드 영역은 상기 제2 포토다이오드 영역과 실질적으로 동일한 농도의 제1 도전형 불순물로 도핑된 것을 특징으로 하는 이미지 센서의 APS.
- 제6항에 있어서,상기 제1 피닝영역은 상기 제2 피닝영역보다 두껍게 형성되며,상기 제1 피닝영역의 불순물 농도는 상기 제2 피닝영역의 불순물 농도보다 높게 도핑된 것을 특징으로 하는 이미지 센서의 APS.
- 제6항에 있어서,상기 제1 도전형은 N형이며, 상기 제2 도전형은 P형인 것을 특징으로 하는 이미지 센서의 APS.
- 제6항에 있어서,상기 액티브 픽셀 센서 영역은 제2 도전형 반도체 기판의 에피층 상에 형성된 것을 특징으로 하는 이미지 센서의 APS.
- 핀드 포토다이오드, 게이트 전극의 양측에 절연막 스페이서를 구비한 트랜스퍼 트랜지스터 및 플로팅 확산영역을 포함하는 이미지 센서의 액티브 픽셀 센서(Active Pixel Sensor: APS)에 있어서,상기 핀드 포토다이오드는 제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝영역의 적층 구조를 포함하며,상기 제1 도전형은 상기 제2 도전형과 상반되는 극성을 가지며,상기 피닝영역은 수평으로 접합된 제1 및 제2 피닝영역을 포함하며,상기 제1 피닝영역은 상기 게이트 전극의 일측 절연막 스페이서까지 연장되어 길이 d로 형성되고,상기 제2 피닝 영역은 상기 제1 피닝영역과의 접합면으로부터 상기 트랜스퍼 트랜지스터의 상기 게이트 전극 하부까지 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 e로 형성되고,상기 포토다이오드 영역은 상하로 접합된 제1 및 제2 포토다이오드 영역을 포함하고,상기 제1 포토다이오드 영역은 상기 피닝영역 하부에 접합되어 형성되며, 상기 게이트 전극의 일측 절연막 스페이서 하부까지 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 b로 형성되며,상기 제2 포토다이오드 영역은 상기 게이트 절연막 스페이서로부터 일정거리 이격되어, 상기 제1 포토다이오드 영역 하부에 접합되도록 길이 c로 형성되고,d+e=a이고, a>b>d>c이며,상기 a, b, c, d 각각은 APS 영역의 일측 에지로부터 측정된 거리이며,상기 플로팅 확산영역은 제1 도전형 불순물 영역으로서, 상기 게이트 전극의 타측 절연막 스페이서와 접촉되어 형성되며,상기 플로팅 확산영역 하부에는 상기 타측 게이트 절연막 스페이서로부터 일정거리 이격되도록 제2 도전형 웰이 접합 형성된 것을 특징으로 하는 이미지 센서의 APS.
- 제6항 기재의 APS;상기 APS의 플로팅 확산영역과 공급전원단 사이에 채널이 형성되고, 게이트 로 리셋신호를 전달받는 리셋 트랜지스터;상기 플로팅 확산영역에 게이트가 접속되고 상기 공급전원단에 소스가 접속되어 소스 팔로워 기능을 수행하는 드라이버 트랜지스터; 및상기 드라이브 트랜지스터의 드레인과 단위화소 출력단 사이에 채널이 형성되고, 단위화소의 어드레싱을 위한 셀렉트 신호를 게이트로 인가받아 단위 화소의 데이터 신호를 상기 출력단으로 출력하는 셀렉트 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센서의 단위 화소.
- 제12항 기재의 APS;상기 APS의 플로팅 확산영역과 공급전원단 사이에 채널이 형성되고, 게이트로 리셋신호를 전달받는 리셋 트랜지스터;상기 플로팅 확산영역에 게이트가 접속되고 상기 공급전원단에 소스가 접속되어 소스 팔로워 기능을 수행하는 드라이버 트랜지스터; 및상기 드라이버 트랜지스터의 드레인과 단위화소 출력단 사이에 채널이 형성되고, 단위화소의 어드레싱을 위한 셀렉트 신호를 게이트로 인가받아 단위화소의 데이터 신호를 상기 출력단으로 출력하는 셀렉트 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센서의 단위 화소.
- 핀드 포토다이오드, 게이트 전극의 양측에 절연막 스페이서를 구비한 전송 트랜지스터 및 플로팅 확산영역을 포함하는 이미지 센서의 액티브 픽셀 센서(Active Pixel Sensor: APS)에 있어서,상기 핀드 포토다이오드는 제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝영역의 적층 구조를 포함하며,상기 피닝영역은 상기 전송 트랜지스터의 게이트 전극 하부로 연장되어, 상기 게이트 전극의 일부와 중첩되도록 길이 a로 형성되고,상기 포토다이오드 영역은 상기 피닝영역 하부에 접합되며, 상기 게이트 전극 하부로 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 b로 형성되며,a>b이고,상기 a 및 b는 각각 APS 영역의 일측 에지로부터 측정된 거리인 것을 특징으로 하는 이미지 센서의 APS.
- 핀드 포토다이오드, 게이트 전극의 양측에 절연막 스페이서를 구비한 트랜스퍼 트랜지스터 및 플로팅 확산영역을 포함하는 이미지 센서의 액티브 픽셀 센서(Active Pixel Sensor: APS)에 있어서,상기 핀드 포토다이오드는 제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝영역의 적층 구조를 포함하며,상기 피닝 영역은 상기 트랜스퍼 트랜지스터의 게이트 전극 하부까지 연장되어 길이 a로 형성되고,상기 포토다이오드 영역은 상하로 접합 형성된 제1 영역 및 제2 영역을 포함하고,상기 제1 포토다이오드 영역은 상기 피닝 영역 하부에 접합되며, 상기 게이트 전극 하부로 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 b로 형성되며,상기 제2 포토다이오드 영역은 상기 제1 포토다이오드 영역 하부에 접합 형성되며, 상기 게이트 전극의 일측 절연막 스페이서로부터 일정거리 이격되도록 길이 c로 형성되며,a>b>c이고,상기 a, b 및 c는 각각 APS의 일측 에지로부터 측정된 거리인 것을 특징으로 하는 이미지 센서의 APS.
- 핀드 포토다이오드, 게이트 전극의 양측에 절연막 스페이서를 구비한 트랜스퍼 트랜지스터 및 플로팅 확산영역을 포함하는 이미지 센서의 액티브 픽셀 센서(Active Pixel Sensor: APS)에 있어서,상기 핀드 포토다이오드는 제1 도전형의 포토다이오드 영역과, 상기 포토다이오드 영역 상부에 접합 형성되어 상기 포토다이오드 영역을 피닝 상태로 만드는 제2 도전형의 피닝영역의 적층 구조를 포함하며,상기 피닝 영역은 수평으로 접합 형성된 제1 및 제2 피닝영역을 포함하며,상기 제1 피닝 영역은 상기 게이트 전극의 일측 절연막 스페이서까지 연장되어 길이 d로 형성되어 있고,상기 제2 피닝영역은 상기 제1 피닝영역과의 접합면으로부터 상기 게이트 전극의 하부로 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 e로 형성되어 있으며,상기 포토다이오드 영역은 상기 피닝영역 하부에 접합되며, 상기 게이트 전극의 하부로 연장되어 상기 게이트 전극의 일부와 중첩되도록 길이 b로 형성되며,a=d+e이고, a>b>d 이며,상기 a, b 및 d는 각각 APS의 일측 에지로부터 측정된 거리인 것을 특징으로 하는 이미지 센서의 APS.
- 핀드 포토다이오드, 트랜스퍼 트랜지스터 및 제1 도전형 플로팅 확산영역을 포함하는 이미지 센서의 APS의 제조방법에 있어서,(a) 제1 이온주입 마스크를 이용하여, 제2 도전형 반도체 기판내에 제2 도전형 웰을 형성하는 단계;(b) 제2 이온주입 마스크를 이용하여, 상기 반도체 기판내에 길이 b의 제1 도전형 얕은 포토다이오드 영역을 형성하는 단계;(c) 제3 이온주입 마스크를 이용하여, 상기 반도체 기판 표면에 상기 얕은 포토다이오드 영역의 상부와 접합되도록 제2 도전형 불순물을 주입하여 길이 a의 제2 도전형 피닝 영역을 형성하는 단계;(d) 상기 반도체 기판상에 절연막을 게재하여 상기 트랜스퍼 트랜지스터의 게이트 전극을 형성하되, 상기 게이트 전극이 상기 제1 도전형 얕은 포토다이오드 영역 및 상기 제2 도전형 피닝 영역과 중첩되는 동시에 상기 제2 도전형 웰과는 일정거리 이격되도록 형성하는 단계;(e) 제4 이온주입 마스크를 이용하여, 상기 제1 도전형 얕은 다이오드 영역 하부와 접합되도록 길이 c의 제1 도전형 깊은 다이오드 영역을 형성하는 단계;(f) 상기 게이트 전극 양측에 절연막 스페이스를 형성하되, 일측 스페이서는 상기 깊은 다이오드 영역과 일정거리 이격되고 타측 스페이서는 상기 제2 도전형 웰과 일정거리 이격되도록 형성하는 단계;(g) 상기 제3 이온주입 마스크를 이용하거나 또는 상기 일측 절연막 스페이서를 이용한 자기정렬 공정으로, 상기 피닝 영역에 제2 도전형 불순물을 추가로 주입하는 단계; 및(h) 상기 절연막 스페이서의 타측에 제1 도전형 불순물을 주입하여 상기 제2 도전형 웰의 상부와 접합되도록 상기 제1 도전형 플로팅 확산영역을 형성하는 단계를 포함하며,이때, 상기 a, b, c는 각각 APS 영역의 일측 에지로부터 측정된 거리이며, a>b>c인 것을 특징으로 하는 이미지 센서의 APS의 제조방법.
- 제18항에 있어서,(a) 단계 전에 상기 제2 도전형의 반도체 기판상에 에피층을 형성하는 단계를 더 포함하고, 상기 액티브 픽셀 센서(Active Pixel Sensor: APS)는 상기 제2 도전형의 에피층 상에 형성되는 것을 특징으로 하는 이미지 센서의 APS 제조방법.
- 핀드 포토다이오드, 트랜스퍼 트랜지스터 및 제1 도전형 플로팅 확산영역을 포함하는 이미지 센서의 APS의 제조방법에 있어서,(a) 제1 이온주입 마스크를 이용하여, 상기 반도체 기판내에 길이 b의 제1 도전형의 포토다이오드 영역을 형성하는 단계;(b) 제2 이온주입 마스크를 이용하여, 상기 반도체 기판 표면에 상기 얕은 포토다이오드 영역의 상부와 접합되도록 제2 도전형 불순물을 주입하여 길이 a의 제2 도전형 피닝 영역을 형성하는 단계;(c) 상기 반도체 기판상에 절연막을 게재하여 상기 트랜스퍼 트랜지스터의 게이트 전극을 형성하되, 상기 게이트 전극이 상기 제1 도전형 얕은 포토다이오드 영역 및 상기 제2 도전형 피닝 영역과 중첩되도록 형성하는 단계;(d) 제3 이온주입 마스크를 이용하여, 상기 제1 도전형 얕은 다이오드 영역 하부와 접합되도록 길이 c의 제1 도전형 깊은 다이오드 영역을 형성하는 단계;(e) 상기 게이트 전극 양측에 절연막 스페이스를 형성하되, 일측 스페이서는 상기 깊은 다이오드 영역과 일정거리 이격되도록 형성하는 단계; 및(f) 상기 제2 이온주입 마스크를 이용하거나 또는 상기 일측 절연막 스페이서를 이용한 자기정렬 공정으로, 상기 피닝 영역에 제2 도전형 불순물을 추가로 주입하는 단계를 포함하며,이때, 상기 a, b, c는 각각 APS 영역의 일측 에지로부터 측정된 거리이며, a>b>c인 것을 특징으로 하는 이미지 센서의 APS의 제조방법.
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