JP3245573B2 - 双方向バッファ回路 - Google Patents
双方向バッファ回路Info
- Publication number
- JP3245573B2 JP3245573B2 JP11335699A JP11335699A JP3245573B2 JP 3245573 B2 JP3245573 B2 JP 3245573B2 JP 11335699 A JP11335699 A JP 11335699A JP 11335699 A JP11335699 A JP 11335699A JP 3245573 B2 JP3245573 B2 JP 3245573B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- circuit
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Bidirectional Digital Transmission (AREA)
Description
に関し、特にLSIの回路内の入出力部に用いられる双
方向バッファ回路に関する。
り、双方向バッファの入出力端子に接続されるバス上に
おける入力信号/出力信号の衝突、すなわち、バスファ
イトによるノイズの総和が大きくなっており、LSIの
テストを行う際の問題になっている。すなわち、一般に
広く知られているように、ノイズの総和が大きくなると
電源電圧または接地のレベルが変動するため、LSIの
内部回路が誤動作を起こす。この対策として、LSIの
テスト時に、双方向端子のイネーブル信号のI/O切り
替えタイミングを調整する方法も提案されているが、デ
バイスの製造ばらつきや回路パスの相違による千差万別
のタイミングに合わせることが極めて困難である。
態の切り替えが、切り替え時における入力信号レベルと
出力信号レベルとが同一の場合、すなわち、入力状態か
ら出力状態への切り替え時では、入力信号レベル”0”
又は”1”のいずれか(以下”0”/”1”と記す)か
ら出力信号レベル”0”/”1”へ、あるいは、出力状
態から入力状態への切り替え時では、出力信号レベル”
0”/”1”から入力信号レベル”0”/”1”への各
場合にはバスファイトは生じない。しかし、LSIテス
トにおいては、あらゆる入力/出力条件を想定した故障
検出率の向上が避けられない課題であり、上記の組合わ
せのみの切り替えをテストだけで済ませることは出来な
い。
ァ回路をブロックで示す図7を参照すると、この従来の
第1の双方向バッファ回路は、入力インタフェース用の
入力バッファ11とイネーブル信号Eの供給に応答して
活性化されるスリーステートバッファであり出力インタ
フェース用の出力バッファ回路12とで構成されるバッ
フア回路部1と、入力/出力用の双方向端子10とを備
える。
チャートで示す図8を参照して、従来の第1の双方向バ
ッファ回路の動作について説明すると、まず、入力モー
ドでは、イネーブル信号Eが”0”となり、これに応答
して出力バッファ12は高インピーダンス状態(以下”
HiZ”)となり、図示しない内部回路からの出力信号
(以下内部出力信号)Oは遮断され、双方向端子10へ
の外部への出力信号SOは出力されない。一方、双方向
端子10から入力する図示しない外部からの入力信号S
Iは出力バッファ12が完全に”HiZ”となってから
供給され、入力バッファ11を経由して内部回路への入
力信号(以下内部入力信号)Iとして取り入れる。な
お、双方向端子10で、出力信号SO及び入力信号SI
を一括して表す場合は信号Sとして示す。
が”1”となり、これに応答して出力バッファ12は導
通状態となり、内部出力信号Oは、双方向端子10への
出力信号SOとして出力する。このとき入力信号SIは
供給を停止、すなわち遮断されている。
8に示すようにイネーブル信号Eのレベル遷移のタイミ
ングと同時に入力/出力各モードの切り替わりが行われ
る。従って、図示しない内部回路のイネーブル信号発生
回路から入力/出力モードの切り替えタイミングに対し
遅れ/進みがない理想的なイネーブル信号(原イネーブ
ル信号)EAが供給され、かつ出力バッファ12がこの
イネーブル信号の遷移にタイミング遅れなく応答して遮
断/導通動作を行う場合には、入力モードから出力モー
ドに切り替わる場合は原イネーブル信号EAが”0”か
ら”1”に立ち上がるのと同時に入力信号SIが遮断さ
れ、出力バッファ12が導通状態となって内部出力信号
Oを通過させ、出力信号SOとして出力し、逆に、出力
モードから入力モードに切り替わる場合は原イネーブル
信号EAが”1”から”0”に立ち下がるのと同時に出
力バッファ12が”HiZ”、すなわち遮断状態となっ
て内部出力信号Oを阻止し、入力信号SIの入力の受け
入れ状態となる。なお、説明の便宜上、図8では、信号
S,SI,SOの各レベルを0/1又は1/0で表し、
出力バッファ12の”HiZ”に対応して遮断される信
号SO/SIをZで表す。
きや、回路パスの相違等により、イネーブル信号Eのタ
イミングや出力バッファ12の応答時間が上述の理想状
態であるとは限らず、入力/出力モードの切り替えタイ
ミングに対し遅れ/進みが発生するのが普通である。こ
こで、説明の便宜上、イネーブル信号Eのタイミングが
入力/出力モードの切り替えタイミングに対し遅れ、出
力バッファ12の応答は遅れが生じないものとする。
替わる場合に、イネーブル信号Eのタイミングの遅れに
より、出力バッファ12の導通状態から遮断状態となる
タイミングより入力信号SIの供給タイミングが速くな
り、さらに、そのレベルがそれまで出力していた出力信
号SOのレベルとは逆のレベルである場合、外部から出
力バッファ12へ大電流が流れ込んだり、逆に出力バッ
ファ12から大電流が外部に流れ出したりする。すなわ
ちノイズが発生する。この結果、一時的に内部回路へ供
給されている電源電圧の低下や接地電位の上昇が生じ、
その結果、内部回路の誤動作を引き起こす可能性が生じ
る。以上の現象は、外部へのバスを一時的に入力信号S
Iと出力信号SOとが共用することにより発生するもの
であり、このバスの入力/出力信号の共用をバスファイ
トと呼び、上記共用期間をバスファイト期間TFと呼
ぶ。
わる場合、出力バッファ12が遮断状態から導通状態と
なるタイミングより入力信号SIの遮断タイミングが遅
く、さらに、その入力していたレベルが出力信号SOの
レベルとは逆のレベルである場合、上述と同様の現象を
発生する。このとき出力モードに切り替わってからイネ
ーブル信号Eの遅れ分に相当する期間の間は出力バッフ
ァ12は”HiZ”のままであり、この期間をバスフロ
ート期間Bと呼ぶ。
を図った特開平2−119425号公報(文献1)記載
の従来の第2の双方向バッファ回路を図7と共通の構成
要素には共通の参照文字/数字を付して同様にブロック
で示す図9を参照すると、この従来の第2の双方向バッ
ファ回路は、従来の第1の双方向バッファ回路と共通の
バッフア回路部1と、双方向端子10とに加えて、イネ
ーブル信号Eを所定時間遅延する遅延回路102と、遅
延回路102の出力とイネーブル信号Eとの否定論理積
をとるNAND回路103と、NAND回路103の出
力を反転するインバータ104と、バッフア回路部1と
双方向端子10との間に挿入されNAND回路103の
出力とインバータ104の出力とで制御されて入力信号
SI/出力信号SOの導通/遮断を行うトランスファゲ
ート105とを備える。
ァ回路の動作について説明すると、遅延回路102は入
力したイネーブル信号Eを所定の一定時間(以下制御遅
延時間)遅延し、この出力をNAND回路103の一方
の入力に供給する。NAND回路103は他方の入力に
供給を受けたイネーブル信号Eと遅延回路102の出力
との否定論理積をとり、その出力をインバータ104と
トランスファゲート105の一方の入力にそれぞれ供給
する。トランスファゲート105はPMOSトランジス
タとNMOSトランジスタの各々のソース同士及びドレ
イン同士を共通接続して構成され、PMOSトランジス
タのゲートにNAND回路103の出力をNMOSトラ
ンジスタのゲートにインバータ104の出力をそれぞれ
供給を受ける。入力モード又は出力モードの各定常状態
のときはNAND回路103の2つの入力レベルは常に
同一、すなわち、前者では”0”,”0”、後者では”
1”,”1”であり、従ってNAND回路103の出力
は”0”であるので、トランスファゲート105は導通
状態となっている。
わるとき、イネーブル信号Eが”1”から”0”に変わ
る。イネーブル信号Eの”1”から”0”への遷移に応
答して出力バッファ12は導通状態から”HiZ”(遮
断)状態に遷移する。一方、上記制御遅延時間の間NA
ND回路103は”1”を出力し、この結果トランスフ
ァゲート105はこの遅延時間の間一時的に遮断状態と
なる。この遮断状態の時間以内に入力信号SIが供給さ
れてもこの入力信号SIの内部回路への伝達が阻止さ
れ、従って、出力バッファ12の高インピーダンスへの
遷移が完了していなくても出力信号SOと入力信号SI
との競合、すなわちバスファイトは発生しない。
わるときも、同様にイネーブル信号Eの”0”から”
1”への遷移に応答して、NAND回路103が制御遅
延時間の間”1”を出力し、トランスファゲート105
はこの遅延時間の間一時的に遮断状態となる。この遮断
状態の時間以内に出力バッファ12が”HiZ”から導
通状態に完全に切り替われば、当然バスファイトは発生
しない。
とにより、モード切り替え時のバスファイトを防止でき
る。
パスの相違による入力信号の供給タイミング及び出力用
の3ステートバッファの切り替え等の千差万別のタイミ
ング差異がある場合には、これら全ての可能な事例に対
応するように制御遅延時間を適切に設定するということ
は極めて困難であり、非現実的である。また、上記理由
以外にも、何らかの原因で実際のバスファイト期間が長
時間に及び制御遅延時間を超えるような場合は、この第
2の双方向バッファ回路でもバスファイトを防止できな
い。
双方向バッファ回路は、出力モードから入力モードに切
り替わる場合に、出力バッファ回路の導通状態から遮断
状態となるタイミングより入力信号の供給タイミングが
速くなり、さらに、そのレベルがそれまで出力していた
出力信号のレベルとは逆のレベルである場合、あるい
は、逆に、入力モードから出力モードに切り替わる場
合、出力バッファ回路が遮断状態から導通状態となるタ
イミングより入力信号の遮断タイミングが遅く、さら
に、その入力していた入力信号のレベルが出力信号のレ
ベルとは逆のレベルである場合、バスファイトを生じ、
出力バッファ回路への大電流の流入や、逆に出力バッフ
ァ回路からの大電流の流出によるノイズが発生すること
により、一時的に内部回路へ供給されている電源電圧の
低下や接地電位の上昇が生じ、その結果、内部回路の誤
動作を引き起こす可能性が生じるという欠点があった。
を図った従来の第2の双方向バッファ回路は、デバイス
の製造ばらつきや回路パスの相違による入出力信号供給
タイミングの差異や、出力用の3ステートバッファの切
り替え動作タイミング差等の千差万別のタイミング差異
がある場合には、全ての可能な事例に対応するように制
御遅延時間を適切に設定するということは極めて困難で
あるという欠点があった。また、上記理由以外にも、何
らかの原因で実際のバスファイト期間が長時間に及び制
御遅延時間を超えるような場合はバスファイトを防止で
きないという欠点があった。
や回路パスの違い等による、入力/出力信号の供給タイ
ミング相違及び3ステートバスの動作タイミング等のタ
イミング相違に対しても適切に対応でき、バスファイト
を確実に防止できる双方向バッファ回路を提供すること
にある。
ファ回路は、入力/出力用の双方向端子と、入力端を前
記双方向端子に出力端を内部回路の入力端子にそれぞれ
接続した入力インタフェース用の入力バッファと、イネ
ーブル制御信号の第1のレベルに応答して活性化される
スリーステートバッファであり入力端を前記内部回路の
出力端子である内部出力端子に出力端を前記双方向端子
にそれぞれ接続した出力インタフェース用の出力バッフ
ァと、を有するバッファ回路部とを備え、前記イネーブ
ル制御信号の第1のレベルに応答して前記内部回路の出
力信号である内部出力信号を前記双方向端子の外部出力
信号として出力し、前記イネーブル制御信号の第2のレ
ベルに応答して前記内部出力信号をを遮断し前記外部出
力信号を停止するとともに前記双方向端子に供給を受け
る外部入力信号を前記内部回路に内部入力信号として供
給する双方向バッファ回路において、前記内部出力信号
と前記外部出力信号又は外部入力信号と前記イネーブル
制御信号対応のイネーブル信号との供給を受け前記双方
向出力端子に前記外部出力信号と前記外部入力信号とが
同時に存在する状態であるバスファイト状態の検出に応
答してこのバスファイト状態の期間前記イネーブル信号
を抑圧するよう制御した前記イネーブル制御信号を前記
出力バッファの制御入力に供給するバスファイト防止回
路と、前記イネーブル信号の第1のレベルに応答して活
性化されるスリーステートバッファでありかつ駆動能力
が前記出力バッファの駆動能力に対し所定比率で低く前
記出力バッファと入力端同士及び出力端同士を並列接続
した低駆動バッファとを備えて構成されている。
/出力用の双方向端子と、入力端を前記双方向端子に出
力端を内部回路の入力端子にそれぞれ接続した入力イン
タフェース用の入力バッファと、イネーブル制御信号の
第1のレベルに応答して活性化されるスリーステートバ
ッファであり入力端を前記内部回路の出力端子である内
部出力端子に出力端を前記双方向端子にそれぞれ接続し
た出力インタフェース用の出力バッファと、を有するバ
ッファ回路部とを備え、前記イネーブル制御信号の第1
のレベルに応答して前記内部回路の出力信号である内部
出力信号を前記双方向端子の外部出力信号として出力
し、前記イネーブル制御信号の第2のレベルに応答して
前記内部出力信号をを遮断し前記外部出力信号を停止す
るとともに前記双方向端子に供給を受ける外部入力信号
を前記内部回路に内部入力信号として供給する双方向バ
ッファ回路において、前記内部出力信号と前記外部出力
信号又は外部入力信号(以下外部入出力信号)と前記イ
ネーブル信号との供給を受け前記双方向出力端子に予め
定めた第1のしきい値を超える前記外部出力信号と前記
外部入力信号とが同時に存在する状態である第1のバス
ファイト状態の検出に応答してこの第1のバスファイト
状態の期間前記イネーブル信号を抑圧するよう制御した
第1の合成イネーブル信号を前記出力バッファの制御入
力に供給する第1のバスファイト防止回路と、前記内部
出力信号と前記外部入出力信号と前記イネーブル制御信
号対応のイネーブル信号との供給を受け前記双方向出力
端子に予め定めた第2のしきい値以下の前記外部出力信
号と前記外部入力信号とが同時に存在する状態である第
2のバスファイト状態の検出に応答してこの第2のバス
ファイト状態の期間前記イネーブル信号を抑圧するよう
制御した第2の合成イネーブル信号を前記出力バッファ
の制御入力に供給する第2のバスファイト防止回路と、
前記第1及び第2の合成イネーブル信号を論理合成し前
記イネーブル制御信号を出力する合成回路と、前記イネ
ーブル信号の第1のレベルに応答して活性化されるスリ
ーステートバッファでありかつ駆動能力が前記出力バッ
ファの駆動能力に対し所定比率で低く前記出力バッファ
と入力端同士及び出力端同士を並列接続した低駆動バッ
ファとを備えて構成されている。
を図7と共通の構成要素には共通の参照文字/数字を付
して同様にブロックで示す図1を参照するとブロックで
示す図1を参照すると、この図に示す本実施の形態の双
方向バッファ回路は、従来と共通の入力端を後述の双方
向端子10に出力端を図示しない内部回路の入力端子T
Iにそれぞれ接続した入力インタフェース用の入力バッ
ファ11とイネーブル信号の供給に応答して活性化され
るスリーステートバッファであり入力端を内部回路の出
力端子である内部出力端子TOに出力端を双方向端子1
0にそれぞれ接続した出力インタフェース用の出力バッ
ファ12とで構成されるバッファ回路部1と、入力/出
力用の双方向端子10とに加えて、内部出力信号Oと出
力信号SO対応の双方向端子10の入出力信号Sとイネ
ーブル信号Eの供給を受けバスファイト状態の検出に応
答してイネーブル信号Eを抑圧するよう制御した合成イ
ネーブル信号ECを出力バッファ12の制御入力に供給
するバスファイト防止回路2と、イネーブル信号入力端
子TEを経由して入力するイネーブル信号Eの供給に応
答して活性化されるスリーステートバッファでありかつ
駆動能力が出力バッファの駆動能力の1/10程度ある
いはそれ以下であり出力バッファ12と並列接続した低
駆動バッファ3とを備える。
スレシュホールド(しきい値)電圧VTを有し内部出力
信号Oと入出力信号Sとのレベル比較を行いこれら信号
O,Sの不一致に応答して不一致検出信号CDを出力す
る不一致検出回路21と、不一致検出信号CDの出力期
間にイネーブル信号Eを無効化するよう制御した合成イ
ネーブル信号ECを出力するイネーブル信号合成回路2
2とを備える。
力端を内部出力端子TOに他方の入力端を双方向端子1
0にそれぞれ接続した2入力排他的論理和(EXOR)
回路などで実現できる。
反転入力端である一方の入力端にイネーブル信号Eの供
給を受け正入力端である他方の入力を不一致検出回路2
1の出力端に接続し出力端を出力バッファ12のイネー
ブル端子に接続して合成イネーブル信号ECを出力する
2入力NOR回路などで実現できる。なお、このNOR
回路は、反転入力端の代わりに正入力端と、出力端がこ
の正入力端に接続しこのイネーブル信号Eを反転するイ
ンバータとを備えてもよい。
きの各信号のレベル値をタイムチャートで示す図2及び
入力モード/出力モードのときの各信号の波形をタイム
チャートで示す図3を参照して本実施の形態の動作につ
いて、まず、図示しない内部回路のイネーブル信号発生
回路から入力/出力モードの切り替えタイミングに対し
遅れ/進みがない理想的なイネーブル信号(原イネーブ
ル信号)EAに対応してイネーブル信号入力端子TEに
供給されるイネーブル信号Eの供給に応答して入力モー
ドにおける入力信号”0”から、出力モードにおける出
力信号”1”に切り替わる場合のバスファイト防止の動
作について説明する。
変化する場合イネーブル信号Eは”0”から”1”に変
化する。ここで、説明の便宜上、イネーブル信号入力端
子TEでのイネーブル信号Eの標準的な立ち上りのタイ
ミングを時刻T1、内部回路のイネーブル信号Eの供給
元でのイネーブル信号Eの立ち上りのタイミングを時刻
T0と定義する。また、LSIの製造ばらつき等による
イネーブル信号入力端子TEでのイネーブル信号Eの立
ち上りのタイミングのばらつき範囲を時刻T0から時刻
T2とし、この時刻T2は時刻T1よりT0〜T1の時
間分遅れた時刻とする。ここで、説明の便宜上、バスフ
ァイト防止回路2及び低駆動バッファ3がなく従ってイ
ネーブル信号Eが直接出力バッファ12に供給される状
態、すなわち、従来の第1の双方向バッファと同様の状
態であるとする。また、出力バッファ12の電流駆動能
力を24mA、低駆動バッファの電流駆動能力を2mA
とする。
Eのレベル遷移のタイミングに合わせて時刻T1のタイ
ミングまで入力信号SIとして”0”レベルを印加す
る。しかし実際はLSIの製造ばらつきにより、イネー
ブル信号Eの立ち上りのタイミングは、時刻T0から時
刻T2の範囲でばらついてしまう。この時、イネーブル
信号Eの立ち上がりタイミングが標準時刻T1よりも早
くなり時刻T0方向にばらついた場合は、双方向端子1
0にT0〜T1の期間、入力信号SIとして”0”が供
給され、同時に出力バッファ12が未だ導通状態である
ため内部回路からの出力信号(以下内部出力信号)O”
1”が伝搬して対応の出力信号SO”1”を出力するた
め、バスファイトを生じる。また逆に、イネーブル信号
Eの立ち上がりタイミングが標準時刻T1よりも遅れT
2方向にばらついた場合は、双方向端子10にT1〜T
2の期間、入力信号SIが供給されず、同時に出力バッ
ファ12が高インピーダンス状態(以下”HiZ”)と
なるため、バスフロートを生じる。
ミングが標準より早くなり時刻T0方向にばらつき前者
のバスファイトが発生するような場合におけるバスファ
イト防止回路2及び低駆動バッファ3を含む本実施の形
態の動作について説明すると、まず、期間T0〜T1で
は、バスファイト防止回路2の不一致検出回路21は、
入力信号SIと内部回路からの出力信号(以下内部出力
信号)Oとの排他的論理和演算を行う。このとき、上述
のように入力信号SIは”0”、内部出力信号Oは”
1”である不一致状態であるため、不一致検出回路21
の出力の不一致検出信号CDは”1”となり、イネーブ
ル信号合成回路22の正入力端に供給される。イネーブ
ル信号合成回路22の反転入力端には既に立ち上がった
イネーブル信号E”1”が供給されているので、イネー
ブル信号合成回路22はこれら不一致検出信号CD”
1”とイネーブル信号Eの反転値”0”とのNOR演算
を行い合成イネーブル信号EC”0”を出力する。この
時低駆動バッファ3はイネーブル信号Eの立ち上がりに
応答して導通を開始し内部出力信号O対応の出力信号L
Oを出力し始め、これによるバスファイトが発生するが
駆動能力が出力バッファ12の1/12と低いため誤動
作への影響は少ない。
ァ3の出力信号LOが”1”に向かってさらに上昇し、
双方向端子10の電位Sが不一致検出回路21のしきい
値電圧VT以上となると、内部出力信号Oと電位Sとの
論理値が一致し不一致検出信号CDは”0”となる。イ
ネーブル信号合成回路22は、不一致検出信号CD”
0”とイネーブル信号Eの反転値”0”とのNOR演算
を行い合成イネーブル信号EC”1”を出力する。出力
バッファ12は、合成イネーブル信号EC”1”の供給
に応答して”HiZ”から導通状態に遷移する。この結
果、内部出力端子TOの電位すなわち内部出力信号O”
1”と双方向端子10の電位Sとが急速に同一電位、す
なわち、内部出力信号O”1”と同一レベルの出力信号
SO”1”となる。一方、この期間T1〜T2では、入
力信号SI”0”の供給は終了するので、この出力信号
SO”1”によりバスファイトを生じることはない。し
たがって、全期間T0〜T2を通じて生じるバスファイ
トは、低駆動バッファ3によるものだけであり、バスフ
ァイトにより生じるノイズを大幅に低減できる。
号”0”から、出力モードにおける出力信号”1”に切
り替わる場合について説明したが、上記と逆に、入力モ
ードにける入力信号”1”から、出力モードにおける出
力信号”0”に切り替わる場合、また、出力モードにお
ける出力信号”1”から入力モードにける入力信号”
0”に切り替わる場合、及び出力モードにおける出力信
号”0”から入力モードにける入力信号”1”に切り替
わる場合の各々についても、同様の動作となることはい
うまでもない。
2に示しているが、バスファイト期間TF自体は、低駆
動バッファにより従来と同様に発生しており、全体のタ
イムチャートは従来の技術の図8と変化はない。
態のノイズの値を従来の第1の例(以下従来例)と比較
すると、ここで、出力バッファの駆動能力を上述したよ
うに24mA、低駆動バッファの駆動能力を2mA、駆
動電流が流れ込む接地のインピーダンスを5Ωとし、3
2の双方向バッファ回路が同時にバスファイトしたと想
定する。また、説明の便宜上、双方向バッファ回路1個
当たりのノイズ値は単純に駆動電流×接地インピーダン
ス(V)とし、ノイズの総和は各双方向バッファ回路の
ノイズ値×同時にバスファイトする双方向バッファ回路
の個数(V)と想定する。
×32=3.84V 本実施の形態のノイズ総和=(2mA×5Ω)×32=
0.32Vとなり、ノイズの総和を1/12に低減する
ことができる。
り、LSIが誤動作し、LSIテストにて不良となる現
象が回避できる。
共通の構成要素には共通の参照文字/数字を付して同様
にブロックで示す図4を参照すると、この図に示す本実
施の形態の前述の第1の実施の形態との相違点は、バス
ファイト防止回路2の代わりに、バスファイト防止回路
2の不一致検出回路21とイネーブル信号合成回路22
の各々と同様の不一致検出回路41とイネーブル信号合
成回路42とに加えて出力信号SO対応の双方向端子1
0の入出力信号Sの入力に低スレシュホールド(しきい
値)電圧VTLを持つ低しきい値バッファ43を持ち内
部出力信号Oと入出力信号Sとイネーブル信号Eの供給
を受け入出力信号Sのレベルが低しきい値電圧VTL以
上のときのバスファイト状態の検出に応答してイネーブ
ル信号Eを抑圧するよう制御した第1の合成イネーブル
信号EC1を出力する第1のバスファイト防止回路4
と、バスファイト防止回路2の不一致検出回路21とイ
ネーブル信号合成回路22の各々と同様の不一致検出回
路51とイネーブル信号合成回路52とに加えて入出力
信号Sの入力に高しきい値電圧VTHを持つ高しきい値
バッファ53を持ち内部出力信号Oと入出力信号Sとイ
ネーブル信号Eの供給を受け入出力信号Sのレベルが高
しきい値電圧VTH以下のときのバスファイト状態の検
出に応答してイネーブル信号Eを抑圧するよう制御した
第2の合成イネーブル信号EC2を出力する第2のバス
ファイト防止回路5と、イネーブル信号EC1,EC2
を合成し合成イネーブル信号ECを出力して出力バッフ
ァ12の制御入力に供給する合成回路6とを備えること
である。上記以外のバッファ回路部1と、低駆動バッフ
ァ3と、双方向端子10とは第1の実施の形態と共通構
成要素である。
向端子10に接続して入出力信号Sの供給を受けこの入
出力信号Sの”0”レベルより予め設定した低レベル、
ここでは説明の便宜上”1”を5Vとしその1/5のレ
ベルである1Vに上昇したとき出力信号LSを出力する
低しきい値電圧VTLの低しきい値バッファ43と、内
部出力信号Oと低しきい値バッファ43の出力信号LS
とのレベル比較を行いこれら信号O,LSの不一致に応
答して不一致検出信号CD1を出力する不一致検出回路
41と、不一致検出信号CD1の出力期間にイネーブル
信号Eを無効化するよう制御した合成イネーブル信号E
C1を出力するイネーブル信号合成回路42とを備え
る。
向端子10に接続して入出力信号Sの供給を受けこの入
出力信号Sの”1”レベルより予め設定した高レベル、
ここでは説明の便宜上”1”を5Vとしその4/5のレ
ベルである4Vに下降したとき出力信号HSを出力する
高しきい値電圧VTHの高しきい値バッファ53と、内
部出力信号Oと高しきい値バッファ53の出力信号HS
とのレベル比較を行いこれら信号O,HSの不一致に応
答して不一致検出信号CD2を出力する不一致検出回路
51と、不一致検出信号CD2の出力期間にイネーブル
信号Eを無効化するよう制御した合成イネーブル信号E
C2を出力するイネーブル信号合成回路52とを備え
る。
ネーブル信号合成回路42の出力端に他方の入力端をイ
ネーブル信号合成回路52の出力端にそれぞれ接続し出
力端を出力バッファ12のイネーブル端子に接続して合
成イネーブル信号EC1,EC2を論理和(OR)演算
し合成イネーブル信号ECを出力する2入力OR回路な
どで実現できる。
ト防止回路4の出力の合成イネーブル信号EC1と高し
きい値バッファ53を持つバスファイト防止回路5の出
力の合成イネーブル信号EC2の各々のは、合成回路6
に接続され、いずれかが”1”となるとき合成イネーブ
ル信号ECが”1”となり、バッファ回路部1の出力バ
ッファ12が導通状態となる。
ときの各信号の波形をタイムチャートで示す図5を参照
してを参照して、まず、入力モードにおける入力信号”
0”から、出力モードにおける出力信号”1”に切り替
わる場合のバスファイト防止の動作について説明する。
から出力信号SO”1”に切り替わる時、第1の実施の
形態で説明したように、まず、イネーブル信号Eの供給
に応答して低駆動バッファ3の出力信号LOが”0”か
ら”1”に向かって上昇する。出力信号LOが低しきい
値バッファ43のしきい値電圧VTL=1Vに到達しそ
の出力LSが”1”レベルとなるタイミング(時刻)を
T10、また、高しきい値バッファ53のしきい値電圧
VTH=4Vに到達しその出力HSが”1”レベルとな
るタイミング(時刻)をT11とする。
41は、時刻T10で内部出力信号O”1”と出力信号
LS”1”の一致を検出し不一致検出信号CD1”0”
を出力する。イネーブル信号合成回路42は時刻T10
でのイネーブル信号E”1”と不一致検出信号CD1”
0”とから合成イネーブル信号EC1”1”を出力す
る。
出回路51は、時刻T11で内部出力信号O”1”と出
力信号LS”1”の一致を検出し不一致検出信号CD
2”0”を出力する。イネーブル信号合成回路52は時
刻T11でのイネーブル信号E”1”と不一致検出信号
CD2”0”とから合成イネーブル信号EC2”1”を
出力する。
1”1”と合成イネーブル信号EC2”1”とをOR演
算し合成イネーブル信号ECを生成して、バッファ回路
部1の出力バッファ12のイネーブル信号入力端子に供
給する。したがって、合成イネーブル信号ECは、時刻
T10で”0”から”1”に遷移し、出力バッファ12
はこの時刻T10から導通状態となる。
ときの各信号の波形をタイムチャートで示す図6を参照
してを参照して、入力モードにおける入力信号”1”か
ら、出力モードにおける出力信号”0”に切り替わる場
合のバスファイト防止の動作について説明する。
力信号SO”0”に切り替わる時、まず、イネーブル信
号Eの供給に応答して低駆動バッファ3の出力信号LO
が”0”に向かって降下し、入力信号SI”1”がオフ
になると入出力信号Sは入力信号SI”1”から”0”
に向かって降下を始める。出力信号LOが高しきい値バ
ッファ53のしきい値電圧VTH=4Vに到達しその出
力HSが”0”レベルとなるタイミング(時刻)をT2
1、また、低しきい値バッファ43のしきい値電圧VT
L=1Vに到達しその出力LSが”0”レベルとなるタ
イミング(時刻)をT21とする。
51は、時刻T20で内部出力信号O”0”と出力信号
LS”0”の一致を検出し不一致検出信号CD2”0”
を出力する。イネーブル信号合成回路52は時刻T20
でのイネーブル信号E”1”と不一致検出信号CD2”
0”とから合成イネーブル信号EC2”1”を出力す
る。
出回路41は、時刻T21で内部出力信号O”0”と出
力信号LS”0”の一致を検出し不一致検出信号CD
1”0”を出力する。イネーブル信号合成回路42は時
刻T10でのイネーブル信号E”1”と不一致検出信号
CD1”0”とから合成イネーブル信号EC1”1”を
出力する。
イネーブル信号ECは、時刻T20で”0”から”1”
に遷移し、出力バッファ12はこの時刻T20から導通
状態となる。
向バッファ回路は、入力信号SI”0”から出力信号S
O”1”に切り替わる時、入力信号SIがオフし、双方
端子10の入出力信号Sのレベルが低駆動バッファ3に
より徐々に”1”レベルに上昇する場合に、バスファイ
ト防止回路4の低しきい値バッファ43は、その低しき
い値電圧VTLでオンし、その出力LSは急速に上昇
し、逆に、入力信号SI”1”から出力信号SO”0”
に切り替わる時、入力信号SIがオフし、双方端子10
の入出力信号Sのレベルが低駆動バッファ3により徐々
に”0”レベルに降下する場合に、バスファイト防止回
路5の高しきい値バッファ53は、その高しきい値電圧
VTHでオフし、その出力HSは急速に降下する。この
ため、出力信号SOのレベルが”1”から”0”に、あ
るいは”0”から”1”に切り替わる時に、第1の実施
の形態よりも高速に動作できる。
ッファ回路は、内部出力信号と外部入出力信号とイネー
ブル信号との供給を受けバスファイト状態の検出に応答
してこのバスファイト状態の期間イネーブル信号を抑圧
するよう制御したイネーブル制御信号を出力バッファの
制御入力に供給するバスファイト防止回路と、イネーブ
ル信号の第1のレベルに応答して活性化されるスリース
テートバッファでありかつ駆動能力が出力バッファの駆
動能力に対し所定比率で低く出力バッファと並列接続し
た低駆動バッファとを備え、これによりデバイスの製造
ばらつきや回路パスの違いによる入力信号/出力信号、
イネーブル信号の供給タイミングの相違及びスリーステ
ート出力バッファの動作タイミング等のタイミング相違
に対しても適切に対応することにより、これらの要因に
よるバスファイトを確実に抑圧でき、このバスファイト
に起因するノイズの発生を大幅に抑圧できるという効果
がある。
間には制限がないので、何らかの原因で長期間バスファ
イトが発生する場合でも有効に機能するという効果があ
る。
態を示すブロック図である。
作の一例を示す第1のタイムチャートである。
作の一例を示す第2のタイムチャートである。
態を示すブロック図である。
作の一例を示す第1のタイムチャートである。
作の一例を示す第2のタイムチャートである。
ブロック図である。
の一例を示すタイムチャートである。
ブロック図である。
Claims (8)
- 【請求項1】 入力/出力用の双方向端子と、入力端を
前記双方向端子に出力端を内部回路の入力端子にそれぞ
れ接続した入力インタフェース用の入力バッファと、イ
ネーブル制御信号の第1のレベルに応答して活性化され
るスリーステートバッファであり入力端を前記内部回路
の出力端子である内部出力端子に出力端を前記双方向端
子にそれぞれ接続した出力インタフェース用の出力バッ
ファと、を有するバッファ回路部とを備え、前記イネー
ブル制御信号の第1のレベルに応答して前記内部回路の
出力信号である内部出力信号を前記双方向端子の外部出
力信号として出力し、前記イネーブル制御信号の第2の
レベルに応答して前記内部出力信号をを遮断し前記外部
出力信号を停止するとともに前記双方向端子に供給を受
ける外部入力信号を前記内部回路に内部入力信号として
供給する双方向バッファ回路において、 前記内部出力信号と前記外部出力信号又は外部入力信号
と前記イネーブル制御信号対応のイネーブル信号との供
給を受け前記双方向出力端子に前記外部出力信号と前記
外部入力信号とが同時に存在する状態であるバスファイ
ト状態の検出に応答してこのバスファイト状態の期間前
記イネーブル信号を抑圧するよう制御した前記イネーブ
ル制御信号を前記出力バッファの制御入力に供給するバ
スファイト防止回路と、 前記イネーブル信号の第1のレベルに応答して活性化さ
れるスリーステートバッファでありかつ駆動能力が前記
出力バッファの駆動能力に対し所定比率で低く前記出力
バッファと入力端同士及び出力端同士を並列接続した低
駆動バッファとを備えることを特徴とする双方向バッフ
ァ回路。 - 【請求項2】 前記バスファイト防止回路が、前記内部
出力端子を経由して供給される内部出力信号と、前記双
方向端子から出力する前記外部出力信号又は前記双方向
端子に入力する外部入力信号(以下外部入出力信号と呼
ぶ)とのレベル比較を行いこれら内部出力信号と外部入
出力信号との不一致に応答して不一致検出信号を出力す
る不一致検出回路と、 前記不一致検出信号の出力期間に前記イネーブル信号を
無効化するよう制御した前記イネーブル制御信号を出力
するイネーブル信号合成回路とを備えることを特徴とす
る請求項1記載の双方向バッファ回路。 - 【請求項3】 前記不一致検出回路が、一方の入力端を
前記内部出力端子に他方の入力端を前記双方向端子にそ
れぞれ接続した2入力排他的論理和回路を備えることを
特徴とする請求項2記載の双方向バッファ回路。 - 【請求項4】 前記イネーブル信号合成回路が、反転入
力端である一方の入力端に前記イネーブル信号の供給を
受け正入力端である他方の入力端を前記不一致検出回路
の出力端に接続し出力端から前記イネーブル制御信号を
出力する2入力NOR回路を備えることを特徴とする請
求項2記載の双方向バッファ回路。 - 【請求項5】 前記イネーブル信号合成回路が、入力端
に前記イネーブル信号の供給を受け出力端に前記イネー
ブル信号を反転した反転イネーブル信号を出力するイン
バータと、 一方の入力端に前記イネーブル信号の供給を受け他方の
入力端を前記不一致検出回路の出力端に接続し出力端か
ら前記イネーブル制御信号を出力する2入力NOR回路
とを備えることを特徴とする請求項2記載の双方向バッ
ファ回路。 - 【請求項6】 入力/出力用の双方向端子と、入力端を
前記双方向端子に出力端を内部回路の入力端子にそれぞ
れ接続した入力インタフェース用の入力バッファと、イ
ネーブル制御信号の第1のレベルに応答して活性化され
るスリーステートバッファであり入力端を前記内部回路
の出力端子である内部出力端子に出力端を前記双方向端
子にそれぞれ接続した出力インタフェース用の出力バッ
ファと、を有するバッファ回路部とを備え、前記イネー
ブル制御信号の第1のレベルに応答して前記内部回路の
出力信号である内部出力信号を前記双方向端子の外部出
力信号として出力し、前記イネーブル制御信号の第2の
レベルに応答して前記内部出力信号をを遮断し前記外部
出力信号を停止するとともに前記双方向端子に供給を受
ける外部入力信号を前記内部回路に内部入力信号として
供給する双方向バッファ回路において、 前記内部出力信号と前記外部出力信号又は外部入力信号
(以下外部入出力信号)と前記イネーブル信号との供給
を受け前記双方向出力端子に予め定めた第1のしきい値
を超える前記外部出力信号と前記外部入力信号とが同時
に存在する状態である第1のバスファイト状態の検出に
応答してこの第1のバスファイト状態の期間前記イネー
ブル信号を抑圧するよう制御した第1の合成イネーブル
信号を前記出力バッファの制御入力に供給する第1のバ
スファイト防止回路と、 前記内部出力信号と前記外部入出力信号と前記イネーブ
ル制御信号対応のイネーブル信号との供給を受け前記双
方向出力端子に予め定めた第2のしきい値以下の前記外
部出力信号と前記外部入力信号とが同時に存在する状態
である第2のバスファイト状態の検出に応答してこの第
2のバスファイト状態の期間前記イネーブル信号を抑圧
するよう制御した第2の合成イネーブル信号を前記出力
バッファの制御入力に供給する第2のバスファイト防止
回路と、 前記第1及び第2の合成イネーブル信号を論理合成し前
記イネーブル制御信号を出力する合成回路と、 前記イネーブル信号の第1のレベルに応答して活性化さ
れるスリーステートバッファでありかつ駆動能力が前記
出力バッファの駆動能力に対し所定比率で低く前記出力
バッファと入力端同士及び出力端同士を並列接続した低
駆動バッファとを備えることを特徴とする双方向バッフ
ァ回路。 - 【請求項7】 前記第1のバスファイト防止回路が、入
力端を前記双方向端子に接続して前記入出力信号の供給
を受けこの入出力信号の予め設定した低レベルの電圧で
ある前記第1のしきい値を超えて上昇したとき低しきい
値信号を出力する低しきい値バッファと、 前記内部出力信号と前記低しきい値信号とのレベル比較
を行いこれら内部出力信号と低しきい値信号の不一致に
応答して第1の不一致検出信号を出力する第1の不一致
検出回路と、 前記第1の不一致検出信号の出力期間に前記イネーブル
信号を無効化するよう制御した第1の合成イネーブル信
号を出力する第1のイネーブル信号合成回路とを備え、 前記第2のバスファイト防止回路が、入力端を前記双方
向端子に接続して前記入出力信号の供給を受けこの入出
力信号の予め設定した高レベルの電圧である前記第2の
しきい値を以下に下降したとき高しきい値信号を出力す
る高しきい値バッファと、 前記内部出力信号と前記高しきい値信号とのレベル比較
を行いこれら内部出力信号と高しきい値信号の不一致に
応答して第2の不一致検出信号を出力する第2の不一致
検出回路と、 前記第2の不一致検出信号の出力期間に前記イネーブル
信号を無効化するよう制御した第2の合成イネーブル信
号を出力する第2のイネーブル信号合成回路とを備え、 前記合成回路が、一方の入力端を前記第1のイネーブル
信号合成回路の出力端に他方の入力端を前記第2のイネ
ーブル信号合成回路の出力端にそれぞれ接続し出力端か
らイネーブル制御信号を出力する2入力OR回路を備え
ることを特徴とする請求項6記載の双方向バッファ回
路。 - 【請求項8】 前記所定比率が1/10以下であり、従
って前記低駆動バッファの駆動能力が、前記出力バッフ
ァの駆動能力の1/10以下であることを特徴とする請
求項1又は6記載の双方向バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11335699A JP3245573B2 (ja) | 1999-04-21 | 1999-04-21 | 双方向バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11335699A JP3245573B2 (ja) | 1999-04-21 | 1999-04-21 | 双方向バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000307412A JP2000307412A (ja) | 2000-11-02 |
JP3245573B2 true JP3245573B2 (ja) | 2002-01-15 |
Family
ID=14610212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11335699A Expired - Fee Related JP3245573B2 (ja) | 1999-04-21 | 1999-04-21 | 双方向バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3245573B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100891322B1 (ko) * | 2002-09-25 | 2009-03-31 | 삼성전자주식회사 | 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로 |
JP5245658B2 (ja) * | 2008-09-05 | 2013-07-24 | 富士通株式会社 | バス接続におけるチップ間信号の共有化方法及び回路 |
-
1999
- 1999-04-21 JP JP11335699A patent/JP3245573B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000307412A (ja) | 2000-11-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5483188A (en) | Gil edge rate control circuit | |
US5414312A (en) | Advanced signal driving buffer with directional input transition detection | |
EP0664612B1 (en) | Noise filter | |
US7525341B1 (en) | Time-balanced multiplexer switching methods and apparatus | |
US6518792B2 (en) | Method and circuitry for a pre-emphasis scheme for single-ended center taped terminated high speed digital signaling | |
US7355447B2 (en) | Level shifter circuit | |
JP4780840B2 (ja) | 過剰電圧除去検知機能を備えた過剰電圧保護回路 | |
US11258432B1 (en) | Deglitcher circuit with integrated non-overlap function | |
JP3245573B2 (ja) | 双方向バッファ回路 | |
US6396305B1 (en) | Digital leakage compensation circuit | |
US8432195B2 (en) | Latch circuits with synchronous data loading and self-timed asynchronous data capture | |
US7433426B2 (en) | Adaptive hysteresis receiver for a high speed digital signal | |
US5905678A (en) | Control circuit of an output buffer | |
KR0179913B1 (ko) | 출력 인에이블 신호 발생 회로 | |
JP2005236915A (ja) | 差動出力回路 | |
JP2004208108A (ja) | 集積回路 | |
US5057706A (en) | One-shot pulse generator | |
US8239429B2 (en) | Output buffer receiving first and second input signals and outputting an output signal, and corresponding electronic circuit | |
US6870402B2 (en) | Transition-aware signaling | |
KR960005017Y1 (ko) | 데이타 출력버퍼 | |
JP2003110418A (ja) | 出力回路 | |
US7596735B2 (en) | Pad unit having a test logic circuit and method of driving a system including the same | |
JP3678291B2 (ja) | 伝送遅延改善回路 | |
KR20020054857A (ko) | 프리차지 제어회로 | |
KR19990066418A (ko) | 씨모스 전압 레벨 쉬프트 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011002 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081026 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091026 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |