JP3245573B2 - 双方向バッファ回路 - Google Patents
双方向バッファ回路Info
- Publication number
- JP3245573B2 JP3245573B2 JP11335699A JP11335699A JP3245573B2 JP 3245573 B2 JP3245573 B2 JP 3245573B2 JP 11335699 A JP11335699 A JP 11335699A JP 11335699 A JP11335699 A JP 11335699A JP 3245573 B2 JP3245573 B2 JP 3245573B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- circuit
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Bidirectional Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は双方向バッファ回路
に関し、特にＬＳＩの回路内の入出力部に用いられる双
方向バッファ回路に関する。
に関し、特にＬＳＩの回路内の入出力部に用いられる双
方向バッファ回路に関する。
【０００２】
【従来の技術】近年ＬＳＩの多ピン化、大規模化によ
り、双方向バッファの入出力端子に接続されるバス上に
おける入力信号／出力信号の衝突、すなわち、バスファ
イトによるノイズの総和が大きくなっており、ＬＳＩの
テストを行う際の問題になっている。すなわち、一般に
広く知られているように、ノイズの総和が大きくなると
電源電圧または接地のレベルが変動するため、ＬＳＩの
内部回路が誤動作を起こす。この対策として、ＬＳＩの
テスト時に、双方向端子のイネーブル信号のＩ／Ｏ切り
替えタイミングを調整する方法も提案されているが、デ
バイスの製造ばらつきや回路パスの相違による千差万別
のタイミングに合わせることが極めて困難である。
り、双方向バッファの入出力端子に接続されるバス上に
おける入力信号／出力信号の衝突、すなわち、バスファ
イトによるノイズの総和が大きくなっており、ＬＳＩの
テストを行う際の問題になっている。すなわち、一般に
広く知られているように、ノイズの総和が大きくなると
電源電圧または接地のレベルが変動するため、ＬＳＩの
内部回路が誤動作を起こす。この対策として、ＬＳＩの
テスト時に、双方向端子のイネーブル信号のＩ／Ｏ切り
替えタイミングを調整する方法も提案されているが、デ
バイスの製造ばらつきや回路パスの相違による千差万別
のタイミングに合わせることが極めて困難である。
【０００３】また、双方向バッファの入力状態／出力状
態の切り替えが、切り替え時における入力信号レベルと
出力信号レベルとが同一の場合、すなわち、入力状態か
ら出力状態への切り替え時では、入力信号レベル”０”
又は”１”のいずれか（以下”０”／”１”と記す）か
ら出力信号レベル”０”／”１”へ、あるいは、出力状
態から入力状態への切り替え時では、出力信号レベル”
０”／”１”から入力信号レベル”０”／”１”への各
場合にはバスファイトは生じない。しかし、ＬＳＩテス
トにおいては、あらゆる入力／出力条件を想定した故障
検出率の向上が避けられない課題であり、上記の組合わ
せのみの切り替えをテストだけで済ませることは出来な
い。
態の切り替えが、切り替え時における入力信号レベルと
出力信号レベルとが同一の場合、すなわち、入力状態か
ら出力状態への切り替え時では、入力信号レベル”０”
又は”１”のいずれか（以下”０”／”１”と記す）か
ら出力信号レベル”０”／”１”へ、あるいは、出力状
態から入力状態への切り替え時では、出力信号レベル”
０”／”１”から入力信号レベル”０”／”１”への各
場合にはバスファイトは生じない。しかし、ＬＳＩテス
トにおいては、あらゆる入力／出力条件を想定した故障
検出率の向上が避けられない課題であり、上記の組合わ
せのみの切り替えをテストだけで済ませることは出来な
い。
【０００４】一般に知られる従来の第１の双方向バッフ
ァ回路をブロックで示す図７を参照すると、この従来の
第１の双方向バッファ回路は、入力インタフェース用の
入力バッファ１１とイネーブル信号Ｅの供給に応答して
活性化されるスリーステートバッファであり出力インタ
フェース用の出力バッファ回路１２とで構成されるバッ
フア回路部１と、入力／出力用の双方向端子１０とを備
える。
ァ回路をブロックで示す図７を参照すると、この従来の
第１の双方向バッファ回路は、入力インタフェース用の
入力バッファ１１とイネーブル信号Ｅの供給に応答して
活性化されるスリーステートバッファであり出力インタ
フェース用の出力バッファ回路１２とで構成されるバッ
フア回路部１と、入力／出力用の双方向端子１０とを備
える。
【０００５】次に、図７及び各部の信号の波形をタイム
チャートで示す図８を参照して、従来の第１の双方向バ
ッファ回路の動作について説明すると、まず、入力モー
ドでは、イネーブル信号Ｅが”０”となり、これに応答
して出力バッファ１２は高インピーダンス状態（以下”
ＨｉＺ”）となり、図示しない内部回路からの出力信号
（以下内部出力信号）Ｏは遮断され、双方向端子１０へ
の外部への出力信号ＳＯは出力されない。一方、双方向
端子１０から入力する図示しない外部からの入力信号Ｓ
Ｉは出力バッファ１２が完全に”ＨｉＺ”となってから
供給され、入力バッファ１１を経由して内部回路への入
力信号（以下内部入力信号）Ｉとして取り入れる。な
お、双方向端子１０で、出力信号ＳＯ及び入力信号ＳＩ
を一括して表す場合は信号Ｓとして示す。
チャートで示す図８を参照して、従来の第１の双方向バ
ッファ回路の動作について説明すると、まず、入力モー
ドでは、イネーブル信号Ｅが”０”となり、これに応答
して出力バッファ１２は高インピーダンス状態（以下”
ＨｉＺ”）となり、図示しない内部回路からの出力信号
（以下内部出力信号）Ｏは遮断され、双方向端子１０へ
の外部への出力信号ＳＯは出力されない。一方、双方向
端子１０から入力する図示しない外部からの入力信号Ｓ
Ｉは出力バッファ１２が完全に”ＨｉＺ”となってから
供給され、入力バッファ１１を経由して内部回路への入
力信号（以下内部入力信号）Ｉとして取り入れる。な
お、双方向端子１０で、出力信号ＳＯ及び入力信号ＳＩ
を一括して表す場合は信号Ｓとして示す。
【０００６】次に、出力モードでは、イネーブル信号Ｅ
が”１”となり、これに応答して出力バッファ１２は導
通状態となり、内部出力信号Ｏは、双方向端子１０への
出力信号ＳＯとして出力する。このとき入力信号ＳＩは
供給を停止、すなわち遮断されている。
が”１”となり、これに応答して出力バッファ１２は導
通状態となり、内部出力信号Ｏは、双方向端子１０への
出力信号ＳＯとして出力する。このとき入力信号ＳＩは
供給を停止、すなわち遮断されている。
【０００７】この従来の第１の双方向バッファでは、図
８に示すようにイネーブル信号Ｅのレベル遷移のタイミ
ングと同時に入力／出力各モードの切り替わりが行われ
る。従って、図示しない内部回路のイネーブル信号発生
回路から入力／出力モードの切り替えタイミングに対し
遅れ／進みがない理想的なイネーブル信号（原イネーブ
ル信号）ＥＡが供給され、かつ出力バッファ１２がこの
イネーブル信号の遷移にタイミング遅れなく応答して遮
断／導通動作を行う場合には、入力モードから出力モー
ドに切り替わる場合は原イネーブル信号ＥＡが”０”か
ら”１”に立ち上がるのと同時に入力信号ＳＩが遮断さ
れ、出力バッファ１２が導通状態となって内部出力信号
Ｏを通過させ、出力信号ＳＯとして出力し、逆に、出力
モードから入力モードに切り替わる場合は原イネーブル
信号ＥＡが”１”から”０”に立ち下がるのと同時に出
力バッファ１２が”ＨｉＺ”、すなわち遮断状態となっ
て内部出力信号Ｏを阻止し、入力信号ＳＩの入力の受け
入れ状態となる。なお、説明の便宜上、図８では、信号
Ｓ，ＳＩ，ＳＯの各レベルを０／１又は１／０で表し、
出力バッファ１２の”ＨｉＺ”に対応して遮断される信
号ＳＯ／ＳＩをＺで表す。
８に示すようにイネーブル信号Ｅのレベル遷移のタイミ
ングと同時に入力／出力各モードの切り替わりが行われ
る。従って、図示しない内部回路のイネーブル信号発生
回路から入力／出力モードの切り替えタイミングに対し
遅れ／進みがない理想的なイネーブル信号（原イネーブ
ル信号）ＥＡが供給され、かつ出力バッファ１２がこの
イネーブル信号の遷移にタイミング遅れなく応答して遮
断／導通動作を行う場合には、入力モードから出力モー
ドに切り替わる場合は原イネーブル信号ＥＡが”０”か
ら”１”に立ち上がるのと同時に入力信号ＳＩが遮断さ
れ、出力バッファ１２が導通状態となって内部出力信号
Ｏを通過させ、出力信号ＳＯとして出力し、逆に、出力
モードから入力モードに切り替わる場合は原イネーブル
信号ＥＡが”１”から”０”に立ち下がるのと同時に出
力バッファ１２が”ＨｉＺ”、すなわち遮断状態となっ
て内部出力信号Ｏを阻止し、入力信号ＳＩの入力の受け
入れ状態となる。なお、説明の便宜上、図８では、信号
Ｓ，ＳＩ，ＳＯの各レベルを０／１又は１／０で表し、
出力バッファ１２の”ＨｉＺ”に対応して遮断される信
号ＳＯ／ＳＩをＺで表す。
【０００８】しかし、実際には、デバイスの製造ばらつ
きや、回路パスの相違等により、イネーブル信号Ｅのタ
イミングや出力バッファ１２の応答時間が上述の理想状
態であるとは限らず、入力／出力モードの切り替えタイ
ミングに対し遅れ／進みが発生するのが普通である。こ
こで、説明の便宜上、イネーブル信号Ｅのタイミングが
入力／出力モードの切り替えタイミングに対し遅れ、出
力バッファ１２の応答は遅れが生じないものとする。
きや、回路パスの相違等により、イネーブル信号Ｅのタ
イミングや出力バッファ１２の応答時間が上述の理想状
態であるとは限らず、入力／出力モードの切り替えタイ
ミングに対し遅れ／進みが発生するのが普通である。こ
こで、説明の便宜上、イネーブル信号Ｅのタイミングが
入力／出力モードの切り替えタイミングに対し遅れ、出
力バッファ１２の応答は遅れが生じないものとする。
【０００９】ここで、出力モードから入力モードに切り
替わる場合に、イネーブル信号Ｅのタイミングの遅れに
より、出力バッファ１２の導通状態から遮断状態となる
タイミングより入力信号ＳＩの供給タイミングが速くな
り、さらに、そのレベルがそれまで出力していた出力信
号ＳＯのレベルとは逆のレベルである場合、外部から出
力バッファ１２へ大電流が流れ込んだり、逆に出力バッ
ファ１２から大電流が外部に流れ出したりする。すなわ
ちノイズが発生する。この結果、一時的に内部回路へ供
給されている電源電圧の低下や接地電位の上昇が生じ、
その結果、内部回路の誤動作を引き起こす可能性が生じ
る。以上の現象は、外部へのバスを一時的に入力信号Ｓ
Ｉと出力信号ＳＯとが共用することにより発生するもの
であり、このバスの入力／出力信号の共用をバスファイ
トと呼び、上記共用期間をバスファイト期間ＴＦと呼
ぶ。
替わる場合に、イネーブル信号Ｅのタイミングの遅れに
より、出力バッファ１２の導通状態から遮断状態となる
タイミングより入力信号ＳＩの供給タイミングが速くな
り、さらに、そのレベルがそれまで出力していた出力信
号ＳＯのレベルとは逆のレベルである場合、外部から出
力バッファ１２へ大電流が流れ込んだり、逆に出力バッ
ファ１２から大電流が外部に流れ出したりする。すなわ
ちノイズが発生する。この結果、一時的に内部回路へ供
給されている電源電圧の低下や接地電位の上昇が生じ、
その結果、内部回路の誤動作を引き起こす可能性が生じ
る。以上の現象は、外部へのバスを一時的に入力信号Ｓ
Ｉと出力信号ＳＯとが共用することにより発生するもの
であり、このバスの入力／出力信号の共用をバスファイ
トと呼び、上記共用期間をバスファイト期間ＴＦと呼
ぶ。
【００１０】逆に、入力モードから出力モードに切り替
わる場合、出力バッファ１２が遮断状態から導通状態と
なるタイミングより入力信号ＳＩの遮断タイミングが遅
く、さらに、その入力していたレベルが出力信号ＳＯの
レベルとは逆のレベルである場合、上述と同様の現象を
発生する。このとき出力モードに切り替わってからイネ
ーブル信号Ｅの遅れ分に相当する期間の間は出力バッフ
ァ１２は”ＨｉＺ”のままであり、この期間をバスフロ
ート期間Ｂと呼ぶ。
わる場合、出力バッファ１２が遮断状態から導通状態と
なるタイミングより入力信号ＳＩの遮断タイミングが遅
く、さらに、その入力していたレベルが出力信号ＳＯの
レベルとは逆のレベルである場合、上述と同様の現象を
発生する。このとき出力モードに切り替わってからイネ
ーブル信号Ｅの遅れ分に相当する期間の間は出力バッフ
ァ１２は”ＨｉＺ”のままであり、この期間をバスフロ
ート期間Ｂと呼ぶ。
【００１１】このバスファイトによるノイズ発生の抑圧
を図った特開平２−１１９４２５号公報（文献１）記載
の従来の第２の双方向バッファ回路を図７と共通の構成
要素には共通の参照文字／数字を付して同様にブロック
で示す図９を参照すると、この従来の第２の双方向バッ
ファ回路は、従来の第１の双方向バッファ回路と共通の
バッフア回路部１と、双方向端子１０とに加えて、イネ
ーブル信号Ｅを所定時間遅延する遅延回路１０２と、遅
延回路１０２の出力とイネーブル信号Ｅとの否定論理積
をとるＮＡＮＤ回路１０３と、ＮＡＮＤ回路１０３の出
力を反転するインバータ１０４と、バッフア回路部１と
双方向端子１０との間に挿入されＮＡＮＤ回路１０３の
出力とインバータ１０４の出力とで制御されて入力信号
ＳＩ／出力信号ＳＯの導通／遮断を行うトランスファゲ
ート１０５とを備える。
を図った特開平２−１１９４２５号公報（文献１）記載
の従来の第２の双方向バッファ回路を図７と共通の構成
要素には共通の参照文字／数字を付して同様にブロック
で示す図９を参照すると、この従来の第２の双方向バッ
ファ回路は、従来の第１の双方向バッファ回路と共通の
バッフア回路部１と、双方向端子１０とに加えて、イネ
ーブル信号Ｅを所定時間遅延する遅延回路１０２と、遅
延回路１０２の出力とイネーブル信号Ｅとの否定論理積
をとるＮＡＮＤ回路１０３と、ＮＡＮＤ回路１０３の出
力を反転するインバータ１０４と、バッフア回路部１と
双方向端子１０との間に挿入されＮＡＮＤ回路１０３の
出力とインバータ１０４の出力とで制御されて入力信号
ＳＩ／出力信号ＳＯの導通／遮断を行うトランスファゲ
ート１０５とを備える。
【００１２】図９を参照して従来の第２の双方向バッフ
ァ回路の動作について説明すると、遅延回路１０２は入
力したイネーブル信号Ｅを所定の一定時間（以下制御遅
延時間）遅延し、この出力をＮＡＮＤ回路１０３の一方
の入力に供給する。ＮＡＮＤ回路１０３は他方の入力に
供給を受けたイネーブル信号Ｅと遅延回路１０２の出力
との否定論理積をとり、その出力をインバータ１０４と
トランスファゲート１０５の一方の入力にそれぞれ供給
する。トランスファゲート１０５はＰＭＯＳトランジス
タとＮＭＯＳトランジスタの各々のソース同士及びドレ
イン同士を共通接続して構成され、ＰＭＯＳトランジス
タのゲートにＮＡＮＤ回路１０３の出力をＮＭＯＳトラ
ンジスタのゲートにインバータ１０４の出力をそれぞれ
供給を受ける。入力モード又は出力モードの各定常状態
のときはＮＡＮＤ回路１０３の２つの入力レベルは常に
同一、すなわち、前者では”０”，”０”、後者では”
１”，”１”であり、従ってＮＡＮＤ回路１０３の出力
は”０”であるので、トランスファゲート１０５は導通
状態となっている。
ァ回路の動作について説明すると、遅延回路１０２は入
力したイネーブル信号Ｅを所定の一定時間（以下制御遅
延時間）遅延し、この出力をＮＡＮＤ回路１０３の一方
の入力に供給する。ＮＡＮＤ回路１０３は他方の入力に
供給を受けたイネーブル信号Ｅと遅延回路１０２の出力
との否定論理積をとり、その出力をインバータ１０４と
トランスファゲート１０５の一方の入力にそれぞれ供給
する。トランスファゲート１０５はＰＭＯＳトランジス
タとＮＭＯＳトランジスタの各々のソース同士及びドレ
イン同士を共通接続して構成され、ＰＭＯＳトランジス
タのゲートにＮＡＮＤ回路１０３の出力をＮＭＯＳトラ
ンジスタのゲートにインバータ１０４の出力をそれぞれ
供給を受ける。入力モード又は出力モードの各定常状態
のときはＮＡＮＤ回路１０３の２つの入力レベルは常に
同一、すなわち、前者では”０”，”０”、後者では”
１”，”１”であり、従ってＮＡＮＤ回路１０３の出力
は”０”であるので、トランスファゲート１０５は導通
状態となっている。
【００１３】次に、出力モードから入力モードに切り替
わるとき、イネーブル信号Ｅが”１”から”０”に変わ
る。イネーブル信号Ｅの”１”から”０”への遷移に応
答して出力バッファ１２は導通状態から”ＨｉＺ”（遮
断）状態に遷移する。一方、上記制御遅延時間の間ＮＡ
ＮＤ回路１０３は”１”を出力し、この結果トランスフ
ァゲート１０５はこの遅延時間の間一時的に遮断状態と
なる。この遮断状態の時間以内に入力信号ＳＩが供給さ
れてもこの入力信号ＳＩの内部回路への伝達が阻止さ
れ、従って、出力バッファ１２の高インピーダンスへの
遷移が完了していなくても出力信号ＳＯと入力信号ＳＩ
との競合、すなわちバスファイトは発生しない。
わるとき、イネーブル信号Ｅが”１”から”０”に変わ
る。イネーブル信号Ｅの”１”から”０”への遷移に応
答して出力バッファ１２は導通状態から”ＨｉＺ”（遮
断）状態に遷移する。一方、上記制御遅延時間の間ＮＡ
ＮＤ回路１０３は”１”を出力し、この結果トランスフ
ァゲート１０５はこの遅延時間の間一時的に遮断状態と
なる。この遮断状態の時間以内に入力信号ＳＩが供給さ
れてもこの入力信号ＳＩの内部回路への伝達が阻止さ
れ、従って、出力バッファ１２の高インピーダンスへの
遷移が完了していなくても出力信号ＳＯと入力信号ＳＩ
との競合、すなわちバスファイトは発生しない。
【００１４】逆に、入力モードから出力モードに切り替
わるときも、同様にイネーブル信号Ｅの”０”から”
１”への遷移に応答して、ＮＡＮＤ回路１０３が制御遅
延時間の間”１”を出力し、トランスファゲート１０５
はこの遅延時間の間一時的に遮断状態となる。この遮断
状態の時間以内に出力バッファ１２が”ＨｉＺ”から導
通状態に完全に切り替われば、当然バスファイトは発生
しない。
わるときも、同様にイネーブル信号Ｅの”０”から”
１”への遷移に応答して、ＮＡＮＤ回路１０３が制御遅
延時間の間”１”を出力し、トランスファゲート１０５
はこの遅延時間の間一時的に遮断状態となる。この遮断
状態の時間以内に出力バッファ１２が”ＨｉＺ”から導
通状態に完全に切り替われば、当然バスファイトは発生
しない。
【００１５】従って、制御遅延時間を適切に選択するこ
とにより、モード切り替え時のバスファイトを防止でき
る。
とにより、モード切り替え時のバスファイトを防止でき
る。
【００１６】しかし、デバイスの製造ばらつきや、回路
パスの相違による入力信号の供給タイミング及び出力用
の３ステートバッファの切り替え等の千差万別のタイミ
ング差異がある場合には、これら全ての可能な事例に対
応するように制御遅延時間を適切に設定するということ
は極めて困難であり、非現実的である。また、上記理由
以外にも、何らかの原因で実際のバスファイト期間が長
時間に及び制御遅延時間を超えるような場合は、この第
２の双方向バッファ回路でもバスファイトを防止できな
い。
パスの相違による入力信号の供給タイミング及び出力用
の３ステートバッファの切り替え等の千差万別のタイミ
ング差異がある場合には、これら全ての可能な事例に対
応するように制御遅延時間を適切に設定するということ
は極めて困難であり、非現実的である。また、上記理由
以外にも、何らかの原因で実際のバスファイト期間が長
時間に及び制御遅延時間を超えるような場合は、この第
２の双方向バッファ回路でもバスファイトを防止できな
い。
【００１７】
【発明が解決しようとする課題】上述した従来の第１の
双方向バッファ回路は、出力モードから入力モードに切
り替わる場合に、出力バッファ回路の導通状態から遮断
状態となるタイミングより入力信号の供給タイミングが
速くなり、さらに、そのレベルがそれまで出力していた
出力信号のレベルとは逆のレベルである場合、あるい
は、逆に、入力モードから出力モードに切り替わる場
合、出力バッファ回路が遮断状態から導通状態となるタ
イミングより入力信号の遮断タイミングが遅く、さら
に、その入力していた入力信号のレベルが出力信号のレ
ベルとは逆のレベルである場合、バスファイトを生じ、
出力バッファ回路への大電流の流入や、逆に出力バッフ
ァ回路からの大電流の流出によるノイズが発生すること
により、一時的に内部回路へ供給されている電源電圧の
低下や接地電位の上昇が生じ、その結果、内部回路の誤
動作を引き起こす可能性が生じるという欠点があった。
双方向バッファ回路は、出力モードから入力モードに切
り替わる場合に、出力バッファ回路の導通状態から遮断
状態となるタイミングより入力信号の供給タイミングが
速くなり、さらに、そのレベルがそれまで出力していた
出力信号のレベルとは逆のレベルである場合、あるい
は、逆に、入力モードから出力モードに切り替わる場
合、出力バッファ回路が遮断状態から導通状態となるタ
イミングより入力信号の遮断タイミングが遅く、さら
に、その入力していた入力信号のレベルが出力信号のレ
ベルとは逆のレベルである場合、バスファイトを生じ、
出力バッファ回路への大電流の流入や、逆に出力バッフ
ァ回路からの大電流の流出によるノイズが発生すること
により、一時的に内部回路へ供給されている電源電圧の
低下や接地電位の上昇が生じ、その結果、内部回路の誤
動作を引き起こす可能性が生じるという欠点があった。
【００１８】このバスファイトによるノイズ発生の抑圧
を図った従来の第２の双方向バッファ回路は、デバイス
の製造ばらつきや回路パスの相違による入出力信号供給
タイミングの差異や、出力用の３ステートバッファの切
り替え動作タイミング差等の千差万別のタイミング差異
がある場合には、全ての可能な事例に対応するように制
御遅延時間を適切に設定するということは極めて困難で
あるという欠点があった。また、上記理由以外にも、何
らかの原因で実際のバスファイト期間が長時間に及び制
御遅延時間を超えるような場合はバスファイトを防止で
きないという欠点があった。
を図った従来の第２の双方向バッファ回路は、デバイス
の製造ばらつきや回路パスの相違による入出力信号供給
タイミングの差異や、出力用の３ステートバッファの切
り替え動作タイミング差等の千差万別のタイミング差異
がある場合には、全ての可能な事例に対応するように制
御遅延時間を適切に設定するということは極めて困難で
あるという欠点があった。また、上記理由以外にも、何
らかの原因で実際のバスファイト期間が長時間に及び制
御遅延時間を超えるような場合はバスファイトを防止で
きないという欠点があった。
【００１９】本発明の目的は、デバイスの製造ばらつき
や回路パスの違い等による、入力／出力信号の供給タイ
ミング相違及び３ステートバスの動作タイミング等のタ
イミング相違に対しても適切に対応でき、バスファイト
を確実に防止できる双方向バッファ回路を提供すること
にある。
や回路パスの違い等による、入力／出力信号の供給タイ
ミング相違及び３ステートバスの動作タイミング等のタ
イミング相違に対しても適切に対応でき、バスファイト
を確実に防止できる双方向バッファ回路を提供すること
にある。
【００２０】
【課題を解決するための手段】第１の発明の双方向バッ
ファ回路は、入力／出力用の双方向端子と、入力端を前
記双方向端子に出力端を内部回路の入力端子にそれぞれ
接続した入力インタフェース用の入力バッファと、イネ
ーブル制御信号の第１のレベルに応答して活性化される
スリーステートバッファであり入力端を前記内部回路の
出力端子である内部出力端子に出力端を前記双方向端子
にそれぞれ接続した出力インタフェース用の出力バッフ
ァと、を有するバッファ回路部とを備え、前記イネーブ
ル制御信号の第１のレベルに応答して前記内部回路の出
力信号である内部出力信号を前記双方向端子の外部出力
信号として出力し、前記イネーブル制御信号の第２のレ
ベルに応答して前記内部出力信号をを遮断し前記外部出
力信号を停止するとともに前記双方向端子に供給を受け
る外部入力信号を前記内部回路に内部入力信号として供
給する双方向バッファ回路において、前記内部出力信号
と前記外部出力信号又は外部入力信号と前記イネーブル
制御信号対応のイネーブル信号との供給を受け前記双方
向出力端子に前記外部出力信号と前記外部入力信号とが
同時に存在する状態であるバスファイト状態の検出に応
答してこのバスファイト状態の期間前記イネーブル信号
を抑圧するよう制御した前記イネーブル制御信号を前記
出力バッファの制御入力に供給するバスファイト防止回
路と、前記イネーブル信号の第１のレベルに応答して活
性化されるスリーステートバッファでありかつ駆動能力
が前記出力バッファの駆動能力に対し所定比率で低く前
記出力バッファと入力端同士及び出力端同士を並列接続
した低駆動バッファとを備えて構成されている。
ファ回路は、入力／出力用の双方向端子と、入力端を前
記双方向端子に出力端を内部回路の入力端子にそれぞれ
接続した入力インタフェース用の入力バッファと、イネ
ーブル制御信号の第１のレベルに応答して活性化される
スリーステートバッファであり入力端を前記内部回路の
出力端子である内部出力端子に出力端を前記双方向端子
にそれぞれ接続した出力インタフェース用の出力バッフ
ァと、を有するバッファ回路部とを備え、前記イネーブ
ル制御信号の第１のレベルに応答して前記内部回路の出
力信号である内部出力信号を前記双方向端子の外部出力
信号として出力し、前記イネーブル制御信号の第２のレ
ベルに応答して前記内部出力信号をを遮断し前記外部出
力信号を停止するとともに前記双方向端子に供給を受け
る外部入力信号を前記内部回路に内部入力信号として供
給する双方向バッファ回路において、前記内部出力信号
と前記外部出力信号又は外部入力信号と前記イネーブル
制御信号対応のイネーブル信号との供給を受け前記双方
向出力端子に前記外部出力信号と前記外部入力信号とが
同時に存在する状態であるバスファイト状態の検出に応
答してこのバスファイト状態の期間前記イネーブル信号
を抑圧するよう制御した前記イネーブル制御信号を前記
出力バッファの制御入力に供給するバスファイト防止回
路と、前記イネーブル信号の第１のレベルに応答して活
性化されるスリーステートバッファでありかつ駆動能力
が前記出力バッファの駆動能力に対し所定比率で低く前
記出力バッファと入力端同士及び出力端同士を並列接続
した低駆動バッファとを備えて構成されている。
【００２１】第２の発明の双方向バッファ回路は、入力
／出力用の双方向端子と、入力端を前記双方向端子に出
力端を内部回路の入力端子にそれぞれ接続した入力イン
タフェース用の入力バッファと、イネーブル制御信号の
第１のレベルに応答して活性化されるスリーステートバ
ッファであり入力端を前記内部回路の出力端子である内
部出力端子に出力端を前記双方向端子にそれぞれ接続し
た出力インタフェース用の出力バッファと、を有するバ
ッファ回路部とを備え、前記イネーブル制御信号の第１
のレベルに応答して前記内部回路の出力信号である内部
出力信号を前記双方向端子の外部出力信号として出力
し、前記イネーブル制御信号の第２のレベルに応答して
前記内部出力信号をを遮断し前記外部出力信号を停止す
るとともに前記双方向端子に供給を受ける外部入力信号
を前記内部回路に内部入力信号として供給する双方向バ
ッファ回路において、前記内部出力信号と前記外部出力
信号又は外部入力信号（以下外部入出力信号）と前記イ
ネーブル信号との供給を受け前記双方向出力端子に予め
定めた第１のしきい値を超える前記外部出力信号と前記
外部入力信号とが同時に存在する状態である第１のバス
ファイト状態の検出に応答してこの第１のバスファイト
状態の期間前記イネーブル信号を抑圧するよう制御した
第１の合成イネーブル信号を前記出力バッファの制御入
力に供給する第１のバスファイト防止回路と、前記内部
出力信号と前記外部入出力信号と前記イネーブル制御信
号対応のイネーブル信号との供給を受け前記双方向出力
端子に予め定めた第２のしきい値以下の前記外部出力信
号と前記外部入力信号とが同時に存在する状態である第
２のバスファイト状態の検出に応答してこの第２のバス
ファイト状態の期間前記イネーブル信号を抑圧するよう
制御した第２の合成イネーブル信号を前記出力バッファ
の制御入力に供給する第２のバスファイト防止回路と、
前記第１及び第２の合成イネーブル信号を論理合成し前
記イネーブル制御信号を出力する合成回路と、前記イネ
ーブル信号の第１のレベルに応答して活性化されるスリ
ーステートバッファでありかつ駆動能力が前記出力バッ
ファの駆動能力に対し所定比率で低く前記出力バッファ
と入力端同士及び出力端同士を並列接続した低駆動バッ
ファとを備えて構成されている。
／出力用の双方向端子と、入力端を前記双方向端子に出
力端を内部回路の入力端子にそれぞれ接続した入力イン
タフェース用の入力バッファと、イネーブル制御信号の
第１のレベルに応答して活性化されるスリーステートバ
ッファであり入力端を前記内部回路の出力端子である内
部出力端子に出力端を前記双方向端子にそれぞれ接続し
た出力インタフェース用の出力バッファと、を有するバ
ッファ回路部とを備え、前記イネーブル制御信号の第１
のレベルに応答して前記内部回路の出力信号である内部
出力信号を前記双方向端子の外部出力信号として出力
し、前記イネーブル制御信号の第２のレベルに応答して
前記内部出力信号をを遮断し前記外部出力信号を停止す
るとともに前記双方向端子に供給を受ける外部入力信号
を前記内部回路に内部入力信号として供給する双方向バ
ッファ回路において、前記内部出力信号と前記外部出力
信号又は外部入力信号（以下外部入出力信号）と前記イ
ネーブル信号との供給を受け前記双方向出力端子に予め
定めた第１のしきい値を超える前記外部出力信号と前記
外部入力信号とが同時に存在する状態である第１のバス
ファイト状態の検出に応答してこの第１のバスファイト
状態の期間前記イネーブル信号を抑圧するよう制御した
第１の合成イネーブル信号を前記出力バッファの制御入
力に供給する第１のバスファイト防止回路と、前記内部
出力信号と前記外部入出力信号と前記イネーブル制御信
号対応のイネーブル信号との供給を受け前記双方向出力
端子に予め定めた第２のしきい値以下の前記外部出力信
号と前記外部入力信号とが同時に存在する状態である第
２のバスファイト状態の検出に応答してこの第２のバス
ファイト状態の期間前記イネーブル信号を抑圧するよう
制御した第２の合成イネーブル信号を前記出力バッファ
の制御入力に供給する第２のバスファイト防止回路と、
前記第１及び第２の合成イネーブル信号を論理合成し前
記イネーブル制御信号を出力する合成回路と、前記イネ
ーブル信号の第１のレベルに応答して活性化されるスリ
ーステートバッファでありかつ駆動能力が前記出力バッ
ファの駆動能力に対し所定比率で低く前記出力バッファ
と入力端同士及び出力端同士を並列接続した低駆動バッ
ファとを備えて構成されている。
【００２２】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図７と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照するとブロックで
示す図１を参照すると、この図に示す本実施の形態の双
方向バッファ回路は、従来と共通の入力端を後述の双方
向端子１０に出力端を図示しない内部回路の入力端子Ｔ
Ｉにそれぞれ接続した入力インタフェース用の入力バッ
ファ１１とイネーブル信号の供給に応答して活性化され
るスリーステートバッファであり入力端を内部回路の出
力端子である内部出力端子ＴＯに出力端を双方向端子１
０にそれぞれ接続した出力インタフェース用の出力バッ
ファ１２とで構成されるバッファ回路部１と、入力／出
力用の双方向端子１０とに加えて、内部出力信号Ｏと出
力信号ＳＯ対応の双方向端子１０の入出力信号Ｓとイネ
ーブル信号Ｅの供給を受けバスファイト状態の検出に応
答してイネーブル信号Ｅを抑圧するよう制御した合成イ
ネーブル信号ＥＣを出力バッファ１２の制御入力に供給
するバスファイト防止回路２と、イネーブル信号入力端
子ＴＥを経由して入力するイネーブル信号Ｅの供給に応
答して活性化されるスリーステートバッファでありかつ
駆動能力が出力バッファの駆動能力の１／１０程度ある
いはそれ以下であり出力バッファ１２と並列接続した低
駆動バッファ３とを備える。
を図７と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照するとブロックで
示す図１を参照すると、この図に示す本実施の形態の双
方向バッファ回路は、従来と共通の入力端を後述の双方
向端子１０に出力端を図示しない内部回路の入力端子Ｔ
Ｉにそれぞれ接続した入力インタフェース用の入力バッ
ファ１１とイネーブル信号の供給に応答して活性化され
るスリーステートバッファであり入力端を内部回路の出
力端子である内部出力端子ＴＯに出力端を双方向端子１
０にそれぞれ接続した出力インタフェース用の出力バッ
ファ１２とで構成されるバッファ回路部１と、入力／出
力用の双方向端子１０とに加えて、内部出力信号Ｏと出
力信号ＳＯ対応の双方向端子１０の入出力信号Ｓとイネ
ーブル信号Ｅの供給を受けバスファイト状態の検出に応
答してイネーブル信号Ｅを抑圧するよう制御した合成イ
ネーブル信号ＥＣを出力バッファ１２の制御入力に供給
するバスファイト防止回路２と、イネーブル信号入力端
子ＴＥを経由して入力するイネーブル信号Ｅの供給に応
答して活性化されるスリーステートバッファでありかつ
駆動能力が出力バッファの駆動能力の１／１０程度ある
いはそれ以下であり出力バッファ１２と並列接続した低
駆動バッファ３とを備える。
【００２３】バスファイト防止回路２は、予め設定した
スレシュホールド（しきい値）電圧ＶＴを有し内部出力
信号Ｏと入出力信号Ｓとのレベル比較を行いこれら信号
Ｏ，Ｓの不一致に応答して不一致検出信号ＣＤを出力す
る不一致検出回路２１と、不一致検出信号ＣＤの出力期
間にイネーブル信号Ｅを無効化するよう制御した合成イ
ネーブル信号ＥＣを出力するイネーブル信号合成回路２
２とを備える。
スレシュホールド（しきい値）電圧ＶＴを有し内部出力
信号Ｏと入出力信号Ｓとのレベル比較を行いこれら信号
Ｏ，Ｓの不一致に応答して不一致検出信号ＣＤを出力す
る不一致検出回路２１と、不一致検出信号ＣＤの出力期
間にイネーブル信号Ｅを無効化するよう制御した合成イ
ネーブル信号ＥＣを出力するイネーブル信号合成回路２
２とを備える。
【００２４】不一致検出回路２１は、例えば、一方の入
力端を内部出力端子ＴＯに他方の入力端を双方向端子１
０にそれぞれ接続した２入力排他的論理和（ＥＸＯＲ）
回路などで実現できる。
力端を内部出力端子ＴＯに他方の入力端を双方向端子１
０にそれぞれ接続した２入力排他的論理和（ＥＸＯＲ）
回路などで実現できる。
【００２５】イネーブル信号合成回路２２は、例えば、
反転入力端である一方の入力端にイネーブル信号Ｅの供
給を受け正入力端である他方の入力を不一致検出回路２
１の出力端に接続し出力端を出力バッファ１２のイネー
ブル端子に接続して合成イネーブル信号ＥＣを出力する
２入力ＮＯＲ回路などで実現できる。なお、このＮＯＲ
回路は、反転入力端の代わりに正入力端と、出力端がこ
の正入力端に接続しこのイネーブル信号Ｅを反転するイ
ンバータとを備えてもよい。
反転入力端である一方の入力端にイネーブル信号Ｅの供
給を受け正入力端である他方の入力を不一致検出回路２
１の出力端に接続し出力端を出力バッファ１２のイネー
ブル端子に接続して合成イネーブル信号ＥＣを出力する
２入力ＮＯＲ回路などで実現できる。なお、このＮＯＲ
回路は、反転入力端の代わりに正入力端と、出力端がこ
の正入力端に接続しこのイネーブル信号Ｅを反転するイ
ンバータとを備えてもよい。
【００２６】次に、図１、入力モード／出力モードのと
きの各信号のレベル値をタイムチャートで示す図２及び
入力モード／出力モードのときの各信号の波形をタイム
チャートで示す図３を参照して本実施の形態の動作につ
いて、まず、図示しない内部回路のイネーブル信号発生
回路から入力／出力モードの切り替えタイミングに対し
遅れ／進みがない理想的なイネーブル信号（原イネーブ
ル信号）ＥＡに対応してイネーブル信号入力端子ＴＥに
供給されるイネーブル信号Ｅの供給に応答して入力モー
ドにおける入力信号”０”から、出力モードにおける出
力信号”１”に切り替わる場合のバスファイト防止の動
作について説明する。
きの各信号のレベル値をタイムチャートで示す図２及び
入力モード／出力モードのときの各信号の波形をタイム
チャートで示す図３を参照して本実施の形態の動作につ
いて、まず、図示しない内部回路のイネーブル信号発生
回路から入力／出力モードの切り替えタイミングに対し
遅れ／進みがない理想的なイネーブル信号（原イネーブ
ル信号）ＥＡに対応してイネーブル信号入力端子ＴＥに
供給されるイネーブル信号Ｅの供給に応答して入力モー
ドにおける入力信号”０”から、出力モードにおける出
力信号”１”に切り替わる場合のバスファイト防止の動
作について説明する。
【００２７】図３において入力モードから出力モードに
変化する場合イネーブル信号Ｅは”０”から”１”に変
化する。ここで、説明の便宜上、イネーブル信号入力端
子ＴＥでのイネーブル信号Ｅの標準的な立ち上りのタイ
ミングを時刻Ｔ１、内部回路のイネーブル信号Ｅの供給
元でのイネーブル信号Ｅの立ち上りのタイミングを時刻
Ｔ０と定義する。また、ＬＳＩの製造ばらつき等による
イネーブル信号入力端子ＴＥでのイネーブル信号Ｅの立
ち上りのタイミングのばらつき範囲を時刻Ｔ０から時刻
Ｔ２とし、この時刻Ｔ２は時刻Ｔ１よりＴ０〜Ｔ１の時
間分遅れた時刻とする。ここで、説明の便宜上、バスフ
ァイト防止回路２及び低駆動バッファ３がなく従ってイ
ネーブル信号Ｅが直接出力バッファ１２に供給される状
態、すなわち、従来の第１の双方向バッファと同様の状
態であるとする。また、出力バッファ１２の電流駆動能
力を２４ｍＡ、低駆動バッファの電流駆動能力を２ｍＡ
とする。
変化する場合イネーブル信号Ｅは”０”から”１”に変
化する。ここで、説明の便宜上、イネーブル信号入力端
子ＴＥでのイネーブル信号Ｅの標準的な立ち上りのタイ
ミングを時刻Ｔ１、内部回路のイネーブル信号Ｅの供給
元でのイネーブル信号Ｅの立ち上りのタイミングを時刻
Ｔ０と定義する。また、ＬＳＩの製造ばらつき等による
イネーブル信号入力端子ＴＥでのイネーブル信号Ｅの立
ち上りのタイミングのばらつき範囲を時刻Ｔ０から時刻
Ｔ２とし、この時刻Ｔ２は時刻Ｔ１よりＴ０〜Ｔ１の時
間分遅れた時刻とする。ここで、説明の便宜上、バスフ
ァイト防止回路２及び低駆動バッファ３がなく従ってイ
ネーブル信号Ｅが直接出力バッファ１２に供給される状
態、すなわち、従来の第１の双方向バッファと同様の状
態であるとする。また、出力バッファ１２の電流駆動能
力を２４ｍＡ、低駆動バッファの電流駆動能力を２ｍＡ
とする。
【００２８】この時、双方向端子１０にイネーブル信号
Ｅのレベル遷移のタイミングに合わせて時刻Ｔ１のタイ
ミングまで入力信号ＳＩとして”０”レベルを印加す
る。しかし実際はＬＳＩの製造ばらつきにより、イネー
ブル信号Ｅの立ち上りのタイミングは、時刻Ｔ０から時
刻Ｔ２の範囲でばらついてしまう。この時、イネーブル
信号Ｅの立ち上がりタイミングが標準時刻Ｔ１よりも早
くなり時刻Ｔ０方向にばらついた場合は、双方向端子１
０にＴ０〜Ｔ１の期間、入力信号ＳＩとして”０”が供
給され、同時に出力バッファ１２が未だ導通状態である
ため内部回路からの出力信号（以下内部出力信号）Ｏ”
１”が伝搬して対応の出力信号ＳＯ”１”を出力するた
め、バスファイトを生じる。また逆に、イネーブル信号
Ｅの立ち上がりタイミングが標準時刻Ｔ１よりも遅れＴ
２方向にばらついた場合は、双方向端子１０にＴ１〜Ｔ
２の期間、入力信号ＳＩが供給されず、同時に出力バッ
ファ１２が高インピーダンス状態（以下”ＨｉＺ”）と
なるため、バスフロートを生じる。
Ｅのレベル遷移のタイミングに合わせて時刻Ｔ１のタイ
ミングまで入力信号ＳＩとして”０”レベルを印加す
る。しかし実際はＬＳＩの製造ばらつきにより、イネー
ブル信号Ｅの立ち上りのタイミングは、時刻Ｔ０から時
刻Ｔ２の範囲でばらついてしまう。この時、イネーブル
信号Ｅの立ち上がりタイミングが標準時刻Ｔ１よりも早
くなり時刻Ｔ０方向にばらついた場合は、双方向端子１
０にＴ０〜Ｔ１の期間、入力信号ＳＩとして”０”が供
給され、同時に出力バッファ１２が未だ導通状態である
ため内部回路からの出力信号（以下内部出力信号）Ｏ”
１”が伝搬して対応の出力信号ＳＯ”１”を出力するた
め、バスファイトを生じる。また逆に、イネーブル信号
Ｅの立ち上がりタイミングが標準時刻Ｔ１よりも遅れＴ
２方向にばらついた場合は、双方向端子１０にＴ１〜Ｔ
２の期間、入力信号ＳＩが供給されず、同時に出力バッ
ファ１２が高インピーダンス状態（以下”ＨｉＺ”）と
なるため、バスフロートを生じる。
【００２９】次に、イネーブル信号Ｅの立ち上がりタイ
ミングが標準より早くなり時刻Ｔ０方向にばらつき前者
のバスファイトが発生するような場合におけるバスファ
イト防止回路２及び低駆動バッファ３を含む本実施の形
態の動作について説明すると、まず、期間Ｔ０〜Ｔ１で
は、バスファイト防止回路２の不一致検出回路２１は、
入力信号ＳＩと内部回路からの出力信号（以下内部出力
信号）Ｏとの排他的論理和演算を行う。このとき、上述
のように入力信号ＳＩは”０”、内部出力信号Ｏは”
１”である不一致状態であるため、不一致検出回路２１
の出力の不一致検出信号ＣＤは”１”となり、イネーブ
ル信号合成回路２２の正入力端に供給される。イネーブ
ル信号合成回路２２の反転入力端には既に立ち上がった
イネーブル信号Ｅ”１”が供給されているので、イネー
ブル信号合成回路２２はこれら不一致検出信号ＣＤ”
１”とイネーブル信号Ｅの反転値”０”とのＮＯＲ演算
を行い合成イネーブル信号ＥＣ”０”を出力する。この
時低駆動バッファ３はイネーブル信号Ｅの立ち上がりに
応答して導通を開始し内部出力信号Ｏ対応の出力信号Ｌ
Ｏを出力し始め、これによるバスファイトが発生するが
駆動能力が出力バッファ１２の１／１２と低いため誤動
作への影響は少ない。
ミングが標準より早くなり時刻Ｔ０方向にばらつき前者
のバスファイトが発生するような場合におけるバスファ
イト防止回路２及び低駆動バッファ３を含む本実施の形
態の動作について説明すると、まず、期間Ｔ０〜Ｔ１で
は、バスファイト防止回路２の不一致検出回路２１は、
入力信号ＳＩと内部回路からの出力信号（以下内部出力
信号）Ｏとの排他的論理和演算を行う。このとき、上述
のように入力信号ＳＩは”０”、内部出力信号Ｏは”
１”である不一致状態であるため、不一致検出回路２１
の出力の不一致検出信号ＣＤは”１”となり、イネーブ
ル信号合成回路２２の正入力端に供給される。イネーブ
ル信号合成回路２２の反転入力端には既に立ち上がった
イネーブル信号Ｅ”１”が供給されているので、イネー
ブル信号合成回路２２はこれら不一致検出信号ＣＤ”
１”とイネーブル信号Ｅの反転値”０”とのＮＯＲ演算
を行い合成イネーブル信号ＥＣ”０”を出力する。この
時低駆動バッファ３はイネーブル信号Ｅの立ち上がりに
応答して導通を開始し内部出力信号Ｏ対応の出力信号Ｌ
Ｏを出力し始め、これによるバスファイトが発生するが
駆動能力が出力バッファ１２の１／１２と低いため誤動
作への影響は少ない。
【００３０】次に、期間Ｔ１〜Ｔ２では、低駆動バッフ
ァ３の出力信号ＬＯが”１”に向かってさらに上昇し、
双方向端子１０の電位Ｓが不一致検出回路２１のしきい
値電圧ＶＴ以上となると、内部出力信号Ｏと電位Ｓとの
論理値が一致し不一致検出信号ＣＤは”０”となる。イ
ネーブル信号合成回路２２は、不一致検出信号ＣＤ”
０”とイネーブル信号Ｅの反転値”０”とのＮＯＲ演算
を行い合成イネーブル信号ＥＣ”１”を出力する。出力
バッファ１２は、合成イネーブル信号ＥＣ”１”の供給
に応答して”ＨｉＺ”から導通状態に遷移する。この結
果、内部出力端子ＴＯの電位すなわち内部出力信号Ｏ”
１”と双方向端子１０の電位Ｓとが急速に同一電位、す
なわち、内部出力信号Ｏ”１”と同一レベルの出力信号
ＳＯ”１”となる。一方、この期間Ｔ１〜Ｔ２では、入
力信号ＳＩ”０”の供給は終了するので、この出力信号
ＳＯ”１”によりバスファイトを生じることはない。し
たがって、全期間Ｔ０〜Ｔ２を通じて生じるバスファイ
トは、低駆動バッファ３によるものだけであり、バスフ
ァイトにより生じるノイズを大幅に低減できる。
ァ３の出力信号ＬＯが”１”に向かってさらに上昇し、
双方向端子１０の電位Ｓが不一致検出回路２１のしきい
値電圧ＶＴ以上となると、内部出力信号Ｏと電位Ｓとの
論理値が一致し不一致検出信号ＣＤは”０”となる。イ
ネーブル信号合成回路２２は、不一致検出信号ＣＤ”
０”とイネーブル信号Ｅの反転値”０”とのＮＯＲ演算
を行い合成イネーブル信号ＥＣ”１”を出力する。出力
バッファ１２は、合成イネーブル信号ＥＣ”１”の供給
に応答して”ＨｉＺ”から導通状態に遷移する。この結
果、内部出力端子ＴＯの電位すなわち内部出力信号Ｏ”
１”と双方向端子１０の電位Ｓとが急速に同一電位、す
なわち、内部出力信号Ｏ”１”と同一レベルの出力信号
ＳＯ”１”となる。一方、この期間Ｔ１〜Ｔ２では、入
力信号ＳＩ”０”の供給は終了するので、この出力信号
ＳＯ”１”によりバスファイトを生じることはない。し
たがって、全期間Ｔ０〜Ｔ２を通じて生じるバスファイ
トは、低駆動バッファ３によるものだけであり、バスフ
ァイトにより生じるノイズを大幅に低減できる。
【００３１】上記の例では、入力モードにける入力信
号”０”から、出力モードにおける出力信号”１”に切
り替わる場合について説明したが、上記と逆に、入力モ
ードにける入力信号”１”から、出力モードにおける出
力信号”０”に切り替わる場合、また、出力モードにお
ける出力信号”１”から入力モードにける入力信号”
０”に切り替わる場合、及び出力モードにおける出力信
号”０”から入力モードにける入力信号”１”に切り替
わる場合の各々についても、同様の動作となることはい
うまでもない。
号”０”から、出力モードにおける出力信号”１”に切
り替わる場合について説明したが、上記と逆に、入力モ
ードにける入力信号”１”から、出力モードにおける出
力信号”０”に切り替わる場合、また、出力モードにお
ける出力信号”１”から入力モードにける入力信号”
０”に切り替わる場合、及び出力モードにおける出力信
号”０”から入力モードにける入力信号”１”に切り替
わる場合の各々についても、同様の動作となることはい
うまでもない。
【００３２】以上をまとめた全体のタイムチャートを図
２に示しているが、バスファイト期間ＴＦ自体は、低駆
動バッファにより従来と同様に発生しており、全体のタ
イムチャートは従来の技術の図８と変化はない。
２に示しているが、バスファイト期間ＴＦ自体は、低駆
動バッファにより従来と同様に発生しており、全体のタ
イムチャートは従来の技術の図８と変化はない。
【００３３】次に、具体的な数値例を用いて本実施の形
態のノイズの値を従来の第１の例（以下従来例）と比較
すると、ここで、出力バッファの駆動能力を上述したよ
うに２４ｍＡ、低駆動バッファの駆動能力を２ｍＡ、駆
動電流が流れ込む接地のインピーダンスを５Ωとし、３
２の双方向バッファ回路が同時にバスファイトしたと想
定する。また、説明の便宜上、双方向バッファ回路１個
当たりのノイズ値は単純に駆動電流×接地インピーダン
ス（Ｖ）とし、ノイズの総和は各双方向バッファ回路の
ノイズ値×同時にバスファイトする双方向バッファ回路
の個数（Ｖ）と想定する。
態のノイズの値を従来の第１の例（以下従来例）と比較
すると、ここで、出力バッファの駆動能力を上述したよ
うに２４ｍＡ、低駆動バッファの駆動能力を２ｍＡ、駆
動電流が流れ込む接地のインピーダンスを５Ωとし、３
２の双方向バッファ回路が同時にバスファイトしたと想
定する。また、説明の便宜上、双方向バッファ回路１個
当たりのノイズ値は単純に駆動電流×接地インピーダン
ス（Ｖ）とし、ノイズの総和は各双方向バッファ回路の
ノイズ値×同時にバスファイトする双方向バッファ回路
の個数（Ｖ）と想定する。
【００３４】従来例のノイズ総和＝（２４ｍＡ×５Ω）
×３２＝３．８４Ｖ 本実施の形態のノイズ総和＝（２ｍＡ×５Ω）×３２＝
０．３２Ｖとなり、ノイズの総和を１／１２に低減する
ことができる。
×３２＝３．８４Ｖ 本実施の形態のノイズ総和＝（２ｍＡ×５Ω）×３２＝
０．３２Ｖとなり、ノイズの総和を１／１２に低減する
ことができる。
【００３５】このため従来バスファイトのノイズによ
り、ＬＳＩが誤動作し、ＬＳＩテストにて不良となる現
象が回避できる。
り、ＬＳＩが誤動作し、ＬＳＩテストにて不良となる現
象が回避できる。
【００３６】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、バス
ファイト防止回路２の代わりに、バスファイト防止回路
２の不一致検出回路２１とイネーブル信号合成回路２２
の各々と同様の不一致検出回路４１とイネーブル信号合
成回路４２とに加えて出力信号ＳＯ対応の双方向端子１
０の入出力信号Ｓの入力に低スレシュホールド（しきい
値）電圧ＶＴＬを持つ低しきい値バッファ４３を持ち内
部出力信号Ｏと入出力信号Ｓとイネーブル信号Ｅの供給
を受け入出力信号Ｓのレベルが低しきい値電圧ＶＴＬ以
上のときのバスファイト状態の検出に応答してイネーブ
ル信号Ｅを抑圧するよう制御した第１の合成イネーブル
信号ＥＣ１を出力する第１のバスファイト防止回路４
と、バスファイト防止回路２の不一致検出回路２１とイ
ネーブル信号合成回路２２の各々と同様の不一致検出回
路５１とイネーブル信号合成回路５２とに加えて入出力
信号Ｓの入力に高しきい値電圧ＶＴＨを持つ高しきい値
バッファ５３を持ち内部出力信号Ｏと入出力信号Ｓとイ
ネーブル信号Ｅの供給を受け入出力信号Ｓのレベルが高
しきい値電圧ＶＴＨ以下のときのバスファイト状態の検
出に応答してイネーブル信号Ｅを抑圧するよう制御した
第２の合成イネーブル信号ＥＣ２を出力する第２のバス
ファイト防止回路５と、イネーブル信号ＥＣ１，ＥＣ２
を合成し合成イネーブル信号ＥＣを出力して出力バッフ
ァ１２の制御入力に供給する合成回路６とを備えること
である。上記以外のバッファ回路部１と、低駆動バッフ
ァ３と、双方向端子１０とは第１の実施の形態と共通構
成要素である。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、バス
ファイト防止回路２の代わりに、バスファイト防止回路
２の不一致検出回路２１とイネーブル信号合成回路２２
の各々と同様の不一致検出回路４１とイネーブル信号合
成回路４２とに加えて出力信号ＳＯ対応の双方向端子１
０の入出力信号Ｓの入力に低スレシュホールド（しきい
値）電圧ＶＴＬを持つ低しきい値バッファ４３を持ち内
部出力信号Ｏと入出力信号Ｓとイネーブル信号Ｅの供給
を受け入出力信号Ｓのレベルが低しきい値電圧ＶＴＬ以
上のときのバスファイト状態の検出に応答してイネーブ
ル信号Ｅを抑圧するよう制御した第１の合成イネーブル
信号ＥＣ１を出力する第１のバスファイト防止回路４
と、バスファイト防止回路２の不一致検出回路２１とイ
ネーブル信号合成回路２２の各々と同様の不一致検出回
路５１とイネーブル信号合成回路５２とに加えて入出力
信号Ｓの入力に高しきい値電圧ＶＴＨを持つ高しきい値
バッファ５３を持ち内部出力信号Ｏと入出力信号Ｓとイ
ネーブル信号Ｅの供給を受け入出力信号Ｓのレベルが高
しきい値電圧ＶＴＨ以下のときのバスファイト状態の検
出に応答してイネーブル信号Ｅを抑圧するよう制御した
第２の合成イネーブル信号ＥＣ２を出力する第２のバス
ファイト防止回路５と、イネーブル信号ＥＣ１，ＥＣ２
を合成し合成イネーブル信号ＥＣを出力して出力バッフ
ァ１２の制御入力に供給する合成回路６とを備えること
である。上記以外のバッファ回路部１と、低駆動バッフ
ァ３と、双方向端子１０とは第１の実施の形態と共通構
成要素である。
【００３７】バスファイト防止回路４は、入力端を双方
向端子１０に接続して入出力信号Ｓの供給を受けこの入
出力信号Ｓの”０”レベルより予め設定した低レベル、
ここでは説明の便宜上”１”を５Ｖとしその１／５のレ
ベルである１Ｖに上昇したとき出力信号ＬＳを出力する
低しきい値電圧ＶＴＬの低しきい値バッファ４３と、内
部出力信号Ｏと低しきい値バッファ４３の出力信号ＬＳ
とのレベル比較を行いこれら信号Ｏ，ＬＳの不一致に応
答して不一致検出信号ＣＤ１を出力する不一致検出回路
４１と、不一致検出信号ＣＤ１の出力期間にイネーブル
信号Ｅを無効化するよう制御した合成イネーブル信号Ｅ
Ｃ１を出力するイネーブル信号合成回路４２とを備え
る。
向端子１０に接続して入出力信号Ｓの供給を受けこの入
出力信号Ｓの”０”レベルより予め設定した低レベル、
ここでは説明の便宜上”１”を５Ｖとしその１／５のレ
ベルである１Ｖに上昇したとき出力信号ＬＳを出力する
低しきい値電圧ＶＴＬの低しきい値バッファ４３と、内
部出力信号Ｏと低しきい値バッファ４３の出力信号ＬＳ
とのレベル比較を行いこれら信号Ｏ，ＬＳの不一致に応
答して不一致検出信号ＣＤ１を出力する不一致検出回路
４１と、不一致検出信号ＣＤ１の出力期間にイネーブル
信号Ｅを無効化するよう制御した合成イネーブル信号Ｅ
Ｃ１を出力するイネーブル信号合成回路４２とを備え
る。
【００３８】バスファイト防止回路５は、入力端を双方
向端子１０に接続して入出力信号Ｓの供給を受けこの入
出力信号Ｓの”１”レベルより予め設定した高レベル、
ここでは説明の便宜上”１”を５Ｖとしその４／５のレ
ベルである４Ｖに下降したとき出力信号ＨＳを出力する
高しきい値電圧ＶＴＨの高しきい値バッファ５３と、内
部出力信号Ｏと高しきい値バッファ５３の出力信号ＨＳ
とのレベル比較を行いこれら信号Ｏ，ＨＳの不一致に応
答して不一致検出信号ＣＤ２を出力する不一致検出回路
５１と、不一致検出信号ＣＤ２の出力期間にイネーブル
信号Ｅを無効化するよう制御した合成イネーブル信号Ｅ
Ｃ２を出力するイネーブル信号合成回路５２とを備え
る。
向端子１０に接続して入出力信号Ｓの供給を受けこの入
出力信号Ｓの”１”レベルより予め設定した高レベル、
ここでは説明の便宜上”１”を５Ｖとしその４／５のレ
ベルである４Ｖに下降したとき出力信号ＨＳを出力する
高しきい値電圧ＶＴＨの高しきい値バッファ５３と、内
部出力信号Ｏと高しきい値バッファ５３の出力信号ＨＳ
とのレベル比較を行いこれら信号Ｏ，ＨＳの不一致に応
答して不一致検出信号ＣＤ２を出力する不一致検出回路
５１と、不一致検出信号ＣＤ２の出力期間にイネーブル
信号Ｅを無効化するよう制御した合成イネーブル信号Ｅ
Ｃ２を出力するイネーブル信号合成回路５２とを備え
る。
【００３９】合成回路６は、例えば、一方の入力端をイ
ネーブル信号合成回路４２の出力端に他方の入力端をイ
ネーブル信号合成回路５２の出力端にそれぞれ接続し出
力端を出力バッファ１２のイネーブル端子に接続して合
成イネーブル信号ＥＣ１，ＥＣ２を論理和（ＯＲ）演算
し合成イネーブル信号ＥＣを出力する２入力ＯＲ回路な
どで実現できる。
ネーブル信号合成回路４２の出力端に他方の入力端をイ
ネーブル信号合成回路５２の出力端にそれぞれ接続し出
力端を出力バッファ１２のイネーブル端子に接続して合
成イネーブル信号ＥＣ１，ＥＣ２を論理和（ＯＲ）演算
し合成イネーブル信号ＥＣを出力する２入力ＯＲ回路な
どで実現できる。
【００４０】低しきい値バッファ４３を持つバスファイ
ト防止回路４の出力の合成イネーブル信号ＥＣ１と高し
きい値バッファ５３を持つバスファイト防止回路５の出
力の合成イネーブル信号ＥＣ２の各々のは、合成回路６
に接続され、いずれかが”１”となるとき合成イネーブ
ル信号ＥＣが”１”となり、バッファ回路部１の出力バ
ッファ１２が導通状態となる。
ト防止回路４の出力の合成イネーブル信号ＥＣ１と高し
きい値バッファ５３を持つバスファイト防止回路５の出
力の合成イネーブル信号ＥＣ２の各々のは、合成回路６
に接続され、いずれかが”１”となるとき合成イネーブ
ル信号ＥＣが”１”となり、バッファ回路部１の出力バ
ッファ１２が導通状態となる。
【００４１】次に、図４及び入力モード／出力モードの
ときの各信号の波形をタイムチャートで示す図５を参照
してを参照して、まず、入力モードにおける入力信号”
０”から、出力モードにおける出力信号”１”に切り替
わる場合のバスファイト防止の動作について説明する。
ときの各信号の波形をタイムチャートで示す図５を参照
してを参照して、まず、入力モードにおける入力信号”
０”から、出力モードにおける出力信号”１”に切り替
わる場合のバスファイト防止の動作について説明する。
【００４２】まず、入出力信号Ｓが入力信号ＳＩ”０”
から出力信号ＳＯ”１”に切り替わる時、第１の実施の
形態で説明したように、まず、イネーブル信号Ｅの供給
に応答して低駆動バッファ３の出力信号ＬＯが”０”か
ら”１”に向かって上昇する。出力信号ＬＯが低しきい
値バッファ４３のしきい値電圧ＶＴＬ＝１Ｖに到達しそ
の出力ＬＳが”１”レベルとなるタイミング（時刻）を
Ｔ１０、また、高しきい値バッファ５３のしきい値電圧
ＶＴＨ＝４Ｖに到達しその出力ＨＳが”１”レベルとな
るタイミング（時刻）をＴ１１とする。
から出力信号ＳＯ”１”に切り替わる時、第１の実施の
形態で説明したように、まず、イネーブル信号Ｅの供給
に応答して低駆動バッファ３の出力信号ＬＯが”０”か
ら”１”に向かって上昇する。出力信号ＬＯが低しきい
値バッファ４３のしきい値電圧ＶＴＬ＝１Ｖに到達しそ
の出力ＬＳが”１”レベルとなるタイミング（時刻）を
Ｔ１０、また、高しきい値バッファ５３のしきい値電圧
ＶＴＨ＝４Ｖに到達しその出力ＨＳが”１”レベルとな
るタイミング（時刻）をＴ１１とする。
【００４３】バスファイト防止回路４の不一致検出回路
４１は、時刻Ｔ１０で内部出力信号Ｏ”１”と出力信号
ＬＳ”１”の一致を検出し不一致検出信号ＣＤ１”０”
を出力する。イネーブル信号合成回路４２は時刻Ｔ１０
でのイネーブル信号Ｅ”１”と不一致検出信号ＣＤ１”
０”とから合成イネーブル信号ＥＣ１”１”を出力す
る。
４１は、時刻Ｔ１０で内部出力信号Ｏ”１”と出力信号
ＬＳ”１”の一致を検出し不一致検出信号ＣＤ１”０”
を出力する。イネーブル信号合成回路４２は時刻Ｔ１０
でのイネーブル信号Ｅ”１”と不一致検出信号ＣＤ１”
０”とから合成イネーブル信号ＥＣ１”１”を出力す
る。
【００４４】一方、バスファイト防止回路５の不一致検
出回路５１は、時刻Ｔ１１で内部出力信号Ｏ”１”と出
力信号ＬＳ”１”の一致を検出し不一致検出信号ＣＤ
２”０”を出力する。イネーブル信号合成回路５２は時
刻Ｔ１１でのイネーブル信号Ｅ”１”と不一致検出信号
ＣＤ２”０”とから合成イネーブル信号ＥＣ２”１”を
出力する。
出回路５１は、時刻Ｔ１１で内部出力信号Ｏ”１”と出
力信号ＬＳ”１”の一致を検出し不一致検出信号ＣＤ
２”０”を出力する。イネーブル信号合成回路５２は時
刻Ｔ１１でのイネーブル信号Ｅ”１”と不一致検出信号
ＣＤ２”０”とから合成イネーブル信号ＥＣ２”１”を
出力する。
【００４５】合成回路６は、合成イネーブル信号ＥＣ
１”１”と合成イネーブル信号ＥＣ２”１”とをＯＲ演
算し合成イネーブル信号ＥＣを生成して、バッファ回路
部１の出力バッファ１２のイネーブル信号入力端子に供
給する。したがって、合成イネーブル信号ＥＣは、時刻
Ｔ１０で”０”から”１”に遷移し、出力バッファ１２
はこの時刻Ｔ１０から導通状態となる。
１”１”と合成イネーブル信号ＥＣ２”１”とをＯＲ演
算し合成イネーブル信号ＥＣを生成して、バッファ回路
部１の出力バッファ１２のイネーブル信号入力端子に供
給する。したがって、合成イネーブル信号ＥＣは、時刻
Ｔ１０で”０”から”１”に遷移し、出力バッファ１２
はこの時刻Ｔ１０から導通状態となる。
【００４６】次に、図４及び入力モード／出力モードの
ときの各信号の波形をタイムチャートで示す図６を参照
してを参照して、入力モードにおける入力信号”１”か
ら、出力モードにおける出力信号”０”に切り替わる場
合のバスファイト防止の動作について説明する。
ときの各信号の波形をタイムチャートで示す図６を参照
してを参照して、入力モードにおける入力信号”１”か
ら、出力モードにおける出力信号”０”に切り替わる場
合のバスファイト防止の動作について説明する。
【００４７】入出力信号Ｓが入力信号ＳＩ”１”から出
力信号ＳＯ”０”に切り替わる時、まず、イネーブル信
号Ｅの供給に応答して低駆動バッファ３の出力信号ＬＯ
が”０”に向かって降下し、入力信号ＳＩ”１”がオフ
になると入出力信号Ｓは入力信号ＳＩ”１”から”０”
に向かって降下を始める。出力信号ＬＯが高しきい値バ
ッファ５３のしきい値電圧ＶＴＨ＝４Ｖに到達しその出
力ＨＳが”０”レベルとなるタイミング（時刻）をＴ２
１、また、低しきい値バッファ４３のしきい値電圧ＶＴ
Ｌ＝１Ｖに到達しその出力ＬＳが”０”レベルとなるタ
イミング（時刻）をＴ２１とする。
力信号ＳＯ”０”に切り替わる時、まず、イネーブル信
号Ｅの供給に応答して低駆動バッファ３の出力信号ＬＯ
が”０”に向かって降下し、入力信号ＳＩ”１”がオフ
になると入出力信号Ｓは入力信号ＳＩ”１”から”０”
に向かって降下を始める。出力信号ＬＯが高しきい値バ
ッファ５３のしきい値電圧ＶＴＨ＝４Ｖに到達しその出
力ＨＳが”０”レベルとなるタイミング（時刻）をＴ２
１、また、低しきい値バッファ４３のしきい値電圧ＶＴ
Ｌ＝１Ｖに到達しその出力ＬＳが”０”レベルとなるタ
イミング（時刻）をＴ２１とする。
【００４８】バスファイト防止回路５の不一致検出回路
５１は、時刻Ｔ２０で内部出力信号Ｏ”０”と出力信号
ＬＳ”０”の一致を検出し不一致検出信号ＣＤ２”０”
を出力する。イネーブル信号合成回路５２は時刻Ｔ２０
でのイネーブル信号Ｅ”１”と不一致検出信号ＣＤ２”
０”とから合成イネーブル信号ＥＣ２”１”を出力す
る。
５１は、時刻Ｔ２０で内部出力信号Ｏ”０”と出力信号
ＬＳ”０”の一致を検出し不一致検出信号ＣＤ２”０”
を出力する。イネーブル信号合成回路５２は時刻Ｔ２０
でのイネーブル信号Ｅ”１”と不一致検出信号ＣＤ２”
０”とから合成イネーブル信号ＥＣ２”１”を出力す
る。
【００４９】一方、バスファイト防止回路４の不一致検
出回路４１は、時刻Ｔ２１で内部出力信号Ｏ”０”と出
力信号ＬＳ”０”の一致を検出し不一致検出信号ＣＤ
１”０”を出力する。イネーブル信号合成回路４２は時
刻Ｔ１０でのイネーブル信号Ｅ”１”と不一致検出信号
ＣＤ１”０”とから合成イネーブル信号ＥＣ１”１”を
出力する。
出回路４１は、時刻Ｔ２１で内部出力信号Ｏ”０”と出
力信号ＬＳ”０”の一致を検出し不一致検出信号ＣＤ
１”０”を出力する。イネーブル信号合成回路４２は時
刻Ｔ１０でのイネーブル信号Ｅ”１”と不一致検出信号
ＣＤ１”０”とから合成イネーブル信号ＥＣ１”１”を
出力する。
【００５０】したがって、合成回路６の出力である合成
イネーブル信号ＥＣは、時刻Ｔ２０で”０”から”１”
に遷移し、出力バッファ１２はこの時刻Ｔ２０から導通
状態となる。
イネーブル信号ＥＣは、時刻Ｔ２０で”０”から”１”
に遷移し、出力バッファ１２はこの時刻Ｔ２０から導通
状態となる。
【００５１】以上説明したように、本実施の形態の双方
向バッファ回路は、入力信号ＳＩ”０”から出力信号Ｓ
Ｏ”１”に切り替わる時、入力信号ＳＩがオフし、双方
端子１０の入出力信号Ｓのレベルが低駆動バッファ３に
より徐々に”１”レベルに上昇する場合に、バスファイ
ト防止回路４の低しきい値バッファ４３は、その低しき
い値電圧ＶＴＬでオンし、その出力ＬＳは急速に上昇
し、逆に、入力信号ＳＩ”１”から出力信号ＳＯ”０”
に切り替わる時、入力信号ＳＩがオフし、双方端子１０
の入出力信号Ｓのレベルが低駆動バッファ３により徐々
に”０”レベルに降下する場合に、バスファイト防止回
路５の高しきい値バッファ５３は、その高しきい値電圧
ＶＴＨでオフし、その出力ＨＳは急速に降下する。この
ため、出力信号ＳＯのレベルが”１”から”０”に、あ
るいは”０”から”１”に切り替わる時に、第１の実施
の形態よりも高速に動作できる。
向バッファ回路は、入力信号ＳＩ”０”から出力信号Ｓ
Ｏ”１”に切り替わる時、入力信号ＳＩがオフし、双方
端子１０の入出力信号Ｓのレベルが低駆動バッファ３に
より徐々に”１”レベルに上昇する場合に、バスファイ
ト防止回路４の低しきい値バッファ４３は、その低しき
い値電圧ＶＴＬでオンし、その出力ＬＳは急速に上昇
し、逆に、入力信号ＳＩ”１”から出力信号ＳＯ”０”
に切り替わる時、入力信号ＳＩがオフし、双方端子１０
の入出力信号Ｓのレベルが低駆動バッファ３により徐々
に”０”レベルに降下する場合に、バスファイト防止回
路５の高しきい値バッファ５３は、その高しきい値電圧
ＶＴＨでオフし、その出力ＨＳは急速に降下する。この
ため、出力信号ＳＯのレベルが”１”から”０”に、あ
るいは”０”から”１”に切り替わる時に、第１の実施
の形態よりも高速に動作できる。
【００５２】
【発明の効果】以上説明したように、本発明の双方向バ
ッファ回路は、内部出力信号と外部入出力信号とイネー
ブル信号との供給を受けバスファイト状態の検出に応答
してこのバスファイト状態の期間イネーブル信号を抑圧
するよう制御したイネーブル制御信号を出力バッファの
制御入力に供給するバスファイト防止回路と、イネーブ
ル信号の第１のレベルに応答して活性化されるスリース
テートバッファでありかつ駆動能力が出力バッファの駆
動能力に対し所定比率で低く出力バッファと並列接続し
た低駆動バッファとを備え、これによりデバイスの製造
ばらつきや回路パスの違いによる入力信号／出力信号、
イネーブル信号の供給タイミングの相違及びスリーステ
ート出力バッファの動作タイミング等のタイミング相違
に対しても適切に対応することにより、これらの要因に
よるバスファイトを確実に抑圧でき、このバスファイト
に起因するノイズの発生を大幅に抑圧できるという効果
がある。
ッファ回路は、内部出力信号と外部入出力信号とイネー
ブル信号との供給を受けバスファイト状態の検出に応答
してこのバスファイト状態の期間イネーブル信号を抑圧
するよう制御したイネーブル制御信号を出力バッファの
制御入力に供給するバスファイト防止回路と、イネーブ
ル信号の第１のレベルに応答して活性化されるスリース
テートバッファでありかつ駆動能力が出力バッファの駆
動能力に対し所定比率で低く出力バッファと並列接続し
た低駆動バッファとを備え、これによりデバイスの製造
ばらつきや回路パスの違いによる入力信号／出力信号、
イネーブル信号の供給タイミングの相違及びスリーステ
ート出力バッファの動作タイミング等のタイミング相違
に対しても適切に対応することにより、これらの要因に
よるバスファイトを確実に抑圧でき、このバスファイト
に起因するノイズの発生を大幅に抑圧できるという効果
がある。
【００５３】さらに、検出対象のバスファイトの持続時
間には制限がないので、何らかの原因で長期間バスファ
イトが発生する場合でも有効に機能するという効果があ
る。
間には制限がないので、何らかの原因で長期間バスファ
イトが発生する場合でも有効に機能するという効果があ
る。
【図１】本発明の双方向バッファ回路の第１の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図２】本実施の形態の双方向バッファ回路における動
作の一例を示す第１のタイムチャートである。
作の一例を示す第１のタイムチャートである。
【図３】本実施の形態の双方向バッファ回路における動
作の一例を示す第２のタイムチャートである。
作の一例を示す第２のタイムチャートである。
【図４】本発明の双方向バッファ回路の第２の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図５】本実施の形態の双方向バッファ回路における動
作の一例を示す第１のタイムチャートである。
作の一例を示す第１のタイムチャートである。
【図６】本実施の形態の双方向バッファ回路における動
作の一例を示す第２のタイムチャートである。
作の一例を示す第２のタイムチャートである。
【図７】従来の第２の双方向バッファ回路の一例を示す
ブロック図である。
ブロック図である。
【図８】従来の第１の双方向バッファ回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図９】従来の第２の双方向バッファ回路の一例を示す
ブロック図である。
ブロック図である。
１ バッフア回路部 ２，４，５ バスファイト防止回路 ３ 低駆動バッファ ６ 合成回路 １０ 双方向端子 １１ 入力バッファ １２ 出力バッファ ２１，４１，５１ 不一致検出回路 ２２，４２，５２ イネーブル信号合成回路 ４３ 低しきい値バッファ ５３ 高しきい値バッファ １０２ 遅延回路 １０３ ＮＡＮＤ回路 １０４ インバータ １０５ トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175
Claims (8)
- 【請求項１】 入力／出力用の双方向端子と、入力端を
前記双方向端子に出力端を内部回路の入力端子にそれぞ
れ接続した入力インタフェース用の入力バッファと、イ
ネーブル制御信号の第１のレベルに応答して活性化され
るスリーステートバッファであり入力端を前記内部回路
の出力端子である内部出力端子に出力端を前記双方向端
子にそれぞれ接続した出力インタフェース用の出力バッ
ファと、を有するバッファ回路部とを備え、前記イネー
ブル制御信号の第１のレベルに応答して前記内部回路の
出力信号である内部出力信号を前記双方向端子の外部出
力信号として出力し、前記イネーブル制御信号の第２の
レベルに応答して前記内部出力信号をを遮断し前記外部
出力信号を停止するとともに前記双方向端子に供給を受
ける外部入力信号を前記内部回路に内部入力信号として
供給する双方向バッファ回路において、 前記内部出力信号と前記外部出力信号又は外部入力信号
と前記イネーブル制御信号対応のイネーブル信号との供
給を受け前記双方向出力端子に前記外部出力信号と前記
外部入力信号とが同時に存在する状態であるバスファイ
ト状態の検出に応答してこのバスファイト状態の期間前
記イネーブル信号を抑圧するよう制御した前記イネーブ
ル制御信号を前記出力バッファの制御入力に供給するバ
スファイト防止回路と、 前記イネーブル信号の第１のレベルに応答して活性化さ
れるスリーステートバッファでありかつ駆動能力が前記
出力バッファの駆動能力に対し所定比率で低く前記出力
バッファと入力端同士及び出力端同士を並列接続した低
駆動バッファとを備えることを特徴とする双方向バッフ
ァ回路。 - 【請求項２】 前記バスファイト防止回路が、前記内部
出力端子を経由して供給される内部出力信号と、前記双
方向端子から出力する前記外部出力信号又は前記双方向
端子に入力する外部入力信号（以下外部入出力信号と呼
ぶ）とのレベル比較を行いこれら内部出力信号と外部入
出力信号との不一致に応答して不一致検出信号を出力す
る不一致検出回路と、 前記不一致検出信号の出力期間に前記イネーブル信号を
無効化するよう制御した前記イネーブル制御信号を出力
するイネーブル信号合成回路とを備えることを特徴とす
る請求項１記載の双方向バッファ回路。 - 【請求項３】 前記不一致検出回路が、一方の入力端を
前記内部出力端子に他方の入力端を前記双方向端子にそ
れぞれ接続した２入力排他的論理和回路を備えることを
特徴とする請求項２記載の双方向バッファ回路。 - 【請求項４】 前記イネーブル信号合成回路が、反転入
力端である一方の入力端に前記イネーブル信号の供給を
受け正入力端である他方の入力端を前記不一致検出回路
の出力端に接続し出力端から前記イネーブル制御信号を
出力する２入力ＮＯＲ回路を備えることを特徴とする請
求項２記載の双方向バッファ回路。 - 【請求項５】 前記イネーブル信号合成回路が、入力端
に前記イネーブル信号の供給を受け出力端に前記イネー
ブル信号を反転した反転イネーブル信号を出力するイン
バータと、 一方の入力端に前記イネーブル信号の供給を受け他方の
入力端を前記不一致検出回路の出力端に接続し出力端か
ら前記イネーブル制御信号を出力する２入力ＮＯＲ回路
とを備えることを特徴とする請求項２記載の双方向バッ
ファ回路。 - 【請求項６】 入力／出力用の双方向端子と、入力端を
前記双方向端子に出力端を内部回路の入力端子にそれぞ
れ接続した入力インタフェース用の入力バッファと、イ
ネーブル制御信号の第１のレベルに応答して活性化され
るスリーステートバッファであり入力端を前記内部回路
の出力端子である内部出力端子に出力端を前記双方向端
子にそれぞれ接続した出力インタフェース用の出力バッ
ファと、を有するバッファ回路部とを備え、前記イネー
ブル制御信号の第１のレベルに応答して前記内部回路の
出力信号である内部出力信号を前記双方向端子の外部出
力信号として出力し、前記イネーブル制御信号の第２の
レベルに応答して前記内部出力信号をを遮断し前記外部
出力信号を停止するとともに前記双方向端子に供給を受
ける外部入力信号を前記内部回路に内部入力信号として
供給する双方向バッファ回路において、 前記内部出力信号と前記外部出力信号又は外部入力信号
（以下外部入出力信号）と前記イネーブル信号との供給
を受け前記双方向出力端子に予め定めた第１のしきい値
を超える前記外部出力信号と前記外部入力信号とが同時
に存在する状態である第１のバスファイト状態の検出に
応答してこの第１のバスファイト状態の期間前記イネー
ブル信号を抑圧するよう制御した第１の合成イネーブル
信号を前記出力バッファの制御入力に供給する第１のバ
スファイト防止回路と、 前記内部出力信号と前記外部入出力信号と前記イネーブ
ル制御信号対応のイネーブル信号との供給を受け前記双
方向出力端子に予め定めた第２のしきい値以下の前記外
部出力信号と前記外部入力信号とが同時に存在する状態
である第２のバスファイト状態の検出に応答してこの第
２のバスファイト状態の期間前記イネーブル信号を抑圧
するよう制御した第２の合成イネーブル信号を前記出力
バッファの制御入力に供給する第２のバスファイト防止
回路と、 前記第１及び第２の合成イネーブル信号を論理合成し前
記イネーブル制御信号を出力する合成回路と、 前記イネーブル信号の第１のレベルに応答して活性化さ
れるスリーステートバッファでありかつ駆動能力が前記
出力バッファの駆動能力に対し所定比率で低く前記出力
バッファと入力端同士及び出力端同士を並列接続した低
駆動バッファとを備えることを特徴とする双方向バッフ
ァ回路。 - 【請求項７】 前記第１のバスファイト防止回路が、入
力端を前記双方向端子に接続して前記入出力信号の供給
を受けこの入出力信号の予め設定した低レベルの電圧で
ある前記第１のしきい値を超えて上昇したとき低しきい
値信号を出力する低しきい値バッファと、 前記内部出力信号と前記低しきい値信号とのレベル比較
を行いこれら内部出力信号と低しきい値信号の不一致に
応答して第１の不一致検出信号を出力する第１の不一致
検出回路と、 前記第１の不一致検出信号の出力期間に前記イネーブル
信号を無効化するよう制御した第１の合成イネーブル信
号を出力する第１のイネーブル信号合成回路とを備え、 前記第２のバスファイト防止回路が、入力端を前記双方
向端子に接続して前記入出力信号の供給を受けこの入出
力信号の予め設定した高レベルの電圧である前記第２の
しきい値を以下に下降したとき高しきい値信号を出力す
る高しきい値バッファと、 前記内部出力信号と前記高しきい値信号とのレベル比較
を行いこれら内部出力信号と高しきい値信号の不一致に
応答して第２の不一致検出信号を出力する第２の不一致
検出回路と、 前記第２の不一致検出信号の出力期間に前記イネーブル
信号を無効化するよう制御した第２の合成イネーブル信
号を出力する第２のイネーブル信号合成回路とを備え、 前記合成回路が、一方の入力端を前記第１のイネーブル
信号合成回路の出力端に他方の入力端を前記第２のイネ
ーブル信号合成回路の出力端にそれぞれ接続し出力端か
らイネーブル制御信号を出力する２入力ＯＲ回路を備え
ることを特徴とする請求項６記載の双方向バッファ回
路。 - 【請求項８】 前記所定比率が１／１０以下であり、従
って前記低駆動バッファの駆動能力が、前記出力バッフ
ァの駆動能力の１／１０以下であることを特徴とする請
求項１又は６記載の双方向バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11335699A JP3245573B2 (ja) | 1999-04-21 | 1999-04-21 | 双方向バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11335699A JP3245573B2 (ja) | 1999-04-21 | 1999-04-21 | 双方向バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307412A JP2000307412A (ja) | 2000-11-02 |
| JP3245573B2 true JP3245573B2 (ja) | 2002-01-15 |
Family
ID=14610212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11335699A Expired - Fee Related JP3245573B2 (ja) | 1999-04-21 | 1999-04-21 | 双方向バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3245573B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891322B1 (ko) * | 2002-09-25 | 2009-03-31 | 삼성전자주식회사 | 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로 |
| JP5245658B2 (ja) * | 2008-09-05 | 2013-07-24 | 富士通株式会社 | バス接続におけるチップ間信号の共有化方法及び回路 |
-
1999
- 1999-04-21 JP JP11335699A patent/JP3245573B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000307412A (ja) | 2000-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5483188A (en) | Gil edge rate control circuit | |
| US5414312A (en) | Advanced signal driving buffer with directional input transition detection | |
| EP0664612B1 (en) | Noise filter | |
| US7525341B1 (en) | Time-balanced multiplexer switching methods and apparatus | |
| US6518792B2 (en) | Method and circuitry for a pre-emphasis scheme for single-ended center taped terminated high speed digital signaling | |
| US7355447B2 (en) | Level shifter circuit | |
| JP4780840B2 (ja) | 過剰電圧除去検知機能を備えた過剰電圧保護回路 | |
| US11258432B1 (en) | Deglitcher circuit with integrated non-overlap function | |
| JP3245573B2 (ja) | 双方向バッファ回路 | |
| US6396305B1 (en) | Digital leakage compensation circuit | |
| US8432195B2 (en) | Latch circuits with synchronous data loading and self-timed asynchronous data capture | |
| US7433426B2 (en) | Adaptive hysteresis receiver for a high speed digital signal | |
| US5905678A (en) | Control circuit of an output buffer | |
| KR0179913B1 (ko) | 출력 인에이블 신호 발생 회로 | |
| JP2005236915A (ja) | 差動出力回路 | |
| JP2004208108A (ja) | 集積回路 | |
| US5057706A (en) | One-shot pulse generator | |
| US8239429B2 (en) | Output buffer receiving first and second input signals and outputting an output signal, and corresponding electronic circuit | |
| US6870402B2 (en) | Transition-aware signaling | |
| KR960005017Y1 (ko) | 데이타 출력버퍼 | |
| JP2003110418A (ja) | 出力回路 | |
| US7596735B2 (en) | Pad unit having a test logic circuit and method of driving a system including the same | |
| JP3678291B2 (ja) | 伝送遅延改善回路 | |
| KR20020054857A (ko) | 프리차지 제어회로 | |
| KR19990066418A (ko) | 씨모스 전압 레벨 쉬프트 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011002 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081026 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091026 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |