KR100788224B1

KR100788224B1 - Output buffer circuit

Info

Publication number: KR100788224B1
Application number: KR1020060079403A
Authority: KR
Inventors: 마코토 다나카
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2005-08-23
Filing date: 2006-08-22
Publication date: 2007-12-26
Also published as: KR20070023553A

Abstract

(과제)(assignment)

통상 동작 모드에 영향을 주지 않고 간단한 구성으로 진폭 마진 테스트의 모드를 탑재하는 것을 가능하게 하는 회로의 제공.Providing a circuit that enables the mode of amplitude margin test to be mounted in a simple configuration without affecting the normal operation mode.

(해결 수단)(Solution)

데이터 신호를 입력하여 출력 단자로부터 출력하는 데이터용의 제 1 출력 버퍼 (11) 와, 상기 출력 단자에 출력단이 접속된 제 2 출력 버퍼 (12) 와, 디엠퍼시스 설정과 디엠퍼시스 비설정을 지시하는 제어 신호 ENABLE 를 입력하여, 상기 제어 신호가 디엠퍼시스 비설정을 나타낼 때에는 상기 제 2 출력 버퍼 (12) 를 비활성 상태로 하고, 상기 제어 신호 ENABLE 가 디엠퍼시스 설정을 나타낼 때에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호 (19) 를 지연 회로 (15) 로 지연시킨 엠퍼시스 데이터를 입력하여 디엠퍼시스용 버퍼로서 동작시키고, 테스트 제어 신호 TEST 가 진폭 마진 테스트를 나타낼 때 데이터 신호 (19) 를 선택하여 상기 제 2 출력 버퍼의 입력단에 공급하도록 전환 제어하는 선택 회로 (14) 를 구비하고 있다.A first output buffer 11 for data inputting a data signal and outputting from an output terminal, a second output buffer 12 having an output terminal connected to the output terminal, and instructing de-emphasis setting and de-emphasis non-setting. Input control signal ENABLE to deactivate the second output buffer 12 when the control signal indicates de-emphasis non-setting, and input stage of the second output buffer when the control signal ENABLE indicates de-emphasis setting. The emphasis data which delayed the said data signal 19 to the delay circuit 15 was input into it, it operates as a buffer for deemphasis, and when the test control signal TEST represents an amplitude margin test, it selects the said data signal 19 and A selection circuit 14 for switching control to be supplied to the input terminal of the second output buffer is provided.

출력 버퍼 회로, 엠퍼시스, 천이, 비천이. Output buffer circuit, emphasis, transition, untransition.

Description

출력 버퍼 회로{OUTPUT BUFFER CIRCUIT}Output buffer circuit {OUTPUT BUFFER CIRCUIT}

도 1 은 본 발명의 일 실시예의 구성을 나타내는 구성도.1 is a block diagram showing the configuration of an embodiment of the present invention.

도 2 는 본 발명에 있어서 디엠퍼시스 설정시의 동작을 나타내는 타이밍도.2 is a timing diagram showing an operation during de-emphasis setting in the present invention.

도 3 은 본 발명에 있어서 디엠퍼시스 비설정시의 동작을 나타내는 타이밍도.3 is a timing diagram showing an operation when de-emphasis is not set in the present invention;

도 4 는 본 발명에 있어서 진폭 마진 테스트 설정시의 동작을 나타내는 타이밍도.4 is a timing diagram showing an operation in setting an amplitude margin test in the present invention.

도 5 는 종래 회로를 설명하는 구성도.5 is a configuration diagram illustrating a conventional circuit.

도 6 은 도 1 의 메인 버퍼 (10), 도 5 의 메인 버퍼 (50) 의 구성을 나타내는 구성도.6 is a configuration diagram showing the configuration of the main buffer 10 of FIG. 1 and the main buffer 50 of FIG. 5.

*부호의 설명** Description of the sign *

10, 50 : 메인 버퍼 회로10, 50: main buffer circuit

11, 51 : 메인 데이터용 메인 버퍼11, 51: Main buffer for main data

12, 52 : 디엠퍼시스용 메인 버퍼12, 52: main buffer for de-emphasis

13, 53 : 메인 데이터용 프리버퍼13, 53: prebuffer for main data

14 : 셀렉터(선택 회로)14: selector (selection circuit)

15, 55 : 지연 회로15, 55: delay circuit

16, 56 : 지연 회로의 출력16, 56: output of the delay circuit

17, 57 : 메인 데이터(프리버퍼의 출력)17, 57: main data (free buffer output)

18 : 셀렉터의 출력18: output of the selector

19 : 데이터 신호19: data signal

20 : 메인 데이터용 메인 버퍼20: main buffer for main data

21 : 디엠퍼시스용 메인 버퍼21: Main buffer for de-emphasis

22, 23, 24, 25 : N 채널 MOS 트랜지스터22, 23, 24, 25: N-channel MOS transistor

26 : 메인 버퍼 회로26: main buffer circuit

54 : 디엠퍼시스용 프리버퍼54: prebuffer for deemphasis

58 : 디엠퍼시스 데이터58 de-emphasis data

본 발명은 반도체 회로에 관한 것으로, 특히 디엠퍼시스 기능을 가진 출력 버퍼 회로에 관한 것이다.The present invention relates to a semiconductor circuit, and more particularly to an output buffer circuit having a de-emphasis function.

출력 할 데이터 신호의 논리 천이시에 강조 (emphasis) 된 진폭을 출력하고, 그 천이에 이어지는 데이터 신호의 논리가, 천이 후의 논리와 변화가 없을 때 그 강조된 진폭으로부터 진폭을 작게 하여 출력하는 디엠퍼시스 기능을 구비한 출력 버퍼 회로로서, 예를 들어 특허 문헌 1, 2 등을 참조할 수 있다. 이 중 특허 문헌 1 에는 메인 드라이버와, 지연 회로와, 엠퍼시스 드라이버와, 차동회로로 이 루어지는 감산기를 구비한 구성이 개시되어 있다. 또한, 특허 문헌 2 에는 CMOS 인버터에 의한 엠퍼시스 회로로서 엠퍼시스 기능의 필요/불필요를 제어 신호에 기초하여 전환 제어하는 트라이스테이트형 버퍼를 구비한 구성이 개시되어 있다.A de-emphasis function that outputs an emphasized amplitude at the logical transition of the data signal to be output, and outputs a smaller amplitude from the emphasized amplitude when there is no change in the logic of the data signal following the transition. As an output buffer circuit provided with reference, patent documents 1, 2, etc. can be referred, for example. Patent Document 1 discloses a configuration including a main driver, a delay circuit, an emphasis driver, and a subtractor consisting of a differential circuit. In addition, Patent Document 2 discloses a configuration including a tristate buffer for switching control based on a control signal whether or not an emphasis function is required as an emphasis circuit by a CMOS inverter.

도 5 는 종래의 디엠퍼시스 기능을 구비한 출력 버퍼 회로의 구성을 나타내는 도이다. 이하에서는 설명을 위해 특허 문헌 1 에 기재된 구성 (차동회로) 에, 엠퍼시스 기능을 활성화하는 제어 신호로서 ENABLE 신호를 도입한 경우의 구성을 예로 설명한다. 또한, 특허 문헌 1, 2 에는 데이터 신호의 논리가 변화하는 트랜지션비트 (천이비트) 로 출력 신호의 진폭을 강조하는 프리엠퍼시스 기능과, 그 트랜지션비트에 이어지는 비트로 논리가 천이되지 않는 넌트랜지션비트 (비천이비트) 에서는 출력 신호의 진폭을 그 트랜지션비트의 진폭보다 감소시키는 디엠퍼시스 기능을 구비한 출력 버퍼가 개시되어 있지만, 이하에서는 트랜지션비트에서는 전원 전위 (VDD) 로 규정되는 진폭을 출력하고, 트랜지션비트에 이어지는 비트로 논리가 천이되지 않을 때 진폭을 감소시키는 디엠퍼시스 기능을 구비한 출력 버퍼에 대해 설명한다.5 is a diagram illustrating a configuration of a conventional output buffer circuit having a de-emphasis function. In the following, the configuration in the case where the ENABLE signal is introduced as a control signal for activating the emphasis function in the configuration (differential circuit) described in Patent Document 1 will be described as an example. Patent Documents 1 and 2 also show a pre-emphasis function for emphasizing the amplitude of an output signal with transition bits (transition bits) in which the logic of the data signal changes, and non-transition bits for which logic does not transition to bits following the transition bits. In the non-transition bit), an output buffer having a de-emphasis function for reducing the amplitude of the output signal to the amplitude of the transition bit is disclosed. Hereinafter, the transition bit outputs an amplitude defined by the power supply potential (VDD), and the transition is performed. An output buffer with a de-emphasis function that reduces amplitude when logic does not transition to a bit following a bit is described.

도 5 를 참조하면, 출력 버퍼 회로는 데이터 신호를 차동입력하는 차동입력 단자 (INP/INN) 와, 차동입력 단자 (INP/INN) 로부터 입력된 차동신호를 입력하는 메인 데이터용 프리버퍼 (53) 와, 메인 데이터용 프리버퍼 (53) 로부터의 차동출력 (메인 데이터; 57) 을 입력하는 메인 데이터용 메인 버퍼 (51) 와, 차동입력 단자 (INP/INN) 에 입력된 차동신호를 입력하고 지연시켜 차동출력하는 지연 회로 (55) 와, 지연 회로 (55) 로부터의 차동출력 (56) 을 입력하는 디엠퍼시스용 프리버퍼 (54) 와, 디엠퍼시스용 프리버퍼 (54) 로부터의 차동출력 (디엠퍼시스 데이터 ; 58) 을 입력하는 디엠퍼시스용 메인 버퍼 (52) 를 구비하고 있다. 메인 데이터용 메인 버퍼 (51) 의 정전출력 (positive) 과 디엠퍼시스용 메인 버퍼 (52) 의 반전출력 (negative ; ○표시) 은 정전 출력 단자 (OUTP) 에 공통으로 접속되고, 메인 데이터용 메인 버퍼 (51) 의 반전출력 (negative ; ○표시) 과 디엠퍼시스용 메인 버퍼 (52) 의 정전출력 (positive) 은 반전출력 단자 (OUTN) 에 공통으로 접속되어 있다. 디엠퍼시스용 프리버퍼 (54) 와 디엠퍼시스용 메인 버퍼 (52) 는 제어 신호 ENABLE 를 받아 제어 신호 ENABLE 가 활성 상태일 때 활성화되어 동작 상태가 되고, 제어 신호 ENABLE 가 비활성 상태일 때 비활성 상태가 된다.Referring to Fig. 5, the output buffer circuit includes a differential input terminal (INP / INN) for differentially inputting a data signal and a prebuffer 53 for main data for inputting a differential signal inputted from the differential input terminal (INP / INN). The main data buffer 51 for inputting the differential output (main data) 57 from the main data prebuffer 53 and the differential signal inputted to the differential input terminal INP / INN are inputted and delayed. Delay circuit 55 for differentially outputting a differential signal, a de-emphasis prebuffer 54 for inputting the differential output 56 from the delay circuit 55, and a differential output from the de-emphasis prebuffer 54 (DM). And a de-emphasis main buffer 52 for inputting the peripheral data 58. The electrostatic output (positive) of the main buffer 51 for main data and the inverted output (negative) of the main buffer 52 for de-emphasis are commonly connected to the electrostatic output terminal OUTP, and the main buffer for main data The inverting output (51) of 51 and the electrostatic output of the main buffer 52 for de-emphasis are commonly connected to the inverting output terminal OUTN. The de-emphasis prebuffer 54 and the de-emphasis main buffer 52 receive the control signal ENABLE and become active when the control signal ENABLE is active, and become inactive when the control signal ENABLE is inactive. .

메인 데이터용 메인 버퍼 (51) 와 디엠퍼시스용 메인 버퍼 (52) 에 의해, 출력 단자 (OUTP/OUTN) 로부터 출력되는 출력 신호의 논리 변화시의 진폭은 강조되어 출력된다.By the main buffer 51 for main data and the main buffer 52 for de-emphasis, the amplitude at the logical change of the output signal output from the output terminal OUTP / OUTN is emphasized and output.

디엠퍼시스 비설정시에는 제어 신호 ENABLE 는 비활성 상태로 되고, 디엠퍼시스용 메인 버퍼 (52), 디엠퍼시스용 프리버퍼 (54) 를 비활성 상태로 하여, 메인 데이터용 메인 버퍼 (51) 만으로 전송 선로 (OUTP, OUTN 에 접속되는 평형형 전송 선로) 를 구동한다. 이 때문에, 메인 데이터용 메인 버퍼 (51) 는 단체 (單體) 로 전송로를 구동할 수 있는 구동 능력을 가진다.When the de-emphasis is not set, the control signal ENABLE becomes inactive, the de-emphasis main buffer 52 and the de-emphasis prebuffer 54 are inactivated, and only the main data buffer 51 for the main data transfer line ( A balanced transmission line connected to OUTP and OUTN. For this reason, the main buffer 51 for main data has a drive capability which can drive a transmission path by itself.

출력 단자 (OUTP/OUTN) 로부터 출력되는 신호의 논리가 변화한 직후의 1 비트째 신호인 트랜지션비트의 진폭은 디엠퍼시스 설정시와 디엠퍼시스 비설정시에 동일하다.The amplitude of the transition bit, which is the first bit signal immediately after the logic of the signal output from the output terminal OUTP / OUTN changes, is the same at the de-emphasis setting and at the de-emphasis non-setting.

트랜지션비트 이후의 신호인 넌트랜지션비트의 진폭을 감쇠시킴으로써 파형 강조가 행해진다. 예를 들어 LOW 레벨에서 HIGH 레벨로 천이하는 트랜지션비트로 HIGH 레벨 출력전압 VOH 를 전원 전위 (VDD) 로 한 경우, 이어지는 비트가 HIGH 레벨인 경우 (넌트랜지션비트), 이 신호의 HIGH 레벨 출력전압 VOH 를 전원 전위 (VDD) 보다 낮춘다. HIGH 레벨에서 LOW 레벨로 천이하는 트랜지션비트로 LOW 레벨 출력전압 VOL 를 GND 전위로 한 경우, 이어지는 비트가 LOW 레벨인 경우 (넌트랜지션비트), 이 신호의 LOW 레벨 출력전압 VOL 를 GND 보다 높여 진폭을 감쇠시킨다.Waveform enhancement is performed by attenuating the amplitude of the non-transition bit, which is the signal after the transition bit. For example, when the transition bit transitions from the LOW level to the HIGH level, when the HIGH level output voltage VOH is set to the power supply potential (VDD), and the subsequent bit is the HIGH level (non-transition bit), the HIGH level output voltage VOH of this signal is Lower than the power supply potential (VDD). The transition bit transitions from the HIGH level to the LOW level. When the LOW level output voltage VOL is set to GND potential, and when the following bit is at LOW level (non-transition bit), the LOW level output voltage VOL of this signal is raised above GND to attenuate the amplitude. Let's do it.

도 6 은 도 5 의 메인 버퍼 (50 ; 메인 데이터용 메인 버퍼 (51) 와 디엠퍼시스용 메인 버퍼 (52)) 의 구성의 일례를 나타내는 도이다. 도 6 에 있어서 도 5 의 버퍼 (51) 가 회로 (20) 에 대응하고, 도 5 의 버퍼 (52) 가 회로 (21) 에 대응한다.FIG. 6 is a diagram showing an example of the configuration of the main buffer 50 (main data main buffer 51 and de-emphasis main buffer 52) of FIG. In FIG. 6, the buffer 51 of FIG. 5 corresponds to the circuit 20, and the buffer 52 of FIG. 5 corresponds to the circuit 21.

도 6 을 참조하면, 소스가 공통 접속되어 정전류원 I1 (전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 5 의 메인 데이터 (57) 의 정전신호 (Main data positive) 와 반전신호 (Main data negative) 를 각각 입력하는 N 채널 MOS 트랜지스터 (22,23) 와, 소스가 공통 접속되어 정전류원 I2 (전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 5 의 엠퍼시스 데이터 (58) 의 정전신호 (Emphasis data positive) 와 반전신호 (Emphasis data negative) 를 각각 입력하는 N 채널 MOS 트랜지스터 (24, 25) 를 구비하며, 트랜지스터 (22) 의 드레인과 트랜지스터 (25) 의 드레인은 공통 접속되어 출력 단자의 반전 단자 (OUTN) 에 접속됨과 함께 저항 (R1) 을 통하여 전원 (VDD) 에 접속되며, 트랜지스터 (23) 의 드레인과 트랜지스터 (24) 의 드레인은 공통 접속되어 출력 단자의 정전단자 (OUTP) 에 접속됨과 함께 저항 (R2) 을 통하여 전원 (VDD) 에 접속된다. N 채널 MOS 트랜지스터 (24, 25) 의 공통 소스와 접지 사이에는 정전류원 (I2) 과 스위치 (SW) 가 직렬 형태로 접속되어 있으며, 엠퍼시스 비설정시에는 제어 신호 ENABLE 가 비활성 상태로 되어 스위치 (SW) 는 오프되고, 회로 (21) 는 비활성화 상태가 된다. 이하, 엠퍼시스 설정시 (제어 신호 ENABLE 가 활성 상태이고 스위치 (SW) 가 온) 의 동작을 설명한다. 이하에서는 HIGH 레벨을 논리 1, LOW 레벨을 논리 0 으로 한다.Referring to FIG. 6, the source is commonly connected and connected to the constant current source I1 (the current value is controlled to be variable), and the main data positive and inverted signals of the main data 57 of FIG. 5 are connected to the gate. N-channel MOS transistors 22 and 23 for respectively inputting data negative) and a source are connected in common, and are connected to a constant current source I2 (current value is controlled to be variable), and the gate of the emphasis data 58 of FIG. N-channel MOS transistors 24 and 25 for inputting an electrostatic signal (Emphasis data positive) and an inverted signal (Emphasis data negative), respectively, and the drain of the transistor 22 and the drain of the transistor 25 are connected in common. It is connected to the inverting terminal OUTN of the output terminal and is connected to the power supply VDD through the resistor R1. The drain of the transistor 23 and the drain of the transistor 24 are connected in common, and the electrostatic terminal OUTP of the output terminal is connected. ) With Through a resistor (R2) is connected to the power supply (VDD). The constant current source I2 and the switch SW are connected in series between the common source and the ground of the N-channel MOS transistors 24 and 25, and when the emphasis is not set, the control signal ENABLE becomes inactive and the switch ( SW) is turned off, and the circuit 21 is in an inactive state. The operation of the emulation setting (control signal ENABLE is active and the switch SW is on) will be described below. In the following description, the HIGH level is logical 1 and the LOW level is logical 0.

메인 데이터 (57) 의 정전신호와 반전신호가 각각 1, 0, 엠퍼시스 데이터 (58) 의 정전신호, 반전신호가 각각 0, 1 일 때 (메인 데이터 (57) 의 정전신호가 0 에서 1 로 변화하는 트랜지션비트), 드레인이 공통 접속된 트랜지스터 (22, 25) 가 온되고 트랜지스터 (23, 24) 는 오프되고, 저항 (R1) 에는 정전류원 (I1 과 I2) 의 전류합 (I) 에 대응하는 전류가 흐른다. OUTN=VDD-(I1+I2)×R1, OUTP=VDD 가 되고, 출력 신호의 진폭은 OUTP-OUTN=(I1+I2)×R1 이 된다.When the power failure signal and the inversion signal of the main data 57 are 1, 0, and the power failure signal of the emphasis data 58 and the inversion signal are 0 and 1, respectively (the power failure signal of the main data 57 is 0 to 1). Transistors 22 and 25 having a common transition bit and a drain connected to each other are turned on and transistors 23 and 24 are turned off, and resistor R1 corresponds to the sum of currents I of constant current sources I1 and I2. Current flows. OUTN = VDD− (I1 + I2) × R1, OUTP = VDD, and the amplitude of the output signal is OUTP-OUTN = (I1 + I2) × R1.

메인 데이터 (57) 의 정전신호와 반전신호가 각각 1, 0 이고, 엠퍼시스 데이터 (58) 의 정전신호, 반전신호가 각각 1, 0 일 때, 트랜지스터 (22, 24) 가 온되고 트랜지스터 (23, 25) 는 오프되고, 저항 (R1, R2) 에는 I1 과 I2 에 대응하는 전류가 흘러, OUTP 와 OUTN 의 전압차는, OUTN=VDD-R1×I1, OUTP=VDD-R2×I2 로부터, 출력 신호의 진폭은, OUTP-OUTN=R1×I1-R2×I2 가 된다. R1=R2=R 인 경우, 진폭은 OUTP-OUTN=R×(I1-I2) 가 되며, 도 6 의 회로는 감산 회로이다. 그리고 OUTP-OUTN 의 진폭은 트랜지션비트일 때 ((I1+I2)×R1) 보다 좁아져 디엠퍼시스된다.When the power failure signal and the inversion signal of the main data 57 are 1 and 0, respectively, and the power failure signal and the inversion signal of the emphasis data 58 are 1 and 0, respectively, the transistors 22 and 24 are turned on and the transistor 23 is turned on. , 25) are turned off, and currents corresponding to I1 and I2 flow through the resistors R1 and R2, and the voltage difference between OUTP and OUTN is an output signal from OUTN = VDD-R1 × I1 and OUTP = VDD-R2 × I2. The amplitude of the signal becomes OUTP-OUTN = R1 × I1-R2 × I2. When R1 = R2 = R, the amplitude becomes OUTP-OUTN = R × (I1-I2), and the circuit of Fig. 6 is a subtraction circuit. The amplitude of OUTP-OUTN becomes narrower than ((I1 + I2) x R1) when the transition bit is deemphasized.

메인 데이터 (57) 의 정전신호와 반전신호가 각각 0, 1 이고 엠퍼시스 데이터 (58) 의 정전신호, 반전신호가 각각 1, 0 일 때 (메인 데이터 (57) 의 정전신호가 1 에서 0 으로 변화하는 트랜지션비트), 트랜지스터 (23, 24) 가 온되고 트랜지스터 (22, 25) 는 오프되고, 저항 (R2) 에는 정전류원 (I1 과 I2) 의 전류합에 대응하는 전류가 흐른다. OUTP=VDD-(I1+I2)×R2, OUTN=VDD 가 되어, 출력 신호의 진폭은 OUTP-OUTN=-(I1+I2)×R2 가 된다.When the outage signal and the inversion signal of the main data 57 are 0 and 1, respectively, and the outage signal and the inversion signal of the emphasis data 58 are 1 and 0, respectively (the outage signal of the main data 57 is 1 to 0). The changing transition bit), the transistors 23 and 24 are turned on, the transistors 22 and 25 are turned off, and a current corresponding to the current sum of the constant current sources I1 and I2 flows through the resistor R2. OUTP = VDD− (I1 + I2) × R2, OUTN = VDD, and the amplitude of the output signal is OUTP-OUTN = − (I1 + I2) × R2.

메인 데이터 (57) 의 정전신호와 반전신호가 각각 0, 1 이고 엠퍼시스 데이터 (58) 의 정전신호, 반전신호가 각각 0, 1 일 때, 트랜지스터 (23, 25) 가 온되고 트랜지스터 (22, 24) 는 오프되고, 저항 (R1, R2) 에는 I2 와 I1 에 대응하는 전류가 흘러, OUTP 와 OUTN 의 전압차는, OUTN=VDD-R1×I2, OUTP=VDD-R2×I1 로부터, 출력 신호의 진폭은, OUTP-OUTN=R1×I2-R2×I1 이 된다. R1=R2=R 인 경우 OUTP-OUTN=R×(I2-I1) 가 되며, 도 6 의 회로는 감산 회로이다. OUTP-OUTN 의 진폭은 트랜지션비트일 때보다 좁아져 디엠퍼시스되는 것을 알 수 있다.When the power failure signal and the inversion signal of the main data 57 are 0 and 1, respectively, and the power failure signal and the inversion signal of the emphasis data 58 are 0 and 1, the transistors 23 and 25 are turned on and the transistors 22, 24) is turned off, and currents corresponding to I2 and I1 flow through the resistors R1 and R2, and the voltage difference between OUTP and OUTN is determined from the output signal from OUTN = VDD-R1 × I2 and OUTP = VDD-R2 × I1. The amplitude becomes OUTP-OUTN = R1 × I2-R2 × I1. When R1 = R2 = R, OUTP-OUTN = R × (I2-I1), and the circuit of FIG. 6 is a subtraction circuit. It can be seen that the amplitude of OUTP-OUTN becomes narrower and deemphasized than in the transition bit.

엠퍼시스 비설정시, 차동회로 (21) 는 비활성 상태로 되어 차동회로 (20) 만 동작한다.When the emphasis is not set, the differential circuit 21 is inactive and only the differential circuit 20 operates.

디엠퍼시스 설정시에는 정전류원 (I1, I2) 에 흘려보내는 전류는 디엠퍼시스 레벨에 의해 정해지는 비율의 관계를 가진 전류값이며, 디엠퍼시스 비설정시에는 I1에만 전송 선로를 구동하는 전류가 흐르고 정전류원 (I2) 에는 전류가 흐르지 않는다.When de-emphasis is set, the current flowing to the constant current sources (I1, I2) is a current value having a ratio relationship determined by the de-emphasis level.When de-emphasis is not set, the current driving the transmission line flows only in I1 and the constant current flows. No current flows through the circle I2.

그리고, 디엠퍼시스의 설정, 비설정으로 트랜지션비트의 진폭이 동일해지는 회로 구성으로 하는 경우, 디엠퍼시스 설정시의 정전류원 (I1) 과 정전류원 (I2) 의 전류의 합계와, 디엠퍼시스 비설정시의 정전류원 (I1) 의 전류값이 동일해지도록 제어된다. 예를 들어 디엠퍼시스 비설정시 (회로 (21) 은 비활성) 에는 회로 (20) 의 정전류원 (I1) 이 디엠퍼시스 설정시에서의 정전류원 (I1) 과 정전류원 (I2) 의 합계값 (I) 이 되도록 전류값이 가변 제어된다.In the case of a circuit configuration in which the transition bit amplitude is the same by setting or not setting the de-emphasis, the sum of the currents of the constant current source I1 and the constant current source I2 at the time of the de-emphasis setting, and when the de-emphasis is not set The current value of the constant current source I1 of is controlled to be the same. For example, when the de-emphasis is not set (the circuit 21 is inactive), the constant current source I1 of the circuit 20 is the total value I of the constant current source I1 and the constant current source I2 when the de-emphasis is set. The current value is variably controlled so that

[특허 문헌 1] 일본 공개특허공보 2004-88693호[Patent Document 1] Japanese Unexamined Patent Publication No. 2004-88693

[특허 문헌 2] 일본 공개특허공보 2002-94365호[Patent Document 2] Japanese Unexamined Patent Publication No. 2002-94365

출력 버퍼 회로로부터 소진폭의 신호를 출력하는 경우, 통상의 회로 구성을 이용하여 실현하고자 하면, 예를 들어 메인 버퍼 (50) 의 전류원의 전류를 제어하여 가능해진다. 즉, 도 6 의 정전류원 (I1) 의 전류를 작게 하면 된다. 그러나 이대로는 커먼 모드 레벨이 상승한다.When outputting a small amplitude signal from the output buffer circuit, if it is to be realized using a conventional circuit configuration, for example, the current of the current source of the main buffer 50 can be controlled. That is, what is necessary is just to make small the current of the constant current source I1 of FIG. However, this increases the common mode level.

한편, 커먼 모드 레벨을 유지한 상태로 하는 경우 메인 버퍼 (50) 에 대해 커먼 모드 레벨 제어용 회로를 별도로 추가할 필요가 있으며, 레이아웃 면적이 커진다는 과제가 있다.On the other hand, when the common mode level is maintained, it is necessary to add a common mode level control circuit to the main buffer 50 separately, and there is a problem that the layout area becomes large.

기존의 출력 버퍼에 진폭 마진 테스트와 동등한 기능을 나중에 추가하는 경우, 외부 핀에 직접 연결되는 곳에 회로가 추가되기 때문에, ESD (Electrostatic Discharge ; 정전 파괴) 나 래치 업 (Latch Up) 등의 신뢰성 평가가 다시 필요해져 설계 기간의 장기화, 개발비 증가로 이어진다.If you later add functionality equivalent to amplitude margin testing to an existing output buffer, the circuit is added where it connects directly to an external pin, so reliability evaluations such as ESD (Electrostatic Discharge) or Latch Up are not available. This will lead to longer design periods and higher development costs.

또한 도 5 를 참조하여 설명한 회로 구성에서는, In the circuit configuration described with reference to FIG. 5,

(a) 디엠퍼시스 비설정으로, 트랜지션비트의 진폭이 강조되지 않은 신호를 출력하는 경우와,(a) when de-emphasis is not set to output a signal in which the amplitude of the transition bit is not emphasized,

(b) 디엠퍼시스 설정으로, 트랜지션비트의 진폭이 강조된 신호를 출력하는 경우의 2 종류의 상태밖에 실현할 수 없다.(b) With the de-emphasis setting, only two kinds of states in the case of outputting a signal in which the amplitude of the transition bit is emphasized can be realized.

이 때문에, 디엠퍼시스 특성을 갖지 않는 소진폭의 신호를 출력하기 위해서는, 메인 데이터용 메인 버퍼의 구동 전류를 제어하여 작게 할 수밖에 없다. 그러나, 이와 함께 커먼 모드 레벨이 올라간다.For this reason, in order to output a small amplitude signal having no de-emphasis characteristic, the driving current of the main buffer for main data can be controlled and reduced. However, with this the common mode level goes up.

본원에서 개시되는 발명은, 상기 과제를 해결하기 위해 개략 이하의 구성을 갖는다.The invention disclosed in the present application has a schematic structure as follows to solve the above problems.

본 발명의 한 양태에 관련된 회로는, 출력해야 할 데이터 신호를 입력하여 상기 데이터 신호의 논리가 변화하는 천이 시점에서는 출력 신호의 진폭을 강조하여 출력하고, 상기 데이터 신호가 상기 천이 후의 논리와 동일한 논리값을 취하는 비천이시에는 상기 출력 신호의 진폭을 감쇠시켜 출력하는 디엠퍼시스 기능을 가진 출력 버퍼 회로가, 입력되는 제어 신호가 진폭 마진 테스트 모드를 나타내고 있을 때, 상기 천이시의 출력 신호의 진폭을 상기 비천이시의 진폭과 동일해지도록 설정하고, 통상 동작시와 비교하여 소진폭의 신호를 출력하도록 제어하는 회로를 구비 하고 있다.A circuit according to an aspect of the present invention inputs a data signal to be output, highlights the amplitude of the output signal at a transition time at which the logic of the data signal changes, and outputs the same logic as the logic after the transition. An output buffer circuit having a de-emphasis function that attenuates the amplitude of the output signal and outputs the amplitude of the output signal at the time of non-transition when the input control signal indicates an amplitude margin test mode. A circuit is set to be equal to the amplitude at the time of non-transition, and to control to output a signal of small amplitude compared with the normal operation.

본 발명에 있어서, 상기 출력 버퍼 회로가, 상기 데이터 신호를 입력하여 출력하는 제 1 출력 버퍼와, 출력이 상기 제 1 출력 버퍼와 공통 접속된 제 2 출력 버퍼와, 상기 데이터 신호를 입력하고 소정 시간 지연시켜 출력하는 지연회로를 구비하고, 디엠퍼시스 설정시에 상기 제 2 출력 버퍼의 입력단에는 상기 데이터 신호를 상기 지연 회로로 소정 시간 지연시킨 신호를 공급하고, 상기 진폭 마진 테스트 모드에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 입력하도록 전환 제어하는 선택 회로를 구비하고, 상기 제 1 출력 버퍼와 상기 제 2 출력 버퍼는 상기 제 1 버퍼의 출력에서 상기 제 2 버퍼의 출력을 감산한 신호를 상기 출력 신호로서 출력하는 구성으로 되어 있다.In the present invention, the output buffer circuit inputs and outputs the data signal, a second output buffer whose output is commonly connected to the first output buffer, and the data signal is input for a predetermined time. A delay circuit for delaying and outputting the delay signal; a signal obtained by delaying the data signal to the delay circuit for a predetermined time is supplied to an input terminal of the second output buffer during the de-emphasis setting, and the second output is output in the amplitude margin test mode. And a selection circuit configured to control switching to input the data signal to an input terminal of a buffer, wherein the first output buffer and the second output buffer subtract a signal obtained by subtracting the output of the second buffer from the output of the first buffer. It outputs as an output signal.

본 발명에 있어서, 디엠퍼시스 비설정시에는 상기 제 2 버퍼는 오프 상태로 되고, 상기 데이터 신호의 논리가 변화하는 천이 시점에서는 상기 출력 신호의 진폭을 강조하여 출력하여, 상기 데이터 신호가 상기 천이 후의 논리와 동일한 논리값을 취하는 비천이시에도 상기 천이 시점과 동일한 진폭의 출력 신호가 출력되는 구성으로 해도 된다.In the present invention, when the de-emphasis is not set, the second buffer is turned off, and at the transition time at which the logic of the data signal changes, the amplitude of the output signal is emphasized and outputted, so that the data signal is changed after the transition. Even when the non-transition takes the same logic value as the logic, an output signal having the same amplitude as the transition point may be output.

본 발명의 다른 양태에 관련된 회로는, 데이터 신호를 입력하여 출력 단자로부터 출력하는 데이터용 제 1 출력 버퍼와, 상기 출력 단자에 출력단이 접속된 제 2 출력 버퍼와, 상기 데이터 신호를 입력하고 소정 시간 지연시켜 출력하는 지연회로와, 디엠퍼시스 설정과 디엠퍼시스 비설정을 지시하는 제어 신호를 입력하여, 상기 제어 신호가 디엠퍼시스 비설정을 나타낼 때에는 상기 제 2 출력 버퍼를 비활성 상태로 하고, 상기 제어 신호가 디엠퍼시스 설정을 나타낼 때에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 상기 지연 회로로 지연시킨 엠퍼시스 데이터를 입력하여 디엠퍼시스용 버퍼로서 동작시켜, 테스트 제어 신호가 진폭 마진 테스트 모드를 나타낼 때, 상기 데이터 신호를 선택하여 상기 제 2 출력 버퍼의 입력단에 공급하도록 전환 제어하는 선택 회로를 구비하고 있다.A circuit according to another aspect of the present invention includes a first output buffer for data which inputs a data signal and outputs it from an output terminal, a second output buffer having an output terminal connected to the output terminal, and the data signal being input for a predetermined time. A delay circuit for delaying output and a control signal instructing de-emphasis setting and de-emphasis non-setting are inputted, and when the control signal indicates de-emphasis non-setting, the second output buffer is made inactive and the control signal Indicates the de-emphasis setting, when the emphasis data delaying the data signal to the delay circuit is input to the input terminal of the second output buffer to operate as a de-emphasis buffer so that the test control signal indicates the amplitude margin test mode. Select the data signal and supply the input signal to the input terminal of the second output buffer. A selection circuit for controlling is provided.

본 발명에 있어서, 상기 데이터 신호는 차동신호로 이루어지고, 상기 제 1 출력 버퍼가, 차동회로로 이루어지는 제 1 프리버퍼와, 상기 제 1 프리버퍼를 받는 차동회로로 이루어지는 제 1 메인 버퍼를 구비하고, 상기 제 2 출력 버퍼가, 차동회로로 이루어지는 제 2 메인 버퍼를 구비하고, 상기 제 1 메인 버퍼의 차동출력쌍의 정전, 반전출력은 상기 제 2 메인 버퍼의 차동출력쌍의 반전, 정전출력과 각각 공통 접속되고, 차동출력 단자쌍의 정전, 반전 단자에 접속되며, 상기 선택 회로에는 상기 데이터 신호의 차동신호와, 상기 데이터 신호를 지연 회로로 지연시킨 차동신호를 입력하고, 상기 제어 신호가 디엠퍼시스 설정을 나타낼 때에는 상기 데이터 신호를 상기 지연 회로로 지연시킨 신호를 상기 제 2 메인 버퍼의 입력단에 차동입력하고, 상기 테스트 제어 신호가 진폭 마진 테스트 모드를 나타낼 때 상기 데이터 신호를 선택하여 상기 제 2 출력 버퍼의 입력단에 공급하는 구성으로 해도 된다.In the present invention, the data signal is a differential signal, and the first output buffer includes a first prebuffer consisting of a differential circuit and a first main buffer consisting of a differential circuit receiving the first prebuffer. And the second output buffer comprises a second main buffer comprising a differential circuit, and the electrostatic and inverted outputs of the differential output pair of the first main buffer are inversely related to the inversion and electrostatic output of the differential output pair of the second main buffer. Respectively connected in common and connected to the electrostatic and inverting terminals of the differential output terminal pair, and inputting a differential signal of the data signal and a differential signal of delaying the data signal to a delay circuit to the selection circuit; In the case of representing the facilitating setting, a signal obtained by delaying the data signal to the delay circuit is differentially input to an input terminal of the second main buffer, and the test agent When the signal indicates the amplitude margin test mode, the data signal may be selected and supplied to the input terminal of the second output buffer.

[발명을 실시하기 위한 최선의 형태]Best Mode for Carrying Out the Invention

상기한 본 발명에 대해 더 상세하게 설명하기 위하여 첨부 도면을 참조하면서 설명한다. 본 발명은, 도 1 을 참조하면, 데이터 신호를 입력하여 출력 단 자 (OUTP, OUTN) 로부터 출력하는 데이터용의 제 1 출력 버퍼 (I1) 와, 출력 단자에 출력단이 접속된 제 2 출력 버퍼 (12) 와, 디엠퍼시스 설정과 디엠퍼시스 비설정을 지시하는 제어 신호 ENABLE 를 입력하여, 제어 신호 ENABLE 가 디엠퍼시스 설정을 나타낼 때에는 제 2 출력 버퍼 (12) 의 입력단에 데이터 신호 (19) 를 지연 회로 (15) 로 지연시킨 엠퍼시스 데이터 (16) 를 입력하여 디엠퍼시스용 버퍼로서 동작시키고, 테스트 제어 신호 (TEST) 가 진폭 마진 테스트를 나타낼 때 데이터 신호 (19) 를 선택하여 제 2 출력 버퍼 (12) 의 입력단에 공급하도록 전환 제어하는 선택 회로 (14) 를 구비하고 있다. 진폭 마진 테스트일 때는 통상 동작시와 비교하여 소진폭의 신호를 출력하는 것을 가능하게 한다. 또한 제어 신호 ENABLE 가 디엠퍼시스 비설정을 나타낼 때에는 제 2 출력 버퍼 (12) 는 비활성 상태로 되어 제 1 출력 버퍼 (11) 에서 출력 단자에 접속되는 전송로를 구동한다. 이하 실시예에 입각해서 설명한다.The present invention described above will be described with reference to the accompanying drawings in more detail. 1, a first output buffer I1 for data which inputs a data signal and outputs it from the output terminals OUTP and OUTN, and a second output buffer having an output terminal connected to the output terminal. 12) and the control signal ENABLE instructing the de-emphasis setting and the de-emphasis non-setting, and when the control signal ENABLE indicates the de-emphasis setting, delay the data signal 19 to the input terminal of the second output buffer 12. The delayed emphasis data 16 is inputted to operate as a buffer for the de-emphasis, and when the test control signal TEST indicates an amplitude margin test, the data signal 19 is selected to select the second output buffer 12. And a selection circuit 14 for switching control to be supplied to the input terminal. In the amplitude margin test, it is possible to output a signal with a small amplitude compared with normal operation. In addition, when the control signal ENABLE indicates the de-emphasis non-setting, the second output buffer 12 becomes inactive and drives the transmission path connected from the first output buffer 11 to the output terminal. It demonstrates based on an Example below.

도 1 은 본 발명의 일 실시예의 구성을 나타내는 도이다. 도 1 에 나타내는 바와 같이, 본 실시예의 출력 버퍼 회로는 데이터 신호를 차동입력하는 1쌍의 차동입력 단자 (INP/INN) 와, 차동입력 단자 (INP/INN) 로부터 입력된 데이터 신호 (19) 를 차동으로 입력하는 차동회로로 이루어지는 메인 데이터용 프리버퍼 (13) 와, 메인 데이터용 프리버퍼 (13) 의 차동출력 (메인 데이터 ; 17) 을 차동으로 입력하는 차동회로로 이루어지는 메인 데이터용 메인 버퍼 (11) 와, 차동입력 단자 (INP/INN) 로부터 입력된 데이터 신호 (11) 를 차동으로 입력하여 소정 지연 시간 지연시켜 차동으로 출력하는 지연 회로 (15) 와, 지연 회로 (15) 의 차동출력 (16) 과, 차동의 데이터 신호 (19) 를 입력하고, 테스트 제어 신호 (TEST) 에 의해, 진폭 테스트 모드시에는 차동의 데이터 신호 (11) 를 선택하고, 그 외일 때 (디엠퍼시스 설정시 등) 는 지연 회로 (15) 의 차동출력 (16) 의 출력을 선택하여 출력하는 선택 회로 (14) 와, 선택 회로 (14) 로부터의 차동출력 (18) 을 차동으로 입력하는 차동회로로 이루어지는 디엠퍼시스용 메인 버퍼 (12) 를 구비하고 있다.1 is a view showing the configuration of an embodiment of the present invention. As shown in Fig. 1, the output buffer circuit of the present embodiment uses a pair of differential input terminals INP / INN for differentially inputting data signals and a data signal 19 input from the differential input terminals INP / INN. Main buffer for main data consisting of a differential circuit for differentially inputting the differential data (main data; 17) of the main data prebuffer 13 and the differential data (main data) 17 of the differential data inputted differentially. 11) a delay circuit 15 for differentially inputting data signals 11 inputted from the differential input terminals INP / INN, delaying a predetermined delay time, and differentially outputting the differential outputs of the delay circuit 15; 16) and the differential data signal 19 are inputted, and according to the test control signal TEST, the differential data signal 11 is selected in the amplitude test mode, and in other cases (when the de-emphasis is set). Delay circuit (15 Main buffer 12 for de-emphasis comprising a selection circuit 14 for selecting and outputting the output of the differential output 16 of the differential output 16 and a differential circuit for differentially inputting the differential output 18 from the selection circuit 14 Equipped with.

메인 데이터용 메인 버퍼 (11) 의 차동출력의 정전출력과 디엠퍼시스용 메인 버퍼 (12) 의 차동출력의 반전출력은 공통 접속되어 차동출력 단자쌍의 정전단자 (OUTP) 에 접속되며, 메인 데이터용 메인 버퍼 (11) 의 차동출력의 반전출력과 디엠퍼시스용 메인 버퍼 (12) 의 차동출력의 정전출력은 공통 접속되어 차동출력 단자쌍의 반전단자 (OUTN) 에 접속되며, 메인 데이터용 메인 버퍼 (11) 의 출력으로부터 디엠퍼시스용 메인 버퍼 (12) 의 출력을 감산하는 감산기를 구성하고 있다.The electrostatic output of the differential output of the main buffer 11 for the main data and the inverting output of the differential output of the main buffer 12 for the de-emphasis are commonly connected and connected to the electrostatic terminal OUTP of the differential output terminal pair. The inverted output of the differential output of the main buffer 11 and the electrostatic output of the differential output of the main buffer 12 for de-emphasis are connected in common and connected to the inverting terminal OUTN of the differential output terminal pair. A subtractor is configured to subtract the output of the de-emphasis main buffer 12 from the output of 11).

메인 데이터용 메인 버퍼 (11) 와 디엠퍼시스용 메인 버퍼 (12) 에 의해, 출력 (OUTP/OUTN) 하는 신호의 논리 변화시의 진폭을 넓혀 신호를 강조하여 출력한다.The main buffer 11 for main data and the main buffer 12 for de-emphasis increase the amplitude at the time of logic change of the signal to output (OUTP / OUTN) to emphasize and output the signal.

디엠퍼시스 설정시에는 제어 신호 ENABLE 가 활성화되어 트랜지션비트 이후의 신호인 넌트랜지션비트의 진폭을 감쇠시켜 파형이 강조된다. 디엠퍼시스 설정시에는 지연 회로 (15) 로 지연시킨 데이터 신호 (16) 가 선택 회로 (11) 로 선택되어, 디엠퍼시스 데이터 (18) 로서 디엠퍼시스용 메인 버퍼 (12) 에 공급되고, 메인 데이터용 메인 버퍼 (11) 의 차동출력으로부터 디엠퍼시스 데이터 (18 ; 1 비트전 신호) 를 디엠퍼시스용 메인버퍼 (12) 로 차동증폭한 신호의 감산이 이루어 져, 도 5, 도 6 을 참조하여 설명한 종래의 회로와 동일한 원리에 의해 트랜지션비트의 진폭은 강조된다. 트랜지션비트에 이어지는 비트가 트랜지션비트의 논리값과 동일한 넌트랜지션비트에서는, 출력 신호의 진폭 (VOH2-VOL2) 은 트랜지션비트의 진폭 (VOH1-VOL1) 으로부터 감쇠된다.In the de-emphasis setting, the control signal ENABLE is activated to attenuate the amplitude of the non-transition bit, the signal after the transition bit, to emphasize the waveform. In the de-emphasis setting, the data signal 16 delayed by the delay circuit 15 is selected by the selection circuit 11 and supplied as the de-emphasis data 18 to the de-emphasis main buffer 12 and used for the main data. A signal obtained by differentially amplifying the de-emphasis data (a signal before 1 bit) from the differential output of the main buffer 11 to the de-emphasis main buffer 12 is subtracted, and has been described with reference to FIGS. 5 and 6. The amplitude of the transition bit is emphasized by the same principle as the circuit of. For non-transition bits where the bit following the transition bit is equal to the logic value of the transition bit, the amplitude (VOH2-VOL2) of the output signal is attenuated from the amplitude (VOH1-VOL1) of the transition bits.

즉 회로 (10) 는, 디엠퍼시스 설정시에는 차동입력 단자 (INP/INN) 에 입력된 데이터 신호 (19) 의 메인 데이터용 프리버퍼 (13) 를 경유한 신호 (17) 와, 차동입력 단자 (INP/INN) 에 입력된 데이터 신호 (19) 를 지연 회로 (15) 로 지연시킨 데이터 신호 (16 ; 디엠퍼시스 데이터) 의 2개의 신호를 감산하여, 신호의 논리 변화시의 진폭이 강조된 신호를 출력한다.In other words, the circuit 10 includes the signal 17 via the main data prebuffer 13 of the data signal 19 input to the differential input terminal INP / INN and the differential input terminal ( Subtracts two signals of the data signal 16 (de-emphasis data) in which the data signal 19 inputted to INP / INN is delayed by the delay circuit 15, and outputs a signal in which the amplitude of the logic change of the signal is emphasized. do.

디엠퍼시스 비설정시에는, 제어 신호 ENABLE 에 의해 디엠퍼시스용 메인 버퍼 (12) 를 디스에이블 상태 (비활성 상태) 로 하고, 메인 데이터용 메인 버퍼 (11) 단체로 차동출력 단자 (OUTP/OUTN) 에 접속되는 전송 선로를 구동한다.When de-emphasis is not set, the de-emphasis main buffer 12 is disabled (inactive state) by the control signal ENABLE, and the main buffer 11 for main data is connected to the differential output terminal (OUTP / OUTN) alone. Drive the connected transmission line.

본 실시예에서는, 메인 버퍼 회로 (10) 로부터 출력 (OUTP/OUTN) 하는 신호의 논리가 변화한 직후의 1 비트째 신호인 트랜지션비트의 진폭 (VOH1-VOL1) 은 디엠퍼시스 설정시와 디엠퍼시스 비설정시에 동일하다. 디엠퍼시스 비설정시에는 메인 데이터용 메인 버퍼 (11) 의 전류 구동 능력이 디엠퍼시스 설정시보다 커지도록 제어된다.In this embodiment, the amplitude (VOH1-VOL1) of the transition bit, which is the first bit signal immediately after the logic of the signal output from the main buffer circuit 10 (OUTP / OUTN) changes, has a deemphasis ratio and a deemphasis ratio. It is the same at the time of setting. At the time of non-de-emphasis setting, the current driving capability of the main buffer 11 for main data is controlled to be larger than at the time of de-emphasis setting.

그리고, 진폭 마진 테스트 설정시 (제어 신호 TEST 가 활성화시) 에는 테스트 제어 신호 TEST 에 의해 선택 회로 (14) 가 데이터 신호 (19) 를 선택하여, 디엠퍼시스용 메인 버퍼 (12) 에 공급한다. 메인 데이터용 메인 버퍼 (11) 는 데 이터 신호 (19) 를 메인 데이터용 프리버퍼 (13) 로 차동증폭한 신호가 공급된다. 회로 (10) 는 메인 데이터용 프리버퍼 (13) 로부터 입력되는 신호 (17) 와 동일 논리인, 셀렉터 (14) 에서 입력되는 신호 (18) 의 2개의 신호를 감산하여, 메인 버퍼 (11) 와 메인 버퍼 (12) 각각이 구동하는 전류의 차분 (I1-I2, 단 I1>I2 ; I1, I2 는 도 6 의 전류원 I1, I2) 으로 정해지는 진폭의 신호를 출력한다. 그 진폭은 디엠퍼시스 설정시의 넌트랜지션비트의 진폭과 동일하다.When the amplitude margin test is set (when the control signal TEST is activated), the selection circuit 14 selects the data signal 19 by the test control signal TEST and supplies it to the deemphasis main buffer 12. The main buffer 11 for the main data is supplied with a signal obtained by differentially amplifying the data signal 19 into the prebuffer 13 for the main data. The circuit 10 subtracts two signals of the signal 18 input from the selector 14, which is the same logic as the signal 17 input from the prebuffer 13 for the main data, and the main buffer 11 and the main buffer 11. The difference (I1-I2, where I1> I2; I1, I2) of the currents driven by each of the main buffers 12 outputs a signal having an amplitude determined by the current sources I1, I2 in FIG. The amplitude is equal to the amplitude of the non-transition bit at the de-emphasis setting.

메인 버퍼 회로 (10) 를 차동출력 버퍼로 구성하는 경우, 도 6 에 나타낸 회로 구성을 이용할 수 있다. 메인 데이터용 메인버퍼 (11) 및 디엠퍼시스용 메인 버퍼 (12) 의 구성예로서 회로 (20) 및 회로 (21) 로 구성되는 회로 (26) 가 있다. 도 1 및 도 6 을 참조하여 메인 버퍼 회로 (10) 의 구성을 설명한다.When the main buffer circuit 10 is configured with a differential output buffer, the circuit configuration shown in Fig. 6 can be used. As a configuration example of the main buffer 11 for main data and the main buffer 12 for de-emphasis, there is a circuit 26 composed of a circuit 20 and a circuit 21. The configuration of the main buffer circuit 10 will be described with reference to FIGS. 1 and 6.

도 6 을 참조하면, 본 실시예에 있어서 소스가 공통 접속되어 정전류원 (I1 ; 전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 1 의 메인 데이터 (17) 의 정전신호 (Main data positive) 와 반전신호 (Main data negative) 를 입력하는 N 채널 MOS 트랜지스터 (22, 23) 와, 소스가 공통 접속되어 정전류원 (I2 ; 전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 1 의 디엠퍼시스 데이터 (18) 의 정전신호 (Emphasis data positive) 와 반전신호 (Emphasis data negative) 를 입력하는 N 채널 MOS 트랜지스터 (24, 25) 를 구비하며, 트랜지스터 (22) 의 드레인과 트랜지스터 (25) 의 드레인은 공통 접속되어 반전 단자 (OUTN) 에 접속됨과 함께, 저항 (R1) 을 통하여 전원 (VDD) 에 접속되며, 트랜지스터 (23) 의 드레인과 트랜지스터 (24) 의 드레인은 공통 접속되어 정전단자 (OUTP) 에 접속 됨과 함께, 저항 (R2) 을 통하여 전원 (VDD) 에 접속된다. N 채널 MOS 트랜지스터 (24 ,25) 의 공통 소스와 접지 사이에는 정전류원 (I2) 과 스위치 (SW) 가 직렬 형태로 접속되어 있으며, 엠퍼시스 비설정시 제어 신호 ENABLE 가 비활성 상태이며 스위치 (SW) 는 오프된다.Referring to FIG. 6, in this embodiment, the source is commonly connected and connected to the constant current source I1 (current value is controlled to be variable), and the main data positive of the main data 17 of FIG. ) And the N-channel MOS transistors 22 and 23 for inputting the inverted signal (Main data negative), the source is connected in common, and connected to the constant current source (I2; the current value is controlled to be variable), and the gate of FIG. N-channel MOS transistors 24 and 25 for inputting an electrostatic signal (Emphasis data positive) and an inverted signal (Emphasis data negative) of the de-emphasis data 18, the drain of the transistor 22 and the transistor 25 The drain is commonly connected and connected to the inverting terminal OUTN, and is connected to the power supply VDD through the resistor R1. The drain of the transistor 23 and the drain of the transistor 24 are connected in common to the electrostatic terminal OUTP. ) Is connected to the resistor ( It is connected to the power supply VDD via R2). The constant current source I2 and the switch SW are connected in series between the common source and the ground of the N-channel MOS transistors 24 and 25, and the control signal ENABLE is inactive when the emphasis is not set, and the switch SW Is off.

도 6 을 참조하면, 본 실시예에서 디엠퍼시스 설정시에는 정전류원 (I1, I2) 에 각각 흘려보내는 전류는 디엠퍼시스 레벨에 의해 정해지는 비율의 관계에 있는 전류값이다.Referring to Fig. 6, in the present embodiment, when the de-emphasis is set, the currents flowing through the constant current sources I1 and I2, respectively, are current values that have a relationship of the ratio determined by the de-emphasis level.

디엠퍼시스 비설정시에는 정전류원 (I1) 에만 전송 선로를 구동하는 전류가 흐르고, 정전류원 (I2) 에는 전류가 흐르지 않는다.When the de-emphasis is not set, a current for driving the transmission line flows only in the constant current source I1, and no current flows in the constant current source I2.

디엠퍼시스 설정시의 정전류원 (I1) 과 정전류원 (I2) 의 합계 전류값과 디엠퍼시스 설정, 비설정시의 정전류원 (I1) 의 전류값은 동일해지도록 가변 제어되고, 디엠퍼시스 설정과 디엠퍼시스 비설정에서 트랜지션비트의 진폭이 동일해지도록 제어된다.The total current value of the constant current source I1 and the constant current source I2 at the time of the de-emphasis setting and the de-emphasis setting and the current value of the constant current source I1 at the time of non-setting are variably controlled to be the same. In the non-permission setting, the amplitude of the transition bit is controlled to be the same.

다음에, 디엠퍼시스 설정시에 각 메인 버퍼 (11, 12) 에 흘려보내는 전류의 비율을 구체적으로 계산한다.Next, the ratio of the current which flows to each main buffer 11 and 12 at the time of de-emphasis setting is specifically calculated.

디엠퍼시스 비설정시에 전송 선로를 구동하기 위해 필요한 전류값 (구동 능력) 을 A, 정전류원 (I1) 의 정상 전류를 B, 정전류원 (I2) 의 정상 전류를 C, 필요한 엠퍼시스 레벨을 D[dB] 로 하면,When de-emphasis is not set, the current value (driving capacity) required for driving the transmission line is A, the steady current of the constant current source I1 is B, the steady current of the constant current source I2 is C, and the required emphasis level is D. [dB]

A=B (1)A = B (1)

D=20*log[(B-C)/(B+C)] (B>C) (2)D = 20 * log [(B-C) / (B + C)] (B> C) (2)

의 관계가 성립된다.Relationship is established.

도 2 내지 도 4 는 디엠퍼시스 설정시, 디엠퍼시스 비설정시, 진폭 마진 테스트 설정시에서의, 메인 버퍼 (11) 와 메인 버퍼 (12) 에 입력되는 신호의 논리와, 그 버퍼에서 출력되는 신호의 논리, 진폭의 관계를 나타낸다 (간단히 정전신호만 나타냄).2 to 4 show the logic of signals input to the main buffer 11 and the main buffer 12 at the time of de-emphasis setting, non-emphasis setting, amplitude margin test setting, and signals output from the buffer. Shows the relationship between the logic and the amplitude of the signal.

도 2 를 참조하면, 디엠퍼시스 설정시에는 신호 D1 는 메인 버퍼 (11) 에 입력되는 신호이며, 신호 D2 는 지연 회로 (15) 에 의해 신호 D1 에 대해 delay 만큼 지연이 더해진 신호로 메인 버퍼 (12) 에 입력되는 신호이며, 회로 (10) 에서 D1 와 D2 가 감산되어, D3 에 나타내는 바와 같이 신호의 논리의 변화시의 진폭이 강조된 출력 신호가 된다. 출력 신호가 LOW 레벨에서 HIGH 레벨로 천이할 때의 HIGH 레벨 출력전압은 VOH1, 넌트랜지션비트의 HIGH 레벨 출력전압은 VOH2 (VOH2<VOH1), 출력 신호가 HIGH 레벨에서 LOW 레벨로 천이할 때의 LOW 레벨 출력전압은 VOL1, 넌트랜지션비트의 LOW 레벨 출력전압은 VOL2 (VOL2>VOL1) 이 된다.Referring to FIG. 2, at the time of de-emphasis setting, the signal D1 is a signal input to the main buffer 11, and the signal D2 is a signal in which a delay is added to the signal D1 by a delay by the delay circuit 15. D1 and D2 are subtracted from the circuit 10, and as shown in D3, the output signal is emphasized when the amplitude of the logic of the signal changes. HIGH level when the output signal transitions from LOW level to HIGH level, output voltage is VOH1, HIGH level output voltage of non-transition bit is VOH2 (VOH2 <VOH1), LOW when output signal transitions from HIGH level to LOW level The level output voltage is VOL1, and the LOW level output voltage of the non-transition bit is VOL2 (VOL2> VOL1).

도 3 을 참조하면, 디엠퍼시스 비설정시에는 신호 D1 가 메인 버퍼 (11) 에 입력되는 신호이며, 신호 D4 는 메인 버퍼 (12) 의 출력을 하이임피던스 상태로 하는 논리 신호이다. 메인 버퍼 회로 (10) 에서 출력되는 신호 D5 의 논리는 메인 버퍼 (11) 에 입력되는 신호 D1 의 논리에 의해서만 정해진다. HIGH 레벨 출력전압은 천이, 비천이시에 관계없이 항상 VOH1 이며, LOW 레벨 출력전압은 천이, 비천이시에 관계없이 항상 VOL1 이다.Referring to Fig. 3, when de-emphasis is not set, the signal D1 is a signal input to the main buffer 11, and the signal D4 is a logic signal which makes the output of the main buffer 12 high impedance. The logic of the signal D5 output from the main buffer circuit 10 is determined only by the logic of the signal D1 input to the main buffer 11. The HIGH level output voltage is always VOH1 regardless of transition or non-transition, and the LOW level output voltage is always VOL1 regardless of transition or non-transition.

도 4 를 참조하면, 진폭 마진 테스트 설정시에는 신호 D1 가 메인버퍼 (11) 에 입력되는 신호이고, D6 은 D1 과 타이밍이 맞춰져 동일한 논리를 가진 신호로서 메인 버퍼 (12) 에 입력되는 신호이며, 회로 (10) 에서 감산되기 위해 각각의 메인 버퍼가 구동하는 전류의 차에서 정해지는 진폭의 신호를 출력하여, D7 에 나타내는 바와 같이 신호의 논리 변화시에 파형 강조되지 않은 신호가 된다. 디엠퍼시스 설정시와 진폭 마진 테스트 설정시의 넌트랜지션비트의 진폭은 동일하고, 트랜지션비트의 진폭이 다르다. HIGH 레벨 출력전압은 천이, 비천이시에 관계없이 항상 VOH2 이며, LOW 레벨 출력전압은 천이, 비천이시에 관계없이 항상 VOL2 이다.Referring to FIG. 4, when setting the amplitude margin test, the signal D1 is a signal input to the main buffer 11, and D6 is a signal input to the main buffer 12 as a signal having the same logic in timing with D1, In order to be subtracted from the circuit 10, a signal having an amplitude determined by the difference in the current driven by each main buffer is output, and as shown in D7, the signal is not waveform-enhanced at the logical change of the signal. In the de-emphasis setting and the amplitude margin test setting, the amplitude of the non-transition bit is the same, and the amplitude of the transition bit is different. The HIGH level output voltage is always VOH2 regardless of transition or non-transition, and the LOW level output voltage is always VOL2 regardless of transition or non-transition.

이와 같이 본 실시예에 의하면, 디엠퍼시스 기능을 가진 출력 버퍼에 있어서, 제어 신호에 기초하여 진폭 마진 테스트 설정시에는 트랜지션비트의 진폭이 트랜지션비트 이후의 신호인 넌트랜지션비트의 진폭과 동일해져, 통상 동작시와 비교하여 소진폭의 신호를 출력하는 것을 가능하게 한다.As described above, according to the present embodiment, in the output buffer having the de-emphasis function, when the amplitude margin test is set based on the control signal, the amplitude of the transition bit is equal to the amplitude of the non-transition bit, which is a signal after the transition bit. It is possible to output a signal with a small amplitude compared with the operation.

또 본 실시예에 의하면, 메인 버퍼를 변경하는 일 없이 입력 버퍼에서의 수신 신호의 진폭 마진 확인 테스트 기능을 용이하게 추가할 수 있다.According to the present embodiment, it is possible to easily add the amplitude margin checking test function of the received signal in the input buffer without changing the main buffer.

디엠퍼시스 기능을 실현하기 위해 설치되어 있는 감산을 하는 회로 (10) 를 효과적으로 활용하여, 디엠퍼시스용 메인 버퍼에, 메인 데이터용 메인 버퍼에 입력하는 신호와 동일한 타이밍으로 동일한 논리의 신호를 입력할 수 있는 구조로 함으로써, 디엠퍼시스 설정시의 넌트랜지션비트와 동일한 진폭으로 파형 강조를 하지 않은 신호를 송출할 수 있게 하고 있다.By effectively utilizing the subtraction circuit 10 provided to realize the de-emphasis function, a signal of the same logic can be input to the de-emphasis main buffer at the same timing as the signal input to the main buffer for the main data. In this structure, a signal without waveform enhancement can be sent with the same amplitude as the non-transition bit at the time of the de-emphasis setting.

그리고 본 실시예에 의하면, 출력 신호의 커먼 모드 레벨을 올리는 일 없이 차동진폭을 작게 하여 출력할 수 있다. 이에 의해, 테스트 공정에서 진폭 마진 테스트의 측정 정밀도를 향상시킬 수 있다.According to the present embodiment, the differential amplitude can be reduced and output without raising the common mode level of the output signal. Thereby, the measurement precision of an amplitude margin test in a test process can be improved.

또한, 진폭 마진 테스트 기능을 구비한 본 실시예의 출력 버퍼 회로는 반도체 장치에 장착하는 것이 적합하며, 테스트의 용이화, 정밀도 향상에 공헌한다. 본 실시예의 출력 버퍼 회로를 시리얼화 회로에 구비한 Ser/Des 시리얼 인터페이스의 테스트 공정에 있어서, 출력 버퍼 회로에서 출력된 신호 (소진폭의 신호) 를 자체 채널 입력 버퍼에 다시 공급하여 루프백 방식으로 입력 버퍼의 진폭 마진 테스트를 해도 되고, 다른 채널의 입력 버퍼에 다시 공급하여 그 다른 채널의 입력 버퍼의 진폭 마진 테스트를 해도 되며, 또는 진폭 마진 테스트 기능이 바르게 동작하는지 검증하기 위해서는 출력 버퍼 회로로부터의 소진폭 신호를 LSI 테스터에 입력하여 그 레벨이 원하는 레벨인지 검증해도 된다.In addition, the output buffer circuit of this embodiment having an amplitude margin test function is suitably mounted in a semiconductor device, contributing to facilitating test and improving accuracy. In the test process of the Ser / Des serial interface having the output buffer circuit of the present embodiment in the serialization circuit, the signal output from the output buffer circuit (signal of small amplitude) is supplied back to its own channel input buffer and input in a loopback manner. You can test the amplitude margin of the buffer, supply it back to the input buffer of another channel, test the amplitude margin of the input buffer of that channel, or run out of the output buffer circuit to verify that the amplitude margin test function is functioning correctly. A width signal may be input to the LSI tester to verify that the level is the desired level.

본 발명은 시리얼화/디시리얼화 (Ser/Des) 인터페이스의 시리얼화 회로 (송신 시리얼 데이터를 전송로에 출력) 의 출력 버퍼 등에 이용하면 적합하다. 이상 본 발명을 상기 실시예에 입각하여 설명하였지만 본 발명은 상기 실시예의 구성에만 제한되는 것은 아니며, 본 발명의 범위 내에서 당업자가 할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.The present invention is suitable for use in an output buffer or the like of a serialization circuit (output serial data to a transmission path) of a serialization / deserialization (Ser / Des) interface. Although the present invention has been described above based on the above embodiments, the present invention is not limited to the configuration of the above embodiments, and of course, various modifications and modifications can be made by those skilled in the art within the scope of the present invention.

본 발명에 의하면, 디엠퍼시스 (또는 프리엠퍼시스) 기능을 가진 출력 버퍼에 있어서, 출력 신호의 논리가 변화한 직후의 1 비트째 신호인 트랜지션비트의 진폭이 트랜지션비트 이후의 신호인 넌트랜지션비트의 진폭과 동일해져, 통상 동작시와 비교하여 소진폭의 신호를 출력하는 것을 가능하게 한다.According to the present invention, in an output buffer having a de-emphasis (or pre-emphasis) function, the amplitude of the transition bit, which is the first bit signal immediately after the logic of the output signal is changed, is determined by the non-transition bit, which is the signal after the transition bit. It becomes equal to the amplitude, making it possible to output a signal of a small amplitude compared with the normal operation.

또한 본 발명에 의하면, 신호의 논리 변화점을 강조하고 있지 않는 소진폭의 신호를 출력함으로써 전송 선로를 경유하여 접속되는 입력 버퍼에서의 수신 신호의 진폭 마진 확인용 테스트 기능을 용이하게 추가할 수 있다.Further, according to the present invention, by outputting a small amplitude signal that does not emphasize the logic change point of the signal, it is possible to easily add a test function for checking the amplitude margin of the received signal in the input buffer connected via the transmission line. .

본 발명에 의하면, 테스트 모드에서의 출력 신호의 커먼 모드 레벨은 통상 동작 모드와 차이는 없고, 수신측에서는 수신 신호의 진폭 마진의 확인이 가능해진다.According to the present invention, the common mode level of the output signal in the test mode is not different from the normal operation mode, and the amplitude of the received signal can be confirmed on the receiving side.

그리고 본 발명에 의하면, 통상 동작 모드에 영향을 주지 않고 메인 버퍼의 회로를 바꾸는 일 없이 간단한 구성에 의해 진폭 마진 테스트 모드를 탑재하는 것을 가능하게 한다.According to the present invention, it is possible to mount the amplitude margin test mode with a simple configuration without changing the circuit of the main buffer without affecting the normal operation mode.

Claims

출력할 데이터 신호를 입력하여 상기 데이터 신호의 논리가 변화하는 천이 시점에서는 출력 신호의 진폭을 강조하고, 상기 천이 이후 상기 데이터 신호가 상기 천이 직후의 논리와 동일한 논리값을 취하는 비천이시에는 상기 출력 신호의 진폭을 감쇠시키는 디엠퍼시스 기능을 갖는 출력 버퍼 회로로서,The data signal to be output is inputted to emphasize the amplitude of the output signal at the transition time when the logic of the data signal changes, and the output when the data signal takes the same logic value as the logic immediately after the transition after the transition. An output buffer circuit having a de-emphasis function that attenuates the amplitude of a signal,

입력되는 제어 신호가 진폭 마진 테스트 모드를 나타내고 있을 때, 상기 천이시의 출력 신호의 진폭을 상기 비천이시의 진폭과 동일해지도록 설정하고, 통상 동작시와 비교하여 소진폭의 신호를 출력하도록 제어하는 회로를 구비하는 것을 특징으로 하는 출력 버퍼 회로.When the input control signal indicates the amplitude margin test mode, the amplitude of the output signal at the time of transition is set to be the same as the amplitude at the time of non-transition, and the signal is controlled to output a small amplitude signal compared with the normal operation. And an output buffer circuit.

제 1 항에 있어서, The method of claim 1,

상기 출력 버퍼 회로가, 상기 데이터 신호를 입력하여 출력하는 제 1 출력 버퍼; A first output buffer in which the output buffer circuit inputs and outputs the data signal;

출력이 상기 제 1 출력 버퍼의 출력과 공통 접속된 제 2 출력 버퍼; 및 A second output buffer whose output is commonly connected with the output of the first output buffer; And

상기 데이터 신호를 입력하고 소정 시간 지연시켜 출력하는 지연회로를 구비하고,A delay circuit for inputting the data signal and delaying the data signal for a predetermined time;

디엠퍼시스 설정시에 상기 제 2 출력 버퍼의 입력단에는 상기 데이터 신호를 상기 지연 회로로 지연시킨 신호를 공급하고, 상기 진폭 마진 테스트 모드시에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 입력하도록 전환 제어하는 선 택 회로를 구비하고,A signal which delays the data signal to the delay circuit is supplied to the input terminal of the second output buffer when the de-emphasis is set, and the data signal is input to the input terminal of the second output buffer in the amplitude margin test mode. Has a selection circuit to control,

상기 제 1 출력 버퍼와 상기 제 2 출력 버퍼는, 상기 제 1 버퍼의 출력에서 상기 제 2 버퍼의 출력을 감산한 신호를 상기 출력 신호로서 출력하는 구성으로 이루어지는 것을 특징으로 하는 출력 버퍼 회로.And the first output buffer and the second output buffer are configured to output a signal obtained by subtracting the output of the second buffer from the output of the first buffer as the output signal.

제 2 항에 있어서, The method of claim 2,

디엠퍼시스 비설정시에는 상기 제 2 버퍼는 오프 상태로 되고, 상기 데이터 신호의 논리가 변화하는 천이 시점에서는 상기 출력 신호의 진폭을 강조하여 출력하고, 상기 데이터 신호가 상기 천이 후의 논리와 동일한 논리값을 취하는 비천이시에도 상기 천이 시점과 동일한 진폭의 출력 신호가 출력되는 것을 특징으로 하는 출력 버퍼 회로.When the de-emphasis is not set, the second buffer is turned off, and at the transition time when the logic of the data signal changes, the output signal is emphasized and outputted, and the logic value is the same as the logic after the transition. And an output signal having the same amplitude as that of the transition point even when the transition is not performed.

데이터 신호를 입력하여 출력 단자로부터 출력하는 데이터용 제 1 출력 버퍼;A first output buffer for data which receives a data signal and outputs it from an output terminal;

상기 출력 단자에 출력단이 접속된 제 2 출력 버퍼;A second output buffer having an output connected to the output terminal;

상기 데이터 신호를 입력하여 소정 시간 지연시켜 출력하는 지연회로;A delay circuit for inputting the data signal and delaying the data signal for a predetermined time;

디엠퍼시스 설정과 디엠퍼시스 비설정을 지시하는 제어 신호를 입력하고, 상기 제어 신호가 디엠퍼시스 비설정을 나타낼 때에는 상기 제 2 출력 버퍼를 비활성 상태로 하고,Input a control signal instructing de-emphasis setting and de-emphasis non-setting, and when the control signal indicates de-emphasis non-setting, deactivate the second output buffer,

상기 제어 신호가 디엠퍼시스 설정을 나타낼 때에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 상기 지연 회로로 지연시킨 엠퍼시스 데이터를 입력하여 디엠퍼시스용 버퍼로서 동작시키고,When the control signal indicates the de-emphasis setting, the emphasis data of delaying the data signal to the delay circuit is input to an input terminal of the second output buffer, and operated as a buffer for de-emphasis.

입력되는 테스트 제어 신호가 진폭 마진 테스트 모드를 나타낼 때, 상기 데이터 신호를 선택하여 상기 제 2 출력 버퍼의 입력단에 공급하도록 전환 제어하는 선택 회로를 구비하는 것을 특징으로 하는 출력 버퍼 회로.And a selection circuit for selecting and controlling the data signal to be supplied to an input terminal of the second output buffer when the input test control signal indicates an amplitude margin test mode.

제 4 항에 있어서, The method of claim 4, wherein

상기 데이터 신호는 차동신호로 이루어지고,The data signal consists of a differential signal,

상기 제 1 출력 버퍼가, 차동회로로 이루어지는 제 1 프리버퍼 및 상기 제 1 프리버퍼를 받는 차동회로로 이루어지는 제 1 메인 버퍼를 구비하고,The first output buffer comprises a first prebuffer comprising a differential circuit and a first main buffer comprising a differential circuit receiving the first prebuffer,

상기 제 2 출력 버퍼가, 차동회로로 이루어지는 제 2 메인 버퍼를 구비하고,The second output buffer comprises a second main buffer comprising a differential circuit,

상기 제 1 메인 버퍼의 차동출력쌍의 정전, 반전출력은 상기 제 2 메인 버퍼의 차동출력쌍의 반전, 정전출력과 각각 공통 접속되고, 공통 접속점은 차동출력 단자쌍의 정전, 반전 단자에 각각 접속되며,The blackout and inverted outputs of the differential output pair of the first main buffer are commonly connected to the inverting and blackout outputs of the differential output pair of the second main buffer, respectively, and the common connection points are respectively connected to the blackout and inverting terminals of the differential output terminal pair. ,

상기 선택 회로에는 상기 데이터 신호의 차동신호와, 상기 데이터 신호를 지연 회로로 지연시킨 차동신호를 입력하고, 상기 제어 신호가 디엠퍼시스 설정을 나타낼 때에는 상기 데이터 신호를 상기 지연 회로로 지연시킨 신호를 상기 제 2 메인 버퍼의 입력단에 차동으로 공급하고,The differential signal of the data signal and the differential signal of delaying the data signal to the delay circuit are input to the selection circuit. When the control signal indicates the de-emphasis setting, the delay signal of the data signal is delayed to the delay circuit. Differentially supply to the input of the second main buffer,

상기 테스트 제어 신호가 진폭 마진 테스트 모드를 나타낼 때, 상기 데이터 신호를 선택하여 상기 제 2 출력 버퍼의 입력단에 차동으로 공급하는 것을 특징으 로 하는 출력 버퍼 회로.And when the test control signal indicates an amplitude margin test mode, select the data signal and supply the differentially to the input terminal of the second output buffer.

제 1 항에 기재된 출력 버퍼 회로를 구비한 반도체 장치.The semiconductor device provided with the output buffer circuit of Claim 1.

제 1 항에 기재된 출력 버퍼 회로를 송신계에 구비하고, 상기 출력 버퍼 회로에서 출력되는 신호를 수신하는 수신계의 진폭 마진 테스트 기능을 구비한 인터페이스 회로.An interface circuit provided with an amplitude buffer test function of a receiver system comprising the output buffer circuit according to claim 1 in a transmission system and receiving a signal output from the output buffer circuit.