KR100786488B1 - 전력 반도체 장치 - Google Patents

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로버트 브루스 데이비스
워렌 리로이 실리
진니 에스. 파비오
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에이치브이브이아이 세미콘덕터즈, 인크.
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
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    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Abstract

전력 트랜지스터는 복수의 트랜지스터 셀을 포함한다. 각 트랜지스터 셀은, 제1 주요면 위에 위치한 제1 전극 상호 접속 영역에 연결된 제1 전극, 제1 주요면 위에 위치하는 제어 전극 상호 접속 영역에 연결된 제어 전극, 및 제2 주요면 위에 위치하는 제2 전극 상호 접속 영역에 연결된 제2 전극을 갖는다. 각 트랜지스터 셀은 채널 영역에서 대략 일정한 도핑 농도를 갖는다. 그 안에서 사실상 평탄한 등전위 라인을 유지하기 위해, 에피택셜층의 에지 종단처리로서, 유전체 플랫폼이 이용된다. 전력 트랜지스터는, 500MHz보다 높은 주파수에 동작하며 5W보다 많은 전력을 소비하는, 무선 주파수 애플리케이션에서 그 특정 효용을 찾는다. 반도체 다이 및 패키지는, 전력 트랜지스터가 상기 엄격한 조건하에서 효율적으로 동작할 수 있도록, 설계된다.
전력 트랜지스터, 셀, 유전체 플랫폼, 무선 주파수, 도핑 농도

Description

전력 반도체 장치{POWER SEMICONDUCTOR DEVICE}
<관련 출원의 상호 참조>
본 출원은, 2004년 1월 10일 출원된 미국 가특허 출원 번호 60/535,956과 2004년 1월 10일 출원된 미국 가특허 출원 번호 60/535,955에 기초한 우선권을 주장하는 PCT 국제출원번호 PCT/US2005/000205에 기초한 우선권을 주장한다. 전술한 모든 출원들은 본 명세서에 참조로서 편입된다.
본 발명은, 일반적으로, 실리콘 반도체 장치에 관한 것으로, 더욱 상세하게는, RF(radio frequency) 전력 트랜지스터에 관한 것이다.
본 발명은, 일반적으로, RF(radio frequency) 전력 트랜지스터에 관한 것으로, 더욱 상세하게는, 500MHz 보다 높은 주파수에서 동작하며 5와트보다 많은 전력을 소비하는 RF(radio frequency) 전력 트랜지스터에 관한 것이다. 그러나 본 발명의 일정 태양은 500MHz 이하의 주파수와 5와트 이하에서도 적용가능함을 이해해야 한다. 또한, 예를 들어, 전력 공급 및 전력 관리 회로에서도 본 발명 특유의 실용을 발견할 수 있다. 따라서, 본 명세서에서 이용되는, "RF(radio frequency) 전력 반도체 장치"나 "RF(radio frequency) 전력 트랜지스터"와 같은 용어는, 청구항이 상기와 같은 제한을 명확하게 재인용하지 않는 한, 본 발명을 제한하는 것으 로 해석되어서는 안 된다.
과거 십 년간, 무선 애플리케이션의 수는 상당히 증가해 왔다. 셀룰러 전화 시장은 무선 기술 중 가장 널리 보급된 기술의 한가운데에 있다. 현재 사회에서, 무선 장치의 이용은, 더 이상 사치품으로 생각되지 않고, 필수품으로 되었다. 무선 기술은 결코 셀룰러 애플리케이션에 제한되지는 않는다. LAN(local area network), 디지털 텔레비전, 및 다른 휴대용/비휴대용 전자 장치는 모두 무선 상호 접속(interconnect)을 갖는 방향으로 이동하고 있다. 서로 다른 타입의 무선 장치 수가 증가하고 있을 뿐만 아니라, 송신되고 수신될 수 있는 상위 데이터 콘텐츠에 대한 요구도 존재한다. 전송되는 콘텐츠를 증가시키면, 고객이 이용할 수 있는 속도로 데이터를 전송하기 위해, 더 넓은 대역폭을 필요로 한다. 예를 들어, 현재 대부분의 셀룰러 전화가 2G(2nd generation)나 2.5G 무선 기반 구조에 따라 동작하고 있음이 널리 공지되어 있다. 2G(2nd generation) 무선 기반 구조는, 음성 애플리케이션을 위해 아날로그에서 디지털로 변환하는 기술로 알려져 있다. 2G와 2.5G 무선 기반 구조는 대량의 데이터나 정보를 사용자에게 전송하는 능력이 제한되어 있다.
3G(3rd generation) 셀룰러는, 셀룰러 전송 능력에서의 향상으로서, 상위 콘텐츠 전송에 대한 요구를 만족시킨다. 상위 콘텐츠의 일 예는, 영상 정보 및 실시간 인터넷 접속을 포함한다. 3G에 이용되는 허가된 스펙트럼의 일 영역은, 최소 144kbps의 패킷 데이터 서비스를 갖도록 배치되는 2.1GHz의 주파수에 존재한다. 또한, 2.6 내지 2.8GHz 범위에서의 전송을 요구하는 하는 향상된 3G에 대한 계획도 존재한다. 4G가 규정되지는 않았지만, 고속 데이터 전송에 필요한 대역폭을 제공하기 위해서는, 더 높은 주파수 동작을 필요로 함을 예상할 수 있다. 더욱 상세하게는, 4G 무선 전송은 3GHz 보다 높은 주파수에서 일어날 것으로 예상된다.
다음 십 년 내에 연방 정부가 디지털 텔레비전으로 전환할 것을 명령하는 텔레비전 전송 등의, 셀룰러 이외의 다른 분야에서, 유사한 변화가 일어나고 있다. HDTV(high definition television)의 동시 전송은 RF 전송 장비의 복잡성을 더 증가시킨다. 무선 활동이 빠르게 확장하고 있는 다른 분야는, 인터넷 접속을 위한 무선 광대역이다. 이들 모든 애플리케이션이 공통으로 갖고 있는 것은, 5와트 내지 킬로와트 레벨의 전력 출력을 제공하는 PA(power amplifier) 내의 RF 전력 트랜지스터의 이용이다.
고주파수 및 고전력 전송으로 이동하면, RF 전력 트랜지스터에 대해 상당한 요구를 하게 한다. 일반적으로, RF 전력 트랜지스터는, 예를 들어, 셀룰러 BTS(base transceiver station) 등의, 송신기의 출력단에서 이용된다. 이때, 셀룰러 BTS를 위한 동작 주파수는 450MHz정도로 낮을 수도 있고 2.7GHz 정도로 높을 수도 있다. 일반적으로, 셀룰러 BTS의 전력 출력은 5와트 이상이다. 또한, 무선 산업은, 더 높은 동작 주파수에서도, 더 나은 선형성과 더 낮은 왜곡을 요구하는 표준으로 이동하고 있다. WCDMA(wideband code division multiple access)과 OFDM(orthogonal frequency division multiplexing) 등의, 무선 인터페이스 기술은, 데이터 처리량을 최대화하고, 스퓨리어스(spurious) 신호가 전송 대역 밖으로 전송되는 것을 방지하기 위해, 높은 선형성을 필요로 한다.
일반적으로, RF 전력 트랜지스터는, 소스가 접지된 구성에서 이용된다. 상기 형태의 고전력 무선 주파수 애플리케이션에 이용되는 주된 장치는, 주파수와 동작 전압을 더 확장하려고 하거나, 왜곡을 더 줄이려고 할 때, 몇몇의 장치 설계 제약을 갖는다. 또한, RF 전력 트랜지스터의 열 문제는, RF 전력 증폭기의 전기 설계만큼 중요하고, 더 높은 전력과 더 높은 주파수 동작을 위해 고려되어야 한다.
따라서, 증가한 선형성으로, 더 높은 주파수에서 동작하는 RF 전력 트랜지스터를 제공하는 것이 바람직하다. 또한, 제조가 쉽고 비용이 낮은 RF 전력 트랜지스터를 제공하는 것이 바람직하다. 또한, RF 전력 트랜지스터가 열 관리와 고전압 동작을 개선하고, 기생 용량(parasitic)을 줄인다면, 더 이익이 될 것이다.
본 발명의 여러 태양은, 단독으로 또는 서로 조합하여 이용될 수 있다. 예를 들어, 셀룰러 애플리케이션을 위한 RF 전력 트랜지스터를 제조하기 원하는 경우에는, 다이 제조와 패키지 설계 모두에서 여기서 개시된 다수의 개선점을 고려하는 것이 바람직하다. 한편, 애플리케이션 요구 조건이 그다지 엄격하지 않은 경우에는, 개선점 중 하나 이상을 단독으로 이용할 수 있다. 또한, 본 발명의 다른 바람직한 특징과 특성은, 첨부된 도면과 상기 기술분야 및 배경을 참조하여, 다음 상세한 설명과 첨부된 청구항으로부터 명백하게 알 수 있다.
이하, 동일 참조 부호가 동일 구성 요소를 나타내는, 다음의 도면을 참조하여, 본 발명을 설명한다.
도 1은 본 발명에 따라 제조된 RF(radio frequency) 전력 트랜지스터 다이의 상면도이다.
도 2는 도 1의 RF(radio frequency) 전력 트랜지스터 다이의 단면도이다.
도 3 내지 도 21은 본 발명에 따른 RF 전력 트랜지스터를 형성하기 위한 웨이퍼 처리 단계를 나타낸 도 2의 RF 전력 트랜지스터의 일부의 분해 단면도이다.
도 22는 종래 RF 전력 트랜지스터의 도핑 프로파일이다.
도 23은 본 발명에 따른 도 21의 RF 전력 트랜지스터의 도핑 프로파일이다.
도 24는 본 발명에 따른 더 큰 합성 구조를 형성하도록 배열될 수 있는 망형(mesh) 트랜지스터 셀의 상면도이다.
도 25는 본 발명에 따른 도 24의 망형 트랜지스터 셀로부터 형성된 망형 트랜지스터 셀 배열의 상면도이다.
도 26은 종래 RF 전력 트랜지스터의 반도체 패키지의 상면도이다.
도 27은 본 발명에 따른 RF(radio frequency) 전력 트랜지스터의 상면도이다.
도 28은 도 27의 무선 주파수 전력 트랜지스터 다이의 단면도이다.
도 29는 본 발명에 따른 RF(radio frequency) 전력 트랜지스터 패키지의 상면도이다.
도 30은 도 29의 무선 주파수 전력 트랜지스터 패키지 일부의 단면도이다.
도 31은 도 30의 상면도이다.
도 32는 본 발명에 따른 도 29의 RF 전력 트랜지스터 패키지의 단면도이다.
도 33은 도 32에 나타낸 RF 전력 트랜지스터 패키지 일부의 확대 단면도이다.
도 34는 도 33의 RF 전력 트랜지스터 패키지를 더 확대한 도면이다.
도 35 내지 도 38은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 39는 본 발명의 교시에 따른, 패키지의 리드와 다이간의 여러 상호 접속을 나타낸, 단순화한 일부 확대 단면도이다.
도 40은 도 39의 장치의 단순화한 일부 상면도이다.
도 41은 본 발명의 일 실시예에 따른, 더 큰 합성 구조를 형성하도록 배열될 수 있는 망형 접속된 셀의 상면도이다.
도 42는 본 발명의 다른 실시예에 따른, 더 큰 합성 구조를 형성하도록 배열될 수 있는 망형 접속된 트랜지스터 셀의 상면도이다.
도 43은 본 발명의 다른 실시예에 따라 제조된 반도체 다이의 상면도이다.
도 44는 본 발명의 교시에 따라 제조된 반도체 다이의 또 다른 실시예의 상면도이다.
도 45는 후속 처리 단계에 있어서 도 44의 다이의 상면도이다.
도 46은 도 45의 다이의 일부 확대도이다.
다음 상세한 설명은 그 성질이 단지 예시적인 것으로, 본 발명이나 본 발명의 애플리케이션과 이용을 제한하려는 것은 아니다. 또한, 이전 기술분야, 배경, 간단한 설명 또는 다음 상세한 설명에서 제시된, 명시 또는 암시적인 어떤 이론도 제한하려는 것은 아니다.
다이
이하, 여러 도면에 걸쳐 동일 참조 부호가 대응하는 구성 요소를 나타내는, 도면을 참조하는데, 우선, RF(radio frequency) 전력 트랜지스터 IC(integrated circuit) 장치 또는 다이(90)가 도시되어 있는 도 1을 참조한다. 여기서, 본 발명에 따른 장치 다이와 패키징은, 종래 RF 전력 트랜지스터에 비해, 더 높은 절연 파괴 전압(breakdown voltage), 향상된 선형성, 더 나은 열 관리, 더 낮은 Rdson, 더 높은 출력 임피던스, 더 낮은 출력 커패시턴스, 및 확장된 주파수 응답을 가질 것으로 예상된다. RF 전력 트랜지스터의 일 실시예에서, 다이(90)는 p형 실리콘 반도체 다이 또는 기판에서 제조된다. 여기서 설명된 본 발명의 여러 태양은, 500MHz보다 높은 주파수에서 동작하고 5와트보다 큰 전력 출력을 갖는, RF 전력 트랜지스터 장치에서 특정 효용을 찾는다. 이들 레벨에서 동작하는 장치는 전기와 열 모두에 관한 고려를 해야 한다. 또한, 패키지와 장치는, 그 장치가 모든 동작 조건하에서 튼튼하고 신뢰성 있는 방법으로 전기 및 열 성능을 결합하는 무선 주파수 시스템으로 된다. 따라서, 본 명세서는 상기와 같은 RF 전력 트랜지스터의 특정 실시예에 관한 것이나, 당해 기술분야의 당업자는, 본 발명의 일정 특징이 다른 타입의 반도체 장치에서도 이용될 수 있음을 알 수 있다.
현재 시판 중인 주된 RF 전력 트랜지스터는, 상기 장치의 드레인과 게이트가 패키지의 드레인 및 게이트 리드에 각각 배선 접합된다. 상기 장치는, 다이의 상부면에 드레인 및 게이트 접촉을 갖고, 다이의 하부면에 소스 접촉을 갖는, 횡방향(lateral) 구조를 갖는다. 일반적으로, RF 전력 장치는, 저저항 접속을 하기 위해 하나 이상의 배선 접합을 필요로 한다. 다수의 배선 접합은, RF 전력 트랜지스터를 구비하는 트랜지스터의 드레인까지의 저항 경로차를 최소화하는 방법으로, 이용되고 분산된다. 일반적으로, 종래 RF 전력 트랜지스터 다이는, 배선 접합이 다이의 길이 방향을 따라 분산되도록, 큰, 길이 대 폭의 종횡비를 갖도록 제조된다. 다이의 좁은 폭은, 다이에서 패킷의 리드까지의 배선 접합 길이를 줄이게 된다. 배선 접합은, RF 전력 트랜지스터의 대역폭을 제한하고, 임피던스 정합 네트워크에서 소자로서 이용되는, 인덕터이다. 제조 환경에서는 배선 접합 길이를 완전히 제어할 수는 없고, 인덕턴스의 변화가 전력 증폭기 수율에 영향을 줄 수 있다. 따라서, 본 발명의 바람직한 실시예는 배선 접합을 제거한 설계를 채택하고 있다.
RF 전력 트랜지스터 다이(90)는, 제1 주요면(상부면) 및 제2 주요면(하부면)을 갖는다. 다이(90)의 제1 주요면은 제1 전극 상호 접속 영역(58) 및 제어 전극 상호 접속 영역(57)을 갖는다. 일반적으로, 제1 전극 상호 접속 영역(58)과 제어 전극 상호 접속 영역(57)은, 저저항 및 우수한 열 전도성을 제공하는 금속이나 금속 합금층이다. RF 전력 트랜지스터의 일 실시예에서, 제1 전극 상호 접속 영역(58)은 다이(90)의 중심에 위치하고, 다이 상의 소스와 (이하, 후술하는) 패키지 상의 외부 금속 접촉 간의 전기 전도성 경로를 제공한다. 일반적으로, RF 전력 트랜지스터는 서로 병렬로 연결되는 다수의 거의 동일한 트랜지스터 셀을 구비한다. 다이(90)의 중심에 있는 활성 영역은 RF 전력 트랜지스터의 트랜지스터 셀이 형성되는 영역이다. RF 전력 트랜지스터의 일 실시예에서, 제1 전극 상호 접속 영역(58)은, 대부분의 활성 영역 위에 위치하고, 바람직하게는, 거의 모든 활성 영역 위에 위치한다. 제1 전극 상호 접속 영역(58)은 넓은 접촉 면적, 낮은 저항 및 모든 트랜지스터 셀과의 거의 균등한(균형 잡힌) 연결을 제공한다.
제1 전극 상호 접속 영역(58)의 전체 면적과 중심 배치는 중요한 이점을 제공한다. 제1 전극 상호 접속 영역(58)을 RF 전력 트랜지스터 패키지의 외부 접촉에 연결하는데 어떤 배선 접합도 필요치 않게 된다. RF 전력 트랜지스터 패키지의 외부 금속 접촉이나 리드가 제1 전극 상호 접속 영역(58)에 직접 접속될 수 있으므로, 배선 접합의 인덕턴스와 저항을 제거하게 된다. 제1 전극 상호 접속 영역(58)의 표면 영역과 접촉함으로써 얻게 되는 두 번째 중요한 이점은, RF 전력 트랜지스터 패키지의 리드를 통해 다이(90)의 제1 주요면에서 열을 제거할 수 있다는 것이다. 제1 전극 상호 접속 영역(58)이 다이(90)의 활성 영역 위에 위치하므로, 제1 주요면으로부터 이에 연결된 패키지 리드를 통해 열을 효과적으로 빼낼 수 있는 저저항 열 경로가 된다. 정확한 기하 구조 및 열 전도 특성을 제공함으로써, 리드를, 열 싱크로 이용하거나 열 싱크에 연결할 수도 있다.
유전체 플랫폼 영역(20)은 다이(90)의 외부 주위 안쪽과 활성 영역의 바깥 쪽에 형성된다. 다른 것들 중에서, 유전체 플랫폼 영역(20)은, 활성 트랜지스터 셀에 인접한 에피택셜층을 통해 아래쪽으로 연장되는 유전체 재료의 비전도성 측벽을 제공한다. RF 전력 트랜지스터의 일 실시예에서, 유전체 플랫폼(20)은 활성 영 역 주위에 링으로 형성된다. 유전체 플랫폼의 이점 중에는, 에지 종단처리로 이용하여 트랜지스터의 활성 영역에서 평면 절연 파괴(planar breakdown)를 유도함으로써 트랜지스터의 동작 전압을 증가시키는 것이 있다. 또한, 유전체 플랫폼(20)은, 플랫폼(20)의 저유전율을 이용함으로써 커패시턴스를 최소화하는데 이용된다. 다이(90)의 일 실시예에서, 유전체 플랫폼(20)은 전체 다이 면적의 상당 부분을 차지한다. 예를 들면, 유전체 플랫폼은 100와트 RF 전력 트랜지스터의 전체 다이 면적의 30 내지 40% 이상을 차지할 수 있고, 일반적으로는, 전체 다이 면적의 10% 이상으로 된다. 유전체 플랫폼(20)이 다이(90)의 대부분을 구성하므로, 웨이퍼 처리 동안, 유전체 플랫폼(20)이 다이(90)에서 응력을 일으키지 않는 것이 중요하며, 이는, 응력으로 인해 웨이퍼가 휘거나 뒤틀려 이용할 수 없는 웨이퍼를 생산할 수 있기 때문이다. 더 상세한 설명은, 본 명세서에서 나중에 제공된다.
제어 전극 상호 접속 영역(57)은 제1 전극 상호 접속 영역(58)에서 소정 거리 이격(spaced)된다. 일반적으로, 제어 전극 상호 접속 영역(57)은 제1 전극 상호 접속 영역(58)과 같이 충분한 전류를 전도하지는 않는다. 본 발명의 일 실시예에서, 제어 전극 상호 접속 영역(57)은 제1 전극 상호 접속 영역(58)을 둘러싸는 링 형상을 갖는다. 제어 전극 상호 접속 영역(57)은 유전체 플랫폼 영역(20) 위에 위치한다. 통상, 제어 전극 상호 접속 영역(57)과 관련된 커패시턴스는, 제어 전극 상호 접속 영역(57)을 다이(90)의 아래에 위치한 반도체 재료 표면과 분리시켜 RF 전력 트랜지스터의 주파수와 선형 성능을 증가시킴으로써, 현저히 감소된다.
도 2는 본 발명의 교시에 따라 제조된 RF(power frequency) 전력 트랜지스터 다이(90)의 단면도이다. 단면 절취 지점은 도 1의 화살표(110)에 의해 표시된다. p형 기판(200)의 표면을 도핑하여, 다량으로 도핑된(heavily doped) 영역 또는 매설층(10)을 형성한다. 본 실시예에서는, 상당 부분이 에칭에 의해 제거된 p형 기판(200)이 도시되어 있다. 통상, 처음에는 균일한 두께를 갖는 웨이퍼로서 기판(200)이 제공된다. 본 실시예에서, 매설층(10)은 N+로 도핑되고 저저항을 갖는다. 도시된 바와 같이, 매설층(10)은 연속되어 다이(90)의 전체 표면을 피복한다. 다른 실시예는 마스크를 이용하여, RF 전력 트랜지스터의 트랜지스터 셀이 형성되는 활성 영역에만 매설층(10)을 형성한다. 예를 들어, 매설층(10)은, 대략 유전체 플랫폼 영역(20)에서 다이(90)의 에지까지, 다이(90)의 주위 부근에 형성되지 않도록, 마스킹된다.
에피택셜층(2)은 매설층 영역(10) 위에 위치하도록 형성된다. 본 실시시예에서, 에피택셜층(2)은 n형이고 매설층(10) 위에 위치한다. 유전체 플랫폼(20)은 에피택셜층(2)과 매설층(10)에 형성된다. 본 실시예에서, 유전체 플랫폼 영역(20)은 에피택셜층(2)을 통해 (매설층(10)을 통과하지는 않고)매설층(10)으로 연장된다. 유전체 플랫폼 영역(20)의 상부면은 에피택셜층(2)의 상부면과 대략 수평이다. 화학 기계 평탄화 단계를 이용하여, 유전체 플랫폼 영역(20)의 표면을 에피택셜층(2)의 표면과 거의 수평으로 만들 수 있다. 다른 방법으로는, 평탄한 표면이 형성될 수 있도록 하는 웨이퍼 처리 단계의 시퀀스를 이용하여, 유전체 플랫폼 영역(20)의 상부면을 형성할 수 있다. 이하, 더 상세하게 설명되는 바와 같이, 트랜지스터 셀이 에피택셜층(2)에 형성되므로; 상기 장치의 활성 영역(30)이 유전체 플 랫폼 영역(20)의 링 형상의 내부 경계 내에 있는 에피택셜층(2) 부분에 해당하는 다이(90)의 영역으로 규정된다. 이와 같이, 유전체 플랫폼은, 적어도 에피택셜층(2)을 통해 아래쪽으로 연장되며 다이(90)의 활성 영역(30)을 둘러싸는, 절연 재료의 해자(moat)나 커튼을 형성한다. 이하, 더 상세하게 설명되는 바와 같이, 활성 영역(30)에 인접한 유전체 플랫폼(20)의 내부 측벽은 열 산화층으로 형성되어, (활성 영역(30)에 해당하는)에피택셜층(2)이 열 산화층 상에서 종단처리되며, 트랜지스터에 에지 종단처리(edge termination)를 제공한다. 측벽 열 산화층은 그 안의 오염물 레벨이 낮은 높은 무결성을 갖는 것이 이상적이다.
제1 전극 상호 접속 영역(58)은 활성 영역(30)을 포함하는 에피택셜층(2) 위에 위치한다. 제어 전극 상호 접속 영역(57)은 유전체 플랫폼 영역(20) 위에 위치한다. 상술한 바와 같이, 제1 전극 상호 접속 영역(58)과 제어 전극 상호 접속 영역(57)은, 무선 주파수 패키지의 외부 리드나 금속 접촉에 연결되고, 이는, 이하에서, 설명된다.
본 실시예에서는, 기판(200)에서 재료를 제거하여 활성 영역(30)에서 다이(90)의 두께를 줄인다. 제2 전극 상호 접속 영역(60)은 다이(90)의 제2 또는 하부 주요면 상에 형성된다. 패키지의 제2 외부 접촉에서 제2 전극 상호 접속 영역(60)까지의 전기 및 열 경로는 상기 장치의 성능에 영향을 줄 수 있다. 본 실시예에서, (여기서, 드레인인)트랜지스터 셀의 활성 부분은, 에피택셜층(2)과 매설층(10)을 통해 외부 패키지 접촉과 전기적으로 접속되고, 제2 전극 상호 접속(60)까지 저저항 전기 경로를 제공하며, 또한, 외부 패키지 접촉(543)과 접속된다(도 2에 도시 되어 있지 않지만, 예를 들어, 도 33 참조). RF 전력 트랜지스터의 효율은 RF 전력 트랜지스터의 온 저항(rdson)과 관련된다. 온 저항(rdson)은, 부분적으로, 에피택셜층(2)에서 제2 전극 상호 접속 영역(60)까지의 저항 경로와 관련된다. 이와 유사하게, 다이(90)의 동작 온도와 열적으로 생성된 비선형성은, 에피택셜층(2)에서 제2 전극 상호 접속 영역(60)까지의 열 경로의 함수이다. 일반적으로, 상기 장치 효율과 열 성능 모두는, 특히, RF 전력 트랜지스터의 트랜지스터 셀이 활성 영역(30)에서 형성되는, 다이(90)의 영역에서, 다이(90)의 두께를 감소시킴으로써, 향상될 수 있다. 활성 영역(30)에서 열이 발생하므로, 상기 영역에서 다이(90)를 얇게 하여, 제2 전극 상호 접속 영역(60)까지 열 저항을 감소시킴으로써, 상기 경로를 통해 열 에너지가 제거될 수 있도록 하는 것이 바람직하다. 낮은 rdson을 갖는 장치는 무선 주파수 전력 증폭기 이외의 애플리케이션에서 중요하게 된다. 예를 들어, 변환 효율이 트랜지스터의 rdson과 직접 관련되는 전력 관리 장치 등의 스위칭 애플리케이션에서는, rdson이 낮은 것이 매우 바람직하다.
본 실시예에서는, 에칭에 의해 재료를 제거하여, 다이(90)의 제2 주요면의 두께를 줄인다. 일반적으로, 활성 영역(30) 아래에 위치한, p형 기판(200)에서 재료를 제거한다. 더욱 상세하게는, 마스크를 이용하여, 다이(90)의 제2 주요면을 패터닝하므로, 유전체 플랫폼 아래에 위치한 기판(200)의 외부 주위 영역이 에칭되지 않는다. 에칭 단계는, 다이(90)의 상부 주요면을 향해 54.7도 각도로 평면을 따라 기판에서 p형 재료를 선택적으로 제거한다. N+ 매설층(10)은 에칭 공정에서 에칭 정지(etch stop)로서 기능을 함으로써, 재료가 더 제거되는 것을 방지한다. 도시된 바와 같이, 기판(200)의 나머지 부분은, 다이(90)의 주위 부근에 링을 형성하며 활성 영역(30)이 거의 제거된, 사다리꼴 형상 단면을 갖는다. 이와 같이, 에칭 단계에 의해 공동(102;cavity)이 생성되어, 활성 영역(30) 아래에 위치한다. 활성 영역(30)에서 다이(90)의 두께가 대략 에피택셜층(2)과 매설층(10)의 두께임에 주목하자. "픽처 프레임(picture frame)"으로서 형성된 기판(200)의 나머지 부분은 다이(90)를 강화하고 지지하는 기능을 한다. 즉, 기판(200)은 얇아진 활성 영역(30)을 위한 프레임 또는 지지 구조를 형성하여, 얇아지지 않은 웨이퍼와 유사하게 웨이퍼를 처리하는 것을 허용한다. 본 실시예에서, (고저항 p형 재료로 이루어진)기판(200)은 전압 전위와 옴으로 연결되지 않고 대체로 부동(floating) 상태를 유지한다.
매설층(10)은 다이(90)의 활성 영역(드레인)에서 제2 전극 상호 접속 영역(60)까지 전류를 위한 저저항 경로를 제공한다. 제2 전극 상호 접속 영역(60)은 매설층(10)의 표면 아래에 형성된다. RF 전력 트랜지스터의 일 실시예에서, 제2 전극 상호 접속 영역(60)은, 저저항 및 우수한 열 전도성을 위해, 금속이나 금속 합금으로 형성될 수 있다. 다이(90)의 하부 주요면의 형상은 다른 중요한 이점을 제공한다. RF 패키지의 외부 금속 접촉이나 리드는 공동(102)에 맞도록 설계될 수 있다. 그 다음에, 리드를 쉽게 정렬시켜, 제2 전극 상호 접속 영역(60)에 연결한다. 예를 들어, 땜납(solder)이나 전도성 에폭시로 리드를 제2 전극 상호 접속 영역(60)에 물리적 및 전기적으로 연결할 수 있다. 그 다음에, 후속 단계에서 다이 (90)를 처리하는데 리드를 이용하여 상기 장치를 패키지화할 수 있다. 리드와 제2 전극 상호 접속 영역(60)의 직접 연결은, 인덕턴스를 최소화하고, 다이(90)의 하부 주요면을 통해 열을 제거하기 위한 큰 표면적을 제공한다. 따라서, 제1(상부) 주요면과 제2(하부) 주요면 모두에서 동시에 열을 제거할 수 있으므로, 종래 RF 전력 트랜지스터보다 열 효율이 상당히 높다. 또한, 장치 동작을 저하하는 기생 용량을 감소시킴으로써, 장치 성능을 향상시키면서 열 효율 증가를 실현할 수 있다.
장치의 두께가 감소되는 다른 실시예가 존재하지만, 일부는 상술한 이점 중 일부를 갖지 못할 수도 있다. 예를 들어, N+ 재료로 이루어진 기판이 이용될 수 있다. N+ 기판을 이용하는 경우에는, 매설층(10)이 필요하지 않게 된다. N+ 기판은 당해 기술분야의 당업자에게 널리 공지된 웨이퍼 연마/박화(thinning) 기술을 이용하여 N+ 기판을 얇게 할 수도 있다. 그 다음에, 얇아진 N+ 기판 위에 제2 전극 상호 접속 영역을 형성하게 된다. 본 실시예에서, 다이는 균일한 두께를 갖게 된다.
도 3 내지 도 21은, 본 발명의 일 실시예에 따른 RF 전력 트랜지스터를 형성하기 위한 웨이퍼 처리 단계를 순차적으로 나타낸 도 2의 RF 전력 트랜지스터의 일부의 분해 단면도이다. 대부분의 경우, 도 1 및 도 2와 동일한 항목에 대해 상이한 참조 부호가 이용된다. 도 3은 다이(90)의 주위 근방에서 RF 전력 트랜지스터의 한 영역의 확대 단면도이다. 다이 주위를 나타냄으로써, 유전체 플랫폼(20)의 제조, 에지 종단처리, 및 트랜지스터 셀을 나타낼 수 있다. 그러나, 바람직한 실시예의 RF 전력 트랜지스터 장치는 망형 접속된 트랜지스터 셀의 배열을 형성하기 위해 병렬로 연결된 다수의 이들 트랜지스터 셀을 포함하고 있음을 이해해야 한다. 또한, 본 발명의 명세서에서 주어진 값은 단지 설명하려는 목적에 지나지 않는다. RF 전력 트랜지스터의 설계는 전력과 주파수 등의 장치의 소망하는 특정 동작 특성에 따라 크게 다르고, 이들 변화는 본 명세서의 범위와 부합한다는 것을 잘 알 수 있다.
도 3 내지 도 21에 도시된 처리 단계는 다이의 제1 주요면(이하, 종종, 상부면으로 지칭됨)에 적용된다. 다이의 제2 주요면(종종, 하부면으로 지칭됨)은 제1 주요면 상의 웨이퍼 처리 동안 보호된다. 예를 들어, 제2 주요면 상에 산화층이 형성된다. 그 다음에, 산화층 위에 질화 실리콘층이 형성된다. 산화층과 질화 실리콘층의 결합은 제1 주요면 상의 웨이퍼 처리 동안 제2 주요면을 보호하게 된다. 어떤 웨이퍼 처리 단계 동안에도 제2 주요면 상의 보호층이 제거되면, 추가 보호층을 추가할 수 있다. 다이의 제2 주요면 내에 공동을 생성하기 위한 후속 에칭 단계와 제2 전극 상호 접속 영역을 형성하는 단계는, 도 3 내지 도 21에 도시되어 있지 않지만, 도 2와 관련하여 앞서 설명되었다.
본 발명의 RF 전력 트랜지스터 장치를 형성하기 위한 출발 재료는 기판(200)을 구비한다. 웨이퍼 공정의 일 실시예에서, 기판(200)은 결정 배향을 갖는 p형 실리콘 기판이다. 매설층(205)은 기판(200) 내에 형성되고, 일반적으로, 다량으로 도핑된 저저항층이다. 웨이퍼 공정의 일 실시예에서, 매설층(205)은 N+로 도핑되고, 두께가 대략 15㎛이다. 매설층(205)은 0.001Ω-㎝ 내지 0.02Ω-㎝ 범위의 저항률을 갖고, 제2 전극 상호 접속 영역과의 옴 접촉을 개선하기 위해 제공된다. 후속 단계(도시하지 않음)에서는 기판(200)을 에칭하여 제거함으로써, 매설층(205)을 노출(reveal)시키고, 그 위에 제2 전극 상호 접속 영역을 형성할 수 있다.
에피택셜층(210)은 매설층(205) 위에 위치한다. 웨이퍼 공정의 일 실시예에서, 에피택셜층(210)은 n형이다. 우선, 에피택셜층(210)은 대략 25㎛이다. 후속 열 공정은, RF 전력 트랜지스터의 절연 파괴 전압을 결정하는데 선택되는, 상기 영역의 두께를 대략 20㎛로 변경하고, 저항률도 변경하게 된다. 더욱 상세하게는, 25V/μ를 견디도록 에피택셜층(210)을 선택함으로써, 절연 파괴 전압이 500V인 RF 전력 트랜지스터를 생성할 수 있다.
전력 효율을 위해서는, RF 전력 트랜지스터가 되도록 높은 전압에서 동작하는 것이 매우 바람직하다. 대략 2GHz에서 동작하는 종래 실리콘 RF 전력 트랜지스터는 고전압 동작이 제한된 설계이다. 예를 들어, 셀룰러 BTS(base transceiver station) PA(power amplifier)를 위한 전력 증폭기 동작 전압 표준은 28볼트이다. 경험상, RF 전력 트랜지스터 절연 파괴 전압 대 동작 전압의 비는, 대략 3 대 1이다. 즉, 최신 RF 전력 트랜지스터의 절연 파괴 전압은 대략 75볼트가 된다. 28볼트 전력 증폭기 동작 전압은 25% 범위 내의 실망스러운 전력 효율 등급을 산출하게 된다. 28볼트보다 높은 전압에서 동작하는 RF 전력 트랜지스터는 동일한 전력 출력을 생산하는데도 더 낮은 전류에서 동작하게 된다. rdson이 낮은 접합점에서 동작 전류가 낮아지면, 장치 효율이 향상된다. 또한, 동작 전류가 낮아지면, 상기 장치의 열 요구 조건도 감소하여, 신뢰도가 증가한다. 또한, 트랜지스터의 출력 임피 던스도 동작 전압에 따라 증가한다. 출력 임피던스가 높아지면, 전력 증폭기를 위해 더 효율적인 정합 네트워크를 설계할 수 있다. 따라서, 절연 파괴 전압이 높은 RF 전력 트랜지스터는 중요한 이점을 갖게 된다. 예를 들어, 절연 파괴 전압이 500V인 본 발명의 RF 전력 트랜지스터는 150V보다 높은 공급 전압에서 동작할 수 있으므로, 전력 효율을 상당히 증가시키게 된다. 이와 유사하게, 50V로 동작하며 절연 파괴 전압이 150V인, 여기서 개시된 바와 같이 제조된 RF 전력 트랜지스터도, 현재 28V 트랜지스터보다 상당한 이점을 갖게 된다.
유전체층(215)은 에피택셜층(210) 위에 위치한다. 웨이퍼 공정의 일 실시예에서, 유전체층(215)은 SiO2를 구비한다. 두께가 대략 5000Å인 에피택셜층(210) 위에 SiO2층을 열적으로 성장시킨다. 마스킹층(220)은 유전체층(215) 위에 형성된다. 마스킹층(220)을 패터닝하여 유전체층(215)의 일부를 노광(expose)시킨다. 유전체층(215)의 노광부를 제거하여 아래에 위치한 에피택셜층(210)을 노출시킨다. 그 다음에, 마스킹층(220)을 제거한다. 그 다음에, 에칭 공정을 수행하여, 도 1의 "57"에서 도시된 방법으로 활성 영역을 둘러싸는 링 내에 육각형의 수직 중공 우물이나 공동(225)의 매트릭스를 형성한다. 더욱 상세하게는, 이방성 에칭 공정을 이용하여, 적어도 에피택셜층(210)을 통과하여 거의 수직으로 에칭하고, 적어도 일부는, 매설층(205) 안까지 에칭하는 것이 바람직하다. 본 실시예에서, 수직 공동(225)은, 폭이 대략 2.0㎛이고, 서로 0.4㎛ 이격되며, 수직으로 연장되는 구조나 벽의 매트릭스의 경계를 규정한다. 이방성 에칭 공정의 이용시, 에피택셜층(210) 을 통과하여, 매설층(205)의 안으로 대략 30㎛ 깊이로 수직 공동(225)을 에칭한다. 수직 공동(225)의 에칭은 공동(225) 간에 실리콘 매트릭스 벽(230)을 생성한다. 가장 안쪽에 있는 벽(230a)은 활성 영역에서 에피택셜층(210)과 매설층(205)의 바깥 부분까지 미친다. 실리콘 매트릭스 벽(230)은, 폭이 대략 0.4㎛이다. 상기 웨이퍼 공정 단계에 의해 유전체층(215)이 영향을 받아, 유전체층(215)은, SiO2층 두께가 5000Å에서 3000Å으로 감소된다.
도 4를 참조하면, 실리콘 매트릭스 벽(230)에서 재료를 제거하는, 선택적인 공정 단계가 도시되어 있다. 매설층(205), 에피택셜층(210), 및 실리콘 매트릭스 벽(230)의 노광부를 에칭하는, 실리콘 에칭이 수행된다. 웨이퍼 공정의 일 실시예에서, 실리콘 에칭은 실리콘 매트릭스 벽(230)을 대략 0.2㎛의 폭이나 두께로 얇게 한다.
도 5를 참조하면, 어느 노광된 실리콘 영역 상에서도 이산화 실리콘을 형성하는, 열 산화 공정이 수행된다. 더욱 상세하게는, 도 4의 실리콘 매트릭스 벽(230)의 실리콘을 거의 완전히 이산화 실리콘으로 변환하여, 수직으로 연장되는 유전체 구조의 매트릭스 형태로 이산화 실리콘 매트릭스 벽(235)을 형성한다. 이와 마찬가지로, 도 5에 도시된 바와 같이, 가장 안쪽에 있는 벽(도 4의 230a), 공동의 하부(도 4의 240) 및 가장 바깥쪽에 있는 벽(도 4의 230b)의 노광된 실리콘 표면도 열 산화층(235a, 241 및 235b)으로 변환된다. 트랜지스터 셀이 형성되는 활성 영역에 인접한 열 산화층(235a)은, RF 전력 트랜지스터에서 평면 절연 파괴를 유도하 기 위한, 에지 종단처리이다. 애플리케이션에 따라서는, 유전체 재료를 더 증착시켜 유전체 재료의 두께를 증가시킴으로써, 절연 파괴가 일어나기 전에 견딜 수 있는 전압을 높이는 것이 바람직할 수도 있다. 또한, 유전체층을 형성하는데 필요한 시간과 상기 구조에 인가되는 응력도 고려해야 한다. 예를 들어, 폴리실리콘층의 추가 증착이 수행된다. 그 다음에, 열 산화 단계에서는, 폴리실리콘층을 산화시켜, 유전체층(260)을 형성하고, 이산화 실리콘 매트릭스 벽(235, 235a, 235b 및 241) 상에 유전체 재료 양을 증가시킨다.
도 6을 참조하면, 유전체 재료가 다이에 도포된다. 웨이퍼 공정의 일 실시예에서, TEOS(tetra-ethyl-ortho-silicate; 245)의 저압 증착이 제1 주요면에 적용된다. 증착된 재료 중 일부는 수직 공동(225)의 각 개구에서 성장하고, 개구가 폐쇄될 때까지 유전체 충전물이나 유전체층(246)을 형성하여, 개구의 크기를 점차 감소시킨다. 본 실시예에서, 공동(225)의 나머지 하부는 채워지지 않는다. 다른 실시예에서는, 소망하는 경우, 공동의 하부를 유전체 재료로 채울 수 있다. 유전체층(245), 유전체 매트릭스 벽(235), 및 유전체층(260)을 통해, 각각의 공동(225) 내에 유전체 재료의 연속층을 형성함에 주목하자. 상기 유전체 재료층을 유전체 플랫폼(255)으로 나타낸다. 웨이퍼 공정의 일 실시예에서는, 대략 11,000Å의 TEOS를 증착하여, 수직 공동(225)의 상부 영역을 밀봉한다. 그 다음에, 유전체 플랫폼(255)의 일부인 TEOS의 밀도를 높이는 열 산화 공정이 수행된다.
일 실시예에서는, 그 다음에, 산화층 CMP(chemical mechanical planarization) 단계를 수행하여, 유전체 재료 증착 후에 제1 주요면 상의 산화층 을 평탄화한다. CMP 단계에서는, 제1 주요면에서 TEOS층(245)과 유전체층(260)의 일부를 제거하고, 다이의 제1 주요면 상에 평탄면(250)을 생성한다. 수직 공동(225)은 상부면이 유전체층(245)으로 밀봉되지만, 수직 공동(225)은 고체 재료로 채워지지 않고 상당량의 빈 공간을 구비함에 주목하자. 그 다음에, 제1 주요면 상의 산화층 위에 보호층(265)을 도포한다. 웨이퍼 공정의 일 실시예에서는, 대략 500Å 두께의 질화 실리콘층이 평탄면(250) 위에 위치한다. 상술한 바와 같이, CMP를 이용할 수 없는 경우에는, 산화층 CMP 단계를 필요로 하지 않는 다른 공정 흐름을 개발할 수도 있다. 상기 표면은, 후속 웨이퍼 처리 단계가 갖는 단차 피복성(step coverage) 문제를 방지하기 위해, 충분히 평탄해야 한다.
일반적으로, 유전체 플랫폼(255)은, 폭이 10미크론보다 넓고 깊이가 4미크론보다 깊게 형성된다. 제어 전극 상호 접속 영역(57; 도 1 및 도 2 참조)은 유전체 플랫폼(255) 위에 형성되고, 저저항을 보장하기 위해 폭이 10미크론보다 넓게 형성된다. RF 전력 트랜지스터의 일 실시예에서는, 유전체 플랫폼(255)을 4미크론보다 깊게 형성하여, 장치 동작에 필요한 전압을 견딜 수 있고, 제어 전극 상호 접속 영역에서 게이트와 드레인간 커패시턴스를 줄이게 된다. 또한, 다이에 상당한 응력을 부가하지 않으면서, 이들 크기나 그 이상의 크기로 유전체 플랫폼(255)을 형성할 수 있다. 또한, 여러 상이한 제조 공정을 채택하여 유전체 플랫폼을 형성할 수도 있음을 알 수 있다. 예를 들어, 공동을 채워, 고체 유전체 플랫폼을 형성할 수도 있다.
고전압 애플리케이션에서는, 유전체층(245)만으로는 소망하는 전압을 견디기 에 충분하지 않을 수도 있다. 상술한 바와 같이, 수직 공동(225)의 경계를 규정하는 하부와 측벽에 선택적인 유전체층(260)이 추가되었다. 절연 파괴 전압이 500V인 RF 전력 트랜지스터를 형성하기 위한 웨이퍼 공정의 일 실시예에서는, 유전체층(245)을 형성하기 전에, 수직 공동(225) 안으로 폴리실리콘을 증착하여 하부와 측벽 상에 폴리실리콘층을 형성한다. 예를 들어, 1000Å의 폴리실리콘을 수직 공동(225) 안으로 증착한다. 그 다음에, 폴리실리콘을 산화시켜 수직 공동(225) 내에 2200Å의 산화층을 형성한다. 그 다음에, 제2의, 1000Å의 폴리실리콘을 증착하고 산화시켜, 수직 공동(225) 내에 제2의 2200Å 산화층을 형성한다. 상기 결합은, 수직 공동(225)에서 4400Å의 산화층을 형성하며, 유전체층(260)으로 표시된다. 산화 시간을 줄이기 위해, 한 단계 이상으로 유전체층(260)을 형성한다. 또한, 유전체 재료의 양을 증가시키기 위한, 당해 기술분야의 당업자에게 공지된 다른 기술도 적용할 수 있다. 수직 공동(225)의 개구는, 저압 TEOS 증착 등의 공정 단계에서 폐쇄될 없을 정도로, 너무 크게 만들어질 수 없다.
일반적으로, 유전체 플랫폼은, 저유전율을 갖는 비전도성 구조로서, 수직 RF 전력 트랜지스터를 위한 에지 종단처리를 제공하여, 절연 파괴 전압을 향상시킨다. 유전체 플랫폼은, 트랜지스터의 절연 파괴 전압을 견딜 수 있어야 한다. 예를 들어, 유전체층(245)과 결합하여, 유전체 플랫폼(255)의 공동(225)의 하부(241; 또는 RF 전력 트랜지스터의 활성 영역에 인접한 측벽(235b))상의 총 산화층 두께는 500볼트를 견디도록 설계된다. 구조적인 관점에서, 활성 영역에 인접한 측벽(235a)과 공동(225)의 하부(241) 상에 형성된 산화층은, 응력이 기판(200)에 작용하여 웨이 퍼가 뒤틀리게 되는 두께로 형성되어서는 안 된다. 따라서, 유전체 플랫폼이 다이 면적의 상당 부분을 차지하는 경우에는, 웨이퍼에 전달되는 응력을 최소화하면서, RF 전력 트랜지스터의 절연 파괴 전압을 견딜 수 있도록, 유전체 플랫폼을 설계해야 한다.
에지 종단처리는, 트랜지스터의 활성 영역에 인접한 유전체 재료로 형성된 측벽을 구비하며, 상기 구조 내에서 평면 절연 파괴를 실현하는 것을 돕는다. 트랜지스터의 일 실시예에서는, 활성 영역의 경계가 유전체 플랫폼(255)으로 한정되므로, 트랜지스터의 드레인 영역(에피택셜층(210))이 유전체 플랫폼(255)의 열 산화 측벽에서 종단처리된다. RF 전력 트랜지스터의 드레인 영역에서의 전계가 90도 각도로 종단처리되도록, 유전체 플랫폼의 측벽을 형성하여 전계 휘어짐(field curvature)을 최소화하는 것이 이상적이다. 따라서, 트랜지스터의 드레인 내의 등전위 전계 라인은 에피택셜층(210)에서 대략 수평으로 된다. 상이한 전위의 전계 라인은 상이한 수평면에 존재하지만, 에피택셜층(210) 내에서는 서로 평행하게 된다. 전계를 더 휘게 하고 트랜지스터의 절연 파괴 전압을 낮출수 있는, 전하 포획을 방지하기 위해서는, 열 산화 측벽 형성시 주의해야 한다.
또한, 유전체 플랫폼(255)은, 지지 구조로서, 플랫폼 위에 위치하는, 상호 접속, 수동 소자, 또는 능동 장치를 형성할 수 있는 충분한 구조 강도를 필요로 한다. 일반적으로, 수직 지지 구조를 형성하여, 상부면층을 지지한다. 수직 지지 구조와 상부면층은 유전체 재료를 구비한다. 일 실시예에서는, 상부면층 아래에 위치한 빈 구획을 수직 지지 구조 간에 형성하여, 유전체 플랫폼의 유전율을 낮추 는 공기 갭을 형성한다. 반대로, 고체 또는 채워진 유전체 플랫폼을 형성하여, 소망에 따라, 더 높은 유전율을 가질 수도 있다. 도시된 실시예에서, 유전체 플랫폼(255)은, 상부면에서 아래를 향해 볼 때, 이산화 실리콘으로 형성된 수직 벽을 갖는 육각형 셀의 배열로 된다. 각 육각형 셀의 중심 영역은 빈 진공 또는 공간이다. 캡이나 상부면층을 형성하여 각각의 육각형 셀을 밀봉한다. 유전 플랫폼(255) 내의 셀의 직경은 캡핑(capping) 공정에 의해 결정된다. 상부면 가까이에 있는 개구 근방에서 증착된 유전체 재료가 성장할 수 있도록, 셀의 직경을 선택하여, (TEOS 등의 증착된 유전체 재료로)셀을 채우지 않고 셀을 폐쇄하거나 밀봉한다. 이와 유사한 간격(spacing) 제약은 캡핑 공정을 필요로 하는 다른 공기 갭 유전체 플랫폼에도 적용된다.
또한, 유전체 플랫폼(255)은 RF 전력 트랜지스터의 기생 용량을 감소시킴으로써, 상기 장치의 주파수 응답을 확장시킨다. 유전체 플랫폼은 전도성 영역을 서로 분리시키므로, 커패시턴스를 최소화하기 위해서는, 저유전율이 바람직하다. 유전체 플랫폼의 최저 유전율은, 기생 용량을 형성하는 전도성 영역 간의 플랫폼 내에 빈 공간의 체적을 최대화함으로써, 실현된다. 더욱 상세하게는, 유전체 플랫폼(255) 내의 셀 수, 또는 유전체 플랫폼(255)이 차지하는 다이의 면적이, 게이트와 드레인간 커패시턴스 및 드레인과 소스간 커패시턴스를 줄이는데 관련되며, 이는, 이하, 더 상세하게 설명된다.
도 7을 참조하면, 제1 주요면 상에 마스크층(270)을 적용하고 패터닝한다. 마스크층(270)은 유전체 플랫폼(255) 위에 위치한다. 보호층(265)의 노광부를 제 거하여, 아래에 위치한 산화층(215)을 노출시킨다. 웨이퍼 공정의 일 실시예에서는, 도 6의 산화층(215)의 두께가 대략 100Å으로 감소된다. RF 전력 트랜지스터의 RDSon을 줄이기 위해, 에피택셜층(210)보다 더 다량으로 도핑된 선택적인 층(275)을 형성한다. 상기 공정의 일 실시예에서는, 비소나 인 이온 주입(implant) 공정으로 층(275)을 도핑한다. 산화층(215)을 제거하고, 층(275) 위에 새 산화층(280)을 형성한다. 웨이퍼 공정의 일 실시예예서는, 200Å 내지 1000Å 범위의 두께로 산화층을 열적으로 성장시키며, 700Å의 두께로 성장시키는 것이 바람직하다.
도 8을 참조하면, 제1 주요면 위에 보호층(285)을 형성한다. 웨이퍼 공정의 일 실시예에서, 보호층(285)은 질화 실리콘층(Si3N4)이다. 질화 실리콘층은 대략 500Å의 두께를 갖도록 형성된다. 예시적인 실시예에서, 보호층(265 및 285)은 모두, 유전체 플랫폼(255) 위에 위치하는 대략 1000Å의 결합된 두께를 갖는 질화 실리콘층이다.
마스킹층(도시안함)은 제1 주요면 위에 제공되어 패터닝된다. 상기 패턴은 유전체 플랫폼(255)에 인접한 내측에 있는 개구(290)를 노광시킨다. 개구(290)에서는, 보호층(285)을 제거하여, 아래에 위치한 유전체층(280)을 노출시킨다. 그 다음에, 개구(290)에서 유전체층(280)을 제거하여, 층(275)을 노광시킨다. 그 다음에, 제1 주요면 위에 폴리실리콘층(295)을 증착한다. 폴리실리콘층(295)은 개구(290)에서 노광층(275)에 연결된다. 웨이퍼 공정의 일 실시예에서는, 대략 250Å의 두께를 갖는 폴리실리콘층(295)이 형성된다.
그 다음에, 제1 주요면 위에 층(300)을 형성한다. 층(300)은 전도성 재료이다. 웨이퍼 공정의 일 실시예에서, 층(300)은 규화 텅스텐층(WSi2.8)이다. 규화 텅스텐층은 대략 500Å의 두께를 갖도록 형성된다. 그 다음에, 제1 주요면 위에 폴리실리콘층(305)을 형성한다. 웨이퍼 공정의 일 실시예에서는, 대략 250Å의 두께를 갖는 폴리실리콘층(305)이 형성된다. 그 다음에, 미리 주입된 이산화 실리콘층을 대략 100Å 두께로 형성한다. 개구(290)를 통해 도핑하는 블랭킷(blanket) 주입 공정에 의해 p형 영역(310)을 형성한다. 보호층(285)은 상부면의 다른 영역에서 도핑하는 것을 방지한다. 또한, 블랭킷 주입 공정은 폴리실리콘층(295 및 305)과, 규화 텅스텐층(300)도 도핑한다. 웨이퍼 공정의 일 실시예에서는, 도펀트가 붕소이며, 대략 5KeV로 주입된다. 막 안정성을 배려하기 위해, 규화 텅스텐(WSi2 .8)을 이용하여 층(300)을 형성한다. 규화 텅스텐층(300)과 도핑된 폴리실리콘층(295 및 305)은, 접지 차폐판으로서 기능을 하여, RF 전력 트랜지스터의 게이트와 드레인간 커패시턴스를 상당히 감소시킨다. 게이트와 드레인간 커패시턴스의 감소는, 상기 장치의 동작 주파수를 크게 확장시킨다. 공통으로 연결되어 합성 저저항 접지 차폐판층을 형성하기 위한 다수의 전도층이 개시되어 있지만, 소망에 따라 단일의 전도층을 이용할 수도 있음을 알 수 있다. 합성 저저항 접지 차폐판층을 p형 도핑 영역(310)을 통해 접지에 연결하며, 이는, 이하, 더 상세하게 설명한다.
도 9를 참조하면, 제1 주요면 상에 마스킹층(도시안함)을 형성하여 패터닝한 다. 패터닝된 마스킹층은 유전체 플랫폼(255) 위에 개구(315)를 갖는다. 개구(315)에서, 폴리실리콘층(305), 규화 텅스텐층(300), 및 폴리실리콘층(295)을 제거하여, 보호층(285)을 노출시킨다. 그 다음에, 나머지 마스킹층을 제거하고, 제1 주요면 위에 보호층(320)을 형성한다. 웨이퍼 공정의 일 실시예에서, 보호층(320)은 질화 실리콘(Si3N4)을 구비한다. 질화 실리콘은 제1 주요면 위에 대략 500Å 두께로 형성된다.
그 다음에, 제1 주요면 위에 유전체층(325)을 형성한다. 웨이퍼 공정의 일 실시예에서, 유전체층(325)은 TEOS(tetra-ethyl-ortho-silicate)를 구비한다. TEOS 유전체층은 대략 4000Å 두께이다. 이상, 트랜지스터의 전도층 간의 격리 영역을 형성하는, 하나 이상의 비전도층(층(320, 325))이 개시되어 있지만, 소망에 따라, 단일의 전도층을 이용할 수도 있음을 알 수 있다.
그 다음에, 제1 주요면 위에 폴리실리콘층(330)을 형성한다. 웨이퍼 공정의 일 실시예에서, 폴리실리콘층(330)은 n형 도핑된 폴리실리콘이다. n형 도핑된 폴리실리콘층의 두께는 대략 500Å이다. 그 다음에, 제1 주요면 위에 층(335)을 형성한다. 웨이퍼 공정의 일 실시예에서, 층(335)은 규화 텅스텐(WSi2 .8)을 구비하는 전도층이다. 규화 텅스텐층은 대략 3000Å 두께로 형성된다. 층(335)은, 게이트 저항을 감소시키기 위해 제공되고, 다른 방법으로는, 도핑된 폴리실리콘이나 텅스텐으로 구성될 수도 있다. 상기에서 제공된 단계 중 일부는, 에지 종단처리 영역(310)에서 수행되는 열(thermal) 단계이므로, 층(275) 아래로 연장되는 에피택셜층 (210) 안으로 확산된다. 그 다음에, 제1 주요면 위에 폴리실리콘층(340)을 형성한다. 웨이퍼 공정의 일 실시예에서, 폴리실리콘층(340)은 n형 도핑된 폴리실리콘이다. n형 도핑된 폴리실리콘층은 대략 500Å 두께로 형성된다. 공통으로 연결되어 합성 저저항층을 형성하기 위한 다수의 전도층(층(330, 335, 및 340))이 개시되어 있지만, 소망에 따라 단일의 전도층을 이용할 수도 있음을 알 수 있다.
그 다음에, 열 산화 공정을 수행하여, 폴리실리콘층(340)의 상부를 산화시킨다. 웨이퍼 공정의 일 실시예에서는, 열 산화 공정에서 유전체층(345)이 형성된다. 열 산화 공정은 폴리실리콘(340)에서 대략 150Å 두께의 산화층을 형성한다. 그 다음에, 제1 주요면 위에 보호층(350)을 형성한다. 웨이퍼 공정의 일 실시예에서, 보호층(350)은 질화 실리콘(Si3N4)을 구비한다. 질화 실리콘은 대략 1500Å의 두께로 형성된다. 이상, 하나 이상의 비전도층(층(345, 350))을 개시하였지만, 소망에 따라, 단일의 전도층을 이용할 수도 있음을 알 수 있다.
도 10을 참조하면, 제1 주요면 위에 마스킹층(도시안함)을 형성하여 패터닝한다. 마스킹층 내의 패턴은 보호층(350)을 노광시키는 개구(355)를 포함한다. 개구(355)는, RF 전력 트랜지스터의 단일 트랜지스터 셀이 형성되는, 다이의 일 영역에 해당한다. 도 10에 도시되어 있지 않지만, RF 전력 트랜지스터는 다이의 활성 영역 내에 형성된 복수의 트랜지스터 셀을 구비하게 됨을 알 수 있다. 개구(355)에서는, 다음의, 보호층(350), 유전체층(345), 폴리실리콘층(340), 규화 실리콘층(335), 폴리실리콘층(330), 유전체층(325), 보호층(320), 폴리실리콘층(305), 규화 텅스텐층(300), 및 폴리실리콘층(295)을 제거하여, 보호층(265) 상에서 정지한다. 그 다음에, 마스킹층을 제거한다.
그 다음에, 제1 주요면 위에 보호층을 형성한다. 웨이퍼 공정의 일 실시예에서, 보호층은 질화 실리콘을 구비한다. 질화 실리콘층은 대략 500Å으로 형성되어, 보호층(350 및 265; 예시적인 실시예의 경우 모든 질화 실리콘) 위에 위치한다. 더욱 상세하게는, 보호층은 등각이며 개구(355)의 측벽 상에 형성된다. 측벽 상의 보호층은 보호층(365)으로 표시된다.
웨이퍼 공정의 일 실시예에서는, 이방성 에칭을 이용하여, 보호층(350 및 265)의 상부 중 일부를 제거한다. 더욱 상세하게는, 보호층(350)의 상부에서 재료를 제거하여, 개구(355)의 측벽 상의 보호층(365)을 남긴다. 보호층(350)이 보호층(265)보다 대체로 두꺼우므로, 에칭 공정 후, 보호층(350)의 일부는 남지만, 개구(355) 내의 보호층(265)은 제거된다. 개구(355) 내의 보호층(265)을 제거하여, 아래에 위치한 유전체층을 노광시킨다. 그 다음에, 상기 유전체층을 제거하여 층(275)을 노출시킨다. 게이트 산화층(360)은 25Å 내지 150Å의 두께로 열적으로 성장된다. 게이트와 소스간 절연 파괴 전압이 더 높아지기를 소망하는 경우에는, 더 두꺼운 게이트 산화층을 이용하게 된다. 더욱 상세하게는, 게이트 산화층(360)은 대략 100Å 두께로 형성된다. 그 다음에, 제1 주요면 위에 폴리실리콘층(370)을 형성한다. 웨이퍼 공정의 일 실시예에서, 폴리실리콘층은 도핑되지 않은 폴리실리콘이다. 도핑되지 않은 폴리실리콘층은 대략 1000Å 두께로 형성된다.
도 11을 참조하면, 열 산화 공정을 수행하여, 폴리실리콘층(370)의 일부를 산화시킨다. 산화 공정은 유전체층(375)을 형성한다. 웨이퍼 공정의 일 실시예에서, 유전체층(375)은 대략 150Å 두께로 형성된다. 그 다음에, 주입 단계를 수행한다. 웨이퍼 공정의 일 실시예에서는, 3개의 상이한 에너지로 구적법으로 붕소를 주입한다. 더욱 상세하게는, 주입시 이용되는 상이한 에너지에 대응하는 상이한 깊이로 개구(355)를 통해 층(275) 안으로 약간의 p형 도펀트를 제공한다. 하나 이상의 주입 및 주입 에너지를 이용하면, 도핑 프로파일을 제어할 수 있다. 예를 들어, 주입은, 상기 장치의 문턱 전압을 제어하거나, 장치의 펀치 스루(punch through)가 일어나는 때를 제어한다. 이와 같이, p형 도핑 영역(380)을 형성한다. 도핑 영역(380)은, 층(275)과 대략 동일한 깊이를 갖도록 형성되며, p형 도핑 영역(310)에 연결된다. 그 다음에, 제1 주요면 위에 보호층(385)을 형성한다. 웨이퍼 공정의 일 실시예에서, 보호층(385)은 질화 실리콘(Si3N4)을 구비한다. 질화 실리콘층은 대략 250Å 두께로 형성된다.
도 12를 참조하면, 제1 주요면 위에 유전체층이 형성된다. 웨이퍼 공정의 일 실시예에서, 유전체층은 TEOS를 구비한다. TEOS는 대략 3500Å 두께로 형성된다. 그 다음에, 유전체층을 이방성 에칭하여 보호층(385)의 일부를 노출시킨다. 이방성 에칭은 개구(355) 내의 측벽 상에 유전체 영역(390)을 남긴다. 유전체 영역(390)은, 측벽 상의 보호층(385)과 개구(355)의 바닥 부분을 위한 마스크로서 기능을 한다. 그 다음에, 보호층(385)의 노광부를 제거하여 아래에 위치한 유전체층(375)을 노출시킨다. 이와 같이, 보호층(385) 및 유전체 영역(390)을 구비하는, 측벽 스페이서(spacer)를 형성한다.
도 13을 참조하면, 유전체층(375)의 노광부를 제거하여, 아래에 위치한 폴리실리콘층(370)을 노출시킨다. 또한, 상기 웨이퍼 공정 단계에서는, 유전체 영역(390)도 제거된다. 보호층(385) 아래에 위치한 유전체층(375)은 남는다. 그 다음에, 폴리실리콘층(370)의 노광부를 제거하여, 보호층(350)을 노출시킨다. 폴리실리콘층(370)을 제거함으로써, 개구(395)를 형성하고, 아래에 위치한 게이트 산화층(360)을 노출시킨다. 그 다음에, 개구(395) 내의 게이트 산화층(360)을 제거하여, 도핑 영역(380)을 노출시킨다. 폴리실리콘층(370), 유전체층(375), 및 보호층(385)을 구비하는, 측벽 스페이서는 남는다.
도 14를 참조하면, 보호층(350 및 385)이 제거된다. 보호층(350)을 제거하여, 아래에 위치한 유전체층(345)을 노출시킨다. 보호층(385)을 제거하여, 아래에 위치한 유전체층(375)을 노출시킨다. 그 다음에, 유전체층(375)을 제거하여, 아래에 위치한 폴리실리콘층(370)을 노출시킨다. 도핑 영역(380) 상의 개구(395) 내에 유전체층(400)이 형성된다. 웨이퍼 공정의 일 실시예에서, 유전체층(400)은 미리 주입된 얇은 열 산화층이다. 그 다음에, 주입 단계를 수행하여, 도핑 영역(405)을 형성한다. 웨이퍼 공정의 일 실시예에서, 도펀트는 붕소(n형)이다. 더욱 상세하게는, 상기 주입은, 폴리실리콘층(370)을 도핑하고, 개구(395)를 통해 도핑 영역(380) 안으로 주입하여, 트랜지스터 셀의 소스와 관련된 도핑 영역(405)을 형성한다. 충분한 피복성(coverage)을 보장하기 위한 장치의 일 실시예에서는, 구적법으로, 대략 45。의 각도로 이온 주입을 수행하여, 웨이퍼 공정 단계 동안 폴리실리콘층(370)이 N형으로 변환된다.
도 15를 참조하면, 제1 주요면에서 유전체층(400)이 제거된다. 그 다음에, 제1 주요면 위에 폴리실리콘층(410)을 형성한다. 웨이퍼 공정의 일 실시예예서, 폴리실리콘은 도핑되지 않은 폴리실리콘이다. 도핑되지 않은 폴리실리콘은 대략 1500Å 두께로 형성된다. 그 다음에, 열 산화 단계를 수행하여, 폴리실리콘층(410)의 일부를 산화시킴으로써, 유전체층(415)을 형성한다. 웨이퍼 공정의 일 실시예예서, 열 산화 단계는, 대략 50Å 두께의 유전체층(415)을 형성한다.
그 다음에, 제1 주요면 위에 보호층을 형성한다. 웨이퍼 공정의 일 실시예에서, 보호층은 질화 실리콘(Si3N4)을 구비한다. 질화 실리콘층은 대략 1500Å 두께로 형성된다. 보호층 상에서 이방성 에칭을 수행하여, 측벽 스페이서(420)를 남긴다. 그 다음에, 열 산화 공정을 수행하여, 폴리실리콘층(410)의 노광된 부분을 산화시킨다. 열 산화 공정에 의해 유전체층(425)을 형성한다. 웨이퍼 공정의 일 실시예에서는, 대략 300 내지 400Å 두께로 유전체층(425)을 형성한다. 열 공정은, 폴리실리콘층(410)을 도핑되지 않은 폴리실리콘에서 n형 폴리실리콘으로 변환시킨다. 도시되어 있지 않지만, 열 공정은, 측벽 스페이서(420) 상에 얇은 층(대략 20Å 두께의 산화층)도 형성한다.
도 16을 참조하면, 도 15의 측벽 스페이서를 제거하여, 도 15의 아래에 위치한 유전체층(415)을 노출시킨다. 그 다음에, 유전체층(415)의 노광부를 제거한다. 유전체층(415)이 유전체층(425)보다 얇으므로, 유전체층(425)의 일부를 본래대로 계속 남기면서 제거할 수 있다. 그 다음에, 폴리실리콘층(410)의 노광부 상에서, 이방성 에칭을 수행한다. 폴리실리콘층(410)의 노광부를 이방성 에칭하여, 개구(430)를 형성하고, 아래에 위치한 게이트 산화층(360)을 노출시킨다.
개구(430)에서는, 미리 주입된 얇은 산화층이 형성된다. 주입 단계를 수행하여, 개구(430)를 통해 도핑 영역(380) 안으로 도펀트를 제공한다. 상기 주입은 도핑 영역(435)을 형성한다. 웨이퍼 공정의 일 실시예에서는, 비소나 인 등의 n형 도펀트가 이용된다. n형 도펀트 이온 주입은, 양호한 피복성을 보장하기 위해, 1E14 내지 1E16 범위의 농도를 갖는 구적법에서 7。로 수행된다. 트랜지스터의 일 실시예에서는, 5E14인 도핑 농도가 n형 도핑 영역(435)에서 이용된다. 도핑 영역(435)은 트랜지스터 셀의 채널 영역에 인접한 소스 영역의 에지의 경계를 규정한다. 상기 수행된 열 공정으로 인해, 도핑 영역(405)은 도핑 영역(380) 안으로 수직 및 수평으로, 더 확산된다.
도 17을 참조하면, 제1 주요면 위에 보호층(440)이 형성된다. 웨이퍼 공정의 일 실시예에서, 보호층(440)은 질화 실리콘층(Si3N4)을 구비한다. 질화 실리콘층은 대략 250Å 두께로 형성된다. 그 다음에, 제1 주요면 위에 폴리실리콘층이 형성된다. 웨이퍼 공정의 일 실시예에서, 폴리실리콘층은 도핑되지 않은 폴리실리콘층을 구비한다. 도핑되지 않은 폴리실리콘층은 대략 4000Å 두께로 형성된다. 폴리실리콘 상에서 이방성 에칭을 수행하여, 보호층(440)의 일부를 노출시킨다. 이방성 에칭은 폴리실리콘층의 일부를 남기며, 이는, 측벽 영역(445)으로 표시된 다.
제1 주요면 상에 유전체층(도시안함)이 형성된다. 웨이퍼 공정의 일 실시예에서, 유전체층은 TEOS를 구비한다. TEOS층은 대략 150Å 두께로 형성된다. 그 다음에, 주입 단계를 수행한다. 웨이퍼 공정의 일 실시예에서는, 1E14 내지 1E15 간의 농도, 더욱 상세하게는, 2E14의 농도를 갖는 붕소 주입물이 주입된다. 상기 주입은, 개구(450)를 통해 자기 정렬하고, 보호층(440)과 폴리실리콘층(410)을 통해 도핑 영역(380) 안으로 침투한다. 도핑 영역(455)은 주입에 의해 형성되며, 도핑 영역(380)까지 연장된다. 상기 주입은, 그것이 주입된 도핑 영역(405)보다 더 소량으로 도핑되는, 향상된 p형 층을 형성한다. 도핑 영역(455)은, RF 전력 트랜지스터 구조의 일부인 기생 바이폴라 트랜지스터의 수직 이득을 감소시킨다.
도 18을 참조하면, 도 17에서 형성된 유전체층이 제거된다. 그 다음에, 측벽 영역(445)을 제거하여, 보호층(440)을 노출시킨다. 그 다음에, 제1 주요면 위에 보호층을 형성한다. 웨이퍼 공정의 일 실시예에서, 보호층은 질화 실리콘(Si3N4)이다. 그 다음에, 대략 750Å 두께로 질화 실리콘층을 형성한다. 질화 실리콘층과 보호층(440)의 결합은 보호층(460)으로 표시된다. 그 다음에, 제1 주요면 위에 유전체층(465)을 형성한다. 웨이퍼 공정의 일 실시예예서, 유전체층(465)은 TEOS를 구비한다. TEOS층은 대략 6000Å 두께로 형성된다. 온도가 대략 700℃인 열 공정에서는, TEOS의 밀도를 높인다. 고밀도화 단계 다음에는, 급속 열 어닐링 공정을 수행한다. 이들 공정으로 인해, 도 16 및 도 17의 영역(405 및 435)이 결합하여, 영역(437)을 형성한다. 영역(437)은 트랜지스터 셀의 소스에 해당한다. 열 어닐링은, 에지 종단처리 영역(310), 도핑 영역(380), 도핑 영역(437), 도핑 영역(455), 및 선택적인 도핑 영역(275)을 활성화하고, 접합 프로파일을 설정한다. 영역(310)과 영역(380)은 모두 p형이며 서로 전기적으로 연결된다. 웨이퍼 공정 단계의 시퀀스는 열 관점에서 중요한 이점을 제공함에 주목하자. 예를 들어, 주입 전, 대면적의 다이를 산화시키는데 필요한 고온 단계를 수행하여, 활성 영역 내의 트랜지스터 셀을 만들기 전에, 유전체 플랫폼(255)이 형성된다. 이와 유사하게, 트랜지스터의 활성 영역 내의 대부분의 도핑이 공정 흐름의 끝 근방에서 활성화되므로, 다른 트랜지스터 설계를 어렵게 하는 추가적인 열 단계로 인한 상당한 이동 없이도 주입의 위치를 정할 수 있다. 이로 인해, 공정 변화가 낮고 장치 성능이 향상되며, 일정하게 제조될 수 있는 장치를 생산하게 된다.
도 19를 참조하면, 제1 주요면 위에 마스킹층을 형성하여 패터닝한다. 개구(470)는 패터닝된 마스킹층에 의해 노광되며, RF 전력 트랜지스터의 각 트랜지스터 셀의 제어 전극에 연결되는 제어 전극 상호 접속 영역에 해당한다. 도시된 바와 같이, 개구(470)의 일부만을 나타낸다. 개구(470)는 도 1의 제어 전극 상호 접속 영역(57)에 해당한다. 개구(470)에서는, 다음과 같은 층이 제거된다: 유전체층(465), 보호층(460), 유전체층(425), 폴리실리콘층(410), 유전체층(345), 폴리실리콘층(340), 규화 텅스텐층(335), 폴리실리콘층(330), 및 유전체층(325) 일부. 웨이퍼 공정의 일 실시예예서는, 유전체층(325)의 예시적인 실시예에 해당하는 TEOS 층 안으로 대략 1000Å 정도 개구(470)를 에칭한다. 그 다음에, 나머지 마스킹층 을 제거한다.
그 다음에, 제1 주요면 위에 마스킹층을 형성하여 패터닝한다. 개구(475)는, 패터닝된 마스킹층에 의해 노광되며, RF 전력 트랜지스터의 각 트랜지스터 셀의 제1 전극에 연결되는 제1 전극 상호 접속 영역에 해당한다. 제1 전극 상호 접속 영역은 도 1의 제1 전극 상호 접속 영역(58)에 해당한다. 본 실시예에서는, 본 발명의 RF 전력 집적 회로 장치를 형성하기 위해 병렬로 접속되는 망형 접속된 MOS 트랜지스터 셀의 배열이 존재한다. 후술하는 바와 같이, 트랜지스터 셀의 모든 게이트는, 또한, 패키지의 외부 금속 접촉과도 결합되는, 상호 접속 영역(57)과 전도성 경로를 경유해 접속된다. 개구(475)에서는, 다음과 같은 층이 제거된다: 유전체층(465), 보호층(460), 및 폴리실리콘층(410). 도핑 영역(437)을 통해 에칭하는, 에칭 단계를 수행한다. 개구(475)가 도핑 영역(455) 안으로 연장되도록 재료를 제거한다.
도 20을 참조하면, 나머지 마스킹층이 제거된다. 제1 주요면 위에 얇은 확산 장벽 재료(480)가 형성된다. 웨이퍼 공정의 일 실시예에서, 장벽 재료(480)는 티탄이나 질화 티탄(Ti-TiN) 등의 재료를 구비한다. 그 다음에, 제1 주요면 위에 전도층을 형성한다. 웨이퍼 공정의 일 실시예에서는, 예를 들어, 금 등의, 전기 및 열 저항이 낮은 재료가 전도층에 이용된다. 웨이퍼 공정의 일 실시예에서는, 대략 1㎛ 내지 3㎛의 두께로 금층을 형성한다. 또한, 금 대신, 당해 기술분야의 당업자에게 공지된 다른 금속이나 금속 합금을 이용할 수도 있다.
제1 주요면 위에 마스킹층을 형성하여 패터닝한다. 전도층과 장벽 재료 (480)를 통해 개구(485)를 형성하여, (도 1 및 도 2의 항목"58"에 해당하는)제1 전극 상호 접속 영역(495)에서 (도 1 및 도 2의 항목"57"에 해당하는)제어 전극 상호 접속 영역(490)을 분리시킨다. 웨이퍼 공정의 일 실시예에서, 개구(485)의 폭은 10㎛와 50㎛ 사이이다.
도 21을 참조하면, 본 발명에 따른 RF 전력 트랜지스터의 일부의 단면도가 도시되어 있다. 도 2와 유사하게, RF 전력 트랜지스터를 에칭하거나 얇게 하여, 상기 장치의 열 저항을 감소시킨다. RF 전력 트랜지스터의 일 실시예에서, 기판(200)의 노광면을 마스킹하여, 트랜지스터의 활성 영역에 해당하는 기판(200)을 노광시킨다. n형 매설층(205) 상에서 정지하는, 에칭 공정을 기판(200)의 노광된 p형 재료 상에서 수행하여, 공동 영역(500)을 형성한다. 따라서, RF 전력 트랜지스터에 의해 전류가 전도되는 영역의 다이 두께가, 대략 에피택셜층(210)과 매설층(205)의 두께로 되므로, 트랜지스터의 열 저항과 온 저항을 매우 낮게 만들 수 있다.
RF 전력 트랜지스터의 일 실시예에서, 기판(200)은 다이 주위에 지지 구조 또는 프레임을 형성한다. 에칭 공정 후, 노광된 매설층(205) 상에 금속층이 형성된다. 금속층은, 매설층(205)에 전기적으로 연결되는 제2 전극 상호 접속 영역(510)을 형성한다. 따라서, 도 1에 도시된 것과 유사하게, 제1 전극 상호 접속 영역(495)과 제어 전극 상호 접속 영역(490)을 다이 상측에서 패키지의 외부 접촉과 연결하면서, 제2 전극 상호 접속 영역(510)을 다이 하측에서 외부 패키지 접촉과 연결할 수 있다. 패키지 리드와 제1, 제어, 및 제2, 전극의 접촉이 이루어지는 방 법에 대해서는, 이하, 더 상세하게 설명한다.
상술한 바와 같이, 도 21에는, RF 전력 트랜지스터의 특징을 설명하기 위해, 다이 주위 근방의 RF 전력 트랜지스터의 일부가 도시되어 있다. 단일의 트랜지스터 셀만이 도시되어 있지만, RF 전력 트랜지스터는 상기 장치의 활성 영역 내에 병렬로 연결된 복수의 트랜지스터 셀을 구비한다. 유전체 플랫폼에 인접한 트랜지스터 셀은, p형 영역(310)에 가까운 활성 영역 내부의 트랜지스터 셀(도시안함)과는 다를 수도 있다. 일반적으로, 트랜지스터 셀은 소스 영역 부근에서 접하는 채널을 갖는다. 따라서, 채널을 통한 전류 전도가 소스 영역에서 드레인 영역(에피택셜층(210))까지 모든 방향으로 일어난다. 드레인 영역(에피택셜층(210))까지의 전도성 경로가 존재하지 않으므로, 도 21에 도시된 트랜지스터 셀은, p형 영역(310)이 존재하는 측면에서 전도가 방지된다. 트랜지스터 셀은, 채널이 n형 층(275)에 연결되는 다른 모든 방향으로 전도한다.
RF 전력 트랜지스터의 각각의 트랜지스터 셀은, 게이트 영역, 소스 영역, 및 드레인 영역을 갖는 MOSFET 구조이다. 에피택셜층(210)이 각 트랜지스터 셀의 각 드레인에 공통되므로, RF 전력 트랜지스터는 공통 드레인을 갖는다. 따라서, 트랜지스터 셀의 드레인은 서로 디커플링(decouple)될 수 없다. 공통 드레인(에피택셜층(210))은 매설층(205)과 제2 드레인 전극 상호 접속(510; 60)에 연결된다. 각 트랜지스터 셀의 게이트는 저저항 상호 접속 스택을 경유해 서로 연결된다. 예를 들어, 층(330, 335, 및 410)은, 각 트랜지스터 셀의 게이트와 연결됨으로써 이들을 공통으로 연결하는, 저저항 상호 접속층을 구비한다. 층(330, 335, 및 410)은 제 어 전극 상호 접속(490; 57)과 연결된다. 이와 유사하게, 각 트랜지스터 셀의 소스는 제1 전극 상호 접속 영역(495; 58)에 의해 공통으로 연결된다. 제1 전극 상호 접속 영역(495), 제어 전극 상호 접속 영역(490), 및 제2 전극 상호 접속 영역(510)은, 각각, 패키지의 소스, 게이트, 및 드레인 리드에 연결된다.
RF 전력 장치의 일 실시예에서, 각 트랜지스터 셀의 게이트 길이는 비포토리소그래피로 결정된다. 트랜지스터 셀의 게이트 전극은 폴리실리콘층(370) 및 폴리실리콘(410)을 구비한다. 폴리실리콘층(370)은 p형 영역(380) 위에 형성된 얇은 게이트 산화층(360; 도 16 참조) 위에 위치한다. 아래에 위치한 게이트 산화층은 트랜지스터 셀의 채널 영역이다. 상기와 같은 방법으로 게이트를 형성하는 것은, 이점을 갖는다. 웨이퍼 제조 설비(wafer fab)에서는, 폴리실리콘 등의 재료 증착을 높은 정확도로 제어할 수 있다. 게이트 길이는, 폴리실리콘층(370 및 410)의 결합된 두께, 즉, 층(370)의 두께와 증착된 폴리실리콘층(410)의 두께에 의해 결정된다. 이는, 0.35미크론보다 큰 포토리소그래피 능력을 갖는 웨이퍼 팹에서, 최신 게이트 길이(예를 들어, 0.2 내지 0.3미크론 또는 그 이하)로 트랜지스터를 제조할 수 있는 것을 의미한다. 트랜지스터의 채널 길이가 짧아지면, 이득이 높아지고, 온 저항이 낮아지며, 주파수 응답이 확장된다. 더욱 상세하게는, 높은 이득으로 인한 주파수 전력 이득 곡선의 확장은, 트랜지스터 셀 설계의 결과이다. 제조 비용이 웨이퍼 팹의 포토리소그래피 능력과 직접 관련되므로, 훨씬 저비용으로 RF 전력 장치를 제조할 수 있다. 또한, (폴리실리콘 등의) 재료 증착 두께에 대하여 웨이퍼 처리 설비가 갖는 제어로 인해, 게이트 길이에 대하여 보다 엄격하며 변화가 적은, 제어를 실현할 수 있다.
RF 전력 트랜지스터와 패키지는 전기 및 열 시스템이다. 이들 장치는, 통신 애플리케이션을 위해 만족하여야 하는 매우 엄격한 요구 조건을 갖는다. 더욱 상세하게는, 셀룰러 기지국 송수신기 전력 증폭기에서 이용하기 위한 명세를 만족시키기 위해서는, RF 전력 트랜지스터가, 34년 이상의 평균 고장 시간 기간 동안 최대 전력 조건하에서 동작할 수 있어야 한다. 신뢰성 있는 고전력 RF 트랜지스터를 제공함에 있어서, 제한 요인 중 하나는 열 제거이다. 예를 들어, (최대 전력 조건하에서)200℃ 이하의 접합 온도에서 동작하는 실리콘 트랜지스터가 34년의 평균 고장 시간 명세를 만족한다는 것을 알고 있다. 따라서, 효율적인 장치 및 패키지 시스템을 갖기 위해서는, 열을 제거하는 것이 매우 바람직하다.
일반적으로, 열은, 활성 영역 내의 각 트랜지스터 셀의 소스 영역을 통해 제거된다. 트랜지스터 셀의 소스 영역은 n형 도핑된 영역(437)을 구비한다. 트랜지스터 셀의 일 실시예에서, 트랜지스터 셀의 소스 영역을 위한 경로(또는 개구)는 n형 도핑 영역(437)을 통해 p형 도핑 영역(455)까지 에칭된다. 제1 전극 접촉 영역(495; 도 1 및 도 2의 58)은 RF 전력 IC 의 활성 영역 위에 증착된 금속 영역이다. 제1 전극 접촉 영역(495)의 금속은, 트랜지스터 셀의 소스 영역의 경로를 채우고, n형 도핑 영역(437)과 p형 도핑 영역(455) 모두에 연결된다. 트랜지스터 셀의 경로 내의 금속은, 소스 영역과의 우수한 전기 접촉을 제공할 뿐만 아니라, 다이에서 열을 제거하기 위한 저저항 열 경로도 된다. 벌크 실리콘에서 영역(437 및 455)과 접촉하는 금속은, 트랜지스터 셀에서 열이 발생하는 곳에 근접하므로, 벌크 실리콘 에서 제1 전극 접촉 영역(495)으로 매우 효율적으로 열을 제거할 수 있다. 활성 영역 내의 각 트랜지스터 셀은 유사한 방식으로 열을 제거한다. 제1 전극 접촉 영역(495)은 소스 패키지 리드와 열 싱크에 연결되어, 열을 발산(dissipate)하며, 이는, 이하, 더 상세하게 설명된다. 상술한 바와 같이, 다이 양측에서 열을 제거할 수 있다. 제2 전극 접촉 영역(510)은, 열 싱크에 연결될 수 있는 드레인 패키지 리드에 연결되어, 열을 제거하는 시스템 효율을 더 향상시킨다.
트랜지스터의 온 저항 또는 rdson은 트랜지스터의 효율과 상기 장치에 의해 발생된 열과 관련된다. RF 전력 트랜지스터의 온 저항을 낮추면, 패키지와 열 싱크의 열 요구 조건이 감소된다. 트랜지스터의 셀 구조는 트랜지스터의 온 저항을 감소시킨다. 도시된 바와 같이, 트랜지스터의 전도성 경로는, 제1 전극 접촉 영역(495), n형 영역(437), 트랜지스터 셀 채널, n형 층(275), n형 에피택셜층(210), n형 매설층(205), 및 제2 전극 접촉 영역(510)을 구비한다. 제1 전극 접촉 영역(495)은 저저항을 갖는 금 등의 금속이다. 제1 전극 접촉 영역(495)은 n형 영역(437)에 연결된다. n형 영역(437)은 트랜지스터 셀 채널의 소스 측에 근접하며, 소스 측까지의 저저항 경로이다. 트랜지스터 셀의 일 실시예에서, 채널 길이는 그 길이가 0.2 내지 0.3미크론이다. 트랜지스터 셀 채널의 드레인 측에서, n형 층(275)은 에피택셜층(210)까지 저저항 경로를 제공한다. 트랜지스터 셀의 전류 경로는, n형 층(275)에서, 수평 방향에서 수직 방향으로 변한다. 트랜지스터 셀의 rdson의 주요 성분은 에피택셜층(210)이다. 에피택셜층(210)은 상기 장치에 인가된 전압을 견뎌야 한다. 상술한 바와 같이, 활성 영역에 인접한 유전체 플랫폼(255)의 측벽은, 에피택셜층(210)에서 전계가 휘는 것을 방지함으로써, 평면 절연 파괴(에지 종단처리)를 촉진한다. 평면 절연 파괴로 인해, 최저 저항률 에피택시를 이용하여 요구 전압을 견딜 수 있게 됨으로써, 트랜지스터 셀의 rdson을 최소화한다. 에피택셜층(210)은 매설층(205)에 연결된다. 매설층(205)은 다량으로 도핑된 저저항층이다. 상기 장치의 일 실시예에서는, 다이의 활성 영역에서 공동 에칭을 수행하여, 매설층(205)을 통하는 저항을 감소시킨다(두께를 감소시킨다). 상기 전도성 경로는 활성 영역 내의 각 트랜지스터 셀에 적용되므로, 가능한 최저 온 저항을 갖도록 상기 장치를 최적화할 수 있다.
RF 전력 트랜지스터의 주파수 성능은 상기 장치의 기생 용량을 최소화함으로써 상당히 증가한다. 더욱 상세하게는, 게이트와 드레인간 커패시턴스를 감소시켜, 각각의 트랜지스터 셀을 최적화한다. 게이트와 드레인간 커패시턴스값에 장치의 이득이 곱해지므로, 게이트와 드레인간 커패시턴스는 동작 주파수와 관련하여 주된 커패시턴스가 된다. 이는, 밀러 효과 또는 밀러 승산(multiplied) 커패시턴스로 공지되어 있다. 즉, 게이트와 드레인간 커패시턴스를 줄이면, 바로 장치의 대역폭이 향상된다. 게이트와 드레인간 커패시턴스는, 트랜지스터 셀의 게이트(폴리실리콘층(370 및 410))에 인접하여 형성된 접지 차폐판에 의해 최소화된다. 접지 차폐판(도 21에서 "299"로 표시)은, 저저항 전기 전도 스택을 형성하는 전도층(295, 300, 및 305)을 구비한다. 상기 장치의 일 실시예에서, 접지 차폐판(299) 은, 각 트랜지스터 셀의 채널과 소스 영역의 경계를 규정하는 도핑 영역(p형 도핑 영역(380)에 해당)을 제외한 모든 활성 영역 위에 대략 위치한다. 접지 차폐판(299)은, 전도층(295)이 p형 영역(310)에 연결되어 접지와 접속되는 유전체 플랫폼(255)에 인접한 활성 영역 주위를 제외한, 다이의 활성 영역에서 비전도층(280 및 285)에 의해 다이의 상부면과 격리된다. 일반적으로, RF 전력 증폭기의 이용시, RF 전력 트랜지스터의 소스는 접지에 연결된다. 접지 차폐판은, p형 영역(310)에 인접한 트랜지스터 셀의 소스 영역을 통해 접지에 연결된다. 도 21에 도시된 바와 같이, 접지 차폐판의 층(295)은 p형 영역(310)에 연결된다. p형 영역(310)은, 또한, p형 영역(455)에 연결되는 p형 영역(380)에 연결된다. p형 영역(455)은, 소스 패키지 리드를 통해 각 트랜지스터 셀의 소스 영역과 접지에 연결되는 제1 전극 접촉 영역(495)에 연결된다. 따라서, 접지 차폐판을 접지에 접속하기 위한 전기 경로는 다이의 벌크 실리콘을 통하는 것이 매우 바람직하며, 이로 인해, 다이 면적을 줄이고 상기 장치의 상호 접속 방식을 단순화하기 때문이다.
접지 차폐판은, 트랜지스터 셀의 드레인(층(275) 및 에피택셜층(210))과 폴리실리콘 게이트 구조/게이트 상호 접속 간에 배치된다. 접지 차폐판의 배치는, 게이트와 드레인간 기생 용량을, 게이트와 접지(소스)간 커패시턴스 및 드레인과 접지(소스)간 커패시턴스로 설명될 수 있는 2개의 상이한 커패시터로 전환(디커플링)한다. 이들 커패시턴스값 중 어느 것도 트랜지스터 셀의 이득에 의해 밀러 승산되지 않으므로, 상기 장치의 주파수 성능을 향상시킨다. 각각의 트랜지스터 셀은, 소스 영역 부근 주위에 있는 게이트 구조에 의해 경계가 규정되는 집중된 소스 영역 및 채널 영역을 갖는다. 접지 차폐판은 가능한 게이트에 가깝게 배치된다. 상기 장치의 실시예에서, 접지 차폐판은 트랜지스터 셀의 드레인 측 보호층(365)에 의해 게이트와 격리된다. 보호층(365)의 두께가 500Å이므로, 접지 차폐판은 게이트에서 500Å 이격된다. 이와 유사하게, 접지 차폐판은 다이의 상부면에 가깝게 배치된다. 본 실시예에서, 접지 차폐판의 층(295)은 층(280 및 285)에 의해 상부면과 격리된다. 층(280)은 대략 700Å의 두께를 갖는 산화층이다. 층(285)은 대략 500Å의 두께를 갖는 보호층이다. 따라서, 접지 차폐판은 다이의 상부면에서 대략 1200Å 거리에 있다.
접지 차폐판(299)이 트랜지스터 셀의 드레인 측 채널 에지에 가깝게 배치된다는 것을 명확하게 알 수 있다. 커패시턴스값은, 2개의 전도면과 절연 재료의 유전율 간의 거리에 관한 직접 함수이다. 트랜지스터 셀의 게이트와 드레인간 누설(fringing) 커패시턴스는, 수직 폴리실리콘 게이트 영역(층(370 및 410))과 층(275) 간에서 일어난다. 게이트와 드레인간 거리가 가장 작으므로, 게이트와 드레인간 누설 커패시턴스의 최고값은, 트랜지스터 셀의 드레인과의 채널 경계에서 일어난다. 따라서, 도시된 바와 같이, 접지 차폐판의 배치는 게이트와 드레인간 커패시턴스를 감소시킴에 있어 상당한 영향을 준다. 드레인 측 채널 에지 근방의 접지 차폐판 배치는, 장치 신뢰성과, 드레인과 접지간 큰 커패시턴스값의 생성의 균형을 잡아야 한다. 층(280 및 285)은, 층(275)으로부터 접지 차폐판을 신뢰성 있게 절연하도록 설계된다. 접지 차폐판과 층(270)은, 활성 영역의 상당 부분을 피복하는 커패시터(드레인과 접지간)의 전도판을 형성한다. 층(280 및 285)의 두께 와 유전율은, 접지 차폐판과 층(275)에 의해 생성되는 드레인과 접지간 총 커패시턴스의 인자가 된다. 층(280 및 285)의 두께를 조정함으로써, 최대 장치 성능을 위한, 게이트와 드레인간 누설 커패시턴스 대 게이트와 접지간 커패시턴스의 최적값을 결정하는데 있어 균형을 잡을 수 있다. 또한, 상부면 근방에 접지 차폐판을 배치하면, 트랜지스터의 절연 파괴 전압을 증가시키는 추가적인 이점도 제공한다. 접지 차폐판은 n형 층(275)의 상부면을 공핍시키는(deplete) 기능을 한다. 이는, 채널의 드레인 측 트랜지스터 셀의 p형 영역(380) 주위의 전계 라인의 휘어짐을 감소시켜, 고전압 동작을 개선한다. 상기 개선은 중요할 수 있다. 시뮬레이션 결과는, 접지 차폐판이 없는 트랜지스터 셀은 60V의 절연 파괴 전압을 제시하나, 접지 차폐판이 있는 트랜지스터 셀은 75V로 향상된 절연 파괴 전압을 제시하여, 절연 파괴 전압에 있어서 25%의 개선을 나타낸다.
트랜지스터 셀 간의 게이트 상호 접속은 전도층(330, 335, 및 340)을 구비한다. 전도성 스택층은, 모든 트랜지스터 셀의 게이트와의 저저항 상호 접속을 보장한다. 게이트 상호 접속은, 유사하게 패터닝되고, 활성 영역에서 대략 접지 차폐판 위에 위치한다. 게이트 상호 접속과 접지 차폐판은 커패시터의 전도판을 형성한다. 이들은 절연층(320 및 325)에 의해 분리된다. 층(320 및 325)의 두께를 조정하여 게이트와 접지간 커패시턴스값을 줄일 수 있으나, 상기 장치에서 열을 제거하기 위한 짧은 열 경로와, 우수한 금속 피복성을 보장하기 위한 경로의 깊이 등의, 다른 트랜지스터 셀 설계 절충점 간의 균형을 잡아야 한다. 활성 영역의 게이트 상호 접속이 제어 전극 상호 접속 영역(490)에 연결될 때, 게이트와 드레인간 기생 용량이 디커플링되는 것을 보장하기 위해, 접지 차폐판이 유전체 플랫폼(255)의 일부 위로 연장됨에 주목하자. 제어 전극 상호 접속 영역(490)은 유전체 플랫폼(255) 위에 형성되어, 게이트와 드레인간 커패시턴스를 더 최소화한다. 제어 전극 상호 접속 영역(490)과 매설층(205)은 게이트와 드레인간 커패시터의 전도판을 형성한다. 유전체 플랫폼(255)은, 매우 낮은 유전율을 가지며, 에피택셜층(210)의 두께보다 두꺼운 전도판 간의 분리를 제공한다. 유전체 플랫폼(255)은, 제어 전극 상호 접속 영역(490)으로 인한 게이트와 드레인간 커패시턴스를 무시할 수 있는 값으로 감소시킨다. 따라서, 다이 레벨에서뿐만 아니라 트랜지스터 셀 레벨 상의 기생 용량도 최소화되므로, 10GHz 이상의 상당한 전력 이득을 갖는 무선 주파수 전력 트랜지스터의 rdson이 낮아지게 된다.
통상적으로, RF 전력 트랜지스터는, 소스가 접지에 연결되어 동작하는 전력 증폭기에서 이용된다. 통상적으로, RF 전력 트랜지스터의 드레인은 전력 증폭기의 공급 전압과 접지간에서 진동한다. 상기 장치의 개시된 실시예에서, RF 전력 트랜지스터는 n채널 인핸스먼트(enhancement) 모드 장치이다. n채널은, 문턱 전압보다 높은 전압이 트랜지스터 셀의 게이트에 인가되는 경우, 형성된다. n채널은, n형 드레인을 n형 소스에 전기적으로 연결하여, 전류를 전도한다. 전도된 전류는 인가된 게이트 전압의 함수이다. RF 전력 트랜지스터의 성능에 영향을 주는 한 특성은, 상기 장치의 도핑 프로파일이다. 더욱 상세하게는, 게이트 산화층 아래의 도핑 프로파일은, 상이한 동작 조건하에서 채널의 특성을 결정하기 때문에, 중요하 다. 게이트 산화층 아래의 도핑 프로파일은, 장치의 출력 임피던스에 영향을 주어, 광대역 CDMA 등의 포맷으로 정보를 전송하는 RF 전력 트랜지스터의 능력에 영향을 주게 된다.
도 22는 종래 RF 전력 트랜지스터의 도핑 프로파일이다. 도핑 프로파일은, 당해 기술분야의 당업자에게 널리 공지된 RF LDMOS(횡방향 확산 MOS; laterally diffused MOS)에 해당한다. y축은 상기 장치의 표면에서의 도핑 농도이다. x축은 상대적인 도핑 표면 위치이다. 게이트 폴리실리콘 길이(A)는 웨이퍼 처리 전의 종래 LDMOS 장치의 그려진 또는 리소그래피 치수에 해당한다. 제로 기준점은 LDMOS 트랜지스터의 소스 측 게이트 폴리실리콘의 리소그래피로 규정된 에지에 해당한다. 널리 알고 있는 바와 같이, 웨이퍼 공정의 열 사이클이 발생하여 RF 전력 트랜지스터의 본래 치수가 변할 때, 도핑 영역이 외부 확산된다(out diffuse). 예시적인 RF LDMOS 트랜지스터의 포토리소그래피로 규정된 게이트 폴리실리콘 길이(A)는 1㎛이다.
도핑 프로파일(C)은 RF LDMOS 트랜지스터의 채널 영역(게이트 산화층 아래)에서의 도핑 농도에 해당한다. 도핑 프로파일(C)은 p형 도펀트이다. 도핑 프로파일(C)은 소스와 드레인 도핑 농도 간의 중간 도핑 농도로 형성된다. 채널 영역에서의 도핑 프로파일(C)은 일정하지 않고, 드레인에서 소스까지 그 농도가 변한다.
도핑 프로파일(B)은 RF LDMOS 트랜지스터의 소스의 도핑 농도에 해당한다. 도핑 프로파일(B)은 n형 도펀트이다. 점선으로 도시된 바와 같이, 도핑 프로파일(C)은 소스까지 연장되고, 소스에서 그 농도가 변한다. 도핑 프로파일(B)은 도핑 프로파일(C)보다 상당히 높은 도핑 농도를 갖는다. p-n 접합 영역(D)은 n형 도핑 프로파일(B)과 p형 도핑 프로파일(C) 간에 형성된다.
도핑 프로파일(F)은 RF LDMOS 트랜지스터의 드레인의 도핑 농도에 해당한다. 도핑 프로파일(F)은 n형 도펀트이다. 도핑 프로파일(F)은 도핑 프로파일(C)과 인접하여 형성된다. p-n 접합 영역(E)은 n형 도핑 프로파일(F)과 p형 도핑 프로파일(C) 간에 형성된다. 일반적으로, 도핑 프로파일(F)은 도핑 프로파일(C)보다 낮은 도핑 농도를 갖는다. 도핑 프로파일(F)과 도핑 프로파일(C) 간의 도핑 농도 차이는, 채널 영역의 소스 말단 쪽으로 채널 영역의 중간 이상까지는, 1차(order)의 크기 차이를 초과하지 않는다.
RF LDMOS 트랜지스터의 실제 게이트 길이는, 소스 영역(B)과 드레인 영역(F) 간의 도핑 프로파일(C)에 해당한다. 실제 게이트 길이는, 포토리소그래피로 규정된 게이트 폴리실리콘 길이(A)보다 짧은 대략 0.6㎛이다. 도핑 프로파일은 그 농도가 드레인에서 소스까지 변하는 것에 주목하자. RF LDMOS 장치의 드레인, 채널 영역, 및 소스를 형성하는데 이용되는 웨이퍼 공정 단계는, 채널 영역 전체에서 특징적인 도핑 농도를 생성한다. 도핑 프로파일(C)은, 드레인 유도 장벽 감소로 인해, RF LDMOS 트랜지스터의 출력 임피던스를 줄이는 효과를 갖는다. 드레인 전압이 증가하면, p-n 접합(E)이 채널까지 침투하여 채널의 길이를 감소시키므로, RF LDMOS 트랜지스터의 실제 게이트 길이가 감소된다. 채널 길이 감소의 한 요인은, 드레인 근방의 낮은 도핑 농도로 인해, 고전압 조건하에서 p형 채널 영역 내의 공간 전하 영역을 위해 이용되는 면적이다. 도시된 바와 같이, 채널 영역에서의 도 핑 농도는, 소스까지 거리의 대략 절반까지는 드레인 도핑 농도보다 1차가 높은 크기에 도달하지 않는다. 따라서, 공간 전하 영역이 채널 영역까지 상당 거리 침투하여, 상기 장치의 동작 범위보다 넓은 게이트 길이 변화를 일으킬 수도 있다. 이로 인해, 출력 임피던스가 낮아져, RF 전력 트랜지스터의 성능에 영향을 주게 된다.
도핑 프로파일에서 명백히 알 수 없는 다른 사실은, 게이트와 드레인간의 상당한 커패시턴스이다. 게이트와 드레인간 커패시턴스는, 게이트 아래에서 드레인 영역의 외부 확산 때문에 일어난다. 게이트와 드레인간 커패시턴스는, 그 값이 상기 장치의 이득에 의해 곱해져, 통상적으로, 주파수 응답의 제한 요인이 되기 때문에, 중요하다.
도 23은 본 발명에 따른 도 21의 RF 전력 반도체 장치의 도핑 프로파일이다. y축은, 그 사이에 채널 영역(영역(380))을 포함하는, 상기 장치의 소스(영역(437))에서 드레인(층(275))까지 표면에서의 도핑 농도이다. x축은, 채널의 소스 측(0; x축)에서 시작하여 드레인 측(0.28; x축)에서 끝나는, 포토리소그래피로(drawn) 규정된 게이트 폴리실리콘 길이(G)에 해당하는 제로 기준점을 갖는, 도핑 프로파일의 위치이다. 본 발명의 본 실시예에서는, 포토리소그래피로 규정된 게이트 폴리실리콘 길이(G)가 대략 0.28㎛이다. 이하, 도 21 및 도 23을 모두 이용하여 설명한다.
도핑 프로파일(I)에 도시된 바와 같이, p형 도핑층(380)은, 대략 1E17 원자/㎤의 도핑 농도를 갖도록 형성된다. n형 도핑 영역(437)은, 트랜지스터 셀의 소스이며, 제로 기준점으로부터 -0.1미크론보다 먼 거리에서 1E21 원자/㎤의 피크값을 갖는 도핑 농도를 갖는다. 도핑 프로파일(H)은 트랜지스터 셀의 소스에 해당한다. 도핑 프로파일(I)의 점선부로 도시된 바와 같이, p형 도핑 영역(380)의 일부는, 트랜지스터 셀의 소스까지 연장된다. RF 전력 트랜지스터의 일 실시예에서, 도핑 프로파일(I)의 점선부는, RF 전력 트랜지스터의 소스 내에서 대체로 일정하다. p-n 접합(J)은 p형 도핑 영역(380)과 n형 도핑 영역(437)에 의해 형성된다. p-n 접합(J)은 제로 기준점으로부터 대략 0.05미크론에서 발생한다.
n형 도핑층(275)은 p형 도핑 영역(380)에 인접하여 형성된다. n형 도핑 영역(275)은 트랜지스터 셀의 드레인이며, 도핑 프로파일(L)을 갖는다. RF 전력 트랜지스터의 일 실시예에서, 드레인의 도핑 농도는 대략 5E14 원자/㎤이다. p-n 접합(K)는, 제로 기준점으로부터 0.28㎛의 거리에서 p형 도핑 영역(380)과 n형 도핑 영역(275)에 의해 형성된다.
RF 전력 트랜지스터의 실제 게이트 길이는, 모든 웨이퍼 처리 단계가 수행된 후의 채널 길이이다. RF 전력 트랜지스터의 일 실시예에서, 트랜지스터 셀의 실제 게이트 길이는 대략 0.2㎛이다. 도 3 내지 도 21에서 설명된 트랜지스터 셀을 형성하는데 이용되는 장치 구조와 웨이퍼 처리 단계는, 소스와 드레인간의 p형 도핑 영역(380)에서 상기 장치의 채널 영역 전체에서 대략 일정한 도핑을 제시함에 주목하자. 채널 영역에서 도핑이 대략 일정한 것은, 부분적으로는, 3가지 주입 에너지를 이용하고 구적법으로 도핑하여 p형 도핑 영역(380)을 형성한 것 때문이며, 또한, 상기 장치가, 인접한 도핑 영역을 외부 확산시켜 영역(380) 내의 도핑 농도를 변화시키는, 열 사이클을 받지 않았기 때문이다. 채널 영역에서는 도핑 농도가 대 략 일정하지만, p-n 접합(K)에서는 농도 레벨이 매우 급격히 떨어진다. 상기 대략 일정한 도핑은, x축에서 대략 0.08에서 0.2까지의 실선으로 도시된 도핑 프로파일(I)로 표시된다. RF 전력 트랜지스터의 채널에서의 도핑 프로파일(I)은 거의 이상적이며 드레인 유도 장벽 감소를 줄인다.
상술한 바와 같이, 드레인 유도 장벽 감소는, 드레인 전압의 함수로서 채널 길이를 변화시키는, 쇼트 채널 효과(short channel effect)이다. p-n 접합(K)의 공간 전하 영역이 드레인 전압 증가에 대응하여 p형 도핑 영역(380)의 채널 영역까지 침투하면, 채널 길이가 감소된다. 드레인 전압이 높아지면, 채널 영역에서 공간 전하 영역이 차지하는 면적이 채널 길이를 감소시키므로, 출력 임피던스가 낮아진다. 채널 영역 내의 도핑 프로파일(I)의 특징적인 일정 도핑 레벨은, p-n 접합(K) 근방에서 도핑 농도가 급격히 떨어진다. 채널 영역에서의 도핑 농도(도핑 프로파일(I))는, 드레인의 도핑 레벨(도핑 프로파일(L))의 크기보다 2차 이상이 더 크다. 또한, 상기 도핑 농도는, p-n 접합(K)로부터 대략 0.03㎛에 있는 드레인의 도핑 농도의 크기보다 1차가 더 크다. 따라서, 높은 도핑 농도 때문에, 공간 전하 영역이 채널 영역까지 상당히 침투하지 못하게 된다. 즉, 상기 장치의 드레인 전압이 증가하더라도, RF 전력 트랜지스터의 실제 게이트 길이가 상당히 변하지는 않으므로, RF 전력 트랜지스터는 높은 출력 임피던스를 갖게 된다.
RF 전력 트랜지스터는, 부분적으로, 대략 0.2㎛인 실제 게이트 길이로 인해, 10 내지 20 GHz 범위의 상당한 전력 이득을 갖게 됨을 알 수 있다. 상기 장치 구조의 중요한 이점은, 실제 게이트 길이보다 큰 임계 치수를 갖는 웨이퍼 공정으로 제조될 수 있다는 것이다. RF 전력 트랜지스터의 일 실시예에서는, 0.35㎛ 웨이퍼 공정을 이용하여 장치를 형성한다. 일반적으로, 웨이퍼 공정의 포토리소그래피 임계 치수는, RF 전력 트랜지스터에서 실현될 수 있는 게이트 길이에 대한 제한 요인은 아니다. 부분적으로, 게이트 길이를 결정하는 것은, 재료의 증착에 대한 제어이다. 더욱 상세하게는, 폴리실리콘의 증착이, 게이트 길이에 영향을 주는 단계이다.
RF 전력 트랜지스터의 주파수 응답 확장의 다른 요인은, 기생 용량의 감소이다. 일반적으로, 상기 설명된 웨이퍼 공정 단계의 시퀀스는, 게이트 아래의 외부 확산을 최소화하는 방법으로 수행된다. 더욱 상세하게는, 상기 장치를 형성하는데 이용되는 웨이퍼 공정 단계의 시퀀스는, 게이트 아래에서 주입을 외부 확산시키는 열 사이클의 수를 감소시킴으로써, 게이트와 드레인간 커패시턴스(밀러 커패시턴스로도 공지됨)를 낮추게 된다. 또한, 웨이퍼 로트 간의 장치 변화도 최소화된다.
도 24는 본 발명에 따른 망형 트랜지스터 셀(800)의 상면도이다. 망형 트랜지스터 셀(800)은, 병렬인 복수의 망형 트랜지스터 셀을 구비한 대형 RF 전력 트랜지스터를 형성하기 위해, 배열되거나 배치되도록 설계된다. 상기 장치를 형성하는데 이용되는 망형 트랜지스터 셀의 수는, 필요한 장치 전력 출력에 따라 한 개 내지 수십만 개의 범위에 있다. 열에 대한 고려는 장치 전력 출력의 결정 요인임에 주목하자. 다이에서 열을 제거할 수 없다면, 신뢰성 있는 RF 전력 트랜지스터를 제조할 수 없다. 망형 트랜지스터 셀(800)은, 구조면에서, 도 3 내지 도 21에서 설명된 트랜지스터 셀에 대응하지만, 활성 영역에서 트랜지스터 셀의 벌크를 형성 하기 위해 배열되도록 설계된다는 점에서 다르다. 본 실시예에서, 망형 트랜지스터 셀(800)은 중심의 망형 트랜지스터 셀에 인접한 부분적인 망형 트랜지스터 셀을 포함한다. 각각의 트랜지스터 셀은, 망형 트랜지스터 셀이 p형 영역(310; 도 21 참조)에 인접하며, 트랜지스터 셀 배열 내에 어떤 부분적인 망형 트랜지스터 셀도 남지 않도록 활성 영역을 완성하는, 활성 영역 주위 근방에서 이용된다. 망형 트랜지스터 셀(800)은 n형 층(275)에서 형성되고 복제된다(도 21). 이로 인해, 망형 트랜지스터 셀(800)의 각 망형 트랜지스터 셀이 각 소스 영역 주위에서 모든 쪽(360도)으로부터의 전류를 전도할 수 있게 된다. 반대로, 도 3 내지 도 21에 도시된 트랜지스터 셀은, 유전체 플랫폼 근방의 트랜지스터 셀의 한 쪽에서 p형 영역(310; 도 21)과 인접하는 트랜지스터 셀이다. 도 3 내지 도 21의 트랜지스터 셀은, 채널이 p형 영역(310)과 인접하는 쪽에서는 전도할 수 없지만, 다른 모든 방향으로 n형 층(275)까지 전도하게 된다. p형 영역(310)은, 게이트 전압이 채널 영역을 반전시켜 n채널을 형성하는 경우, 채널이 n형 층(275)과 연결되는 것을 방지함으로써, 드레인에서 소스까지의 전도성 경로를 방해한다.
여기서 개시된 트랜지스터 셀 구성은, 서로 맞물린 손가락 모양의 기하 구조를 이용한 종래 RF 전력 트랜지스터에 비해, 선형성, 왜곡, 전력 밀도 및 주파수 응답이 개선될 뿐만 아니라, 기생 저항, 커패시턴스, 및 인덕턴스도 감소하는, 장치 구조의 효율로 인한, 중요한 이점을 갖는다. 서로 맞물린 손가락 모양의 트랜지스터의 일 예는 RF LDMOS(횡방향 확산 MOS)이다. LDMOS 트랜지스터는 채널 영역에 의해 분리되는, 드레인과 소스 영역의 긴 교대형 줄무늬를 구비한다. 대형 트 랜지스터는, 게이트 영역을 공통으로 접속함으로써 형성되어, 상부면 게이트 접촉 영역이 제공된다. 이와 유사하게, 드레인 영역도 공통으로 연결되어, 드레인 접촉 영역이 제공된다. 소스 접촉 영역은 다이의 배면 상에 존재한다. 소스 영역은, 기판 내에 형성되는 저저항 싱커(sinker)를 통해 소스 접촉 영역에 연결된다. 저저항 싱커는 다이와 소스 영역의 크기를 증가시킨다. 통상적으로, 상기 타입의 장치는, 장치 Z의 미크론(폭)당 대략 40 내지 50 마이크로암페어의 전류 밀도를 갖는다.
여기서 개시된 망형 트랜지스터 구조는, 트랜지스터 면적의 미크론 제곱당 전류 밀도를 크게 증가시킨다. 효율 증가의 일부는, 단위 면적당 큰 트랜지스터 Z/L 비를 생성하는, 가깝게 배치된 트랜지스터 셀을 허용하는, 망형 트랜지스터 토폴로지의 직접 함수이다. 망형 트랜지스터 셀(800)과 LDMOS 구조 간의 첫 번째 차이는, 소스와 드레인 접촉 영역이 다이의 서로 다른 쪽에 있다는 것이다. 망형 트랜지스터 셀(800)에서는, 소스 접촉 영역이 다이의 위쪽에 있고, 드레인이 다이의 뒤쪽에 있다. 두 번째 차이는, 망형 트랜지스터 셀이, 소스 영역 부근 주의에 채널 영역이 형성되는 집중된 소스 영역을 갖는다는 것이다. 상술한 바와 같이, 망형 트랜지스터 셀(800)은 소스 영역 주위에서 최대 360도로 전류를 전도한다(p형 영역(310)에 의해 차단된 유전체 플랫폼에 인접한 트랜지스터 셀 제외). 세 번째 차이는, 각 트랜지스터 셀의 드레인이 서로 공통이라는 것이다. 개시된 실시예에서, 에피택셜층(210; 도 21)은, RF 전력 트랜지스터를 구비하는 각 트랜지스터 셀의 드레인이다. 따라서, 망형 트랜지스터 셀(800)의 트랜지스터는 수직 트랜지스 터이다(공통으로 연결된 횡방향 장치가 아님). 네 번째 차이는, 망형 트랜지스터 셀 간의 게이트 상호 접속이다. 이는, 도 24 및 도 25에 도시되어 있고, 이하, 더 상세하게 설명된다. 게이트 상호 접속으로 인해, 게이트 저항이 현저히 낮아지게 된다.
망형 트랜지스터 셀(800)은, 단일의 중심에 위치한 망형 트랜지스터 셀 및 4개의 부분적인 트랜지스터 셀을 구비한다. 4개의 부분적인 셀은 완전한 망형 트랜지스터 셀 주위에 대칭으로 배치된다. 망형 트랜지스터 셀(800)의 특징을 더 잘 나타내기 위해, 게이트 상호 접속 위에 있는 층을 도시하지 않았다. 예를 들어, 제1 전극 상호 접속 영역(495; 도 21)에 해당하는 층과 아래에 위치한 절연층(층(도 21의 425, 460, 및 465))은 도시되지 않았다. 4개의 부분적인 트랜지스터 셀은 단일의 망형 트랜지스터 셀의 4분의 1이다. 망형 트랜지스터 셀(800)은 x 및 y의 모든 방향으로 배치된다. 망형 트랜지스터 셀(800)의 배치는, 셀을 복제하고, 셀을 서로 나란히 인접시키는 공정이다.
본 발명의 장치의 일 실시예에서, 망형 트랜지스터 셀(800)의 중심에 있는 망형 트랜지스터 부근 주위에 형성된 채널 영역은 8개의 변을 갖는다. 8개 변 형상의 채널 영역은, 균일하지 않은 채널 길이의 원인이 되는, 예리한 90도 모서리를 제거한다. 주위 채널 내부에는, 트랜지스터 셀의 소스 영역이 존재한다. 프리옴(preohmic; 또는 경로) 영역(810)은 각 망형 트랜지스터 셀의 소스 영역을 노광시키기 위해 형성된 개구이다. 일반적으로, 금속(도시안함)은 프리옴 영역(810) 위에 위치하여, 개구를 채우고, 각 소스를 연결하여, 제1 전극 상호 접속 영역을 형 성한다(망형 트랜지스터 셀의 소스를 공통으로 연결). 제1 전극 상호 접속 영역은 도 21의 제1 전극 상호 접속 영역(495)에 해당한다. 폴리실리콘층(820)은 제1 전극 상호 접속 영역에 연결되고, 망형 트랜지스터 셀의 소스 영역 내의 폴리실리콘층(410)에 해당한다. 폴리실리콘층(820)은 망형 트랜지스터의 소스 영역에 연결되고, 프리옴 영역(810)을 채우는 금속과 접촉하기 위한 수직 표면적을 증가시킨다.
갭(850)은 망형 트랜지스터 셀(800)의 폴리실리콘 영역 간의 간격이나 거리에 해당한다. 더욱 상세하게는, 갭(850)은 폴리실리콘층(820)과 폴리실리콘층(840) 간의 간격을 나타낸다. 보호층(도시안함)은 폴리실리콘층(820)을 폴리실리콘층(840)으로부터 분리한다. 보호층은, 도 18의 보호층(460)에 해당하는 것으로, 소스 내의 폴리실리콘을, 게이트와 게이트 상호 접속을 형성하는 폴리실리콘으로부터 분리한다. 폴리실리콘층(840)은, 각 망형 트랜지스터 셀의 게이트, 및 인접한 트랜지스터 셀의 게이트를 연결하는 게이트 상호 접속을 구비한다. 폴리실리콘층(840)은 폴리실리콘층(410; 도 21)에 해당하는 것으로, 도 21의 폴리실리콘층(370)에 연결된다. 폴리실리콘층(370 및 410)의 결합은, 각 망형 트랜지스터 셀의 게이트를 형성하고, 폴리실리콘층의 수평 폭이나 두께는 게이트 길이를 결정한다. 폴리실리콘층(830)은, 제어 전극 저항을 줄이는데 이용되는 폴리실리콘층(840)에 연결된다. 폴리실리콘층(830)은, 폴리실리콘층(330), 규화 텅스텐층(335), 및 폴리실리콘층(340)에 해당하는 것으로, (도 21에 도시된 바와 같이)공통으로 연결되어, 게이트(도 21의 폴리실리콘층(370))를 다이 주위의 제어 전극 상호 접속 영역(490)에 연결하는데 이용된다. 이와 같이, 저항 경로를 현저히 낮추는 방식으로, 각 망 형 트랜지스터 셀의 게이트를 서로 연결할 수 있다.
도 25는 본 발명에 따른 망형 트랜지스터 셀의 배열(801)의 상면도이다. 배열(801)은, 병렬로 연결된 복수의 트랜지스터 셀을 형성하여, 다이의 활성 영역에서 RF 전력 트랜지스터를 형성하기 위해, 함께 복제되고 배치되는, 도 24의 망형 트랜지스터 셀(800)을 나타낸다. 부분적인 망형 트랜지스터 셀은 배열의 주위에 도시되어 있음에 주목하자. 통상적으로, 완전한 트랜지스터만이 RF 전력 트랜지스터를 형성하는데 이용되는 완성된 배열을 구비하도록, 추가 망형 트랜지스터 셀(도시안함)을 배열에 배치하여, 배열 주위에 완전한 트랜지스터 셀을 형성한다. 배열(801)의 상면도는, 트랜지스터 다이에서 대부분의 열을 제거하는 방법을 나타내는데 유용하다. 제1 전극 상호 접속 영역(495; 도 21)을 형성하기 위해, 금속으로 채워질 때, 각 망형 트랜지스터 셀에서 중심에 위치한 각 프리옴(또는 경로)은, 벌크 실리콘, 프리옴 내의 금속, 제1 전극 상호 접속 영역(모든 망형 트랜지스터 셀 소스를 서로 연결하는 금속), 패키지 리드, 및 외부 열 싱크를 구비하는, 열 전도성 경로를 형성한다. 열이 발생하는 곳에 근접한 다이 위쪽에서 열을 제거하는 것은, 열을 제거하는 매우 효율적인 방법이다.
반도체 패키지
상술한 다이 등의, RF(radio frequency) 전력 트랜지스터 다이를 위한 반도체 패키지는, 여러 기능을 충분히 수행해야 한다. 첫째로, 상기 반도체 패키지가 전력 트랜지스터 다이를 수용하므로, 다이의 성능과 신뢰성에 영향을 줄 수 있는 외부 환경의 유해 요소로부터 다이를 분리해야 한다. 예를 들어, 종종, 습도는, 장치의 부식을 일으켜 결국 장치의 고장을 일으키는 문제가 된다. 둘째로, 전력 트랜지스터는 상당량의 열을 발생시킨다. 따라서, 본 발명의 전력 트랜지스터 패키지는, 열을 다이 외부로 보내는 열 전도체로 설계된다. 열을 효과적으로 제거하는 능력은, 장치의 성능에 크게 영향을 준다. 저온에서 동작하는 트랜지스터는, 고온에서 동작하는 장치보다, 더 신뢰성 있고, 더 나은 성능 특성을 갖는다. 끝으로, 통상적으로, 전력 트랜지스터는 인쇄 회로 기판이나 모듈에 연결되어, 증폭기 회로를 형성한다. 반도체 패키지는, 인쇄 회로 기판에 전력 트랜지스터 다이를 연결하는 전기 리드나 접촉을 갖는다. 패키지 자체가, 전력 트랜지스터의 성능을 크게 저하할 수 있는, 기생 저항, 인덕턴스, 및 커패시턴스를 추가할 수 있다.
도 26은 RF 전력 트랜지스터 다이(511)를 위한 종래 반도체 패키지(509)의 상면도이다. 반도체 패키지(509)는 다이 장착부(512), 세라믹 장착링(513), 게이트 리드(514), 및 드레인 리드(515)를 구비한다. 본 예에서, RF 전력 트랜지스터 다이(511)는 드레인, 게이트, 및 소스를 갖는 MOS 전력 트랜지스터이다.
다이 장착부(512)는, 전기 상호 접속, 열 싱크/열 경로, 및 RF 전력 트랜지스터 다이(511)를 장착하기 위한 강한 지지 영역으로서 기능을 한다. 통상적으로, 다이 장착부(512)는, 구리나 구리 합금 등의 우수한 전기 및 열 전도 특성을 갖는 금속으로 이루어진다. 다이(511)가 장착되는, 다이 장착부(512)의 상부면은 평탄하다. 세라믹 장착링(513)은, 다이(511)가 배치되는 영역의 경계를 규정한다. 즉, 세라믹 장착링(513)에 의해 형성된 공동이 충분히 넓어, 개구를 갖는 다이(511)가 배치될 수 있다. 세라믹 장착링(513)은 비전도성 세라믹 재료로 이루어진다. 다이(511)의 소스 접촉은 다이의 배면이다. 통상적으로, 다이의 배면에는 금속층이 형성되어, 저저항 소스 접촉을 형성한다. 다이(511)의 소스 접촉은 세라믹 장착링(513)에 의해 형성된 공동 내에서 다이 장착부(512)와 납땜된다.
다이(511)의 상부는 게이트 접촉 및 드레인 접촉을 포함한다. 일반적으로, 다이 장착부(512)는 직사각형 형상이고, 게이트 리드(514)와 드레인 리드(515)는 서로 마주보며 다이 장착부(512)의 에지 넘어 연장되어, 패키지 리드와의 접속을 단순화한다. 게이트 리드(514)와 드레인 리드(515)는, 금속으로 이루어지며, 상당한 면적을 차지하여, 저항과 인덕턴스를 감소시킨다. 게이트 리드(514)는 세라믹 장착링(513)에 고정되어, 이를 다이 장착부(512)로부터 전기적 및 물리적으로 분리시킨다. 이와 유사하게, 드레인 리드(515)는 세라믹 장착링(513)의 맞은편에 장착된다.
상술한 바와 같이, 세라믹 장착링(513)은 비전도성이므로, 게이트 리드(514)와 드레인 리드(515)는 서로 전기적으로 연결되지 않고, 또한, 다이 장착부(512)에도 연결되지 않는다. 게이트 리드(514)는 다수의 게이트 배선 접합(516)을 통해 다이(511)의 게이트에 전기적으로 연결된다. 이와 유사하게, 드레인 리드(515)는, 다수의 드레인 배선 접합(517)을 통해 다이(511)의 드레인에 전기적으로 연결된다.
RF 전력 트랜지스터 다이(511)는 길고 좁은 종횡비(aspect ratio)를 갖고 있음에 주목하자. 이는, 게이트 배선 접합(516)과 드레인 배선 접합(517)의 길이를 최소화하여 인덕턴스를 줄이기 위해, 의도적으로 이루어진다. 일반적으로, 높은 주파수와 전력에서 동작하는 무선 주파수 전력 트랜지스터는, 하나 이상의 드레인 배선 접합을 필요로 하는 넓은 활성 트랜지스터 영역을 갖는다. 사실, RF 전력 트랜지스터 다이(511)의 활성 영역까지의 저항 경로를 최소화하기 위해서는, 배선 접합의 분산이 중요하다.
세라믹 장착링(513)의 상부면에 캡(도시안함)을 배치하고 고정시켜, 공동을 피복함으로써, 외부 환경으로부터 게이트 배선 접합(516), 드레인 배선 접합(517), 및 다이(511)를 보호한다.
반도체 패키지(509)는 2GHz까지의 주파수에서 동작하는 RF 전력 트랜지스터에 널리 이용된 저비용 패키지이다. 반도체 패키지(509)의 일 태양은, 다이의 배면을 통해 다이(511)의 소스와 접촉하는 다이 장착부(512)이다. 통상적으로, 증폭기 애플리케이션에서는, 다이(511)의 소스가 접지에 연결된다. RF 전력 트랜지스터 다이(511)의 배면을 통한 전기적 연결은, 열을 발산하기 위한 다이 장착부(512)에 넓은 열 경로를 제공한다.
그러나, 게이트 배선 접합(516)과 드레인 배선 접합(517)의 이용은, 바람직하지 못한 문제를 일으킨다. 게이트 배선 접합(516)과 드레인 배선 접합(517)은 RF 전력 트랜지스터 다이(511)에 기생 저항 및 인덕턴스를 추가한다. 이는, 최선의 경우에도 문제가 되는 것으로 증명되었고, 예를 들어, 트랜지스터 대역폭 등의, 장치 성능을 심하게 저하시킬 수 있다. 더욱 상세하게는, 게이트 배선 접합(516)과 드레인 배선 접합(517)은 게이트 리드(514)와 드레인 리드(515)와 각각 직렬이다. 고주파수에서 동작하는 다이(511)는 기생 인덕턴스로 인해 동작 효율을 감소시켰다. 기생 인덕턴스로 인한 문제를 줄이기 위해, 종종, 분로(shunt) 커패시터 가 추가된다. 분로 커패시터는, 게이트 배선 접합(516)이나 드레인 배선 접합(517)과 병렬로 추가될 수 있다. 그러나, 반도체 패키지(509)의 입력 임피던스가 상기 장치를 구동하는 외부 회로의 임피던스와 정합하도록, 분로 커패시터는 실제 기생 인덕턴스와 정합되어야 한다. 커패시턴스나 인덕턴스값 변화로 인한 임피던스 부정합은 효율 손실의 원인이 된다. 또한, 이들 고주파수 문제를 줄이기 위해 반도체 패키지(509)에 분로 커패시터를 추가하는 것은 비용도 증가시킨다.
반도체 패키지(509)의 기생 전기 성분과 열 전송 특성이 상기 장치의 대역폭과 선형성을 저하시킨다는 점이 더 중요할 것이다. 선형성은 중요한 특성이다. 일반적으로, 기생 성분은 무선 주파수 장치의 동작 특성을 더 비선형으로 변화시킨다. 선형성은, 정보를 정확하게 전송하기 위한 장치의 능력에 있어서 중요하다. 고속 무선 데이터 애플리케이션의 경우, 주어진 대역폭에서 동작할 수 있는 채널 양은 전력 증폭기의 선형성과 직접 관련된다. 비선형 특성을 갖는 전력 트랜지스터의 이용은, 인접한 채널에 연결되는 잡음 신호를 발생시킨다. 잡음이 충분히 높은 경우에는, 데이터를 잃을 수 있다. 또한, 상기 문제를 줄이기 위한 주요 해결책은, 각 채널의 대역폭을 증가시킴으로써, 주어진 대역폭 상에서 전송될 수 있는 채널 양을 감소시키는 것이다.
도 27 및 도 28은, 이전에 설명된 도 1 및 도 2와 상당히 유사하지만, 본 발명의 패키지 태양의 쉽게 설명하려는 목적으로 참조로서 포함된다. 도 27은 본 발명에 따른 RF(radio frequency) 전력 트랜지스터 다이(520)의 상면도이다. RF 전력 트랜지스터 다이(520)는 RF 전력 트랜지스터 다이(520)의 제1 주요면 상에 제1 전극 상호 접속 영역(521) 및 제어 전극 상호 접속 영역(522)을 갖는다. 제2 전극 상호 접속(510) 영역(예를 들어, 도 21 참조)은 다이(520)의 제2(하부) 주요면 상에 제공된다.
상술한 바와 같이, 본 발명에 따른 무선 주파수 전력 반도체 장치는, 여기서 개시된 무선 주파수 패키지를 설명하려는 목적으로, 500MHz보다 높은 주파수에서 동작하며 5W보다 많은 전력을 소비하는, 장치로서 특정 실용을 찾는다(그러나, 이에 한정되지는 않는다). 더욱 상세하게는, 셀룰러 통신 도구로서 RF 전력 트랜지스터는, 다른 장치에 비해 가장 엄격한 조건 중 일부 조건하에서 동작한다. 예를 들어, A클래스 전력 증폭기의 경우, 트랜지스터는, 상기 장치가 1년에 365일, 하루에 24시간 동안, 계속해서 증폭기의 거의 최대 전력 출력을 소비하는 레벨로 바이어스된다. A클래스 동작은 선형성 증가를 위한 셀룰러 RF 전력 증폭기에서 바람직하다. 이들 열 특성을 만족시키며 34년을 초과하는 예상 평균 고장 시간을 갖도록, 트랜지스터와 패키지를 설계한다. 일반적으로, 평균 고장 시간 명세를 실현하기 위해서는, 200℃ 이하의 온도로 다이를 유지해야 한다. 온도를 낮추면, 장치 신뢰도가 크게 증가한다. 따라서, 다이와 패키지의 상호 작용은, 전기 및 열 성능 모두에 있어 중요하다. 또한, RF 고전력 트랜지스터 장치 명세를 만족시키는 것이 가장 어려울 것이므로, 여기서 개시된 트랜지스터/패키지는 거의 모든 다른 각각의 트랜지스터 애플리케이션의 요구를 만족시킬 수 있게 된다.
RF 전력 트랜지스터 다이(520)의 일 실시예에서, 제1 전극 상호 접속 영역(521), 제어 전극 상호 접속 영역(522), 및 제2 전극 상호 접속 영역은, 각각, RF 전력 트랜지스터 다이(520)의 소스, 게이트, 및 드레인에 연결된다. 또한, 상이한 장치 타입에 대해 상기 접촉 방식을 이용하는, 다른 실시예도 가능하다. 제1 전극 상호 접속 영역(521)은 RF 전력 트랜지스터 다이(520)의 활성 영역 위 중심에 위치하는 노광 금속층이다. 제1 전극 상호 접속 영역(521)은, 다이(520)의 소스와의 다수의 접속이, RF 전력 트랜지스터 다이(520)의 활성 영역 전체에 분산되어, 각 트랜지스터 셀의 접촉 저항을 최소화하는 것이 이상적이다. MOS 장치의 소스에 접속하기 위해 제1 전극 상호 접속 영역(521)을 이용하는 것은 단지 설명하려는 목적에 지나지 않으며, 반도체 장치 구성에 따라 장치 영역에 대해서도 이용할 수 있다.
RF 전력 트랜지스터 다이(520)의 일 실시예에서, 제어 전극 상호 접속 영역(522)은, 제1 전극 상호 접속 영역(521) 주위에 링으로 형성된다. 상기 링은, RF 전력 트랜지스터 다이(520)의 게이트에 연결되는 노광 금속층이다. 일반적으로, 웨이퍼 공정의 동일한 금속 상호 접속층을 이용하여, 제1 전극 상호 접속 영역(521)과 제어 전극 상호 접속 영역(522) 모두를 형성함으로써, 이들을 서로에 대해 대체로 수평으로 만든다. 공간(523)은, 제1 전극 상호 접속 영역(521)을 제어 전극 상호 접속 영역(522)으로부터 전기적으로 절연하기 위한 이산화 실리콘 등의 절연 재료를 구비한다. 제어 전극 상호 접속 영역(522)을 링으로 형성함으로써, 활성 영역의 모든 쪽에서의 상호 접속이 접속 저항을 최소화할 수 있게 된다. RF 전력 트랜지스터에 연결된 기생 용량을 감소시켜, 성능과 선형성이 증가하도록, 제어 전극 상호 접속 영역(522)을 형성하는 것이 이상적이다.
RF 전력 트랜지스터 다이(520)의 일 실시예에서는, 땜납을 이용하여, 제1 전극 상호 접속 영역(521)과 제어 전극 상호 접속 영역(522)을 패키지의 리드에 연결한다. 공간(523)이 충분히 넓으므로, 그 처음 적용 동안 또는 다른 후속 리플로우(reflow) 단계에서, 어떤 전위 브리지(bridging)도 방지하게 된다. 제어 전극 상호 접속 영역(522)이 제1 전극 상호 접속 영역(521) 주위에 연속 링으로서 도시되어 있지만, 필요한 경우에는, 각각의 조각으로 만들 수 있다. 이와 유사하게, 제1 전극 상호 접속 영역(521)은 연속된 금속층일 필요는 없고, 하나 이상의 접촉으로 쪼개질 수 있다. 이하, 더 상세하게 설명하는 바와 같이, 일 실시예에서, 밀봉된 패키지를 만드는 경우에는, 연속 링으로서 제어 전극 상호 접속 영역(522)을 형성하는 것이 바람직하다. 게이트 접촉으로서 제어 전극 상호 접속 영역(522)은 단지 설명하려는 목적에 지나지 않고, 반도체 장치 구성에 따라 게이트나 드레인 접촉으로서 이용될 수 있다.
RF 전력 트랜지스터 다이(520)의 일 실시예에서, RF 전력 트랜지스터는 에피택셜층(525)에 형성된다. 에피택셜층(525)은 제1 전극 상호 접속 영역(521) 아래에 위치한다. RF 전력 트랜지스터 다이(520)의 일 실시예에서, 유전체 플랫폼(524)은 유전체 재료를 구비하는 격리 영역이다. 제어 전극 상호 접속 영역(522)은, 기생 용량을 줄이기 위해, 유전체 플랫폼(524) 위에 위치한다. 유전체 플랫폼(524)은 게이트와 드레인간 커패시턴스를 감소시키고, RF 전력 트랜지스터의 절연 파괴 전압을 증가시킨다.
상술한 바와 같이, 금속층(510; 도 21)은 제2 전극 상호 접속 영역으로서 기 판의 배면 상에 형성된다. 금속층은, 기판에 연결되는 저저항 전기 전도체이다. 리드와 연결하기 위해, 금속층에 땜납을 도포할 수 있다. 상기 장치의 드레인에 해당하는 제2 전극 상호 접속 영역은, 단지 설명하려는 목적에 지나지 않고, 구성에 따라 RF 전력 장치의 다른 전극일 수도 있다.
도 28은, 도 27의 무선 주파수 전력 트랜지스터 다이(520)의 단면도이다. RF 전력 트랜지스터 다이(520)는 제1 주요면 및 제2 주요면을 갖는다. RF 전력 트랜지스터 다이(520)의 제1 주요면 상에서, 제1 전극 상호 접속 영역(521)과 제어 전극 상호 접속 영역(522)은, RF 패키지의 리드에 연결하기 위해, 노광된다. 다이(520)의 일 실시예에서, 제1 전극 상호 접속 영역(521)은 제1 주요면 상의 중심에 위치한다. 또한, 다이(520)의 활성 영역은, 대체로 제1 전극 상호 접속 영역(521) 아래에 위치하여, 여기서 개시된 RF 패키지의 리드에 연결될 때, 최대 열 전송과 최소 저항을 보장한다. 다이(520)의 활성 영역은, RF 전력 트랜지스터 다이(520)가 형성되는 영역이다.
제어 전극 상호 접속 영역(522)은 제1 전극 상호 접속 영역(521) 주위에 링으로 형성된다. 다이(520)의 일 실시예에서, 유전체 플랫폼(524)은 제어 전극 상호 접속 영역(522) 아래에 위치한다. 유전체 플랫폼(524)은, 제어 전극 상호 접속 영역(522)을 다이(520)의 에피택셜층(525)과 매설층(538)으로부터 분리하는 유전체 재료를 구비하는 격리 영역이다. 유전체 플랫폼(524)은, 게이트와 드레인간 커패시턴스를 감소시키고, RF 전력 트랜지스터의 절연 파괴 전압을 증가시킨다.
RF 전력 트랜지스터의 일 실시예에서, 다이(520)는, 기판(536), 기판(536) 위에 위치한 매설층(538), 및 매설층(538) 위에 위치한 에피택셜층(525)을 구비한다. 다이(520)의 일 실시예에서, 제2 주요면은 마스킹되고, 패터닝되며, 에칭된다. 에칭은 비마스킹된 영역에서 기판(536)을 제거하여, 공동(537)을 형성한다. 매설층(538)은, 기판(536)과 반대형으로 도핑되므로, 에칭 정지로서 이용된다. 기판(536)의 일부는 다이(520) 주위 근방에 남는다. 기판(536)의 나머지 부분은, 공동(537) 위에 위치한 RF 전력 트랜지스터의 얇은 활성 영역을 강화하거나 지지하는, 링 또는 프레임을 형성한다. 얇은 다이(520)는 상기 장치의 Rdson과 열 저항을 낮추는 것을 도움으로써, 열을 제거한다. 제2 전극 상호 접속 영역(501)은 노광된 매설층(538) 위에 위치한 공동(537)에 형성된다. 이하, 더 후술하는 바와 같이, 공동(537)의 형상은, 제2 전극 상호 접속 영역과 접촉하기 위한 리드를 정렬시키는데 유용하다.
도 29는, 본 발명의 일 실시예에 따른 RF 전력 트랜지스터 패키지(540)의 상면도이다. RF 전력 트랜지스터 패키지(540)는 제1 외부 접촉 또는 리드(541), 제2 리드(542), 제3 리드(543), 및 절연 링(544)을 구비한다. 제1 리드(541), 제2 리드(542), 및 제3 리드(543)는, 각각, 소스 리드, 게이트 리드, 및 드레인 리드에 해당한다. 도 27 및 도 28의 RF 전력 트랜지스터 다이(520)는 패키지(540)에 장착된다.
RF 전력 트랜지스터 다이(520) 아래에 위치한 다이 장착대(545; die mount pedestal; 다이 장착 페디스털)는 제1 리드(541) 상의 중심에 위치된다. 다이 장착대(545)는, 다이(520)보다 작은 표면적을 갖는, 올려진 영역으로서 제1 리드 (541) 상에 형성된다. 상기 구성으로 인해, 쉽게 제조되고, 기생 저항/용량/인덕턴스를 줄이며, 다이에서 효율적으로 열을 제거하는 방법으로, 다이(520)의 제1 및 제어 전극 상호 접속 영역 모두를 리드(541)와 리드(542)에 각각 연결할 수 있다.
절연 링(544)은 다이(520)와 다이 장착대(545)를 둘러싼다. 절연 링(544)은 세라믹이나 플라스틱 재료 등의 비전도성 재료로 이루어진다. RF 전력 트랜지스터 패키지(540)의 일 실시예에서, 절연 링(544)은 세라믹 재료로 이루어진다.
제1 리드(541)는, 다이(520) 상에서 제1 전극 상호 접속 영역(521)과의 외부 접속을 제공하는 접촉이다. 상기와 같은 방법으로, 트랜지스터 셀의 소스와의 접속이 얻어진다. 제1 리드(541)는 금속 리드이며, 통상적으로는, 구리, 구리 텅스텐 합금, 또는 저저항 열 전도 금속이다. 도 27을 참조하면, 다이 장착대(545)는 도 27의 제1 전극 상호 접속 영역(521)에 연결된다. 다이 장착대(545)는 전기 전도성 재료로 이루어지고, 제1 리드(541)에 연결된다. 다이 장착대(545)는, 소망에 따라, 리드(541)와 일체로 형성될 수 있다. 상술한 바와 같이, 통상적으로, RF 전력 트랜지스터의 소스는 접지에 연결된다.
다시 도 29를 참조하면, 제1 리드(541)는 매우 낮은 저항과 인덕턴스를 갖는다. 패키지(540)의 일 실시예에서는, 제1 리드(541)를 제1 전극 상호 접속 영역(521)에 연결함으로써, 인덕턴스를 최소화한다. 더욱 상세하게는, 다이 장착대(545)의 넓은 면적이, 땜납이나 전도성 에폭시 등의, 전기 및 열 전도성 재료를 통해 제1 전극 상호 접속 영역(521)에 연결된다. 전기 및 열 전도성 재료는, 제1 전극 상호 접속 영역(521)을 다이 장착대(545)에 물리적으로 부착시킨다. 제1 전극 상호 접속 영역(521)이 대체로 RF 전력 트랜지스터의 활성 영역 위에 위치함에 주목하자. 따라서, 본래, 제1 리드(541)를 제1 전극 상호 접속 영역(521)에 직접 연결하면, 종래 배선 접합에 비해, 저항이 낮이지고, 열 저항이 낮아지며, 인덕턴스가 낮아진다.
또한, 도 32를 참조하면, 인쇄 회로나 전력 증폭기 모듈 접지에 연결될 때, 제1 리드(541)의 넓은 바깥 표면은, 이상적인 전기 및 열 연결을 제공한다. 열 제거는, RF 장치 성능 및 장시간 신뢰성에 있어 중요한 요인이다. 종종, 제1 리드(541)는, 인쇄 회로 기판(546) 상의 열 싱크에 연결되어 효율적으로 열을 제거하게 된다. 인쇄 회로 기판(546)이 셀룰러 기지국 송수신기 내의 송신기 일부인 경우 등의, 고전력에서 동작할 때, 액체 냉각이나 공기 열 냉각 (sinking)이, 다이 온도를 낮추는데 유용하다.
제2 리드(542)는 절연 링(544)에 장착된다. 제2 리드(542)의 내부는 절연 링(544) 내에 또는 절연 링(544) 상에 형성된 금속층에 전기적으로 접속된다. 금속층의 내부의 형상은, 상호 접속 링의 형태인 도 27의 환상(annular) 제어 상호 접속 영역(522)에 대응한다. 이는, 이하, 더 상세하게 설명된다. 절연 링(544)의 내부 상호 접속 링은, 제2 리드(542)가 부착되는 절연 링(544) 상의 외부 상호 접속 영역에 금속층을 통해 전기적으로 더 연결된다. 따라서, RF 전력 트랜지스터를 구비하는 셀의 제어(게이트) 전극도 배선 접합 없이 제2 외부 금속 리드(542)에 연결된다. 제2 리드(542)와 제어 전극 상호 접속 영역(522) 간의 상호 접속은, 저항이 낮으며, 인덕턴스도 낮다. 종래 패키지에 비해, 인덕턴스와 저항이 크게 감소 된다. 또한, 제1 리드(541)와 제2 리드(542)로 인한 게이트와 소스간 기생 용량은, 절연 링(544)에 k가 낮은 유전체 재료를 이용하고, 서로로부터 각각 이격시킴으로써, 최소로 유지될 수 있다. 또한, 분로 커패시터가 필요하지는 않지만, RF 전력 트랜지스터 패키지(540)의 설계를 통해 다이(520)의 최대 이용가능 주파수 응답을 실현하는 것으로 생각한다.
제3 리드(543)는 다이(520)의 드레인 상호 접속(510)에 연결된다. 도 27을 다시 참조하면, 제3 리드(543)는 배면 드레인 상호 접속(510; 도 21)에 직접 접속된다. 제3 리드(543)는 다이(520)의 제2 주요면(배면)에 연결된다. 전력 트랜지스터의 드레인과의 외부 접속을 제공함에 있어서, 배선 접합은 다시 이용되지 않는다. 본 발명의 교시에 따라 패키지화되는 경우, 다이(520)가, 상당히 감소된 기생 저항 및 인덕턴스를 가지므로, 동작 효율이 약간 손실되거나 손실되지 않게 된다. 또한, 제3 리드(543)는 다이(520)에 또 다른 열 싱크를 제공한다. 제3 리드(543)가 다이(520)의 넓은 부분과 접촉하므로, 제3 리드(543)는, 열을 제거하기 위한 뛰어난 열 경로가 된다. RF 전력 트랜지스터 패키지(540)는, 다이(520)의 상부와 하부 모두에서 열을 제거하는 능력을 갖고 있으므로, 다이(520)에서 열을 제거하기 위한 거의 완전한 열 전도체가 된다.
2개의 열 경로를 가짐으로써, RF 전력 트랜지스터 다이(520)의 동작시 열을 다루는 방법에 있어서, 더 많은 선택을 할 수 있게 된다. 첫 번째 방법으로는, RF 전력 트랜지스터 다이(520)에서 열을 신속히 제거하고, 가능한 낮은 다이 온도에서 동작하도록, 제1 리드(541)와 제3 리드(543) 모두에 추가 외부 열 싱크를 연결할 수 있다. 두 번째 방법은, 온도 변동을 최소화하기 위해 다이의 온도를 조절하는 것이다. 안정하거나 일정한 다이 온도는, 변하는 동작 조건으로 인한, RF 전력 트랜지스터에서의 열 유도 비선형성을 크게 감소시킨다. RF 전력 트랜지스터에 의한 비선형성 행동은, 무선 주파수 애플리케이션에서 전력 증폭기 성능에 영향을 주는, 왜곡 성분을 발생시킨다.
도 30은, 무선 주파수 전력 트랜지스터 패키지(540)의 제1 리드(541)의 도시이다. 제1 리드(541)는, 도 27의 제1 전극 상호 접속 영역(521)에 전기적으로 연결되고, 도 2의 다이(520)로부터 열을 전도하기 위한 열 경로이다. 통상적으로, 제1 리드(541)는, 예를 들어, 구리나 구리 텅스텐 합금 등의, 금속으로 이루어진다. 제1 리드(541)는, 본체(541) 및 다이 장착대(545)를 구비한다. 제1 리드(541)는, 기판이나 열 싱크에 주요면(550)이 연결되도록, 장착될 수 있다. 제1 리드(541)는, 상당한 열 매스(mass)와 저저항 접촉이 되는, 크기를 갖는다. 다이 장착대(545)는, 도 27의 제1 전극 상호 접속 영역(521)과 유사한 형상을 갖는다. 다이 장착대(545)의 면적은, 제1 전극 상호 접속 영역(521)과 같거나 작다. 일반적으로, 리드(541)와 다이 장착대(545)는, 동일한 재료로 이루어지고, 스탬핑(stamping) 공정이나, 캐스팅(casting) 공정 또는 당해 기술분야의 당업자에게 공지된 다른 제조 공정을 이용하여, 단일의 금속으로 형성될 수 있다.
도 31은 제1 리드(541)의 상면도이다. 패키지(540)의 일 실시예에서, 다이 장착대(545)는 제1 리드(541) 상의 중심에 배치된다. 통상적으로, 리드(541)는 도 2의 무선 주파수 전력 트랜지스터 다이(520)보다 상당히 크다. 리드(541)는 다이 (520)에서 열을 제거하기 위한 대형 열 매스를 형성한다. 또한, 큰 크기가 리드(541)의 저항도 감소시킨다. 제1 리드(541)에 슬롯을 형성하여, 열 싱크 또는 기판에의 패키지의 고정을 단순화할 수 있다.
도 32는 RF 전력 트랜지스터 패키지(540)의 단면도이다. 절연 링(544)은 제1 리드(541)의 주요면 위에 위치한다. RF 전력 트랜지스터 다이(520)의 제1 전극 상호 접속 영역(521)은 제1 리드(541)의 다이 장착대(545)에 연결된다. 다이(520)의 일부는 절연 링(544) 위에 위치한다.
절연 링(544) 상에 형성된 상호 접속 링은 다이(520)의 제어 전극 상호 접속 영역(522)에 연결된다. 절연 링(544) 상의 상호 접속 링은 절연 링(544) 상에 접촉 영역을 형성한다. 제2 리드(542)가 절연 링(544) 상의 접촉 영역에 연결되므로, 제2 리드(542)는 제어 전극 상호 접속 영역에 연결된다.
환상 칼라(collar) 또는 절연 링(555)은 절연 링(544) 위에 위치한다. 절연 링(555)은 다이(520)의 제3 리드(543)의 정렬을 돕는다. 또한, 절연 링(555)은, 외부 환경으로부터 다이(520)를 분리하기 위한 밀봉 실(seal)을 형성하는 것을 돕는다. 절연 링(555)은 세라믹이나 플라스틱 등의 비전도성 재료로 이루어진다. 패키지(540)의 일 실시예에서, 제2 리드(542)는 절연 링(555)의 외부에 있다.
제3 리드(543)는 다이(520)의 제2 주요면 상의 제2 전극 상호 접속 영역(501)에 연결된다. 제3 리드(543)는 링(555)에 의해 경계가 규정된 공동을 보충하는 형상을 갖는다.
더욱 상세하게는, 접촉면은, 제2 전극 상호 접속 영역에 연결되기 위해, 다 이(520)의 제2 주요면과 유사한 형상을 갖는다. 제3 리드(543)는, 절연 링(555)의 내벽 내에서 미끄러지듯이 맞는 외벽을 포함하여, 조립 동안, 리드(543)를 다이(520)와 정렬시키는 것을 돕는다. 또한, 제3 리드(543)는 절연 링(555)의 상부면 위에 연장되는 부분을 갖는다. 제3 리드(543)의 상기 특징이나 립(lip)은, 절연 링(555)의 상부면에 부착되어, 밀봉 실을 형성한다.
도 33은 도 32에서 도시된 패키지(540)의 확대 단면도이다. 더욱 상세하게는, RF 전력 트랜지스터 다이(520)가 제1 리드(541), 제2 리드(542), 및 제3 리드(543)에 연결되는 패키지(540)의 중심 영역이, 더 상세하게 도시되어 있다.
RF 전력 트랜지스터의 일 실시예에서, 제1 전극 상호 접속 영역(521)은 상기 장치의 활성 영역 위에 위치한 다이(520)의 제1 주요면 상의 중심에 위치하지만, 제어 전극 상호 접속 영역(522)은 제1 전극 상호 접속 영역(521) 주위에 링으로서 형성된다. 제1 리드(541)는, 다이(520)의 제1 전극 상호 접속 영역(521)에 연결되는 다이 장착대(545)를 포함한다. 절연 링(544)은, 제1 리드(541)에 연결되며, 다이 장착대(545)가 돌출되는 개구를 포함한다. 다이 장착대(545)는, 제3 전극 상호 접속 영역과의 단락을 방지하기 위해, 제1 전극 상호 접속 영역(521)과 대략 동일한 크기이거나 작다. 절연 링(544)은 비전기 전도성 재료로 이루어진다. 패키지(540)의 일 실시예에서, 절연 링(544)과 다이 장착대(545)의 표면은 서로 평행이나, 다이 장착대(545)의 표면이 절연 링(544)의 표면보다 위에 있다.
일반적으로, 다이 장착대(545)는 다이(520)의 제1 전극 상호 접속 영역(521)에 전기적으로 연결된다. 다이 장착대(545)는 다이(520)의 제1 주요면의 활성 영역에 연결되어, 제1 리드(541)를 통해 다이(520)에서 열을 제거하기 위한 열 경로를 제공한다. 더욱 상세하게는, 다이 장착대(545)는, 상당한 전류를 전도하고 있는 RF 전력 트랜지스터의 활성 영역 대부분에 연결된다. 패키지(540)의 일 실시예에서, 제1 리드(541)는, 구리나 구리 텅스텐 합금 등의 금속으로 이루어지고, 땜납층(558)이나, 전기 전도성 에폭시 또는 다른 등가 수단에 의해 제1 전극 상호 접속 영역(521)에 물리적 및 전기적으로 연결된다.
다이(520)의 외부 에지는 다이 장착대(545) 위에 놓인다. 일 실시예에서, 제어 전극 상호 접속 영역(522)은 제1 전극 상호 접속 영역(521) 주위에 링으로서 형성된다. 제어 전극 상호 접속 영역(522)은 다이 장착대(545) 위에 놓이는 다이(520) 영역 상에 있다. 위에 놓인 양은, 다이 장착대(545)의 모든 쪽에서 대략 동일하다.
절연 링(544)은, 다이 장착대(545) 위에 놓인 다이(520) 영역 아래에 위치한다. 상술한 바와 같이, 절연 링(544)은, 제1 주요면이 제1 리드(541) 위에 위치하며 다이 장착대(545)에 인접하도록, 배치된다. 본 실시예에서, 제2 리드(542)는 다이(520)와 직접 접촉하지 않는다. 제2 리드(542)는 절연 링(544)의 제2 주요면에 의해 지지된다. 절연 링(544)은, 다이(520)의 제어 전극 상호 접속 영역(522)에 리드(542)를 연결하는, 금속층 또는 상호 접속(561)을 포함한다. 상호 접속(561)은 절연 링(544) 상에 또는 절연 링(544) 내에 형성될 수도 있다.
절연 링(544)은 세라믹이나, 플라스틱, 또는 유기 재료 등의, 비전기 전도성, 비통기성(non-porous) 재료이다. 절연 링(544)은 밀봉 방식으로 제1 리드 (541)에 접합되거나 부착된다. 패키지(540)의 일 실시예에서, 절연 링(544)의 제2 주요면은 다이 장착대(545)의 표면 아래에 있다. 절연 링(544)의 제2 주요면과 다이 장착대(545)의 표면 간의 높이 차는, 다이(520) 상의 제어 전극 상호 접속 영역(522)을 절연 링(544) 상의 상호 접속(561)에 연결하는 땜납(557)을 수용한다. 예를 들어, 상호 접속(561)은, 제어 전극 상호 접속(522)과 정렬하는 대응 링 형상으로 형성으로 형성된다. 상호 접속(561)의 링 형상 부분을 땜납(557)으로 제어 전극 상호 접속 영역(522)과 연결하여, 다이(520) 주위를 밀봉함으로써, 다이(520)의 활성 영역을 외부 환경으로부터 밀봉하게 된다. 땜납(557) 대신에, 전도성 에폭시 등의 다른 재료를 이용할 수 있다.
절연 링(555)은 절연 링(544) 위에 위치한다. 다이 장착대(545)는 절연 링(555) 내의 개구를 통해 돌출한다. 절연 링(555)은, 제3 리드(543)에서 제2 리드(542)를 분리하고, RF 전력 트랜지스터 다이(520)의 제3 리드(543)의 정렬을 도우며, RF 전력 트랜지스터 패키지(540)의 케이스(housing)의 일부가 된다. 절연 링(555)은, 세라믹이나, 플라스틱, 또는 유기 재료 등의, 비전기 전도성, 비통기성 재료이다. 절연 링(555)은 개별 소자일 필요는 없고, 절연 링(544)의 일부로서 형성될 수 있다. 절연 링(555)이 개별 소자인 경우에는, 절연 링(555)을 물리적으로 적절히 유지하며 밀봉하는 적합한 방법에 의해, 절연 링(544)에 부착시킨다. 패키지(540)의 일 실시예에서, 절연 링(555)은 절연 링(554) 상의 상호 접속(561)에 연결되거나 고정된다. 도시된 바와 같이, 절연 링(555) 상의 예리한 모서리는, 재료 상의 응력을 줄이기 위해, 챔퍼링(chamfer)된다.
절연 링(555)은, 다이(520) 바깥 부분의 지지를 제공하기 위해, 다이(520) 에지 아래에 위치하는, 안으로 돌출된 손가락 모양 영역(559)을 포함한다. 제3 리드(543)는 절연 링(555) 내부와 맞는 형상을 갖는다. RF 전력 트랜지스터의 일 실시예에서, 다이(520)의 제2 주요면은, 소정 형상을 갖도록 에칭된다. 제3 리드(543)는, 다이(520)에 제3 리드(543)를 연결하는 것을 돕기 위해, 다이(520)의 에칭된 제2 주요면과 유사한 형상을 갖는다. 절연 링(555)의 내벽은, 제3 리드(543)가 상당 거리 횡으로 이동하지 않도록, 유지한다. 또한, 절연 링(555)의 상부면은, 제3 리드(543)가 패키지 밖으로 연장될 때, 제3 리드(543)를 지지하고 밀봉한다. 제3 리드(543)는, 절연 링(555)의 상부면에 부착되어, 외부 환경으로부터 다이(520)를 밀봉한다.
제3 리드(543)는, 다이(520)의 제2 주요면 상의 제2 전극 상호 접속 영역(501)에 물리적 및 전기적으로 연결된다. 제3 리드(543)는, 땜납이나, 전도성 에폭시 또는 다른 등가 수단을 이용하여, 제2 전극 상호 접속 영역(501)에 연결된다. 도시된 바와 같이, 제2 전극 상호 접속 영역(501)은, 제3 리드(543) 연결시 정렬을 돕는, 도 28에 도시된 공동(537) 내에 위치한다. 다른 실시예에서는, 다이(520)의 제2 주요면이 평탄하다. 그 다음에, 제3 리드(543)는 다이(520)의 평탄한 제2 주요면 상의 제2 전극 상호 접속 영역(501)에 연결된다. 상기 다른 실시예에서, 절연 링(555)은, 제2 전극 상호 접속 영역과 제3 리드(543)를 정렬시키는 것을 돕는다. 어느 경우에나, 제3 리드(543)는 RF 전력 트랜지스터의 제2 전극 상호 접속 영역(501)에 연결된다.
제3 리드(543)는 구리나 구리 텅스텐 합금 등의 금속으로 이루어진다. 제3 리드(543)는 다이(520)에서 열을 제거하기 위한 열 경로이다. 이와 같이, RF 전력 트랜지스터 패키지(540)는, 배선 접합 없이 제1 리드(541)와 제3 리드(543)를 다이(520)에 연결함으로써, 리드 인덕턴스를 최소화한다. 제1 리드(541)와 제3 리드(543)를 통해 다이(520) 양쪽에서 열을 제거함으로써, 패키지(540)의 열 저항이 상당히 감소된다. 또한, 패키지(540)는, 조립을 단순화하고, 고전력 무선 주파수 트랜지스터의 제조 비용을 낮춘다.
도 34는 도 33의 RF 전력 트랜지스터 패키지(540)를 더 확대한 도면이다. 상기 확대도는, RF 전력 트랜지스터 패키지(540)의 소자가 서로 어떻게 부착되는지를 더 잘 나타낸다. 패키지(540)의 일 실시예에서, 절연 링(544)의 제1 주요면은, 제1 리드(541)와 연결하기 위한 금속층(587)을 갖는다. 금속층(587)은 제1 주요면에 단단히 접합된다. 절연 링(544)이 세라믹 재료인 일 실시예에서는, 고온 리플로우 공정을 수행하여, 제1 리드(541)에 금속층(587)을 접합시킬 수 있다. 고온 리플로우 공정이 절연 링(544)을 제1 리드(541)에 단단히 고정하므로, 후속 제조 단계가 접합에 영향을 주지 않는다.
제2 리드(542)와 절연 링(555)은 절연 링(544)의 제2 주요면에 연결된다. 패키지(540)의 일 실시예에서, 상호 접속(561)은 절연 링(544)의 제2 주요면 상에 형성된다. 절연 링(555)의 하부면은 금속층(589)을 포함한다. 금속층(589)은 절연 링(555)에 단단히 고정된다. 패키지(540)의 일 실시예에서, 절연 링(555)은 세라믹으로 이루어진다. 고온 리플로우 공정을 수행하여, 금속층(589)을 상호 접속 (561)에 접합시킬 수 있다. 또한, 다른 공지된 고온 연결 방법을 이용할 수도 있다. 패키지(540)의 일 실시예에서, 제2 리드(542)는 절연 링(555)에 인접하며, 고온 땜납에 의해 절연 링(544) 상의 상호 접속(561)에 연결된다. 절연 링(544)에의 제2 리드(542)와 절연 링(555)의 물리적 부착은, 패키지(540)를 생산하는, 후속 제조 단계에 의해 영향을 받지 않는다.
땜납(557)과 땜납(558)을 이용하여, 각각, 다이(520)의 제어 전극 상호 접속 영역(522)을 절연 링(544) 상의 상호 접속(561)에 연결하고, 제1 전극 상호 접속 영역(521)을 다이 장착대(545)에 연결한다. 땜납(588)은 제3 리드(543)를 다이(520)의 제2 주요면 상의 제2 전극 상호 접속 영역(501)에 연결한다. 패키지(540)의 일 실시예에서, 절연 링(555)의 상부면은 그 위에 형성된 금속층(575)을 포함한다. 땜납(583)이 제3 리드(543)를 절연 링(555)의 상부면에 연결하여, 리드(543)와 절연 링(555)이 밀봉 실을 형성함으로써, 외부 환경으로부터 다이(520)를 분리한다.
무선 주파수 전력 트랜지스터 패키지(540)를 조립하는 방법은 2개의 조립으로 시작한다. 첫 번째 조립은, 다이(520)를 제3 리드(543)에 물리적 및 전기적으로 부착시킴으로써, 수행된다. 그 다음에, 제3 리드(543)를 핸들로서 이용하여, 후속 단계를 위해, 다이(520)를 이동시켜 배치한다. 예를 들어, 땜납(588) 등의, 제3 리드(543)를 다이(520)에 부착시키는 방법은, 패키지(540)를 형성하는 후속 제조 또는 열 단계에 의해 영향을 받지 않도록, 선택된다.
두 번째 조립은, 제1 리드(541), 절연 링(544), 절연 링(555), 및 제2 리드 (542)를 구비한다. 절연 링(544)은 제1 리드(541)에 부착된다. 절연 링(555)은 절연 링(544)에 부착된다. 또한, 제2 리드(542)는, 소망에 따라, 절연 링(544) 상의 상호 접속에 부착되거나, 후속 단계에서 부착될 수도 있다. 상술한 바와 유사하게, 채택된 부착 공정은, 패키지(540)를 형성하는 후속 제조 또는 열 단계에 의해 영향을 받지 않는다.
땝납(557, 558, 및 583)은, 소정의 표면 상에 배치된다. 땜납이 배치되는 표면은 균일한 땜납 배치를 보장하고 단순화하기 위해, 선택된다. 예를 들어, 땜납(583)은 제3 리드(543)나, 금속층(575), 또는 양쪽 모두에 배치될 수 있다. 패키지(540)의 일 실시예에서, 리드(543)와 다이(520)는 절연 링(555)의 개구 안에 맞는다. 땜납(557)은 다이(520)의 제어 전극 상호 접속 영역(522)과 상호 접속(561) 간에 연결된다. 땜납(558)은 다이(520)의 제1 전극 상호 접속 영역(521)과 다이 장착대(545) 간에 연결된다. 끝으로, 땜납(583)은 제3 리드(543)와 금속층(575) 간에 연결된다. 오븐, 노(furnace), 또는 열판(hot plate) 내에 패키지(540)를 배치하여, 땜납(557, 558, 및 583)이 리플로우함으로써, 물리적 접합 접속을 형성한다.
땜납(557, 558, 및 583)의 양과 두께는, 제조 공정의 변화와 허용 한계하에서 일정한 접속이 형성되는 것을 보장할 수 있도록, 선택된다. 또한, 한 땜납이 다른 땜납 전에 리플로우할 수 있도록, 상이한 온도의 땜납을 이용하는 것이 바람직할 수도 있다. 또한, 리플로우 공정 동안 땜납(557, 558, 및 583)의 연결을 보장하기 위해, 패키지(540)에 압력을 가할 수도 있다.
도 35 내지 도 42는, 본 발명의 패키지의 다른 실시예를 나타낸다. 본 실시예에서는, 그 안에 배면 공동이 형성된 다이(520) 대신에, 편평하고 얇은 웨이퍼를 갖는, 다이(520')가 도시되어 있다. 본 실시예에서 드레인을 위한 외부 리드는 2개의 요소를 갖는다: 드레인 스터브(600; stub) 및 단자(602). 드레인 스터브(600)는, 땜납 프리폼(604; preform) 등의, 전기 전도성 재료를 이용하여 물리적으로 부착된 다이(520')의 배면 상의 제2 전극 상호 접속 영역(501; 도 28)을 거의 보충하는, 내부를 갖는다. 이하, 금속 영역을 서로 전기적 및 물리적으로 접속하는 것으로, 땜납이나 땜납 프리폼을 설명하지만, 전기 전도성 유기 접착제, 디스펜스(dispensed) 땜납, 전도성 범핑(bumping), 공융(eutectic) 접합 또는 다른 공지된 부착 방법 등의, 다른 부착 방법을 이용할 수도 있음에 주목하자.
도 36을 참조하면, 소스 리드(606)는 이전 실시예와 상당히 유사하고, 다이(520')의 앞쪽을 수용하기 위한 페디스털(608; pedestal)을 포함한다. 절연 재료(610)는 페디스털(608)에 근접하여 소스 리드(606) 상에 형성된다. 패키지의 일 실시예에서, 절연 재료(610)는 소스 리드(606)의 상부면 상에 형성된 하나 이상의 영역을 구비한다. 예를 들어, 절연 재료(610)는, 절연 재료(610)의 상부면이 페디스털(608)의 상부면과 대체로 수평인, 페디스털(608)를 둘러싸는 링 형상 영역을 구비한다. 절연 재료(610)는, 세라믹, 폴리머, 폴리이미드, 베릴륨, 질화 알루미늄, 유리, 석영 등의, 전기적으로 비전도성 타입의 재료를 구비한다. 절연 재료(610)는, 주입 몰딩이나, 접착제에 의해, 또는 땜납 등의 금속 접속에 의해, 소스 리드(606; 절연 재료(610)의 하부면 상의 금속층)에 부착된다. 게이트 리드(612) 의 내부 말단은, (예를 들어, 땜납이나, 배선 접합, 리본 접합, 용접, 범핑, 전도성 접착제, 또는 공융 접합 등에 의해)절연 재료(610)의 상부면 상의 금속화(metallization)층(614)에 전기적으로 접속된다. 이와 유사하게, 드레인 리드(610)의 내부 말단은, 상술한 부착 방법을 이용하여, 절연 재료(610)의 바깥 부분 상의 금속화 영역에 장착된다. 드레인 리드(602)의 상부 안쪽 말단은 땜납(616)을 포함한다. 후술하는 바와 같이, 드레인 스터브(600)와 전기 접속을 하는데, 땜납(616)이 이용된다. 또한, 땜납 프리폼(618)도 제공된다. 일반적으로, 땜납 프리폼(618)은, 다이(520')의 앞쪽의 집중된 금속화 또는 제1 전극 상호 접속 영역(521; 도 27 참조)에 해당한다. 일반적으로, 땜납(620)은, 다이의 앞쪽의 금속화 또는 상호 접속(522; 도 27)의 형상에 대응한다.
절연 재료(610)가 링 형상인 것에 한정되지 않는다는 것을 설명하기 위해, 하나 이상의 절연 재료(610) 영역을 포함하는 다른 변형을, 여기서 설명한다. 절연 재료(610)의 제1 영역은 페디스털(608)을 둘러싸지는 않지만 인접하여 형성된다. 절연 재료(610)의 제1 영역의 상부면은 페디스털(608)의 상부면에 대체로 수평이다. 다이의 일부는, 제1 영역의 상부면 상의 금속 상호 접속에 접속되며, 위에 위치한다. 절연 재료(610)의 제2 영역은 소스 리드(606)의 상부면 주위에 형성된 링을 구비한다. 게이트 리드(612)와 드레인 리드(602)는, 제2 영역에 부착된다. 다른 장치를 장착하기 위한 절연 재료(610)의 제3 또는 제4 영역은, 패키지 내부에 있을 장치를 장착하거나 정합 네트워크를 추가하기 위해, (제2 영역의 링의 개구에서)소스 리드(606)의 상부면 상에 형성될 수 있다. 장치들은 상호 접속되 어, 다이와 회로를 형성하게 된다.
이하, 도 37을 참조하면, 도 37에 도시된 방향으로 소자들을 함께 배치한 후, 소(小)조립(subassembly)을 가열하여, 땜납을 녹이고 소자를 서로 부착시킴으로써, 도 35의 소조립을 패키지 기초(base)에 부착시킨다. 상기와 같은 방법으로, 다이(520')의 트랜지스터 셀의 소스는, 다이와의 외부 접속을 제공하는 소스 리드(606)에 의해 서로 병렬로 연결된다. (다이의)드레인 금속화 또는 상호 접속(501)과의 접속은, 드레인 스터브(600)와 리드(602)를 경유해 이루어진다. 게이트 상호 접속 영역(522)과의 전기 접속은 게이트 리드(612)와 금속화층(614)에 의해 제공된다. 끝으로, 도 38에 도시된 바와 같이, 절연 재료(610) 주위에 있는 패키지 상부에 덮개(622)를 부착시켜, 다이(520') 주위에 밀봉 실을 제공한다. 덮개(622)는 세라믹이나 폴리머 등의, 비전도성 재료를 구비한다. 덮개(622)를 고정하는데 에폭시나 접착제를 이용한다. 패키지의 일 실시예에서는, 덮개(622)를 형성하여, 리드(602 및 612) 주위를 맞춘다. 또한, 다른 방법으로는, 끈적한 덮개나 비전도성 캡슐을 이용하여, 외부 환경으로부터 다이를 밀봉할 수 있다.
또한, 상기 패키지 예는 3개의 리드를 갖는 것으로 설명하였지만, 본 발명은, 3개 이상의 리드를 예상하고 있음에 주목하자. 예를 들어, 다수의 게이트 리드는, 플랫폼에 인접한 비전도성 부재 상의 여러 지점에 연결될 수 있다. 또한, 비전도성 부재 상의 전도체는, 다른 리드나, 회로, 또는 소자에 계속 접속될 수 있다.
도 39 및 도 40을 참조하면, 본 발명의 특정 태양을 요약하는데 도움이 된다. RF 전력 반도체 장치(900)는 망형 접속된 트랜지스터 셀(802a, 802b, 등)의 배열을 포함한다. 각각의 셀(802)은, 소스 영역(806)을 둘러싸는 환상 게이트 영역(804)을 포함한다. 그 위에 전도성 금속화층(812)을 갖는 절연 링(910)에 부착되는, 게이트 리드(808)에 인가된 전기 신호에 의해 셀(802)의 게이트에(804), 제어 신호가 인가된다. 층(812)은, 땜납(814)을 경유해 반도체 다이(818)의 표면 상의 환상 게이트 상호 접속(816)에 접속된다. 제어 신호는, 게이트 경로(822)를 통해 게이트 상호 접속(816)에서 공급된다. 도 40에서 가장 잘 알 수 있는 바와 같이, 모든 트랜지스터 셀(802)의 게이트(804)는 서로 병렬로 접속된다. 게이트 상호 접속(816)에서의 신호는, 트랜지스터 셀(802)의 게이트 영역(804)에 접속되는, 경로(822)를 통해 내부로 방사상으로 흐른다. 게이트 경로는, 소스 금속화층이나 소스 상호 접속(826; 도 27의 521)으로부터 게이트 경로를 전기적으로 절연하는, 절연층(824)으로 피복된다.
동작시, 게이트 리드(808) 상의 적절한 신호로 인해, 게이트 영역 아래의 채널을 전도성으로 만든다. 그 결과, (통상, 접지에 접속된)소스 리드(827)에서 드레인 리드(828)로 전류가 흐른다. 더욱 상세하게는, 소스 리드(827)에서 소스 상호 접속(826)을 통과하고, 아래로 소스 영역(806)을 통과하고, 그 다음에, 게이트 전극 아래의 채널 영역을 통과하고, 그 다음에, 드레인 상호 접속(819)을 통과하며, 밖으로 드레인 리드(828)를 통과하여, 전류가 흐른다.
유전체 플랫폼(930)과 접지 차폐판(832)은 도 39에 개략적으로 도시되어 있다. 유전체 플랫폼(930)과 접지 차폐판(832)의 구성 및 기능은, 상기에서 상세하게 설명되었다.
열에 대한 고려(THERMAL CONSIDERATIONS)
현재, RF 증폭에 가장 널리 이용되는 종래 전력 트랜지스터 타입인, LDMOS는, 전기적인 소스 접촉도 되는, 열 싱크를 통해, 상기 장치의 하측에서 열을 제거한다. n형 도핑 영역과 p형 도핑 영역 아래의 다량의 열이 에피택셜 및 벌크 실리콘층을 통해 전송되어야 하므로, 본 발명의 바람직한 실시예에서와 같이, 소스 접촉을 통해 상기 장치의 상측에서 열 에너지를 제거하는 경우보다 열 발산이 덜 효율적이다. 본 발명에서는, 상기 장치의 수직 구성으로 인해, 도 41에 도시된 바와 같이, 주로, 다이 상측의 옴 접촉(711 내지 715)을 통해 열을 발산한다. 이들 옴 접촉은, 다이의 실리콘과 접촉하는, 더 넓고, 편평한, 소스 상호 접속(826)으로부터 경로를 통해 아래쪽으로 연장되는 금속(825; 도 39)에 해당한다.
도 41의 중심에 있는 옴 접촉(715)과 인접한 옴 접촉(711 내지 714)은, 각 트랜지스터 셀 크기의 대략 4분의 1로 오프셋(offset) 된다. 또한, 소스 영역(716)과 게이트 상호 접속(717)도 개략적으로 도시되어 있다. 상기 본 발명의 예에서, 각 트랜지스터 셀은 폭과 높이가 같고, 어느 정도는 정사각형 형상이다(바람직한 실시예에서는, 상술한 바와 같이, 소스가 8개의 변을 갖는다). 일 실시예에서, 단일의 트랜지스터 셀의 옴 접촉은 대략 1.8미크론 × 1.8미크론의 정사각형이다.
대부분의 애플리케이션에서는 도 41의 정사각형 셀 구성이 적합하지만, 소망에 따라, 예를 들어, 도 42에 도시된 바와 같이 추가적인 개선을 실현할 수 있 다. 도 42는 도 41과 유사하지만, 소스 옴 접촉 면적을 최대화하기 위해, 각 트랜지스터 셀의 치수가 정사각형 대신 직사각형이다. 일 실시예에서, 단일의 트랜지스터 셀의 옴 접촉(720)의 치수는 6.0미크론 × 1.8미크론이다. 정사각형 트랜지스터 셀에 비해, 6.0미크론 × 1.8미크론의 옴 접촉 크기를 갖는 직사각형 트랜지스터 셀은 3.33의 계수만큼 소스 옴 접촉 면적을 증가시킨다. 소스 접촉 면적이 더 넓어지면, 반도체 다이의 가열된 활성 영역으로부터, 소스에 있는 더 차가운 금속 접촉까지의 열 전송 면적이 더 넓어짐으로써, 각 트랜지스터 셀의 열 전도성을 향상시킨다. 또한, 열 벡터는, 그 중심에 비해 옴 접촉(720)의 경계(726) 부근에서 밀집되는 경향이 있다. 따라서, 경계 근방에서 발생한 열보다, 소스 옴 접촉의 중심에서의 열을 제거하는 것이 더 어렵다. 옴 접촉을 둘러싸는 주위를 확장시켜(접촉 영역을 넓혀), 소스 접촉 금속을 통해 각 트랜지스터 셀로부터 열을 제거할 수 있는 속도를 증가시킨다. 또한, 트랜지스터 셀 배열이, 트랜지스터 셀 간에 동일하게 이격된 망형 셀 구성을 가짐으로써, 열 발산 트랜지스터 셀이, 인접한 셀에서의 열 벡터의 적극적인 중복으로 인한, 과도한 열점(hotspot)을 생성하는 것을 방지하게 된다.
정사각형 옴 접촉에서 직사각형 옴 접촉으로의 치수 변화는, 상기 장치의 전류 밀도와 열 특성 간의 절충물이다. 전류 밀도의 일부 희생이 일어날 수도 있지만, 그 손실을 보상하는, 열 발산에서의 더 놀랄만한 이득이 발생할 수도 있다. 예를 들어, 본 실시예의 일 예에서, 정사각형 셀을 직사각형 셀 구성으로 변화시키면, 전류 밀도가 13% 손실되지만, 열 발산에 대해서는 40% 이상의 이득이 실현되었 다. 향상된 열 발산으로 인해, 본 발명은, 출력에서 더 높은 전력을 수용할 수 있고, 높은 열 발산 이득에 비해 비교적 적은 전류 밀도 손실은 좋은 절충이다.
도 43은, 다른 가능한 개선을 나타낸 것으로, 다이(730) 자체의 전체 활성 영역(728)의 레이아웃이, 바람직하게는, 10:1을 초과하는, 큰 길이/폭 비를 갖는 직사각형으로 연장된다. 유전체 플랫폼(733)은 활성 영역을 둘러싸고, 게이트 전극 상호 접속(734)은 이동되어 활성 영역(728)에 평행하게 연장된다. 적절한 경로(도시안함)는 활성 영역(728)에서 게이트와 게이트 상호 접속(734)을 연결한다. 활성 영역의 드레인과의 접속은, 예를 들어, 상기에서 상술한 바와 같이, 어떤 적절한 방법으로, 이루어질 수 있다. 소스 금속화(732)는, 상술한 방법으로, 활성 영역을 피복하고, 셀의 소스와 접속을 이룬다.
활성 영역(728)의 연장된 구성은, 활성 영역 주위 근방에 증가된 경계 면적을 제공하므로, 상기 장치에서 열을 효율적으로 제거하는 것을 돕는다. 즉, 활성 영역(728) 중앙의 셀에서 발생한 열은, 예를 들어, 활성 영역이 도 1에 도시된 정사각형과 같은 구성에 가까워지는 경우보다, 더 효율적으로 발산될 수 있다. 본 실시예의 일 태양은, 활성 영역(728)이 수십 만개에 이르는 트랜지스터 셀을 구비할 수도 있는 활성 영역의 단일 영역을 가지며, 각 트랜지스터 셀이 상당량의 열을 발생한다는 것이다. 활성 영역 종횡비는, 각 트랜지스터 셀에서 전도성 열 에너지로 인한 "열점"의 형성을 방지함으로써, 상기 장치의 효율성과 신뢰성을 증가시키도록, 선택된다.
도 44 내지 도 46에는 또 다른 개선이 도시되어 있다. 모든 트랜지스터 셀을 활성 영역의 단일 영역에 배치하는 대신, 활성 영역의 각각 분리된 뱅크(740)를 서로 접속하여, 분리된 뱅크(740)의 트랜지스터 셀이 단일의 활성 영역과 같은 기능을 병렬로 수행한다. 본 실시예의 일 예에서, 1미크론 두께의 필드 산화층(741; 도 45 및 도 46)은, 216미크론의 중심 간 간격으로 구성된 각 활성 영역 뱅크(740)를 분리시킨다. 본 실시예에서, 각 뱅크(740)는, 뱅크당 총 168개의 셀인, 8 × 21개의 트랜지스터 셀을 포함한다. 각 뱅크(740)의 길이는 600미크론이며, 폭은 160미크론이다. 활성 영역의 뱅크가 동일한 전위를 유지하여 서로 출력에서의 발진을 방지하는 것을 보장하기 위해, 버스 접속(도시안함)을 제공할 수도 있다. 통상적으로, 게이트 접속(742)은, 병렬로 접속시, 상부에 땜납 범프(bump)를 가지며, 단일의 게이트로서 기능을 한다. 금속층(744)은 각 뱅크(740) 위에 위치하고, 그 안에 형성된 트랜지스터 셀의 소스와 접속을 이룬다. 일 실시예에서, 분리된 뱅크(740)의 각 금속층(744)은 소스 패키지 리드에 접속하기 위해 범핑된다. 게이트 접속(742)은 기생 용량을 줄이기 위해 유전체 플랫폼(746) 위에 위치한다. 유전체 플랫폼(746)은, 분리된 뱅크(740)의 각 뱅크를 둘러싸서, 각 뱅크 내의 트랜지스터 셀에서 평면 절연 파괴를 일으킨다.
뱅크군(group)이 비교적 큰 거리(예를 들어, 216미크론)만큼 떨어져 확산되는("확산된 셀(spread-cell)" 접근법으로도 지칭됨), 본 실시예의 열 이점은 중요하다. 열원(熱源)은, n형 및 p형 도핑 영역의 상당히 아래에 있는, 다이의 에피택셜층에 존재한다. 열 에너지는, 통상적으로, 뱅크(740)의 상부에 알루미늄, 티탄, 질화 티탄, 및 금의 다층을 구비하는, 소스 접촉을 통해 발산된다. 열 벡터가 소 스 접촉을 향해 상승하면, 이들은 외부로 확산하려는 경향이 있고, 대략 45도 각도로 활성 영역의 표면에서 나간다. 각 뱅크 간의 큰 이격 거리는, 단일 영역 내의 트랜지스터 셀 밀집으로 인한, 열 에너지의 적극적인 형성때문에, 과도한 열점을 생성하지 않고, 효율적인 열 발산을 허용한다. 모든 트랜지스터 셀이 활성 영역의 단일 영역 내에 있는 등가 장치와 비교할 때, 100W 트랜지스터에 대한 "확산된 셀" 접근법의 열 시뮬레이션은 40%의 열 효율 개선을 나타낸다.
이상, 상기 상세한 설명에서는 적어도 하나의 예시적인 실시예를 제시하였지만, 방대한 변형이 존재한다는 것을 이해해야 한다. 또한, 예시적인 실시예나 예시적인 실시예들은 단지 예로서 설명되는 것으로, 어느 경우에도 본 발명의 범위나, 적응성, 또는 구성을 제한하려는 의도가 아님을 이해해야 한다. 오히려, 상기 상세한 설명은, 당해 기술분야의 당업자에게, 예시적인 실시예 또는 예시적인 실시예들을 실현하기 위한 편리한 길잡이를 제공하게 된다. 첨부된 청구항과 그 법적 등가물에서 개시된 본 발명의 범위로부터 일탈하지 않고 구성 요소의 기능 및 배열을 여러 가지로 변형할 수 있음을 이해해야 한다.

Claims (146)

  1. 게이트, 드레인 영역, 소스 영역 및 채널 영역을 구비하는 적어도 하나의 트랜지스터를 포함하고, 상기 게이트는 전기적 전도성 재료를 포함하며, 상기 트랜지스터의 게이트 길이는 전기적 전도성 재료층의 증착 두께와 대략 동일한, 반도체 다이;
    상기 반도체 다이 내의 활성 영역 - 상기 적어도 하나의 트랜지스터의 상기 채널 영역은 상기 활성 영역 내에 존재함 - ; 및
    상기 활성 영역을 둘러싸고, 폭이 10미크론보다 넓고 깊이가 4미크론보다 깊은 유전체 플랫폼
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 다이는, 상기 활성 영역이 위치하는 에피택셜층을 포함하고,
    상기 다이는, 상기 활성 영역 아래의 다량으로 도핑된(heavily doped) 영역을 포함하고,
    상기 유전체 플랫폼은 상기 에피택셜층으로부터 상기 에피택셜층을 통해 상기 다량으로 도핑된 영역까지 적어도 4미크론 연장되는 반도체 장치.
  3. 제2항에 있어서,
    상기 에피택셜층은 상기 다이의 상부면에 인접하여 위치하고,
    상기 유전체 플랫폼은,
    유전체 재료로 이루어지며, 최(最)내부가 활성 영역의 외부와 접하는 유전체 재료의 내벽을 갖는, 수직 구조의 매트릭스의 경계를 규정하는 복수의 공동을 갖는 영역을 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 공동의 상부는, 유전체 재료의 충전물(plug)로 채워지고,
    상기 공동의 하부는, 공기로 채워지는 반도체 장치.
  5. 제4항에 있어서,
    상기 유전체 플랫폼의 영역은 상기 반도체 다이의 총 영역의 적어도 10%와 동일하며,
    상기 유전체 플랫폼은, 상기 활성 영역을 브리지하는 상기 내벽 상의 상기 유전체 재료에 연결되며 상기 공동의 하부에 인접하는, 다량으로 도핑된 영역 내에 유전체 재료를 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 유전체 재료는 이산화 실리콘이고, 상기 적어도 하나의 트랜지스터는 수직 FET(vertical field effect transistor)인 반도체 장치.
  7. 제3항에 있어서,
    상기 활성 영역은 상기 적어도 하나의 트랜지스터를 포함하는 트랜지스터 셀의 배열을 포함하고, 상기 트랜지스터 셀의 배열의 각 셀은 소스 영역, 게이트 및 드레인 영역을 가지며, 상기 트랜지스터 셀의 배열의 각 셀의 상기 드레인 영역들은 서로 연결되는 반도체 장치.
  8. 제7항에 있어서,
    상기 유전체 플랫폼 위에 위치하며, 상기 셀의 게이트에 연결되는 금속 게이트 상호 접속(interconnection);
    상기 다이의 상부면 상에 위치하며, 상기 셀의 소스 영역에 연결되는 금속 소스 상호 접속; 및
    상기 다이의 하부면 상에 위치하며, 상기 셀의 드레인 영역에 연결되는 금속 드레인 상호 접속
    을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 소스 상호 접속은,
    상기 활성 영역 위에 위치하는 평면인 소스 금속화층; 및
    상기 셀의 소스 영역에 그 하단부가 연결되고, 금속화층에 상부가 연결됨으로써, 상기 셀의 모든 소스 영역을 병렬로 전기적으로 접속하는 금속 기둥(post)을 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 소스 금속화층에 연결되는 외부 소스 리드;
    상기 게이트 상호 접속에 연결되는 외부 게이트 리드; 및
    상기 드레인 상호 접속에 연결되는 외부 드레인 리드
    를 포함하는, 다이를 위한 패키지를 더 포함하고,
    상기 소스 리드에서 상기 드레인 리드로 상기 장치를 통해, 전류가 수직으로 흐르는 반도체 장치.
  11. 제10항에 있어서,
    상기 다이와 패키지는, 500MHz보다 높은 주파수에서 동작하고 5W보다 많은 전력을 소비하는 RF(radio frequency) 전력 트랜지스터를 제공하기 위해 구성되는 반도체 장치.
  12. 제10항에 있어서,
    상기 각 셀의 게이트는 상기 금속 소스 상호 접속의 적어도 일부를 둘러싸고, 상기 다이의 상부면 상의 전도성 경로는 상기 게이트 상호 접속에 모든 게이트를 서로 병렬로 연결하는 반도체 장치.
  13. 제12항에 있어서,
    게이트와 드레인간 커패시턴스를 줄이기 위해, 상기 셀의 게이트에 인접하는 상기 다이의 상부면 상에 접지 차폐판을 더 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 접지 차폐판은, 게이트와 드레인간 커패시턴스를 줄이기 위해, 상기 전도성 경로와 게이트 상호 접속의 적어도 일부 아래에 더 위치하는 반도체 장치.
  15. 제13항에 있어서,
    상기 소스 영역은 접지 전위에 연결되고, 상기 유전체 플랫폼에 인접한 판의 일부는, 상기 소스 영역에 전기적으로 연결되는 상기 다이 내의 반도체성 영역에 연결되는 반도체 장치.
  16. 제12항에 있어서,
    상기 트랜지스터 셀의 배열의 각 셀은 채널 영역을 포함하고,
    각 셀에 대해서 상기 각 셀의 게이트는 상기 소스 영역과 드레인 영역 간의 상기 다이 내의 각 셀의 상기 채널 영역 위에 위치하며,
    상기 게이트는 수평부와 수직부를 갖는 적어도 하나의 폴리실리콘층으로 형성되고,
    상기 수직부는 상기 전도성 경로에 연결되는 반도체 장치.
  17. 제16항에 있어서,
    상기 게이트는 2개의 폴리실리콘층을 포함하는 반도체 장치.
  18. 제17항에 있어서,
    셀의 상기 채널 영역의 길이는 상기 폴리실리콘층 중 적어도 하나의 수평부의 폭에 의해 규정되는 반도체 장치.
  19. 제16항에 있어서,
    각 셀의 상기 채널 영역은 실질적으로 일정한 도핑 농도를 갖는 반도체 장치.
  20. 제2항에 있어서,
    상기 에피택셜층은, 전기적 저항을 낮추어 상기 장치를 통한 전류 흐름을 용이하게 하기 위해, 다량으로 도핑된 영역보다 더 다량으로 도핑되는 영역을 포함하는 반도체 장치.
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  25. 제9항에 있어서,
    상기 각 셀의 상기 소스 영역과 상기 게이트는 치수가 직사각형이고, 상기 금속 기둥은 셀에서의 열 발산을 용이하게 하기 위해 직사각형인 반도체 장치.
  26. 제7항에 있어서,
    상기 활성 영역은 상기 셀에서의 열 발산을 용이하게 하기 위해 연장된 직사각형인 반도체 장치.
  27. 제7항에 있어서,
    상기 다이는, 상기 셀에서의 열 발산을 용이하게 하기 위해 서로 전기적으로 절연된 복수의 활성 영역 뱅크(bank)를 포함하는 반도체 장치.
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  139. 제1항에 있어서,
    상기 트랜지스터의 게이트 길이는 비포토리소그래피로 결정되고,
    상기 전기적 전도성 재료는 폴리실리콘을 포함하는 반도체 장치.
  140. 제1항에 있어서,
    상기 반도체 다이는 상기 반도체 다이의 제1 표면에서 상기 반도체 다이까지 연장되는 에피텍셜층을 포함하고, 상기 활성 영역은 상기 에피택셜층 내에 존재하며, 상기 유전체 플랫폼은 상기 반도체 다이의 제1 표면에서 상기 에피택셜층을 통해 연장되며, 상기 유전체 플랫폼은 유전체 지지 구조이고, 상기 유전체 지지 구조 위에 전기적 상호 접속, 수동 소자 또는 능동 장치를 지지하기 위한 것인 반도체 장치.
  141. 제1항에 있어서,
    상기 유전체 플랫폼의 유전율은 이산화 실리콘의 유전율과 동일하거나 작고, 상기 유전체 플랫폼은 상기 적어도 하나의 트랜지스터의 형성 이전에 형성되는 반도체 장치.
  142. 제1항에 있어서,
    상기 반도체 다이는 에피택셜층을 포함하고, 상기 유전체 플랫폼은 상기 에피택셜층을 통하여 연장되는 유전체 재료의 복수의 지지 구조를 포함하는 반도체 장치.
  143. 제142항에 있어서,
    상기 복수의 지지 구조는 공동에 의해 분리되고, 상기 공동의 상부는 유전체 재료의 충전물로 피복되며, 상기 공동의 하부는 재료로 채워지지 않는 반도체 장치.
  144. 제142항에 있어서,
    상기 유전체 구조는 적어도 하나의 공동을 포함하는 반도체 장치.
  145. 제144항에 있어서,
    상기 적어도 하나의 공동은 상기 에피택셜층의 표면과 수평으로 덮이는 반도체 장치.
  146. 제144항에 있어서,
    상기 적어도 하나의 공동은 유전체 재료로 채워지는 반도체 장치.
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