KR100771233B1 - 고전력용 반도체 패키지 - Google Patents

고전력용 반도체 패키지 Download PDF

Info

Publication number
KR100771233B1
KR100771233B1 KR1020000048319A KR20000048319A KR100771233B1 KR 100771233 B1 KR100771233 B1 KR 100771233B1 KR 1020000048319 A KR1020000048319 A KR 1020000048319A KR 20000048319 A KR20000048319 A KR 20000048319A KR 100771233 B1 KR100771233 B1 KR 100771233B1
Authority
KR
South Korea
Prior art keywords
semiconductor package
chip
exposed
chip pad
lead frame
Prior art date
Application number
KR1020000048319A
Other languages
English (en)
Other versions
KR20020015156A (ko
Inventor
최윤화
김영길
이병옥
Original Assignee
페어차일드코리아반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드코리아반도체 주식회사 filed Critical 페어차일드코리아반도체 주식회사
Priority to KR1020000048319A priority Critical patent/KR100771233B1/ko
Publication of KR20020015156A publication Critical patent/KR20020015156A/ko
Application granted granted Critical
Publication of KR100771233B1 publication Critical patent/KR100771233B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 고전력용 반도체 패키지에 관한 것이다. 본 발명은 칩패드, 히트 싱크 리드, 인너리드 및 아웃터리드를 포함하는 리드프레임과, 상기 칩패드 상에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 리드프레임의 인너리드를 연결하는 와이어와, 상기 칩이 탑재된 리드프레임의 칩패드와 인너리드를 몰딩하는 에폭시 몰드 컴파운드를 구비하는 반도체 패키지에 있어서, 상기 리드프레임은 상기 칩패드와 연결되어 상기 에폭시 몰드 컴파운드 상부로 노출되는 노출날개를 더 구비하는 반도체 패키지를 제공한다.

Description

고전력용 반도체 패키지{Semiconductor package for high power dissipation}
도 1 내지 도 3은 종래의 반도체 패키지를 도시한 도면들이다.
도 4a 내지 도 4f는 본 발명의 바람직한 일 실시예에 따른 고전력용 반도체 패키지을 도시한 도면들이다.
도 5는 본 발명의 바람직한 다른 실시예에 따른 고전력용 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 바람직한 또 다른 실시예에 따른 고전력용 반도체 패키지를 도시한 단면도이다.
도 7a 및 도 7b는 본 발명의 바람직한 또 하나의 다른 실시예에 따른 고전력용 반도체 패키지를 도시한 도면들이다.
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 고전력용 반도체 패키지에 관한 것이다.
도 1 내지 도 3은 종래의 반도체 패키지를 도시한 도면들이다.
도 1을 참조하면, 종래에는 셋(Set) 동작시 열 발생량이 많은 소자를 위해 칩패드(12)에 히트 싱크(Heat Sink)(16)라 불리는 리드를 연결한 후 패키지를 셋에 실장시킨다. 따라서 셋 동작시 칩(10)에서 발생한 열은 히크 싱크(16)를 통과하여 셋 보드(Set Board)로 빠져나가게 된다. 그러나 상기 패키지의 문제점은 열전달 효율을 높이기 위해 히트 싱크 리드 폭을 넓히게 되면 패키지 길이를 늘려야 되므로 패키지 크기가 커지게 되고, 인너리드 디자인이 어렵게 되며, 리드프레임 형성시 리드 쇼울더 부위에 미세 크랙(Crack)이 발생하게 된다. 또한 상기 패키지의 열전달은 도 2와 같이 주로 히트 싱크(16)를 통하여 보드(18)로 흐르게 되어 있으므로 만일 보드(18)의 설계 여유 공간이 없어 열이 빠져나갈 접지면이 없을 경우에는 패키지의 내부에서 발생한 열은 결국 패키지 에폭시 몰드 컴파운드(Epoxy Molding Compound)(14)를 통하여 외부로 나가게 됨으로써 열전달 효과는 떨어지게 된다.
다른 종래 기술로서 칩패드(12)를 도 3과 같이 에폭시 몰드 컴파운드 표면 밑으로 노출시켜 열전달 효과를 높이는 방법이 있다. 그러나 도 3에 도시되어 있는 패키지는 칩(10)이 붙어있는 칩패드(12)가 에폭시 몰드 컴파운드(14) 외부로 노출되어 있어 칩패드(12) 계면을 따라 습기가 침투하기 때문에 칩패드 부식을 발생시킨다. 또한 패키지의 열전달은 노출된 칩패드를 통하여 보드로 흐르게 되어 있으므로 만일 접지면이 되어 있는 보드에 노출된 패드를 솔더링(soldering)하지 않을 경우에는 패키지의 내부에서 발생한 열은 결국 패키지 에폭시 몰드 컴파운드(14)를 통하여 외부로 나가게 됨으로써 열전달 효과는 떨어지게 된다. 노출된 패드 타입은 작업성 측면에서 기존 대비 솔더링하기가 어려우며, 재작업(Rework)성도 떨어진다. 또한 노출된 패드와 보드의 솔더링시 보드 회로는 패키지 밑면으로 지나가지 못하게 됨으로써 보드 회로 디자인에 많은 제약을 받게 된다.
본 발명이 이루고자 하는 기술적 과제는 패키지 외부로 효과적으로 열을 방출할 수 있는 반도체 패키지를 제공함에 있다. 또한 패키지 내부로 습기가 침투하는 것을 효과적으로 방지할 수 있는 반도체 패키지를 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 칩패드, 히트 싱크 리드, 인너리드 및 아웃터리드를 포함하는 리드프레임과, 상기 칩패드 상에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 리드프레임의 인너리드를 연결하는 와이어와, 상기 칩이 탑재된 리드프레임의 칩패드와 인너리드를 몰딩하는 에폭시 몰드 컴파운드를 구비하는 반도체 패키지에 있어서, 상기 리드프레임은 상기 칩패드와 연결되어 상기 에폭시 몰드 컴파운드 상부로 노출되는 노출날개를 더 구비하는 것을 특징으로 하는 반도체 패키지를 제공한다.
또한 상기 기술적 과제를 달성하기 위하여 본 발명은, 칩패드, 히트 싱크 리드, 인너리드 및 아웃터리드를 포함하는 리드프레임과, 상기 칩패드 상에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 리드프레임의 인너리드를 연결하는 와이어와, 상기 칩이 탑재된 리드프레임의 칩패드와 인너리드를 몰딩하는 에폭시 몰드 컴파운드와, 상기 칩패드와 연결되어 상기 에폭시 몰드 컴파운드 상부 표면으로 노출되는 노출날개를 구비하는 반도체 패키지에 있어서, 상기 칩패드의 밑면은 패키지 바닥 으로 노출되어 있는 것을 특징으로 하는 반도체 패키지를 제공한다.
상기 칩패드는 에폭시 몰드 컴파운드 바닥면으로부터 소정 깊이 만큼 들어가게 형성되며, 노출날개는 에폭시 몰드 컴파운드 상부면으로부터 소정 깊이 만큼 들어가게 형성될 수 있다.
상기 노출날개는 패키지 상부면으로의 열전달을 더욱 효과적으로 하기 위하여 상기 에폭시 몰드 컴파운드의 상부 전면을 차지하도록 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 발명의 바람직한 실시예에 따른 반도체 패키지는 고전력 소모를 요하는 제품에 적합한 패키지로서, 칩에서 발생한 열은 칩패드를 지나 히트 싱크 리드와 노출날개를 통해 빠져나가게 된다. 따라서 본 발명의 바람직한 실시예에 따른 반도체 패키지는 패키지 상부로 많은 열을 빠져나가게 하는 셋(즉, CD-ROM과 같이 셋의 전도성 케이스가 패키지 상부 표면과 붙어있어 케이스 자체가 히트 싱크 역할을 함)에 이용할 수 있다. 또한 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지는 칩에서 발생한 열을 패키지 상부뿐만 아니라 히트 싱크와 노출된 칩패드로 동 시에 빠져나가게 함으로써 셋 보드에 접지면이 있는 경우에는 더욱더 많은 열을 방출할 수 있다.
<실시예1>
도 4a 내지 도 4f는 본 발명의 바람직한 일 실시예에 따른 고전력용 반도체 패키지을 도시한 도면들이다. 도 4a는 본 발명의 바람직한 일 실시예에 따른 고전력용 반도체 패키지의 도면이고, 도 4b는 도 4a를 가로 방향으로 절단한 단면도이며, 도 4c는 도 4a의 평면도이며, 도 4d는 도 4c의 A 부분을 확대한 도면이다. 도 4e는 본 발명의 바람직한 일 실시예에 따른 고전력용 반도체 패키지의 노출날개 모양을 도시한 도면이고, 도 4f는 본 발명의 바람직한 일 실시예에 따른 고전력용 반도체 패키지의 노출날개와 에폭시 몰드 컴파운드 사이의 접착력을 향상시키기 위하여 노출날개에 홀이 형성된 모습을 도시한 도면이다.
도 4a 내지 도 4b를 참조하면, 본 발명의 일 실시예에 따른 고전력용 반도체 패키지는 종래기술의 문제점인 패키지 상부 표면으로의 열전달을 효과적으로 개선한 것으로서, 노출날개(108)를 칩패드(102)와 연결시켜 칩(100)에서 발생한 열을 바로 패키지 상부면으로 빠져나가게 하여 셋의 전도성 케이스로 방열할 수 있게 하였고, 또한 히트 싱크 리드(106)를 칩패드(102)와 연결시켜 칩(100)에서 발생한 열이 바로 셋 보드로 빠져나가게 한 것이다. 또한 패키지를 셋 보드에 실장시 패키지 밑면으로는 셋 보드의 회로가 지나갈 수 있고 칩패드(102)가 에폭시 몰드 컴파운드 밖으로 노출되어 있지 않아 흡습 관련 환경 신뢰성을 향상시킬 수 있다. 이를 위해 본 발명의 바람직한 일 실시예에 따른 반도체 패키지는 칩패드(102), 히트 싱크 리 드(106), 인너리드(110) 및 아웃터리드(111)를 포함하는 리드프레임과, 상기 칩패드(102) 상에 탑재된 반도체 칩(100)과, 상기 반도체 칩(100)과 상기 리드프레임의 인너리드(110)를 연결하는 와이어(112)와, 상기 칩(100)이 탑재된 리드프레임의 칩패드(102)와 인너리드(110)를 몰딩하는 에폭시 몰드 컴파운드(104)를 구비하는 반도체 패키지에 있어서, 상기 리드프레임에는 상기 칩패드(102)와 연결되어 상기 에폭시 몰드 컴파운드(104) 상부로 노출되는 노출날개(108)가 더 구비되어 있다.
칩패드(102)와 에폭시 몰드 컴파운드(108) 사이의 접착력을 향상시키기 위하여 칩패드(102) 뒷면에 딤플(Dimple)을 삽입하는 것이 바람직하다.
도 4c 및 도 4d를 참조하면, 본 발명의 일 실시예에 따른 고전력용 반도체 패키지는 히트 싱크 리드(106)와 노출날개(108)를 타고 들어오는 습기를 막기 위하여 리드프레임과 히트 싱크(106) 주위에 그루브(114)를 삽입하는 것이 바람직하다.
도 4e를 참조하면, 패키지 면으로의 열전달 효과를 더 높이기 위하여 노출날개(108) 모양을 사다리꼴, 별 또는 원형 등으로 만들 수 있다.
도 4f를 참조하면, 에폭시 몰드 컴파운드(104)와의 접착력을 증대시키고, 몰드 플로우(Mold Flow)에 의한 노출날개(108)의 비틀림을 막기 위하여 노출날개(108)를 관통하는 홀(116)을 만들 수 있다.
<실시예2>
도 5는 본 발명의 바람직한 다른 실시예에 따른 고전력용 반도체 패키지를 도시한 단면도이다.
도 5를 참조하면, 본 발명의 바람직한 다른 실시예에 따른 고전력용 반도체 패키지는 제1 실시예에서 보다 더 열전달 효과를 높이기 위하여 칩패드(102)를 에폭시 몰드 컴파운드(104) 밖으로 노출시킨 것이다. 이를 위해 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지는 칩패드(102), 히트 싱크 리드(106), 인너리드(110) 및 아웃터리드(111)를 포함하는 리드프레임과, 상기 칩패드(102) 상에 탑재된 반도체 칩(100)과, 상기 반도체 칩(100)과 상기 리드프레임의 인너리드(110)를 연결하는 와이어(112)와, 상기 칩(110)이 탑재된 리드프레임의 칩패드(102)와 인너리드(110)를 몰딩하는 에폭시 몰드 컴파운드(104)와, 상기 칩패드(102)와 연결되어 상기 에폭시 몰드 컴파운드(104) 상부 표면으로 노출되는 노출날개(108)를 구비하는 반도체 패키지에 있어서, 상기 칩패드(102)의 밑면은 패키지 바닥으로 노출되어 있다.
리드프레임 다운 셋(Down Set)을 원활히 하기 위하여 패키지 두께를 0.7∼1.2mm로 하였으며, 히트 싱크 리드(106)와 노출날개(108)를 타고 들어오는 습기를 막기 위하여 도 4d와 같이 칩패드(102)와 히트 싱크(106) 주위에 그루브(114)를 삽입하는 것이 바람직하다. 패키지 상부 면으로의 열전달 효과를 좀더 높이기 위하여 노출날개(108) 모양을 사다리꼴, 별 또는 원형 등으로 만들 수 있다. 에폭시 몰드 컴파운드(104)와의 접착력을 증대시키고 몰드 플로우(Mold Flow)에 의한 노출날개(108)의 비틀림을 막기 위하여 노출날개(108)를 관통하는 홀을 만들 수 있다.
<실시예3>
도 6은 본 발명의 바람직한 또 다른 실시예에 따른 고전력용 반도체 패키지 를 도시한 단면도이다.
도 6을 참조하면, 본 발명의 바람직한 또 다른 실시예에 따른 고전력용 반도체 패키지는 패키지 열방출 효과는 제2 실시예에서와 같이 되도록 하였으나, 셋 보드에 패키지 실장시 노출된 칩패드에 솔더링시 솔더 결합 신뢰성(Solder Joint Reliability)를 향상시킬 수 있도록 할 수 있다. 이를 위해 칩패드(102)가 에폭시 몰드 컴파운드(104) 표면으로부터 0.05∼0.15mm 정도의 깊이를 갖고, 또한 노출날개(108)도 에폭시 몰드 컴파운드(104) 상부면으로부터 0.05∼0.15mm 들어가게 하는 것이 바람직하다.
<실시예4>
도 7a는 본 발명의 바람직한 또 하나의 다른 실시예에 따른 고전력용 반도체 패키지를 도시한 단면도이다. 도 7b는 본 발명의 바람직한 또 하나의 다른 실시예에 따른 고전력용 반도체 패키지를 도시한 평면도이다.
도 7a 및 도 7b를 참조하면, 본 발명의 바람직한 또 하나의 다른 실시예에 따른 고전력용 반도체 패키지는 제3 실시예와 동일하나, 노출날개(108) 면적을 패키지 상부 전면에 차지하게 하여 패키지 상부면으로의 열전달을 더욱 효과적으로 하였다는 점이 다르다. 여기서, 가로 길이(T1)는 0.5 내지 5mm가 되고, 세로 길이(T2)는 0.5 내지 8.0mm가 되도록 형성하는 것이 바람직하다.
본 발명의 바람직한 실시예에 따른 반도체 패키지의 제조방법은 다음과 같다. 먼저, 상방향으로 굴곡(Up-Set Forming)된 노출날개가 연결된 리드프레임의 칩 패드 상에 열전도도가 높은 접착제를 사용하여 칩을 탑재한다. 상기 리드프레임은 Cu 또는 Cu 합금을 사용하며, 그 두께가 3∼20mm 정도가 되도록 형성하는 것이 바람직하다. 상기 열전도도가 높은 접착제는 Ag 에폭시, Pb/Sb 또는 Pb가 없는 소재 등을 사용하며, 필름(Film) 또는 페이스트(Paste) 타입인 것이 바람직하다.
이어서, 와이어를 사용하여 칩과 인너리드를 연결한다. 와이어는 Au, Al 또는 Cu를 사용하는 것이 바람직하다.
열전도도가 높은 에폭시 몰드 컴파운드를 사용하여 성형시킨다. 이때 노출날개가 비틀리지 않게 몰드 금형 진공으로 노출날개를 고정시키고 성형할 수 있다. 또한 몰드 양각 금형을 이용하여 칩패드가 에폭시 몰드 컴파운드 표면안으로 들어가게 작업할 수 있다.
몰드 성형 완료된 패키지를 플래시(Flash)를 제거하는 공정을 거쳐 노출날개의 플래시를 제거한다.
플래시 제거 공정을 거친 패키지는 Sn/Pb 플레이팅(Plating) 또는 Pb이 없는 도금 공정을 거친다. 그러나 리드프레임이 PPF(Pre-plated Lead Frame)일 경우에는 도금 공정을 거치지 않는다.
도금 공정을 거친 패키지를 리드 절단 및 굴곡(Trim & Form) 공정을 거쳐 개별 패키지를 완성한다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명에 의하면, 노출날개, 히트 싱크 리드 등을 통하여 패키지 표면으로 열을 빠르게 전달시킴으로서 셋 케이스로의 열전달을 효과적으로 높일 수 있다. 따라서 고전력 소모 제품에 적합할 뿐만 아니라 고속 모터 제어 구동 집적회로에 우수한 열방출 능력을 가질 수 있다. 또한 습기 침투를 막도록 구루브가 형성되어 있으므로 셋의 신뢰성을 향상시킬 수 있다.

Claims (12)

  1. 칩패드, 히트 싱크 리드, 인너리드 및 아웃터리드를 포함하는 리드프레임과,
    상기 칩패드 상에 탑재된 반도체 칩과,
    상기 반도체 칩과 상기 리드프레임의 인너리드를 연결하는 와이어와,
    상기 칩이 탑재된 리드프레임의 칩패드와 인너리드를 몰딩하는 에폭시 몰드 컴파운드를 구비하는 반도체 패키지에 있어서,
    상기 리드프레임은 상기 칩패드와 연결되어 상기 에폭시 몰드 컴파운드 상부로 노출되는 노출날개를 더 구비하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 리드프레임에는 하나 이상의 그루브가 형성되어 있는 것을 특징으로 한는 반도체 패키지.
  3. 제1항에 있어서, 상기 칩패드 뒷면에는 하나 이상의 딤플이 삽입되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 노출날개는 사각형, 사다리꼴, 별 또는 원형 모양의 형태를 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 노출날개는 하나 이상의 홀을 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 노출날개의 밑면에는 하나 이상의 딤플이 삽입되어 있는 것을 특징으로 하는 반도체 패키지.
  7. 칩패드, 히트 싱크 리드, 인너리드 및 아웃터리드를 포함하는 리드프레임과,
    상기 칩패드 상에 탑재된 반도체 칩과,
    상기 반도체 칩과 상기 리드프레임의 인너리드를 연결하는 와이어와,
    상기 칩이 탑재된 리드프레임의 칩패드와 인너리드를 몰딩하는 에폭시 몰드 컴파운드와,
    상기 칩패드와 연결되어 상기 에폭시 몰드 컴파운드 상부 표면으로 노출되는 노출날개를 구비하는 반도체 패키지에 있어서,
    상기 칩패드의 밑면은 패키지 바닥으로 노출되어 있는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서, 상기 노출날개는 사각형, 사다리꼴, 별 또는 원형 모양의 형태를 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제7항 또는 제8항에 있어서, 상기 노출날개는 하나 이상의 홀을 갖는 것을 특징으로 하는 반도체 패키지.
  10. 제7항 또는 제8항에 있어서, 상기 노출날개의 밑면에는 하나 이상의 딤플이 삽입되어 있는 것을 특징으로 하는 반도체 패키지.
  11. 제7항에 있어서, 상기 칩패드는 에폭시 몰드 컴파운드 바닥면으로부터 소정 깊이 만큼 들어가게 형성되며, 노출날개는 에폭시 몰드 컴파운드 상부면으로부터 소정 깊이 만큼 들어가게 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  12. 제7항에 있어서, 상기 노출날개는 상기 에폭시 몰드 컴파운드의 상부 전면을 차지하도록 형성되어 있는 것을 특징으로 하는 반도체 패키지.
KR1020000048319A 2000-08-21 2000-08-21 고전력용 반도체 패키지 KR100771233B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000048319A KR100771233B1 (ko) 2000-08-21 2000-08-21 고전력용 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000048319A KR100771233B1 (ko) 2000-08-21 2000-08-21 고전력용 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20020015156A KR20020015156A (ko) 2002-02-27
KR100771233B1 true KR100771233B1 (ko) 2007-10-29

Family

ID=19684197

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000048319A KR100771233B1 (ko) 2000-08-21 2000-08-21 고전력용 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100771233B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244335A (ja) * 1993-02-15 1994-09-02 Fuji Electric Co Ltd 樹脂封止型半導体装置
JP2000012756A (ja) * 1998-06-23 2000-01-14 Hitachi Ltd 半導体装置およびその製造方法並びにそれを使用した実装構造体
KR20010018990A (ko) * 1999-08-24 2001-03-15 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244335A (ja) * 1993-02-15 1994-09-02 Fuji Electric Co Ltd 樹脂封止型半導体装置
JP2000012756A (ja) * 1998-06-23 2000-01-14 Hitachi Ltd 半導体装置およびその製造方法並びにそれを使用した実装構造体
KR20010018990A (ko) * 1999-08-24 2001-03-15 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지

Also Published As

Publication number Publication date
KR20020015156A (ko) 2002-02-27

Similar Documents

Publication Publication Date Title
US6608366B1 (en) Lead frame with plated end leads
CN101273452B (zh) 半导体器件封装
KR100390094B1 (ko) 반도체장치 및 그 제조방법
US9305889B2 (en) Leadless integrated circuit package having standoff contacts and die attach pad
US7439097B2 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
US7608930B2 (en) Semiconductor device and method of manufacturing semiconductor device
KR100192760B1 (ko) 메탈 캐리어 프레임을 이용한 bag반도체 패키지의 제조방법 및 그반도체 패키지
TWI587457B (zh) 樹脂密封型半導體裝置及其製造方法
JP2014007363A (ja) 半導体装置の製造方法および半導体装置
KR20160136208A (ko) 반도체 장치의 제조 방법 및 반도체 장치
US20110108965A1 (en) Semiconductor device package
KR20050071524A (ko) 블럭 몰드 조립체용 열 강화 패키지
US8076181B1 (en) Lead plating technique for singulated IC packages
JP2005191240A (ja) 半導体装置及びその製造方法
KR20000039786A (ko) 볼 그리드 어레이 패키지
US6608369B2 (en) Lead frame, semiconductor device and manufacturing method thereof, circuit board and electronic equipment
US7443010B2 (en) Matrix form semiconductor package substrate having an electrode of serpentine shape
JP5702763B2 (ja) 半導体装置
JP4635471B2 (ja) 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム
KR100771233B1 (ko) 고전력용 반도체 패키지
KR100258606B1 (ko) Pcb 기판 형성방법 및 그를 이용한 bga 반도체 패키지 구조
JP3920657B2 (ja) 樹脂封止型半導体装置の製造方法
JP2017108191A (ja) 半導体装置
KR100320447B1 (ko) 반도체 패키지의 제조방법
JP2008108967A (ja) リードフレームおよびそれを用いた半導体パッケージの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120918

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130917

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140925

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151014

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160927

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181015

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 13