KR20000039786A - 볼 그리드 어레이 패키지 - Google Patents

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KR20000039786A
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Abstract

본 발명은 볼 그리드 어레이 패키지를 개시한다. 개시된 본 발명은, 반도체 칩(110)의 밑면에 리드 프레임(130)이 접착제(140)로 부착된다. 리드 프레임(130)의 인너 리드(131)가 금속 와이어(120)로 반도체 칩(110)의 패드(111)에 연결되는데, 인너 리드(131)의 두께는 리드 프레임(130)의 원래 두께와 동일하다. 리드 프레임(130)의 아우터 리드(132)는, 리드 프레임(130)의 밑면을 부분 식각하는 것에 의해 형성된다. 아우터 리드(132)가 돌출되게 전체가 봉지제(100)로 몰딩되는데, 특히 봉지제(100)에는 인너 리드(131) 하부 부분이 하향으로 돌출되게 형성된 돌출부(101)를 갖는다. 이는, 와이어 본딩시, 금속 와이어(120)가 봉지제(100)에서 노출되지 않도록 본딩 높이를 조절하는 여유도를 높여준다. 봉지제(100)에서 노출된 아우터 리드(132)에 솔더 볼(150)이 마운팅된다.

Description

볼 그리드 어레이 패키지
본 발명은 볼 그리드 어레이(ball grid array) 패키지에 관한 것으로서, 보다 구체적으로는 기판에 실장되는 복수개의 솔더 볼을 갖는 패키지에 관한 것이다.
패키지의 한 예로서, 가장 범용으로 사용되고 있는 에스오제이(SOJ:Small Outline J-lead) 타입이 있고, 특수한 경우에 사용하는 지프(ZIP: Zigzag Inline Package) 타입이 있으며, 또 규격화되고 있는 메모리 카드(memory card)에 적합하도록 구성된 티에스오피(TSOP: Thin Small Outline Package) 타입 등이 있다.
이러한 패키지 제조 방법을 개략적으로 설명하면 다음과 같다.
먼저, 웨이퍼를 스크라이빙 라인을 따라 절단하는 소잉(sawing) 공정을 진행하여 개개의 반도체 칩으로 분리한 다음, 리드 프레임의 인너 리드를 각 반도체 칩에 부착하는 다이 어태치 공정을 진행한다.
이후 일정 온도에서 일정시간 동안 큐어링(curing)을 실시한 후, 반도체 칩의 패드와 리드 프레임의 인너 리드를 금속 와이어로 상호 연결시켜 전기적으로 연결시키는 와이어 본딩 공정을 수행한다.
와이어 본딩이 끝나면, 봉지제를 사용하여 반도체 칩을 몰딩하는 몰딩 공정을 수행한다. 이와 같이 반도체 칩을 몰딩해야만, 외부의 열적, 기계적 충격으로 부터 반도체 칩을 보호할 수가 있는 것이다.
상기와 같은 몰딩 공정이 완료된 후에는 아우터 리드을 도금하는 플래팅 공정, 아우터 리드를 지지하고 있는 댐바를 절단하는 트림 공정, 및 기판에 실장이 용이하도록 아우터 리드를 소정 형태로 절곡 형성하는 포밍 공정을 진행하여, 패키지를 제조한다.
이러한 공정으로 제작되는 일반적인 패키지에 대해, 패키지의 경박화를 위해 제시된 볼 그리드 어레이 패키지는 기판에 실장하기 위해서 수 개의 솔더 볼이 어레이식으로 배열된 구조로 이루어진다.
도 1에 도시된 패키지는 일본국 특개평 8-125066호에 개시된 것으로서, 도시된 바와 같이, 반도체 칩(1)의 밑면에 리드 프레임(2)이 접착제(3)로 부착되어 있다. 리드 프레임(2)의 인너 리드(21)가 금속 와이어(6)로 반도체 칩(1)의 패드에 연결되어 있고, 리드 프레임(2)의 아우터 리드(22)가 노출되도록 전체가 봉지제(4)로 몰딩되어 있다. 봉지제(4)에서 노출된 아우터 리드(22)에 솔더 볼(5)이 마운팅되어 있다.
그런데, 도 1에서, 리드 프레임(2)은 대략 ㄱ자 형상을 이루어서, 좌측단이 인너 리드(21)가 되고, 우측 하단이 아우터 리드(22)가 된다. 이러한 형상의 리드 프레임(2)은 원래의 형상이 아니라 직사각 단면을 부분 식각하여 형성한 것이다. 즉, 아우터 리드(22)의 두께가 리드 프레임(2)의 본래 두께이다.
그런데, 반도체 칩이 고집적화 및 다핀화되면서 인너 리드(21)간의 피치가 점차 미세해지는데, 종래와 같이 화공약품을 이용한 부분 식각에 의해서 인너 리드(21)를 형성하게 되면, 인너 리드(21)들의 두께가 일정하지 않고, 식각면이 평평하지 않으며, 아울러 모서리 부분은 곡률진 형상을 이루게 경우가 많다.
리드 프레임의 인너 리드가 상기와 같은 형상이 되면, 와이어 본딩시 접속 불량이 자주 발생되는 문제점이 있었다.
또한, 와이어 본딩시, 금속 와이어(6)가 봉지제(4) 하부로 노출되지 않도록 조절해주어야 하는데, 리드 프레임의 식각 깊이가 항상 일정하지 않은 관계로 본딩 높이 조절이 매우 어렵다는, 즉 항상 정확하게 조절해주어야 하는 문제점도 있었다.
따라서, 본 발명은 종래의 패키지가 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 내부 리드의 두께를 원래의 리드 프레임 두께가 되도록 함과 아울러 부분 식각 영역도 최소화하여, 와이어 본딩 접속 불량을 방지할 수 있는 볼 그리드 어레이 패키지를 제공하는데 목적이 있다.
다른 목적은, 금속 와이어가 봉지제에서 노출될 염려가 없도록 하여, 본딩 높이를 조절하는 작업이 한결 수월해지게 하는데 있다.
도 1은 종래의 볼 그리드 어레이 패키지를 나타낸 단면도
도 2a 및 도 2b는 본 발명의 실시예 1에 따른 패키지를 나타낸 정단면도 및 일부 절개 사시도
도 3은 본 발명의 주요부인 리드 프레임들이 배열된 상태를 나타낸 평면도
도 4a 내지 도 4c는 본 발명에 따라 솔더 볼과 아우터 리드간의 접합 구조를 3가지 변형예로 나타낸 도면
도 5는 본 발명의 실시예 2에 따른 패키지를 나타낸 정단면도
도 6은 본 발명의 실시예 3에 따른 패키지를 나타낸 정단면도
도 7은 본 발명의 실시예 4에 따른 패키지를 나타낸 정단면도
- 도면의 주요 부분에 대한 부호의 설명 -
100 ; 봉지제 110 ; 반도체 칩
111 ; 패드 120 ; 금속 와이어
130 ; 리드 프레임 131 ; 인너 리드
132 ; 아우터 리드 140 ; 접착제
150 ; 솔더 볼 170 ; 금속링
171 ; 오목부 172 ; 금속막
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 볼 그리드 어레이 패키지는 다음과 같은 구성으로 이루어진다.
반도체 칩의 밑면에 리드 프레임이 접착제로 부착된다. 리드 프레임의 인너 리드가 금속 와이어로 반도체 칩의 패드에 연결되는데, 인너 리드의 두께는 리드 프레임의 원래 두께와 동일하다. 리드 프레임의 아우터 리드는, 리드 프레임의 밑면을 부분 식각하는 것에 의해 형성된다. 아우터 리드가 돌출되게 전체가 봉지제로 몰딩되는데, 특히 봉지제에는 인너 리드 하부 부분이 하향으로 돌출되게 형성된 돌출부를 갖는다. 이는, 와이어 본딩시, 금속 와이어가 봉지제에서 노출되지 않도록 본딩 높이를 조절하는 여유도를 높여준다. 봉지제에서 노출된 아우터 리드에 솔더 볼이 마운팅된다.
상기된 본 발명의 구성에 의하면, 인너 리드를 부분 식각하지 않고 리드 프레임의 원래 두께 그대로 유지하고, 대신에 아우터 리드를 부분 식각하여 형성하므로써, 리드 프레임들의 변형이 방지된다. 따라서, 와이어 본딩 불량이 방지된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
[실시예 1]
도 2a 및 도 2b는 본 발명의 실시예 1에 따른 패키지를 나타낸 정단면도 및 부분 절개 사시도이고, 도 3은 본 발명의 주요부인 리드 프레임을 나타낸 평면도이며, 도 4a 내지 도 4c는 솔더 볼 실장의 3가지 변형예를 나타낸 도면이다.
도 2a에 도시된 바와 같이, 반도체 칩(110)은 패드(111)가 하부를 향하게 배치된다. 구리 합금 재질의 리드 프레임(130)이 접착제(140)에 의해 반도체 칩(110)의 밑면에 부착된다.
본 발명의 개선 요지는 리드 프레임(130)에 있다. 즉, 리드 프레임(130)의 원래 형상은 횡길이가 종길이보다 상대적으로 매우 긴 직사각 단면이다. 그래서, 이러한 형상의 리드 프레임(130)의 내측단이 인너 리드(131)가 되고, 밑면이 아우터 리드(132)가 된다.
특히, 본 발명에서는 인너 리드(131)가 리드 프레임(130)의 원래 두께와 동일하다. 즉, 인너 리드(131)는 별도의 제조 공정, 즉 부분 식각에 의해서 형성되는 것이 아니라, 리드 프레임(130)의 내측단 자체가 된다. 인너 리드(131)의 밑면이 금속 와이어(120)에 의해 반도체 칩(110)의 패드(111)에 전기적으로 연결된다. 특히, 본딩 신뢰성 향상을 위해, 인너 리드(131)의 밑면에 은(Ag), 니켈/팔라듐(Ni/Pd), 또는 니켈/팔라듐/금(Ni/Pd/Au) 중 하나의 금속 또는 합금이 도금되는 것이 바람직하다.
반면에, 아우터 리드(132)가 부분 식각에 의해 형성된다. 즉, 리드 프레임(130)의 밑면 3개소가 부분 식각되어, 2개의 아우터 리드(132)가 형성되고, 인너 리드(131)의 밑면은 식각되지 않은 상태이며, 리드 프레임(130)의 최외곽에는 자연적으로 또 다른 아우터 리드(134)가 형성된다. 2개의 아우터 리드(132)에는 솔더 볼(150)이 마운팅되지만, 최외곽 아우터 리드(134)에는 솔더 볼(150)이 마운팅되지 않는다. 특히, 아우터 리드(132)는 도 2b에 도시된 바와 같이, 원통 형상으로 형성된다. 도 3은 상기와 같은 인너 및 아우터 리드(131,132)들을 갖는 리드 프레임(130)들이 배열된 상태를 평면으로 나타낸 것이다.
아우터 리드(132)에 솔더 볼(150)이 마운팅되기 전에, 전체가 봉지제(100)로 몰딩된다. 특히, 봉지제(100)의 중앙 밑면에는 돌출부(101)가 형성된다. 돌출부(101)는 와이어 본딩시, 금속 와이어(120)가 봉지제(100) 하부로 노출되지 않도록 하는 역할을 한다. 보다 구체적으로 설명하면, 와이어 본딩시, 금속 와이어(120)는 인너 리드(131) 밑면보다 더 밑으로 처지게 되므로, 만일 봉지제(100)의 중앙 밑면이 아우터 리드(132) 하단과 동일한 평면이라면, 몰딩 후 금속 와이어(120)가 봉지제(100)에서 하부로 노출되기 때문이다.
또한, 돌출부(101)는 솔더 볼(150) 하단과 거의 동일한 평면, 솔더 볼(150) 하단보다는 약간 위에 위치하는 두께로 형성되는 것이 바람직하다. 이와 같이 되면, 솔더 볼(150)이 기판에 실장될 때 약간 수축되므로, 돌출부(101)는 기판에 맞대어지게 되어서, 패키지가 기판에 견고히 접착된 상태로 유지되도록 하는 기능을 하게 된다. 즉, 돌출부(101)를 매개로 기판과 패키지가 기계적으로 연결되고, 솔더 볼(150)은 전기적인 연결 기능만 하게 되므로, 솔더 볼(150)의 접합 신뢰성도 향상된다.
솔더 볼(150)이 봉지제(100)에서 노출된 아우터 리드(132)에 마운팅된다. 솔더 볼(150)과 아우터 리드(132)간의 접착력 강화를 위해, 본 발명에서 제시되는 3가지 방안이 도 4a 내지 도 4c에 도시되어 있다.
먼저, 도 4a에 도시된 방안은, 아우터 리드(132) 표면에 금속링(170)를 증착하는 방안이고, 도 4c에 도시된 방안은, 링 형태가 아니라 소정 두께로 금속막(172)을 증착하는 방안이다.
그리고, 도 4b는 솔더 볼(150) 형상과 대응되도록, 아우터 리드(132) 표면에 반구 형태의 오목부(171)가 형성되고, 이 오목부(171) 표면에 금속막(172)을 증착하는 방안이다.
금속링(170)이나 금속막(172)은 은, 니켈/은, 니켈/팔라듐, 니켈/팔라듐/금, 납/주석, 크롬/니켈/은, 또는 코발트/니켈/팔라듐과 같은 합금과 같이, 구리, 금, 은, 니켈, 팔라듐, 납, 주석, 코발트, 티타늄, 또는 크롬 등의 금속 중 하나 또는 2개 이상을 선택하여 적층된 구조인 것이 바람직하다.
[실시예 2]
도 5는 본 발명의 실시예 2에 따른 패키지를 나타낸 것으로서, 도시된 바와 같이, 중앙 뿐만 아니라 패키지 양측으로도 돌출부(102)가 형성된다. 이는, 실시예 1의 도 1과 비교해서, 부분 식각시 최외곽 아우터 리드(134)도 제거하는 것에 의해 가능하다. 외곽 돌출부(102)는 중앙 돌출부(101)가 갖는 후자의 기능, 즉 기판과 패키지를 기계적으로 연결하는 기능을 갖는다.
[실시예 3]
도 6은 본 발명의 실시예 3에 따른 패키지를 나타낸 것으로서, 실시예 2에서는 솔더 볼(150)과 양측 돌출부(101,102) 사이에 공간이 존재하지만, 도 6에서는 공간이 존재하지 않는다. 이는, 패키지의 밑면 전체가 기판에 접촉되도록 하여, 기계적 연결 강도를 한층 강화되도록 하기 위함이다.
[실시예 4]
도 7은 본 발명의 실시예 4에 따른 패키지를 나타낸 것으로서, 도시된 바와 같이, 봉지제(100)로 몰딩시, 반도체 칩(110)의 표면이 노출되도록 하고, 노출된 반도체 칩(110)의 표면에 방열판(160)이 부착된 구조이다. 방열판(160)은 반도체 칩(110) 구동시 발생되는 열을 신속하게 외부로 방출시키는 기능을 하게 된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 인너 리드의 두께가 원래의 리드 프레임 두께와 동일하고, 대신에 부분 식각에 의해 아우터 리드가 형성되므로써, 인너 리드들의 형상은 모두 동일하다. 따라서, 와이어 본딩시, 접속 불량이 방지된다.
이상에서는 본 발명에 의한 볼 그리드 어레이 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

  1. 반도체 칩;
    상기 반도체 칩의 밑면에 부착된 리드 프레임으로서, 인너 리드가 상기 리드 프레임의 본래 두께와 동일하고, 밑면이 부분 식각되어 아우터 리드가 형성된 리드 프레임;
    상기 리드 프레임의 인너 리드와 반도체 칩의 패드를 연결하는 금속 와이어;
    상기 아우터 리드가 노출되도록 전체를 몰딩하고, 상기 인너 리드 하부에 위치하는 부분에 돌출부가 형성된 봉지제; 및
    상기 봉지제에서 노출된 아우터 리드에 마운팅된 솔더 볼을 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  2. 제 1 항에 있어서, 상기 봉지제의 돌출부는 솔더 볼이 실장되는 기판과 접촉될 정도의 두께인 것을 특징으로 하는 볼 그리드 어레이 패키지.
  3. 제 2 항에 있어서, 상기 두께의 돌출부가 솔더 볼 양측으로도 형성된 것을 특징으로 하는 볼 그리드 어레이 패키지.
  4. 제 1 항에 있어서, 상기 봉지제는 반도체 칩의 표면이 노출되도록 몰딩되고, 노출된 반도체 칩의 표면에 방열판이 부착된 것을 특징으로 하는 볼 그리드 어레이 패키지.
  5. 제 1 항에 있어서, 상기 아우터 리드 표면에 솔더 볼 형상과 대응되는 오목부가 형성된 것을 특징으로 하는 볼 그리드 어레이 패키지.
  6. 제 5 항에 있어서, 상기 오목부 표면에 금속막이 증착된 것을 특징으로 하는 볼 그리드 어레이 패키지.
  7. 제 1 항에 있어서, 상기 아우터 리드 표면에 금속링이 도금된 것을 특징으로 하는 볼 그리드 어레이 패키지.
  8. 제 1 항에 있어서, 상기 아우터 리드 표면에 금속막이 도금된 것을 특징으로 하는 볼 그리드 어레이 패키지.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 금속막과 금속링은 구리, 금, 은, 니켈, 팔라듐, 납, 주석, 코발트, 티타늄, 또는 크롬 중 하나이거나 또는 2개 이상이 적층된 구조인 것을 특징으로 하는 볼 그리드 어레이 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058583A (ko) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 리드 엔드 그리드 어레이 반도체패키지

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3602997B2 (ja) * 1999-12-15 2004-12-15 松下電器産業株式会社 半導体装置及び半導体装置の製造方法
JP3598255B2 (ja) * 2000-03-17 2004-12-08 シャープ株式会社 半導体装置のベーク方法
US6576494B1 (en) 2000-06-28 2003-06-10 Micron Technology, Inc. Recessed encapsulated microelectronic devices and methods for formation
TW473965B (en) * 2000-09-04 2002-01-21 Siliconware Precision Industries Co Ltd Thin type semiconductor device and the manufacturing method thereof
US7102216B1 (en) * 2001-08-17 2006-09-05 Amkor Technology, Inc. Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
JP2003234433A (ja) * 2001-10-01 2003-08-22 Matsushita Electric Ind Co Ltd 半導体装置、半導体装置の実装方法、ならびに実装体およびその製造方法
DE10162676B4 (de) * 2001-12-19 2005-06-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
US6891276B1 (en) 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
US6936495B1 (en) 2002-01-09 2005-08-30 Bridge Semiconductor Corporation Method of making an optoelectronic semiconductor package device
US6989295B1 (en) 2002-01-09 2006-01-24 Bridge Semiconductor Corporation Method of making a semiconductor package device that includes an insulative housing with first and second housing portions
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
SG120879A1 (en) 2002-08-08 2006-04-26 Micron Technology Inc Packaged microelectronic components
JP3801121B2 (ja) * 2002-08-30 2006-07-26 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
DE10327515B4 (de) * 2003-06-17 2009-07-30 Qimonda Ag Verfahren zum Herstellen eines substratbasierten IC-Packages
JP4698387B2 (ja) * 2005-11-04 2011-06-08 エルピーダメモリ株式会社 半導体装置及びその製造方法
US7365417B2 (en) * 2006-01-06 2008-04-29 Stats Chippac Ltd. Overhang integrated circuit package system
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
SG138501A1 (en) * 2006-07-05 2008-01-28 Micron Technology Inc Lead frames, microelectronic devices with lead frames, and methods for manufacturing lead frames and microelectronic devices with lead frames
US8120150B2 (en) * 2007-09-18 2012-02-21 Stats Chippac Ltd. Integrated circuit package system with dual connectivity
JP5341337B2 (ja) 2007-10-25 2013-11-13 スパンション エルエルシー 半導体装置及びその製造方法
US8269324B2 (en) * 2008-07-11 2012-09-18 Stats Chippac Ltd. Integrated circuit package system with chip on lead
US8022539B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Integrated circuit packaging system with increased connectivity and method of manufacture thereof
US9076776B1 (en) * 2009-11-19 2015-07-07 Altera Corporation Integrated circuit package with stand-off legs
DE102011109006A1 (de) * 2011-07-29 2013-01-31 Epcos Ag Gehäuse für einen Halbleiterchip und Halbleiterchip mit einem Gehäuse
KR101965127B1 (ko) 2012-10-29 2019-04-04 삼성전자 주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3279841B2 (ja) 1994-10-18 2002-04-30 三菱電機株式会社 樹脂封止型半導体装置、その製造方法およびその実施に用いる金型
JP3475306B2 (ja) 1994-10-26 2003-12-08 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
JPH08222681A (ja) * 1995-02-14 1996-08-30 Toshiba Corp 樹脂封止型半導体装置
US5677566A (en) 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH08306853A (ja) * 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
JPH098206A (ja) * 1995-06-19 1997-01-10 Dainippon Printing Co Ltd リードフレームおよびｂｇａタイプの樹脂封止型半導体装置
JPH098207A (ja) 1995-06-21 1997-01-10 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JPH0917910A (ja) * 1995-06-28 1997-01-17 Hitachi Ltd 半導体装置及びその製造方法、検査方法、実装基板
JP3565454B2 (ja) 1995-08-02 2004-09-15 大日本印刷株式会社 樹脂封止型半導体装置
JPH09246427A (ja) 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
KR100271657B1 (ko) * 1998-05-30 2000-11-15 김영환 칼럼 리드형 반도체 패키지 및 그 제조방법
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058583A (ko) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 리드 엔드 그리드 어레이 반도체패키지

Also Published As

Publication number Publication date
TW503489B (en) 2002-09-21
US6297543B1 (en) 2001-10-02
JP2000183229A (ja) 2000-06-30
JP3567219B2 (ja) 2004-09-22
KR100299384B1 (ko) 2001-10-29

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