KR100766213B1 - 전자 부품 - Google Patents

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KR100766213B1
KR100766213B1 KR1020060111007A KR20060111007A KR100766213B1 KR 100766213 B1 KR100766213 B1 KR 100766213B1 KR 1020060111007 A KR1020060111007 A KR 1020060111007A KR 20060111007 A KR20060111007 A KR 20060111007A KR 100766213 B1 KR100766213 B1 KR 100766213B1
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요시히로 미즈노
시아오유 미
히사오 오꾸다
사또시 우에다
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후지쯔 가부시끼가이샤
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Abstract

하위 전극막과 유전체막과의 밀착성이 우수함과 함께 고내전압을 실현하는데에도 알맞은 캐패시터부를 가지는 전자 부품을 제공한다. 본 발명의 전자 부품은, 기판 및 캐패시터부를 구비한다. 캐패시터부는, 기판 위에 형성된 전극막(11)(하위 전극막), 해당 전극막(11)에 대향하는 전극막(12)(상위 전극막), 및, 해당 전극막(11, 12) 사이의 유전체막(13)으로 이루어지는 적층 구조를 가진다. 전극막(11)은, 유전체막(13)측에 산화 피막(11c')을 가지며 해당 유전체막(13)과 접합하고 있는 밀착 금속층(11c)을 포함하는 다층 구조를 가진다.
집적형 전자 부품, 기판, 캐패시터, 전극막, 기초 밀착층, 주도전층, 밀착 금속층, 산화 피막, 유전체막, 코일 인덕터, 전극 패드, 배선, 보호막

Description

전자 부품{ELECTRONIC COMPONENT}
도 1은 본 발명에 따른 집적형 전자 부품의 평면도.
도 2는 도 1의 선 II-II을 따른 단면도.
도 3은 도 1의 선 III-III을 따른 단면도.
도 4는 도 1에 도시하는 집적형 전자 부품의 회로 구성도.
도 5는 도 1에 도시하는 집적형 전자 부품의 캐패시터부의 적층 구성도.
도 6은 도 1에 도시하는 집적형 전자 부품의 제조 방법에서의 일부의 공정도.
도 7은 도 6에 후속되는 공정도.
도 8은 도 7에 후속되는 공정도.
<도면의 주요 부분에 대한 간단한 설명>
X : 집적형 전자 부품
S : 기판
10, 10A, 10B : 캐패시터
11, 12 : 전극막
11a : 기초 밀착층
11b : 주도전층
11c : 밀착 금속층
11c' : 산화 피막
13 : 유전체막
20 : 코일 인덕터
30A, 30B, 30C, 30D : 전극 패드
40 : 배선
41 : 제1 배선부
42 : 제2 배선부
43 : 제3 배선부
50 : 보호막
[특허 문헌 1] 일본특허공개공보 평4-61264호
[특허 문헌 2] 일본특허공개공보 제2002-33239호
본 발명은, 예를 들면 반도체 프로세스 기술을 이용해서 기판 위에 캐패시터부가 형성된 전자 부품에 관한 것이다.
휴대 전화나 와이어리스 LAN 등의 RF(radio frequency) 시스템에서는, 시스템을 구성하는 기능적 디바이스 간의 양호한 신호 전달을 실현하기 위해, 해당 신 호에 대해서 위상 매칭을 실시할 필요가 있다. 그 때문에, 각 디바이스의 신호 입출력부에는, 일반적으로, 인덕터나 캐패시터 등의 수동 부품을 구성 요소로서 포함하는 수동 소자가, 신호의 위상을 조정하기 위한 위상기로서 설치된다.
또한，RF 시스템에서는, 일반적으로, 협대역용 주파수 필터로서 SAW 필터가 이용된다. SAW 필터는 압전 소자를 구성 요소로 포함하는 바, SAW 필터가 조립되는 기기의 제조 과정이나 사용시 등에, 물리적인 충격이나 열적인 작용이 어떠한 이유에서 SAW 필터 내지 그 압전 소자에 가해지면, 압전 효과에 의해 압전 소자 전극 사이에 전위차가 생긴다. 이때, SAW 필터와 전기적으로 접속된 전자 부품에는 소정의 전압이 가해진다. 전술한 수동 소자(위상기)에 포함되는 캐패시터는, SAW 필터와 전기적으로 접속되어 있는 경우가 많으므로, 해당 캐패시터에는, SAW 필터 내지 그 압전 소자의 존재에 기인해서 우발적으로 생기는 전압 인가에 의해 캐패시터 전극 사이에 절연 파괴가 발생하지 않도록, 높은 내전압(예를 들면 150V 이상)이 요구된다.
한편，RF 시스템에서는, 고기능을 실현하기 위해서 요하는 부품의 증가 등에 수반하여, 각 부품의 소형화에 대한 요구가 높아지고 있다. 소형화의 관점에서, 전술한 수동 소자(위상기)로서는, 반도체 프로세스 기술을 이용해서 제조되는, 소정의 복수의 수동 부품(인버터, 캐패시터, 저항, 필터 등)이 기판 위에서 고밀도로 집적화된 IPD(integrated passive device)가 채용되는 경우가 있다. IPD를 채용하는 경우에도, 거기에 포함되는 캐패시터에는, 전술한 바와 같이, 캐패시터 전극 사이에 절연 파괴가 발생하지 않도록 높은 내전압이 요구된다. IPD에 관한 기술에 대해서는, 예를 들면 상기한 특허 문헌 1, 2에 기재되어 있다.
IPD에 포함되는 캐패시터는, 일반적으로, 기판 위에 형성된 하위 전극막과, 해당 하위 전극막에 대향하는 상위 전극막과, 해당 양쪽 전극막 사이의 유전체막으로 이루어지는 적층 구조를 가진다. 하위 전극막 및 상위 전극막에는, 저저항임과 함께, 유전체막에 대하여 충분한 밀착성을 나타내는 것도 요구된다. 막 사이의 밀착력이 충분하지 않은 경우, 해당 막 사이의 접합 상태가 경시적으로 열화해서(예를 들면, 해당 막 사이의 공극이 경시적으로 증대해서), 해당 캐패시터의 정전 용량 특성이 변화된다. 정전 용량 특성의 변화는 바람직하지 못하다.
종래의 기술에서는，IPD에 포함되는 캐패시터의 하위 전극막으로서, Ti/Au/Ni/Au의 다층 구조막이 채용되는 경우가 있다. 이 다층 구조막은, 구체적으로는, 기판 위에 형성된 Ti층(두께는 예를 들면 50nm)과, 해당 Ti층 위의 제1 Au층(두께는 예를 들면 500nm)과, 해당 제1 Au층 위의 Ni층(두께는 예를 들면 50nm)과, 해당 Ni층 위의 제2 Au층(두께는 예를 들면 500nm)으로 이루어지고, Ni층 유래의 미량 Ni가, 열확산에 의해, 제2 Au층에서의 유전체막측 표면에 도달하고 있다. 또한, 이 다층 구조막은, 저항율이 낮으며, 또한, 제2 Au층에서의 유전체막 표면측에 도달하고 있는 Ni의 존재에 기인하여, 특히 SiO2 유전체막에 대하여 비교적 양호한 밀착성을 나타내는 것이, 알려져 있다.
그러나, 하위 전극막으로서 Ti/Au/Ni/Au 다층 구조막을 채용해도, 하위 전극 막과 유전체막 사이에, 요구되는 정도의 밀착성이 얻어지지 않는 경우가 있다. 또한, 하위 전극막으로서 Ti/Au/Ni/Au 다층 구조막을 채용하면, 해당 캐패시터에서, 요구되는 정도의 내전압이 얻어지지 않는 경우가 있다. 캐패시터의 내전압을 향상하기 위해서는, 유전체막을 두껍게 설정하는 것이 생각되지만, 유전체막을 두껍게 할수록 상위 전극막의 면적을 크게 하지 않으면, 캐패시터의 정전 용량을 유지할 수 없다. 그 때문에, 유전체막의 두께의 증대는, 캐패시터 내지 이를 구성 요소로서 포함하는 IPD의 소형화의 관점에서, 바람직하지 못하다.
본 발명은, 이상과 같은 사정 하에서 도출된 것으로서, 하위 전극막과 유전체막과의 밀착성이 우수함과 함께 고내전압을 실현하는 데에도 알맞은 캐패시터부를 가지는 전자 부품을 제공하는 것을 목적으로 한다.
본 발명의 제1 측면에 의해 제공되는 전자 부품은, 기판 및 캐패시터부를 구비한다. 캐패시터부는, 기판 위에 형성된 제1 전극막(하위 전극막), 해당 제1 전극막에 대향하는 제2 전극막(상위 전극막), 및, 해당 제1 및 제2 전극막 사이의 유전체막으로 이루어지는 적층 구조를 가진다. 제1 전극막은, 유전체막측에 산화 피막을 가지며 해당 유전체막과 접합하고 있는 밀착 금속층을 포함하는 다층 구조를 가진다. 본 발명의 제1 측면에서의 밀착 금속층이란, 예를 들면, 상온·상압의 조건하에서 공기 중에서 표면에 산화 피막이 형성될 수 있는 정도의 산화용이성의 금속 재료를 성막한 후, 해당 금속막의 성장 단면을 실제로 예를 들면 공기에 노출시켜 산화함으로써, 형성되는 층이다. 즉, 본 발명의 제1 측면에서의 밀착 금속층 은, 산화용이 금속층이다. 또한, 본 발명에 따른 전자 부품에는, 캐패시터 소자 자체, 및, 캐패시터 소자가 다른 소자와 일체화된 집적형 전자 부품이 포함된다.
산화용이성의 금속으로 이루어지는 층을 유전체막측 표층으로서 가지며 유전체막과 접합하는 하위 전극막은, Ti/Au/Ni/Au의 다층 구조를 가지는 종래의 하위 전극막보다도, 유전체막에 대하여 높은 밀착성을 나타낼 수 있는 것을, 본 발명자들은 발견하였다. 이와 함께, 그러한 금속층을 가지는 하위 전극막을 채용하는 경우, Ti/Au/Ni/Au의 다층 구조를 가지는 종래의 하위 전극막을 채용하는 경우보다도, 높은 내전압을 실현할 수 있는 것도, 본 발명자들은 발견하였다. 본 발명의 제1 측면은, 이들의 지견에 기초하는 것이다.
본 발명의 제1 측면에 따른 전자 부품에서의 캐패시터부에서는, 제1 전극막(하위 전극막)은, 그 밀착 금속층의 산화 피막을 개재하여 유전체막과 접합하고 있다. 산화 피막은, 밀착 금속층의 금속 바탕에 기초를 둔 금속 산화물 조직을 가진다. 금속 산화물 조직을 가지는 산화 피막은, 유전체막(예를 들면, 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 탄탈, 또는 산화 티탄으로 이루어짐)과 결합하기 쉽다. 산화 피막과 유전체막 사이의 이러한 결합성의 높이에 기인하여, 제1 전극막은 유전체막에 대하여 높은 밀착성을 나타낼 수 있다고 생각된다. 또한, 금속 산화물 조직을 가지는 산화 피막이, 제1 전극막 본체로부터 유전체막에의 전자의 흐름을 방해하기 때문에, 본 발명에서의 캐패시터부에서 높은 내전압을 실현할 수 있다고 생각된다.
바람직하게는, 밀착 금속층은, Ti, Cr, Ta로 이루어지는 군으로부터 선택되 는 금속을 포함한다. Ti, Cr, Ta는, 공기 중에서 비교적 온화한 조건에서 산화되는, 소위 산화용이성 금속이다.
본 발명의 제2 측면에 의해 제공되는 전자 부품은, 기판 및 캐패시터부를 구비한다. 캐패시터부는, 기판 위에 형성된 제1 전극막(하위 전극막), 해당 제1 전극막에 대향하는 제2 전극막(상위 전극막), 및, 해당 제1 및 제2 전극막 사이의 유전체막으로 이루어지는 적층 구조를 가진다. 제1 전극막은, Ti, Cr, Ta로 이루어지는 군으로부터 선택되는 금속을 포함해서 유전체막과 접합하고 있는 밀착 금속층을 포함하는 다층 구조를 가진다. 본 발명의 제2 측면에서의 밀착 금속층이란, 예를 들면, Ti, Cr, Ta로 이루어지는 군으로부터 선택되는 금속을 포함하는 금속 재료를 성막하고, 해당 금속막의 성장 단면을 적극적으로는 공기에 노출시키지 않고 형성되는 층이다.
전술한 바와 같이, 산화용이성의 금속으로 이루어지는 층을 유전체막측 표층으로서 가지며 유전체막과 접합하는 하위 전극막은, Ti/Au/Ni/Au의 다층 구조를 가지는 종래의 하위 전극막보다도, 유전체막에 대하여 높은 밀착성을 나타낼 수 있다고 하는 지견이나, 그러한 금속층을 가지는 하위 전극막을 채용하는 경우, Ti/Au/Ni/Au의 다층 구조를 가지는 종래의 하위 전극막을 채용하는 경우보다도, 높은 내전압을 실현할 수 있다고 하는 지견에, 본 발명의 제2 측면은 기초한다.
바람직하게는, 제1 전극막은, 밀착 금속층에 포함되는 금속을 포함해서 기판과 접합하는 밀착층을 포함한다. 이러한 구성은, 캐패시터부의 형성 효율 나아가서는 전자 부품의 제조 효율의 관점에서, 바람직하다. 이러한 구성에 의하면, 복 수의 타겟을 사용해서 행하는 예를 들면 스퍼터링법에 의해 제1 전극막을 형성할 때에, 타겟의 종류를 억제할 수 있기 때문이다.
바람직하게는, 제1 전극막은, Cu, Au, Ag, Al로 이루어지는 군으로부터 선택되는 금속을 포함하는 주도전층을 포함한다. 이러한 구성은, 제1 전극막에 대해서 저저항을 실현하는데에 적합하다.
바람직하게는, 본 발명의 전자 부품은, 기판 위에 형성된 배선막을 더 구비하고, 해당 배선막은, 제1 전극막의 다층 구조로부터 밀착 금속층을 제거한 층 구조를 가진다. 바람직하게는, 제1 전극막에서의 밀착 금속층 이외의 부위와 배선막은 연속하고 있다.
바람직하게는, 본 발명의 전자 부품은, 기판 위에 형성된 수동 부품을 더 구비하고, 전술한 배선막은, 해당 수동 부품과 캐패시터부 사이의 전기적 경로 중 적어도 일부를 구성한다. 이러한 구성과 함께, 혹은, 이러한 구성 대신에, 본 발명의 전자 부품은, 기판 위에 형성된 전극 패드를 더 구비하고, 배선막은, 해당 전극 패드와 캐패시터부 사이의 전기적 경로 중 적어도 일부를 구성하여도 된다. 본 발명의 전자 부품은, 이러한 구성을 구비하는 집적형 전자 부품이어도 된다.
<발명을 실시하기 위한 최량의 형태>
도 1 내지 도 3은, 본 발명에 따른 집적형 전자 부품(X)을 나타낸다. 도 1은, 집적형 전자 부품(X)의 평면도이다. 도 2 및 도 3은, 각각, 도 1의 선 II-II 및 선 III-III을 따른 단면도이다.
집적형 전자 부품(X)은, 기판(S)과, 캐패시터(10A, 10B)와, 코일 인덕터(20) 와, 전극 패드(30A, 30B, 30C, 30D)와, 배선(40)과, 보호막(50)(도 1에서 도시 생략)을 구비하고, 도 4에 도시하는 회로 구성을 가진다.
기판(S)은, 예를 들면, 반도체 기판, 석영 기판, 글래스 기판, SOI(silicon on insulator) 기판, SOQ(silicon on quartz) 기판, 또는 SOG(silicon on glass) 기판이다. 반도체 기판은, 예를 들면, 단결정 실리콘 등의 실리콘 재료로 이루어진다.
캐패시터(10A, 10B)는, 각각, 전극막(11, 12) 및 유전체막(13)으로 이루어지는 적층 구조를 가진다. 캐패시터(10A, 10B)의 적층 구성을 도 5에 도시한다.
전극막(11)은, 기판(S) 위에 패턴 형성된 하위 전극막으로서, 본 실시 형태에서는, 도 2 및 도 5에 도시한 바와 같이, 기초 밀착층(11a)과, 주도전층(11b)과, 밀착 금속층(11c)으로 이루어지는 적층 구조를 가진다. 기초 밀착층(11a)은, 기판(S)과 전극막(11)과의 밀착성을 확보하기 위한 층으로서, 바람직하게는 Ti, Cr, 또는 Ta로 이루어진다. 기초 밀착층(11a)의 두께는 예를 들면 30∼100nm이다. 주도전층(11b)은, 전극막(11)에 요구되는 도전 기능을 담당하는 주된 층으로서, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다. 주도전층(11b)의 두께는 예를 들면 0.5∼2㎛이다. 밀착 금속층(11c)은, 유전체막(13)과 전극막(11)과의 밀착성을 확보하기 위한 층으로서, 본 실시 형태에서는, 도 5에서 모식적으로 도시한 바와 같이 유전체막(13)측에 산화 피막(11c')을 가진다. 본 발명에서는, 유전체막(13)측에 산화 피막(11c')을 가지는 밀착 금속층(11c) 대신에, 유전체막(13)측에 산화 피막(11c')을 가지지 않는 밀착 금속층(11c)을 채용하여도 된다. 밀착 금속층(11c) 을 구성하는 금속 모재는, 예를 들면 Ti, Cr, 또는 Ta이다. 이들은, 공기 중에서 비교적 온화한 조건에서 산화되는, 소위 산화용이성 금속이다. 이러한 밀착 금속층(11c)의 전체 두께는 예를 들면 30∼100nm이다.
전극막(12)은, 유전체막(13)을 개재하여 전극막(11)에 대향하는 상위 전극막으로서, 본 실시 형태에서는, 도 5에 도시한 바와 같이, 기초 밀착층(12a) 및 주도전층(12b)으로 이루어지는 적층 구조를 가진다. 기초 밀착층(12a)은, 유전체막(13)과 전극막(12)과의 밀착성을 확보하기 위한 층으로서, 예를 들면 Ti, Cr, 또는 Ta로 이루어진다. 기초 밀착층(12a)의 두께는 예를 들면 30∼100nm이다. 주도전층(12b)은, 전극막(12)에 요구되는 도전 기능을 담당하는 주된 층으로서, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다. 주도전층(12b)의 두께는 예를 들면 1∼15㎛이다. 전극막(12)은 이러한 다층 구조 대신에 단층 구조를 가져도 된다.
유전체막(13)은, 바람직하게는 산화물 유전체 또는 질화물 유전체로서, 예를 들면 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 탄탈, 또는 산화 티탄으로 이루어진다. 유전체막(13)의 두께는 예를 들면 0.1∼1㎛이다.
코일 인덕터(20)는, 도 1 및 도 3에 도시한 바와 같이, 기판(S) 위에 패턴 형성된 평면 와권형 코일로서, 단부(21, 22)를 가진다. 이러한 코일 인덕터(20)는, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다.
전극 패드(30A∼30D)는, 외부 접속용 패드이다. 도 4에 도시한 바와 같이, 전극 패드(30A, 30B)는 그라운드 접속용 단자로서 기능하는 것이며, 전극 패드(30C, 30D)는, 전기 신호 입출력용 단자로서 기능하는 것이다. 이들 전극 패 드(30A∼30D)는, 예를 들면, Ni 모체 및 그 상위 표면을 피복하는 Au막으로 이루어진다.
배선(40)은, 기판(S) 위의 각 컴포넌트를 전기적으로 접속하기 위한 것으로서, 도 1 내지 도 3에 도시한 바와 같이, 기판(S) 위에 패턴 형성된 제1 배선부(41)와, 주로 보호막(50) 위에 패턴 형성된 제2 배선부(42)와, 이들 제1 배선부(41) 및 제2 배선부(42)를 연락하는 제3 배선부(43)로 이루어진다. 도면의 명확화의 관점으로부터, 도 1에서는, 배선(40) 중 제1 배선부(41)만을 해칭을 그어 나타낸다. 제1 배선부(41)는, 캐패시터부(10A, 10B)의 전극막(11)의 다층 구조로부터 밀착 금속층(11c)을 제거한 층 구조를 가진다. 즉, 제1 배선부(41)는, 기초 밀착층(11a)과 동일한 조성 및 두께의 기초 밀착층과, 주도전층(11b)과 동일한 조성 및 두께의 주도전층으로 이루어진다. 일부의 제1 배선부(41)와 전극막(11)은 연속하고 있다. 제2 배선부(42) 및 제3 배선부(43)는, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다. 제2 배선부(42)의 두께는 예를 들면 1∼15㎛이다.
도 4에 도시한 바와 같이, 캐패시터(10A)는, 전극 패드(30A, 30C) 및 코일 인덕터(20)와 전기적으로 접속되어 있다. 구체적으로는, 캐패시터(10A)의 전극막(11)은 전극 패드(30A)와 전기적으로 접속되며, 또한, 캐패시터(10A)의 전극막(12)은 전극 패드(30C) 및 코일 인덕터(20)의 단부(21)와 전기적으로 접속되어 있다. 한편, 캐패시터(10B)는, 전극 패드(30B, 30D) 및 코일 인덕터(20)와 전기적으로 접속되어 있다. 구체적으로는, 캐패시터(10B)의 전극막(11)은 전극 패드(30B)와 전기적으로 접속되며, 또한, 캐패시터(10B)의 전극막(12)은 전극 패 드(30D) 및 코일 인덕터(20)의 단부(22)와 전기적으로 접속되어 있다.
보호막(50)은, 예를 들면 폴리이미드 또는 BCB(Benzocyclobutene)로 이루어지고, 캐패시터(10A, 10B), 코일 인덕터(20), 제1 배선부(41), 및 제3 배선부(43)를 피복한다.
도 6 내지 도 8은, 집적형 전자 부품(X)의 제조 방법을 나타낸다. 도 6 내지 도 8에서는, 도 8의 (c)에 도시하는 캐패시터(10)(캐패시터(10A, 10B)에 상당함), 코일 인덕터(20)의 일부, 전극 패드(30)(전극 패드(30A∼30D)에 상당함), 및 , 배선(40)의 일부의 형성 과정을, 하나의 단면의 변화로 나타낸다. 해당 단면은, 가공이 실시되는 재료 기판에서의 단일의 집적형 전자 부품 형성 구획에 포함되는 복수의 소정 개소의 단면을, 모델화해서 연속 단면으로 한 것이다.
집적형 전자 부품(X)의 제조에서는, 우선, 도 6의 (a)에 도시한 바와 같이, 예를 들면 스퍼터링법에 의해, 기초막(61), 주도전막(62), 및, 표면에 산화 피막(도시 생략)을 가지는 금속막(63)을, 기판(S) 위에 순차적으로 형성한다. 기초막(61), 주도전막(62), 및 금속막(63)은, 각각, 캐패시터(10)의 전극막(11)의 기초 밀착층(11a), 주도전층(11b), 및 밀착 금속층(11c)에 관해서 전술한 재료로 이루어진다. 산화 피막을 갖는 금속막(63)에 대해서는, 구체적으로는, 산화용이성 금속(예를 들면 Ti, Cr, 또는 Ta)을 주도전막(62) 위에 성막한 후, 공기에 노출함으로써, 형성할 수 있다. 본 발명의 집적형 전자 부품(X)에서, 유전체막(13)측에 산화 피막(11c')을 가지는 밀착 금속층(11c) 대신에, 유전체막(13)측에 산화 피막(11c')을 가지지 않는 밀착 금속층(11c)을 채용하는 경우에는, 전술한 산화용이성 금속을 주도전막(62) 위에 성막한 후에는 공기에 노출시키지 않고, 금속막(63)을 형성한다.
다음으로, 도 6의 (b)에 도시한 바와 같이, 레지스트 패턴(64)을 형성한다. 레지스트 패턴(64)은, 캐패시터(10)의 전극막(11) 및 제1 배선부(41)에 대응하는 패턴 형상을 가진다. 레지스트 패턴(64)의 형성에서는, 우선, 금속막(63) 위에, 액상의 포토레지스트를 스핀 코팅에 의해 성막한다. 다음으로, 노광 처리 및 그 후의 현상 처리를 거쳐, 해당 포토레지스트막을 패터닝한다. 나중에 나오는 레지스트 패턴 및 보호막에 대해서도, 마찬가지의 방법에 의해 형성할 수 있다.
다음으로, 도 6의 (c)에 도시한 바와 같이, 레지스트 패턴(64)을 마스크로서 이용해서 행하는 예를 들면 이온 밀링법에 의해, 기초막(61), 주도전막(62), 및 금속막(63)에 대하여 에칭 처리를 실시한다. 이 후, 예를 들면 소정의 박리액을 작용시킴으로써, 레지스트 패턴(64)을 제거한다.
다음으로, 도 6의 (d)에 도시한 바와 같이, 예를 들면 스퍼터링법에 의해, 유전체막(65)을 형성한다. 유전체막(65)은, 캐패시터(10)의 유전체막(13)에 관해서 전술한 재료로 이루어진다.
다음으로, 도 7의 (a)에 도시한 바와 같이, 유전체막(65) 위에 레지스트 패턴(66)을 형성한다. 레지스트 패턴(66)은, 캐패시터(10)의 유전체막(13)에 대응하는 패턴 형상을 가진다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 레지스트 패턴(66)을 마스크로서 이용해서 행하는 예를 들면 웨트 에칭법에 의해, 유전체막(65)에 대하여 에칭 처리 를 실시한다. 이에 의해, 유전체막(13)이 패턴 형성된다. 웨트 에칭법에서의 에칭액으로서는, 예를 들면 버퍼드 불산을 사용할 수 있다.
다음으로, 도 7의 (c)에 도시한 바와 같이, 레지스트 패턴(66) 및 유전체막(13)을 마스크로서 이용하여, 노출되어 있는 금속막(63)을 에칭 제거한다. 이에 의해, 캐패시터(10)의 전극막(11) 및 제1 배선부(41)가 패턴 형성된다. 에칭 방법으로서는, 이온 밀링법이나 웨트 에칭법을 채용할 수 있다. 본 공정 후, 레지스트 패턴(66)을 제거한다.
다음으로, 도 8의 (a)에 도시한 바와 같이, 소정의 레지스트 패턴(도시 생략)을 사용해서 행하는 전기 도금법에 의해, 소정 개소에 도전 재료를 성장시킨다. 이에 의해, 캐패시터(10)의 전극막(12), 코일 인덕터(20), 및 전극 패드(30)의 본체부를 형성할 수 있다.
다음으로, 도 8의 (b)에 도시한 바와 같이, 보호막(50)을 형성한다. 보호막(50)은, 전극막(12)의 일부, 제1 배선부(41)의 일부, 및 전극 패드(30)의 본체부의 일부를 노출시키기 위한 개구부(51, 52, 53)를 가진다.
다음으로, 도 8의 (c)에 도시한 바와 같이, 소정의 레지스트 패턴(도시 생략)을 사용해서 행하는 전기 도금법에 의해, 소정 개소에 도전 재료를 성장시킨다. 이에 의해, 제2 배선부(42), 제3 배선부(43), 및 전극 패드(30)의 표층부를 형성할 수 있다. 이상과 같이 해서, 도 1에 도시하는 집적형 전자 부품(X)을 제조할 수 있다.
전술한 바와 같이, 산화용이성의 금속으로 이루어지는 층을 유전체막측 표층 으로서 가지며 유전체막과 접합하는 하위 전극막은, Ti/Au/Ni/Au의 다층 구조를 가지는 종래의 하위 전극막보다도, 유전체막에 대하여 높은 밀착성을 나타낼 수 있다고 하는 지견이나, 그러한 금속층을 가지는 하위 전극막을 채용하는 경우, Ti/Au/Ni/Au의 다층 구조를 가지는 종래의 하위 전극막을 채용하는 경우보다도, 높은 내전압을 실현할 수 있다고 하는 지견에, 본 발명은 기초하는 바, 집적형 전자 부품(X)의 캐패시터부(10A, 10B)에서는, 전극막(11)(하위 전극막)은, 그 밀착 금속층(11c)의 산화 피막(11c')(도 5에 도시함)을 개재하여 유전체막(13)과 접합하고 있다. 산화 피막(11c')은, 밀착 금속층(11c)의 금속 바탕에 기초를 둔 금속 산화물 조직을 가진다. 금속 산화물 조직을 가지는 산화 피막(11c')은, 유전체막(13)(예를 들면 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 탄탈, 또는 산화 티탄으로 이루어짐)과 결합하기 쉽다. 따라서, 전극막(11)은 유전체막(13)에 대하여 높은 밀착성을 나타내는 것이 가능하다. 또한, 금속 산화물 조직을 가지는 산화 피막(11c')이, 전극막(11)에서의 주도전층(11b)이나 밀착 금속층(11c)의 금속 바탕으로부터 유전체막(13)에의 전자의 흐름을 방해하기 때문에, 캐패시터(10A, 10B)에서 높은 내전압을 실현하는 것이 가능하다. 이상과 같이, 집적형 전자 부품(X)의 캐패시터(10A, 10B)는, 전극막(11)(하위 전극막)과 유전체막(13)과의 밀착성이 우수함과 함께, 고내전압을 실현하는데에도 적합하다.
[실시예]
실시예에 따른 복수개의 캐패시터 소자를 제작하였다. 각 캐패시터 소자의 제작에서는, 도 5에 도시하는 적층 구성에서 다음의 조건을 채용한 캐패시터부를 글래스 기판 위에 형성하였다. 전극막(11)의 기초 밀착층(11a)은, 두께 50nm의 Ti막이다. 주도전층(11b)은, 두께 1000nm의 Au막이다. 밀착 금속층(11c)은, 표면에 산화 피막을 가지는 두께 50nm의 Ti막이다. 전극막(12)은, 두께 10㎛의 Cu의 전기 도금막이다. 유전체막(13)은, 두께 220nm의 SiO2막이다.
[비교예]
비교예에 따른 복수개의 캐패시터 소자를 제작하였다. 각 캐패시터 소자의 제작에서는, 전극막(11) 대신에 다음과 같은 하위 전극막을 채용한 것 이외에는 실시예의 캐패시터 소자와 마찬가지로 하여, 캐패시터부를 글래스 기판 위에 형성하였다. 본 비교예에서의 하위 전극막은, 글래스 기판 위의 두께 50nm의 Ti막과, 그 위의 두께 500nm의 제1 Au막과, 그 위의 두께 50nm의 Ni막과, 그 위의 두께 500nm의 제2 Au막으로 이루어지는 적층 구조를 갖고，Ni막 유래의 미량 Ni가, 열확산에 의해, 제2 Au막에서의 유전체막측 표면에 도달하고 있다.
[평가]
[고온 고습 시험]
실시예에 따른 복수의 캐패시터 소자 및 비교예에 따른 복수의 캐패시터 소자에 대해서, 고온 고습 시험을 행하였다. 구체적으로는, 각 캐패시터 소자를, 환경 온도 85℃ 및 습도 95%의 조건 하에 1000시간 방치하였다. 그 결과, 실시예에 따른 복수의 캐패시터 소자에서는, 시험의 전후에서 캐패시턴스의 값에 변화는 없고, 또한, 전극막(11)(하위 전극막)과 유전체막(13) 사이에 박리는 확인되지 않았 다. 이것에 대하여, 비교예에 따른 복수의 캐패시터 소자의 일부에서는, 시험 후에 캐패시턴스의 대폭적인 저하가 발생하고, 캐패시턴스가 저하한 캐패시터 소자에서는, 하위 전극막과 유전체막 사이에 박리가 발생하고 있는 것을 확인하였다. 박리의 유무는, 캐패시터 소자에 대하여 집속 이온 빔(FIB) 가공을 실시해서 나타난 소정 단면에 대한 SEM 관찰에 의해 판정하였다. 본 고온 고습 시험의 이러한 결과로부터, 실시예의 캐패시터 소자는, 비교예의 캐패시터 소자보다도, 하위 전극막과 유전체막의 밀착성이 우수한 것을 알았다.
[내열성 시험]
실시예에 따른 다른 복수의 캐패시터 소자 및 비교예에 따른 다른 복수의 캐패시터 소자에 대해서, 내열성 시험을 행하였다. 구체적으로는, 각 캐패시터 소자를, 환경 온도를 150℃에서 260℃로 승온시킨 후에 260℃에서 150℃로 강온시키는 공정을 1 사이클로 하고, 이것을 4 사이클 행하는 시험에 붙였다. 그 결과, 실시예에 따른 복수의 캐패시터 소자에서는, 전극막(11)(하위 전극막)과 유전체막(13) 사이에 박리는 확인되지 않았다. 이것에 대하여, 비교예에 따른 복수의 캐패시터 소자의 일부에서는, 하위 전극막과 유전체막 사이에 박리가 발생하였다. 박리의 유무는, 캐패시터 소자에 대하여 FIB 가공을 실시해서 나타난 소정 단면에 대한 SEM 관찰에 의해 판정하였다. 본 열 사이클 시험의 이러한 결과로부터도, 실시예의 캐패시터 소자는, 비교예의 캐패시터 소자보다도, 하위 전극막과 유전체막의 밀착성이 우수한 것을 알았다.
[내전압 측정]
실시예 및 비교예의 캐패시터 소자에 대해서, 내전압을 측정하였다. 실시예 및 비교예의 캐패시터 소자의 내전압은, 각각, 230V 및 140V이었다. 이와 같이, 실시예의 캐패시터 소자는, 비교예의 캐패시터 소자보다도 높은 내전압을 나타내었다.
본 발명에 따르면, 하위 전극막과 유전체막과의 밀착성이 우수함과 함께 고내전압을 실현하는데에도 알맞은 캐패시터부를 가지는 전자 부품을 제공할 수 있다.

Claims (9)

  1. 기판과,
    상기 기판 위에 형성된 제1 전극막, 해당 제1 전극막에 대향하는 제2 전극막, 및 해당 제1 및 제2 전극막 사이의 유전체막으로 이루어지는 적층 구조를 갖는 캐패시터부
    를 구비하고,
    상기 제1 전극막은, 상기 유전체막측에 산화 피막을 가지며 해당 유전체막과 접합하고 있는 밀착 금속층을 포함하는 다층 구조를 갖는 전자 부품.
  2. 제1항에 있어서,
    상기 밀착 금속층은, Ti, Cr, Ta로 이루어지는 군으로부터 선택되는 금속을 포함하는 전자 부품.
  3. 기판과,
    상기 기판 위에 형성된 제1 전극막, 해당 제1 전극막에 대향하는 제2 전극막, 및 해당 제1 및 제2 전극막 사이의 유전체막으로 이루어지는 적층 구조를 갖는 캐패시터부
    를 구비하고,
    상기 제1 전극막은, Ti, Cr, Ta로 이루어지는 군으로부터 선택되는 금속을 포함해서 상기 유전체막과 접합하고 있는 밀착 금속층을 포함하는 다층 구조를 갖는 전자 부품.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 전극막은, 상기 밀착 금속층에 포함되는 상기 금속을 포함해서 상기 기판과 접합하는 밀착층을 포함하는 전자 부품.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전극막은, Cu, Au, Ag, Al로 이루어지는 군으로부터 선택되는 금속을 포함하는 주도전층을 포함하는 전자 부품.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판 위에 형성된 배선막을 더 구비하고, 해당 배선막은, 상기 제1 전극막의 다층 구조로부터 상기 밀착 금속층을 제외한 층 구조를 갖는 전자 부품.
  7. 제6항에 있어서,
    상기 제1 전극막에서의 상기 밀착 금속층 이외의 부위는 상기 배선막과 연속하고 있는 전자 부품.
  8. 제6항에 있어서,
    상기 기판 위에 형성된 수동 부품을 더 구비하고, 상기 배선막은, 해당 수동 부품과 상기 캐패시터부 사이의 전기적 경로의 적어도 일부를 구성하는 전자 부품.
  9. 제6항에 있어서,
    상기 기판 위에 형성된 전극 패드를 더 구비하고, 상기 배선막은, 해당 전극 패드와 상기 캐패시터부 사이의 전기적 경로의 적어도 일부를 구성하는 전자 부품.
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