KR100725360B1 - Ｍｉｍ 캐패시터 및 그 제조 방법 - Google Patents

Ｍｉｍ 캐패시터 및 그 제조 방법 Download PDF

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Abstract

MIM 캐패시터가 제공된다. MIM 캐패시터는 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴, 하부 전극 패턴 상에 형성된 유전체 패턴, 유전체 패턴 상에 형성된 평판형 제1 상부 전극 패턴, 제1 상부 전극 패턴, 유전체 패턴 및 하부 전극 패턴을 덮으며 상면이 평탄화된 층간 절연막, 층간 절연막 내에 형성되고 제1 상부 전극 패턴을 노출시키는 제2 상부 전극용 개구 패턴, 개구 패턴을 매립하며 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 제2 상부 전극, 및 층간 절연막 상에 형성되고 제2 상부 전극과 접속하는 상부 배선을 포함한다. 또한, MIM 캐패시터의 제조 방법도 제공된다.
MIM 캐패시터, 크랙, 반도체 소자, 트렌치부

Description

ＭＩＭ 캐패시터 및 그 제조 방법{MIM capacitor and fabrication method for the same}
도 1은 종래의 MIM 캐패시터를 나타내는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 MIM 캐패시터를 나타내는 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 MIM 캐패시터를 나타내는 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 MIM 캐패시터의 단면도이다.
도 5a 내지 도 5e는 본 발명의 제1 실시예에 따른 MIM 캐패시터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6a 내지 도 6f는 본 발명의 제2 실시예에 따른 MIM 캐패시터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 7a 내지 도 7f는 본 발명의 제3 실시예에 따른 MIM 캐패시터의 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명은 MIM 캐패시터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 유전체층의 에지 부근의 크랙을 방지할 수 있는 MIM 캐패시터 및 그 제조 방법에 관한 것이다.
BIPOLAR, BICMOS 및 CMOS 기술의 반도체 디바이스는 높은 전압 선형성, 정확한 세팅이 가능한 캐패시턴스값 및 낮은 기생 캐패시턴스를 가진 집적 캐패시터를 필요로 한다. 그러나, 지금까지 사용된 종래의 MOS 캐패시터는 전압 유도를 위한 공간 전하 구역으로 인해 전압 선형성이 낮을 뿐만 아니라 많은 기생 캐패시턴스가 존재한다는 문제가 있었다.
이러한 문제로 인해 최근에 PIP(polysilicon-insulator-polysilicon) 구조의 캐패시터가 사용되기도 하였는데, 이는 상부 전극층과 하부 전극층으로 도전성 폴리실리콘을 사용하기 때문에 상, 하부 전극과 유전체층 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스의 크기가 줄어들게 되는 단점이 있었다.
이에 등장한 것이 소위 MIM(금속-절연체-금속) 캐패시터인데, 특히 이러한 MIM 구조의 캐패시터는 혼합신호 제품 및 아날로그 제품과 같은 다양한 반도체 디바이스에서 전하를 저장하는데 주로 사용되고 있다.
도 1은 종래의 MIM 캐패시터를 나타내는 단면도이다.
도 1에 도시된 바와 같이 종래의 MIM 구조를 갖는 캐패시터(10)는 하부 전극 패턴(100), 상기 하부 전극 패턴(100) 상에 형성되며 측벽 및 하부 전극 패턴(100)과 접하는 바닥을 가진 유전체층(110), 상기 유전체층(110) 상에 컨포말하게 형성된 상부 전극층(150), 및 상기 하부 전극 패턴(100) 상에 형성된 구조물의 전면을 덮고 유전체층(110)의 측벽 상면과 상부 전극층(120)의 상면을 노출시키는 층간 절연막(130), 및 상부 전극층(150)과 상기 층간 절연막(130) 상에 컨포말하게 형성된 상부 배선(180)을 포함한다.
이때, 상부 전극층(150)은 TiN으로 된 제1 금속층(120)과 텅스텐(W)으로된 제2 금속층(122)을 포함한다.
상부 배선(180)은 알루미늄(Al)으로 형성되어 있다.
그런데, 이와 같은 구조의 MIM 캐패시터(10) 중 상부 전극층(150)을 형성함에 있어서 상부 전극층(150)의 모서리(155) 부근에 상부 배선(180)을 이루는 알루미늄과의 열팽창 계수의 차이 등과 같은 원인으로 열적-기계적 스트레스(stress)가 집중되어 심할 경우 상부 전극층(150)의 모서리(155) 부근과 접하고 있는 하부의 유전체층(110)에 크랙(crack)을 발생시키게 되어 전체적인 MIM 캐패시터 제조 공정 수율을 떨어뜨리는 결과를 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상부 전극층 하부의 유전체층의 크랙의 발생을 방지할 수 있는 MIM 캐패시터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 MIM 캐패시터의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제1 실시예에 따른 MIM 캐패시터는 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴, 하부 전극 패턴 상에 형성된 유전체 패턴, 유전체 패턴 상에 형성된 평판형 제1 상부 전극 패턴, 제1 상부 전극 패턴, 유전체 패턴 및 하부 전극 패턴을 덮으며 상면이 평탄화된 층간 절연막, 층간 절연막 내에 형성되고 제1 상부 전극 패턴을 노출시키는 제2 상부 전극용 개구 패턴, 개구 패턴을 매립하며 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 제2 상부 전극, 및 층간 절연막 상에 형성되고 제2 상부 전극과 접속하는 상부 배선을 포함한다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제2 실시예에 따른 MIM 캐패시터는 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴, 하부 전극 패턴 상에 형성되고 상면이 평탄화된 제1 층간 절연막, 제1 층간 절연막 내에 형성되고 하부 전극 패턴을 노출시키는 개구 패턴, 개구 패턴을 따라 개구 패턴내에만 컨포말하게 형성된 유전체층, 개구 패턴을 매립하며 제1 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 상부 전극, 제1 층간 절연막 상에 형성되고 상면이 평탄화된 제2 층간 절연막, 제2 층간 절연막내에 형성되고 상부 전극과 접속하는 비아, 및 제2 층간 절연막 상에 형성되고 비아와 접속하는 상부 배선을 포함한다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제3 실시예에 따른 MIM 캐패시터는 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴, 하부 전극 패턴 상에 형성되고 상면이 평탄화된 제1 층간 절연막, 제1 층간 절 연막 내에 형성되고 하부 전극 패턴을 노출시키는 개구 패턴, 개구 패턴을 따라 개구 패턴 내에만 컨포말하게 형성된 유전체층, 유전체층 상에 유전체층을 따라 개구 패턴내에만 컨포말하게 형성된 상부 전극, 상부 전극 상에 형성되어 개구 패턴을 매립하는 절연막, 제1 층간 절연막과 절연막 내에 형성되고 상부 전극과 접속하는 비아, 및 제2 층간 절연막 상에 형성되고 비아와 접속하는 상부 배선을 포함한다.
상기의 다른 기술적 과제를 해결하기 위한 본 발명의 제1 실시예에 따른 MIM 캐패시터의 제조 방법은 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴 상에 유전체층 및 제1 상부 전극층을 차례대로 형성하는 단계, 식각 공정을 이용하여 제1 상부 전극층의 일부분을 패터닝하여 제1 상부 전극 패턴을 형성하는 단계, 제1 상부 전극 패턴 및 노출된 유전체층을 덮으며 상면이 평탄화 된 층간 절연막을 형성하는 단계, 층간 절연막 내에 형성되고 제1 상부 전극 패턴을 노출시키는 제2 상부 전극용 개구 패턴을 형성하는 단계, 개구 패턴을 매립하여 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 제2 상부 전극을 형성하는 단계, 및 층간 절연막 상에 형성되고 제2 상부 전극과 접속하는 상부 배선을 형성하는 단계를 포함한다.
상기의 다른 기술적 과제를 해결하기 위한 본 발명의 제2 실시예에 따른 MIM 캐패시터의 제조 방법은 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴 상에 상면이 평탄화된 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 내에 형성되고 하부 전극 패턴을 노출시키는 개구 패턴을 형성하는 단계, 개구 패턴을 따라 개구 패턴내에만 컨포말하게 형성되는 유전체층을 형성하는 단계, 개구 패턴을 매립하며 제1 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 상부 전극을 형성하는 단계, 제1 층간 절연막 상에 형성되고 상면이 평탄화된 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막내에 형성되고 상부 전극과 접속하는 비아를 형성하는 단계, 및 제2 층간 절연막 상에 형성되고 비아와 접속하는 상부 배선을 형성하는 단계를 포함한다.
상기의 다른 기술적 과제를 해결하기 위한 본 발명의 제3 실시예에 따른 MIM 캐패시터의 제조 방법은 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴 상에 상면이 평탄화된 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 내에 형성되고 하부 전극 패턴을 노출시키는 개구 패턴을 형성하는 단계, 개구 패턴을 따라 개구 패턴내에만 컨포말하게 형성되는 유전체층을 형성하는 단계, 유전체층 상에 컨포말하게 상부 전극을 형성하는 단계, 개구 패턴을 매립하며 제1 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 매립 절연막 형성하는 단계, 제1 층간 절연막 상에 형성되고 상면이 평탄화된 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막내에 형성되고 상부 전극과 접속하는 비아를 형성하는 단계, 및 제2 층간 절연막 상에 형성되고 비아와 접속하는 상부 배선을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 도면에서 층과 막 또는 영역들의 크기 두께는 명세서의 명확성을 위하여 과장되어 기술된 것이며, 어떤 막이 다른 막의 "상에" 형성된다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 2는 본 발명의 제1 실시예에 따른 MIM 캐패시터를 나타내는 단면도이다.
도 2에 도시된 바와 같이 본 발명의 제1 실시예에 따른 MIM 캐패시터(20)는 하부 전극 패턴(200), 유전체 패턴(210), 상부 전극층(220) 및 층간 절연막(230)을 포함한다.
하부 전극 패턴(200)은 TiN/Ti/Al/Ti 4층 구조로 된 것을 사용하는데, 이러한 각층의 기능을 각각 살펴보면 티타늄 나이트 라이드(TiN)층(208)은 물질간의 확산을 방지하기 위해, 티타늄(Ti)층(206)은 물질간의 접합을 위해, 알루미늄(Al)층(204)은 우수한 전기 전도성을 가지며 하부 전극층의 기본 베이스가 되며, 최하부의 티타늄(Ti)층(202)은 하부 기판(미도시)과 알루미늄층(204)간에 확산 방지를 위한 장벽(barrier)의 기능을 수행한다.
유전체 패턴(210)은 하부 전극 패턴(200) 상에 형성되며, SiN, Al2O3, Ta2O 5, TiO, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3 중 하나로 이루어질 수 있는데, 본 발명에서는 SiN을 유전체 패턴(210)으로 사용하였다.
상부 전극층(220)은 유전체층(210) 상에 형성되며, 제1 상부 전극 패턴(223)과 제2 상부 전극(255)으로 구성된다.
제1 상부 전극 패턴(223)은 유전체 패턴(210) 상의 소정의 영역에 형성되며, 하부의 유전체 패턴(210)과 제2 상부 전극(255) 간에 접촉성(adhesion)을 좋게하고 콘택 저항(contact resistance)을 낮추기 위해 형성하는 것으로, 본 발명에서는 제1 상부 전극 패턴(223)으로 Ti 또는 TiN막을 사용한다.
제1 상부 전극 패턴(223)의 상부에는 소정의 폭을 가진 트렌치(trench)부(226)가 형성되어 있는데, 이는 본 발명의 MIM 캐패시터(20) 제조 공정 중 식각 공정에 의해 제1 상부 전극 패턴(223) 상부에 형성된다.
제2 상부 전극(255a)은 제1 상부 전극 패턴(223) 상의 트렌치부(226)에 형성되며, 상부 전극층(220)을 이루는 기본 베이스가 된다.
제2 상부 전극(255a)으로 사용될 수 있는 물질로는 알루미늄(Al), 백금(Pt), 루세늄(Ru), 이리듐(Ir), 텅스텐(W) 등이 있으나, 본 발명에서는 도전층 상하부에 형성될 물질들 간의 특성 및 열팽창 계수를 고려하여 텅스텐(W)을 사용하였다.
제1 상부 전극 패턴(223)과 제2 상부 전극(255a) 사이에는 두 층간의 확산을 방지하기 위한 배리어막(240, 250)이 더 포함될 수도 있는데, 배리어막(240, 250) 은 Ti, TiN 단일막이거나 하부의 제1 상부 전극 패턴(223)과 접하는 Ti층(240) 및 상부의 제2 상부 전극(255)과 접하는 TiN층(250)의 이중막 구조로 형성함이 바람직하다.
배리어막(240, 250)은 하부의 제1 상부 전극 패턴(223)과 접하는 바닥과 후에 형성될 층간 절연막(230)과 접하는 측벽을 가진 구조를 가지며, 배리어막(240, 250)이 형성되는 경우에 제2 상부 전극(255a)은 측벽과 바닥에 의해 형성된 내부 공간에 채워지게 된다.
층간 절연막(230)은 상기 하부 전극 패턴(200) 및 하부 전극 패턴(200) 상에 형성된 구조물의 상부 전면에 형성되며, 상부 전극층(220)의 상부를 노출시키고 상부 전극층(220)이 형성될 수 있는 개구 패턴(235)를 가진다.
개구 패턴(235)는 식각 공정에 의해 형성하며 층간 절연막(230)의 개구 패턴(235) 내부에는 앞서 설명한 제1 상부 전극 패턴(223), 배리어막(240, 250) 및 제2 상부 전극(255a)으로 이루어진 구조물이 형성된다.
층간 절연막(230)은 디바이스 내부 금속간 절연을 위해 형성되는 것으로, FSG(Fluoride Silicate Glass), PSG(Phosphor Silicate Glass), 실리콘 산화막(SiOx) 등으로 형성될 수 있으며, 화학 기상 증착법에 의해 형성된다.
층간 절연막(230)에는 하부 전극 패턴(200)을 노출시키는 비아홀(260)이 더 형성될 수 있다.
상기 비아홀(260)은 상부 배선(280)과 하부 전극 패턴(200)을 전기적으로 연 결시켜주어 하부 전극 패턴(200)에 작동 전압을 가하여 주기 위해 형성되는 것으로, 비아홀(260) 내부는 금속으로 채워져 있다.
비아홀(260)을 채우고 있는 금속으로는 비아홀(260)에 금속을 채우는 공정이 앞서 설명한 상부 전극층(220)의 제2 상부 전극(255a)을 형성하는 공정과 동시에 이루어짐을 고려할 때, 상부 전극층(220)의 제2 상부 전극(255a)을 채우고 있는 금속과 같은 금속을 사용한다.
즉, 본 발명에서 상부 전극층(220)의 제2 상부 전극(255a)을 텅스텐으로 형성할 경우, 비아홀 도전층(255b)도 텅스텐(W)으로 형성된다.
또한, 비아홀 도전층(255b)과 하부 전극 패턴(200) 및 층간 절연막(230) 사이에는 상호 확산을 방지하고 접합성을 좋게하기 위한 Ti, TiN 단일막 또는 Ti/TiN 이중막 구조의 비아홀 배리어막(263, 265)이 개재될 수도 있다.
이때, 비아홀 배리어막(263, 265)의 구조에 대해 보다 자세히 설명하면 하부 전극 패턴(200) 및 층간 절연막(230)과 접하는 Ti층(263) 및 비아홀(260) 내부에 채워진 비아홀 도전층(255b)과 접하는 TiN층(265)의 이중막 구조이거나, Ti, TiN 단일막 구조를 취하고 있다.
층간 절연막(230)의 상부는 상부 전극층(220)과 비아홀 도전층(255b)을 노출시키고 있으며, 이러한 층간 절연막(230)의 상부에 상부 전극층(220) 및 비아홀 도전층(255b)에 소정의 전압을 공급하여 MIM 캐패시터(20)를 실현하기 위한 상부 배선 패턴(280)이 형성된다.
상부 배선 패턴(280)은 TiN/Ti/Al/Ti 4층 구조로 되어 있으며, 최상층의 TiN 층(279)은 반사 방지층으로서 기능을 하고, 그 하부의 Ti층(277)은 상하부 층간에 접합을 용이하게 하고 확산을 방지하는 기능을 하며, Al층(275)은 상부 배선의 기본 베이스가 되는 층으로 높은 전기 전도도를 가지는 것을 특징으로 하고, 최하부에서 상부 전극층(220)과 비아홀 도전층(255b)과 접하고 있는 Ti층(273)은 상하부 층간에 접합을 용이하게 하고 확산을 방지하는 기능을 한다.
도 3은 본 발명의 제2 실시예에 따른 MIM 캐패시터를 나타내는 단면도이다.
구체적으로, 도 3에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명의 제2 실시예에 따른 MIM 캐패시터(30)는 하부 전극 패턴(200), 제1 층간 절연막(230a), 유전체층(210), 상부 전극(220), 제2 층간 절연막(230b) 및 상부 배선(280)을 포함한다.
이하에서 제1 실시예에 의한 MIM 캐패시터(20)과 다른점과 설명하지 아니한 사항에 대해서만 설명하기로 한다.
제1 층간 절연막(230a)은 하부 전극 패턴(200) 상에 형성되고 상면이 평탄화 되어있다.
제1 층간 절연막(230a)내에는 하부 전극 패턴(200)을 노출시키는 개구 패턴(224)이 형성되어 있다.
개구 패턴(224) 내에는 개구 패턴(224)을 따라 컨포말하게 유전체층(210)이 형성되어 있고, 개구 패턴(224)을 매립하며 제1 층간 절연막(230a)의 상면과 실질적으로 평평하게 되도록 상부 전극(220)이 형성되어 있다.
이때, 상부 전극(220)은 유전체층(210) 상에 유전체층(210)을 따라 컨포말하 게 형성되어 있는 제1 도전층(223), 및 제1 도전층(223) 상에 형성되고 개구 패턴(224)을 매립하는 제2 도전층(355)을 포함하고 있다.
이때, 제1 도전층(223)은 TiN층이고, 제2 도전층(355)은 텅스텐(W)으로 형성하는 것이 바람직하다.
제1 층간 절연막(230a) 상에는 상면이 평탄화 되도록 제2 층간 절연막(230b)이 형성되어 있다.
제2 층간 절연막(230b)내에는 상부 전극(220)과 접속하도록 비아(225)가 형성되어 있다. 즉, 비아(225)는 제2 층간 절연막(230b) 내부에 형성되고 상부 전극(220)을 노출시키는 비아홀(235a, b)을 따라 컨포말하게 배리어막(240a-b, 250a-b)이 형성되어 있다.
배리어막(240a-b, 250a-b) 상에는 비아홀(235a,b)을 매립하고 상면이 제2 층간 절연막(230b)과 실질적으로 평평하도록 도전층(349a,b)이 형성된다.
이때, 배리어막은 Ti/TiN 층이고 도전층(349a,b)은 텅스텐(W)이다.
제2 층간 절연막(230b) 상에는 비아(225)와 접속되도록 상부 배선(280)이 형성된다.
도 4는 본 발명의 제3 실시예에 따른 MIM 캐패시터의 단면도이다.
구체적으로, 도 4에서, 도 3과 동일한 참조번호는 동일한 부재를 나타낸다.
도 4에 도시된 바와 같이, 제3 실시예에 따른 MIM 캐패시터(40)는 도 3의 제2 실시예에 따른 MIM 캐패시터(30)와 비교하여 개구 패턴(331)의 구성 및 비아(225)의 구조가 다름을 알 수 있다.
즉, 제2 실시예에 의한 MIM 캐패시터(30)에서는 개구 패턴(224) 내부가 컨포말하게 형성된 유전체층(210) 및 개구 패턴(224)을 매립하는 상부 전극으로 구성되어 있음에 비해, 제3 실시예에 의한 MIM 캐패시터(40)는 개구 패턴(331) 내에는 유전체층(210)과 상부 전극(220)이 컨포말하게 형성되어 있고, 매립 절연막(227)에 의해 개구 패턴(331)이 매립되어 있다.
또한, 제2 실시예에 의한 MIM 캐패시터(30)에서는 비아(225)가 제2 층간 절연막(230b)의 하면과 실질적으로 평평한 상부 패턴(220)에 접하도록 형성되어 있으나, 제3 실시예에 의한 MIM 캐패시터(40)에서는 비아(225)가 상기 제2 층간 절연막(230b)과 개구 패턴(331)을 매립시키는 매립 절연막(227)을 통하여 그 하부에 있는 상부 전극(220)에 접속되도록 형성된다.
이하에서는 본 발명에 의한 MIM 캐패시터의 제조 방법에 대해서 설명한다.
도 5a 내지 도 5e는 본 발명의 제1 실시예에 따른 MIM 캐패시터(20)의 제조 방법을 설명하기 공정 단면도들이다.
본 발명의 제1 실시예에 따른 MIM 캐패시터(20)를 제조하기 위해서는 먼저, 도 5a에 도시된 바와 같이 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴(200) 상에 유전체층(210) 및 제1 상부 전극(223)을 차례대로 형성한다.
유전체층(210)은 하부 전극 패턴(200)과 상부 전극층(도 2의 220참조)을 전기적으로 절연시키고 캐패시터에서 전하를 저장하기 위한 것이다. 유전체층(210)은 화학기상증착법(chemical vapor deposition; CVD)에 의해 형성되는 것이 일반적이 며, SiN, Al2O3, Ta2O5, TiO, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3 중 하나로 이루어질 수 있는데, 본 발명에서는 SiN을 유전체층(210)으로 사용하였다.
제1 상부 전극층(223)은 상부 전극층(도 2의 220 참조)을 이루는 하나의 층으로서 유전체층(210) 상에 형성되며, 하부의 유전체층(210)과 도전층(도 2의 255참고) 간에 접촉성(adhesion)을 좋게하고 콘택 저항(contact resistance)을 낮추기 위해 형성한다. 본 발명에서는 콘택층(223)으로 TiN을 사용하여 화학기상증착법에 의해 형성한다.
다음으로, 도 5b에 도시된 바와 같이 제1 상부 전극층(223)을 포토-식각 공정을 이용하여 제1 상부 전극 패턴(223)을 형성하고, 상기 제1 상부 전극 패턴(223) 및 노출된 유전체층(210) 상에 층간 절연막(230)을 형성한다.
이 단계에서는, 제1 상부 전극 패턴(223)을 포토-식각 공정을 이용하여 유전체층(210) 상의 소정의 영역에만 남겨두고 이에 따라 제1 상부 전극 패턴(223)이 형성된 영역외의 영역에는 유전체층(210)의 상면이 노출된다.
층간 절연막(230)은 제거되고 남은 제1 상부 전극 패턴(223) 및 노출된 유전체층(210) 상에 형성된다.
층간 절연막(230)은 디바이스 내부 금속간 절연을 위해 형성되는 것으로, FSG(Fluoride Silicate Glass), PSG(Phosphor Silicate Glass), 실리콘 산화막(SiOx) 등으로 형성될 수 있으며, 화학 기상 증착법에 의해 형성된다.
다음으로, 도 5c에 도시된 바와 같이 층간 절연막(230)을 식각하여 제1 상부 전극 패턴(223)의 일부 영역을 노출시키는 개구 패턴(235)와 하부 전극층(200)을 노출 시키는 비아홀(260)을 형성한다.
개구 패턴(235)은 제2 상부 전극층(도 2의 225)이 형성되는 곳으로, 층간 절연막(230)을 식각하여 형성한다. 다만, 개구 패턴(235)를 형성하기 위해 층간 절연막을 식각하는 과정에 층간 절연막(230) 하부의 제1 상부 전극 패턴(223) 상부의 소정의 영역을 소정의 깊이만큼 식각하여 제1 상부 전극 패턴(223) 상부에 트렌치부(226)를 형성할 수도 있다.
트렌치부(226)는 후에 개구부(235)에 금속 물질이 채워질 때 하부의 제1 상부 전극 패턴(223)과 접촉 면적을 높이고 접합성(adhesion)을 좋게 해주기 위해 형성한다.
비아홀(260)은 하부 전극층(200)을 전기적으로 노출시키고 후에 비아홀(260)을 금속으로 채워지며 이를 통해 하부 전극층(200)에 작동 전압이 인가되도록 하기 위해 형성된다.
다음으로, 도 5d에 도시된 바와 같이 층간 절연막(230)과 개구 패턴(235) 및 비아홀(260) 상에 컨포멀(conformal)하게 배리어막(240, 250)을 형성하고, 배리어막(240, 250) 상에 상기 개구 패턴(235)과 비아홀(260)을 금속 물질로 채워지도록 하는 도전층(254)을 형성한다.
배리어막(240, 250)은 그 상하부에 형성되는 물질간에 확산을 방지하기 위한 확산 방지막으로 하부의 제1 상부 전극 패턴(223)과 접하는 Ti층(240)과 상부의 도전층(254)과 접하는 TiN층(250), 즉 Ti/TiN 이중막 구조로 되어 있거나, Ti 또는 TiN 단일막으로 되어 있다.
도전층(254)은 상부 전극층(도 2의 220참조)의 베이스가 되는 층으로 개구 패턴(235)과 비아홀(260)이 모두 채워지도록 배리어막(240, 250) 상에 도포되어 형성된다.
도전층(254)으로 사용될 수 있는 물질로는 알루미늄(Al), 백금(Pt), 루세늄(Ru), 이리듐(Ir), 텅스텐(W) 등이 있으나, 본 발명에서는 도전층 상하부에 형성될 물질들 간의 특성 및 열팽창 계수를 고려하여 텅스텐(W)을 사용하였다.
다음으로, 도 5e에 도시된 바와 같이 평탄화 공정을 통하여 층간 절연막(230)과 개구 패턴(235) 및 비아홀(260) 상의 도전층(254)과 배리어막(240, 250)을 제거한다.
즉, 화학기계적 연마(chemical mechanical planarization)를 통해 층간 절연막(230)의 표면이 노출될 때까지 상면을 평탄화 시킨다.
그 결과, 층간 절연막(230), 개구 패턴(235) 및 비아홀(260) 상부의 도전층(254)과 배리어막(240, 250)은 모두 제거되고, 개구 패턴(235) 내부의 도전층(255a)과 비아홀(260) 내부의 도전층(255b)은 전기적으로 서로 격리되게 된다.
또한, 개구 패턴(235) 내의 배리어막(240, 250)과 비아홀(260) 내부의 배리어막(263, 265)도 서로 격리-절연된다.
마지막으로, 도 5f에 도시된 바와 같이 층간 절연막(230) 상에 형성되고 상기 상부 전극(255) 및 금속층(255b)과 접속하는 상부 배선(280)을 형성한다.
도 6a 내지 도 6f는 본 발명의 제2 실시예에 따른 MIM 캐패시터(30)의 제조 방법을 설명하기 위한 단면도들이다.
다만, 도 6a 내지 도 6f에서 도 3 및 도 5a 내지 도 5e와 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명의 제2 실시예에 따른 MIM 캐패시터(30)를 제조하기 위해서는 먼저, 도 6a에 도시된 바와 같이 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴(200) 상에 제1 층간 절연막(230a)을 형성하고, 제1 층간 절연막(230a)의 소정의 영역을 하부 전극층(200)이 노출되도록 식각하여 개구 패턴(224)을 형성한다.
다음으로, 도 6b에 도시된 바와 같이 제1 층간 절연막(230a)과 개구 패턴(224) 상에 컨포멀하게 유전체층(210) 및 제1 도전층(223)을 형성하고, 제1 도전층(223) 상에 개구 패턴(224)이 금속 물질로 채워지도록 하는 제2 도전층(355)을 형성한다.
이때, 제1 도전층(223)과 제2 도전층(355)은 본 발명의 제2 실시예인 MIM 캐패시터(30)의 상부 전극(220)이 된다.
다음으로, 도 6c에 도시된 바와 같이 화학기계적 평탄화(CMP)를 이용한 평탄화 공정을 통하여 제1 층간 절연막(230a) 및 개구 패턴(224) 상의 제2 도전층(355)과 제1 도전층(223) 및 유전체층(210)을 제거하여 상부 전극(220)을 제1 층간 절연막(230a)과 실질적으로 평평하게 해준다.
다음으로, 도 6d에 도시된 바와 같이 노출된 제1 층간 절연막(230a) 및 개구 패턴(331)을 채우는 유전체층(210)과 상부 전극(220) 상면 상에 제2 층간 절연막(230b)을 형성한 후, 제2 층간 절연막(230b)을 식각하여 제2 도전층(335)이 노출되도록 비아홀(235a, 235b)을 형성하고, 제2 층간 절연막(230b)과 제1 층간 절연막(230a)를 식각하여 하부 전극층(200)이 노출되도록 비아홀(260)을 형성한다.
여기서, 비아홀(235a, 235b)들은 각각 제2 도전층(355)의 표면이 노출되도록 형성하는 것이 바람직하며, 서로 오버랩(overlap)되지 않도록 형성시킨다.
비아홀(260)은 하부 전극 패턴(200)을 상부 전극 배선과 전기적으로 연결하기 위한 것이다.
다음으로, 도 6e에 도시된 바와 같이 제2 층간 절연막(230b), 비아홀(235a, 235b) 및 비아홀(260) 상에 확산을 방지하고 접합을 용이하게 하기 위한 배리어막(240, 250)을 컨포말하게 형성하고, 배리어막(240, 250) 상에 비아홀(235a, 235b)과 비아홀(260)이 금속 물질로 채워지도록 하는 도전층(349)을 형성한다.
이때 도전층(349)을 형성하는 금속 물질은 알루미늄(Al), 백금(Pt), 루세늄(Ru), 이리듐(Ir), 텅스텐(W) 등이 있으나, 본 발명에서는 도전층 상하부에 형성될 물질들 간의 특성 및 열팽창 계수를 고려하여 텅스텐(W)을 사용하였다.
다음으로, 도 6f에 도시된 바와 같이 평탄화 공정을 통하여 제2 층간 절연막(230b), 비아홀(235a, 235b) 및 비아홀(260) 상의 도전층(349)과 배리어막(240, 250)을 제거한다.
제거 결과 비아홀(235a, 235b) 내부에 채워지는 비아(349a) 및 비아홀(260) 내부에 채워진 금속층(255b)이 서로 전기적으로 격리되어 형성된다.
또한, 제거 결과 배리어막(240, 250)도 각각의 비아홀(235a, 235b) 내부에 형성되는 배리어막(240a-b, 250a-b) 및 비아홀(260) 내부에 형성된 배리어막(263, 265)으로 서로 분리된다.
마지막으로, 도 6g에 도시된 바와 같이 제2 층간 절연막(230b) 상에 형성되고 상기 비아(225) 및 비아홀(260) 금속층(255b)과 접속하는 상부 배선(280)을 형성한다.
도 7a 내지 도 7f는 본 발명의 제3 실시예에 따른 MIM 캐패시터(40)의 제조 방법을 설명하기 위한 공정 단면도들이다.
다만, 도 7a 내지 도 7f에서 도 4 및 도 5a 내지 도 5e와 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명의 제3 실시예에 따른 MIM 캐패시터(40)를 제조하기 위해서는 먼저, 도 7a에 도시된 바와 같이 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴(200) 상에 제1 층간 절연막(230a)을 형성하고, 제1 층간 절연막(230a)의 소정의 영역을 하부 전극층(200)이 노출되도록 식각하여 개구 패턴(331)을 형성한다.
다음으로, 도 7b에 도시된 바와 같이 제1 층간 절연막(230a)과 개구 패턴(331) 상에 컨포멀하게 유전체층(210), 제1 도전층(223) 및 제2 도전층(355)을 형성하고, 제2 도전층(223) 상에 개구 패턴(331)이 금속 물질로 채워지도록 하는 매립 절연막(227)을 형성한다.
이때, 제1 도전층(223)과 제2 도전층(355)은 본 발명의 제3 실시예인 MIM 캐 패시터(40)의 상부 전극(220)이 된다.
다음으로, 도 7c에 도시된 바와 같이 화학기계적 평탄화(CMP)를 이용한 평탄화 공정을 통하여 제1 층간 절연막(230a) 상의 매립 절연막(227), 제2 도전층(355) 및 제1 도전층(223)을 제거하여 매립 절연막(227)이 제1 층간 절연막(230a)과 실질적으로 평평하도록 하여 준다.
다음으로, 도 7d에 도시된 바와 같이 노출된 제1 층간 절연막(230a) 상에 제2 층간 절연막(230b)을 형성한다.
다음으로, 도 7e에 도시된 바와 같이 제2 층간 절연막(230b)과 매립 절연막(227)을 식각하여 상부 전극(220) 상면이 노출되도록 비아홀(235a, 235b)을 형성하고, 제2 층간 절연막(230b)과 제1 층간 절연막(230a)를 식각하여 하부 전극층(200)이 노출되도록 비아홀(260)을 형성한다.
여기서, 비아홀(235a, 235b)들은 각각 상부 전극(220) 상면, 보다 구체적으로 제2 도전층(355)의 상면이 노출되도록 형성하는 것이 바람직하며, 서로 오버랩(overlap)되지 않도록 형성시킨다.
비아홀(260)은 하부 전극 패턴(200)을 상부 전극 배선과 전기적으로 연결하기 위한 것이다.
다음으로, 도 7f에 도시된 바와 같이 제2 층간 절연막(230b), 비아홀(235a, 235b) 및 비아홀(260) 상에 확산을 방지하고 접합을 용이하게 하기 위한 배리어막(240, 250)을 컨포말하게 형성하고, 배리어막(240, 250) 상에 비아홀(235a, 235b)과 비아홀(260)이 금속 물질로 채워지도록 하는 도전층(349)을 형성한다.
이때 도전층(349)을 형성하는 금속 물질은 알루미늄(Al), 백금(Pt), 루세늄(Ru), 이리듐(Ir), 텅스텐(W) 등이 있으나, 본 발명에서는 도전층 상하부에 형성될 물질들 간의 특성 및 열팽창 계수를 고려하여 텅스텐(W)을 사용하였다.
다음으로, 도 7g에 도시된 바와 같이 평탄화 공정을 통하여 제2 층간 절연막(230b), 비아홀(235a, 235b) 및 비아홀(260) 상의 도전층(349)과 배리어막(240, 250)을 제거한다.
제거 결과 비아홀(235a, 235b) 내부에 채워지는 비아(225) 및 비아홀(260) 내부에 채워진 금속층(255b)이 서로 전기적으로 격리되어 형성된다.
또한, 제거 결과 배리어막(240, 250)도 각각의 비아홀(235a, 235b) 내부에 형성되는 배리어막(240a-b, 250a-b) 및 비아홀(260) 내부에 형성된 배리어막(263, 265)으로 서로 분리된다.
마지막으로, 도 7h에 도시된 바와 같이 제2 층간 절연막(230b) 상에 형성되고 상기 비아(225) 및 비아홀(260) 금속층(255b)과 접속하는 상부 배선(280)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 MIM 캐패시터 및 그 제조 방법에 의하면 유전체층의 크랙을 방지하여 전체 공정 수율(yield)을 증가 시킬 수 있다.

Claims (28)

  1. 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴;
    상기 하부 전극 패턴 상에 형성된 유전체층;
    상기 유전체층 상에 형성된 평판형 제1 상부 전극 패턴;
    상기 제1 상부 전극 패턴, 유전체층 및 하부 전극 패턴을 덮으며 상면이 평탄화된 층간 절연막;
    상기 층간 절연막 내에 형성되고 상기 제1 상부 전극 패턴을 노출시키는 제2 상부 전극용 개구 패턴;
    상기 개구 패턴을 매립하며 상기 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 제2 상부 전극; 및
    상기 층간 절연막 상에 형성되고 상기 제2 상부 전극과 접속하는 상부 배선을 포함하는 MIM 캐패시터.
  2. 제 1 항에 있어서,
    상기 제2 상부 전극용 개구 패턴은 상기 제1 상부 전극 패턴의 전부 또는 일부를 노출시키는 MIM 캐패시터.
  3. 제 1 항에 있어서,
    상기 제1 상부 전극 패턴은 Ti 또는 TiN막으로 이루어진 MIM 캐패시터.
  4. 제 1 항에 있어서,
    상기 제2 상부 전극은 상기 개구 패턴을 따라 컨포말하게 형성된 배리어막; 및
    상기 배리어막 상에 상기 개구 패턴을 매립하도록 형성된 도전층을 포함하는 MIM 캐패시터.
  5. 제 4 항에 있어서,
    상기 배리어막은 Ti, TiN 단일막 또는 Ti/TiN 이중막이고, 상기 도전층은 텅스텐(W)막인 MIM 캐패시터.
  6. 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴;
    상기 하부 전극 패턴 상에 형성되고 상면이 평탄화된 제1 층간 절연막;
    상기 제1 층간 절연막 내에 형성되고 상기 하부 전극 패턴을 노출시키는 개구 패턴;
    상기 개구 패턴을 따라 상기 개구 패턴내에만 컨포말하게 형성된 유전체층;
    상기 개구 패턴을 매립하며 상기 제1 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 상부 전극;
    상기 제1 층간 절연막 상에 형성되고 상면이 평탄화된 제2 층간 절연막;
    상기 제2 층간 절연막내에 형성되고 상기 상부 전극과 접속하는 비아; 및
    상기 제2 층간 절연막 상에 형성되고 상기 비아와 접속하는 상부 배선을 포함하는 MIM 캐패시터.
  7. 제 6 항에 있어서,
    상기 상부 전극은 상기 유전체층 상에 상기 유전체층을 따라 컨포말하게 형성된 제1 도전층; 및
    상기 제1 도전층 상에 형성되고 상기 개구 패턴을 매립하는 제2 도전층을 포함하는 MIM 캐패시터
  8. 제 7 항에 있어서,
    상기 제1 도전층은 TiN 층이고, 상기 제2 도전층은 W층인 MIM 캐패시터.
  9. 제 6 항에 있어서,
    상기 비아는 상기 제2 층간 절연막내에 형성되고 상기 상부 전극을 노출시키는 비아홀을 따라 컨포말하게 형성된 배리어막; 및
    상기 배리어막 상에 형성되고 상기 비아홀을 매립하고 상면이 상기 제2 층간 절연막과 실질적으로 평평한 도전층으로 이루어진 MIM 캐패시터.
  10. 제 9 항에 있어서,
    상기 배리어막은 Ti/TiN층이고 상기 도전층은 텅스텐(W)인 MIM 캐패시터.
  11. 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴;
    상기 하부 전극 패턴 상에 형성되고 상면이 평탄화된 제1 층간 절연막;
    상기 제1 층간 절연막 내에 형성되고 상기 하부 전극 패턴을 노출시키는 개구 패턴;
    상기 개구 패턴을 따라 상기 개구 패턴 내에만 컨포말하게 형성된 유전체층;
    상기 유전체층 상에 상기 유전체층을 따라 상기 개구 패턴내에만 컨포말하게 형성된 상부 전극;
    상기 상부 전극 상에 형성되어 상기 개구 패턴을 매립하는 매립 절연막;
    상기 제1 층간 절연막 상에 형성되고 상면이 평탄화된 제2 층간 절연막;
    상기 제2 절연막과 매립 절연막 내에 형성되고 상기 상부 전극과 접속하는 비아; 및
    상기 제2 층간 절연막 상에 형성되고 상기 비아와 접속하는 상부 배선을 포함하는 MIM 캐패시터.
  12. 제 11 항에 있어서,
    상기 상부 전극은 상기 유전체층 상에 상기 유전체층을 따라 컨포말하게 형성된 제1 도전층; 및
    상기 제1 도전층 상에 상기 제1 도전층을 따라 컨포말하게 형성된 제2 도전층을 포함하는 MIM 캐패시터.
  13. 제 11 항에 있어서,
    상기 비아는 상기 제2 층간 절연막 내에 형성되고 상기 상부 전극을 노출시키는 비아홀을 따라 컨포말하게 형성된 배리어층; 및
    상기 배리어층 상에 형성되고 상기 비아홀을 매립하고 상면이 상기 제2 층간 절연막과 실질적으로 평평한 도전층으로 이루어진 MIM 캐패시터.
  14. 제 12 항에 있어서,
    상기 제1 도전층은 TiN층이고, 상기 제2 도전층은 텅스텐(W)층인 MIM 캐패시터.
  15. 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴 상에 유전체층 및 제1 상부 전극층을 차례대로 형성하는 단계;
    식각 공정을 이용하여 상기 제1 상부 전극층의 일부분을 패터닝하여 제1 상부 전극 패턴을 형성하는 단계;
    상기 제1 상부 전극 패턴 및 노출된 유전체층을 덮으며 상면이 평탄화 된 층간 절연막을 형성하는 단계;
    상기 층간 절연막 내에 형성되고 상기 제1 상부 전극 패턴을 노출시키는 제2 상부 전극용 개구 패턴을 형성하는 단계;
    상기 개구 패턴을 매립하여 상기 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 제2 상부 전극을 형성하는 단계; 및
    상기 층간 절연막 상에 형성되고 상기 제2 상부 전극과 접속하는 상부 배선을 형성하는 단계를 포함하는 MIM 캐패시터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제2 상부 전극용 개구 패턴을 형성하는 단계에 있어서 상기 제1 상부 전극 패턴의 전부 또는 일부를 노출시키는 것을 특징으로 하는 MIM 캐패시터의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제1 상부 전극 패턴은 Ti 또는 TiN 막으로 형성하는 MIM 캐패시터의 제조 방법.
  18. 제 15 항에 있어서,
    상기 제2 상부 전극을 형성하는 단계는 상기 제2 상부 전극용 개구 패턴을 따라 컨포말하게 배리어막을 형성하는 단계; 및
    상기 배리어막 상에 상기 제2 상부 전극용 개구 패턴을 매립도록 도전층을 형성하는 단계를 포함하는 MIM 캐패시터의 제조 방법.
  19. 제 18 항에 있어서,
    상기 배리어막은 Ti, TiN 단일막 또는 Ti/TiN 이중막으로 형성하고, 상기 도전층은 텅스텐(W)으로 형성하는 MIM 캐패시터의 제조 방법.
  20. 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴 상에 상면이 평탄화된 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 내에 형성되고 상기 하부 전극 패턴을 노출시키는 개구 패턴을 형성하는 단계;
    상기 개구 패턴을 따라 상기 개구 패턴내에만 컨포말하게 형성되는 유전체층을 형성하는 단계;
    상기 개구 패턴을 매립하며 상기 제1 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 상부 전극을 형성하는 단계;
    상기 제1 층간 절연막 상에 형성되고 상면이 평탄화된 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막내에 형성되고 상기 상부 전극과 접속하는 비아를 형성하는 단계; 및
    상기 제2 층간 절연막 상에 형성되고 상기 비아와 접속하는 상부 배선을 형성하는 단계를 포함하는 MIM 캐패시터의 제조 방법.
  21. 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴 상에 상면이 평탄화된 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 내에 형성되고 상기 하부 전극 패턴을 노출시키는 개구 패턴을 형성하는 단계;
    상기 개구 패턴을 따라 상기 개구 패턴내에만 컨포말하게 형성되는 유전체층을 형성하는 단계;
    상기 유전체층 상에 컨포말하게 상부 전극을 형성하는 단계;
    상기 개구 패턴을 매립하며 상기 제1 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 매립 절연막 형성하는 단계;
    상기 제1 층간 절연막 상에 형성되고 상면이 평탄화된 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 및 상기 매립 절연막 내에 형성되고 상기 상부 전극과 접속하는 비아를 형성하는 단계; 및
    상기 제2 층간 절연막 상에 형성되고 상기 비아와 접속하는 상부 배선을 형성하는 단계를 포함하는 MIM 캐패시터의 제조 방법.
  22. 제 20 항에 있어서,
    상기 상부 전극을 형성하는 단계는 상기 유전체층 상에 상기 유전체층을 따라 컨포말하게 제1 도전층을 형성하는 단계; 및
    상기 제1 도전층 상에 형성되고 상기 개구 패턴을 매립하는 제2 도전층을 형성하는 단계를 포함하는 MIM 캐패시터의 제조 방법.
  23. 제 22 항에 있어서,
    상기 제1 도전층은 TiN으로, 상기 제2 도전층은 텅스텐(W)으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조 방법.
  24. 제 20 항 또는 제 21 항에 있어서,
    상기 비아를 형성하는 단계는 상기 비아홀을 따라 컨포말하게 배리어막을 형성하는 단계; 및
    상기 배리어막 상에 상기 비아홀을 매립하며 상면이 제2 층간 절연막과 실질적으로 평평하도록 도전층을 형성하는 단계를 포함하는 MIM 캐패시터의 제조 방법.
  25. 제 24 항에 있어서,
    상기 배리어막은 Ti/TiN, 상기 도전층은 텅스텐(W)으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조 방법.
  26. 제 21 항에 있어서,
    상기 상부 전극을 형성하는 단계는 상기 유전체층 상에 상기 유전체층을 따라 컨포말하게 제1 도전층을 형성하는 단계; 및
    상기 제1 도전층 상에 상기 제1 도전층을 따라 컨포말하게 제2 도전층을 형성하는 단계를 포함하는 MIM 캐패시터의 제조 방법.
  27. 제 26 항에 있어서,
    상기 제1 도전층은 TiN으로, 상기 제2 도전층은 텅스텐(W)으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조 방법.
  28. 제 13 항에 있어서,
    상기 배리어층은 Ti/TiN층이고 상기 도전층은 텅스텐(W)인 MIM 캐패시터.
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