KR100761673B1 - Ⅲ-ⅴ족 화합물 반도체 및 이의 제조방법 - Google Patents

Ⅲ-ⅴ족 화합물 반도체 및 이의 제조방법 Download PDF

Info

Publication number
KR100761673B1
KR100761673B1 KR1020010015251A KR20010015251A KR100761673B1 KR 100761673 B1 KR100761673 B1 KR 100761673B1 KR 1020010015251 A KR1020010015251 A KR 1020010015251A KR 20010015251 A KR20010015251 A KR 20010015251A KR 100761673 B1 KR100761673 B1 KR 100761673B1
Authority
KR
South Korea
Prior art keywords
compound semiconductor
semiconductor layer
iii
pattern
group iii
Prior art date
Application number
KR1020010015251A
Other languages
English (en)
Other versions
KR20010090542A (ko
Inventor
히라마쓰가즈마사
미야케히데토
마에다다카요시
이에치카야스시
Original Assignee
스미또모 가가꾸 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미또모 가가꾸 가부시키가이샤 filed Critical 스미또모 가가꾸 가부시키가이샤
Publication of KR20010090542A publication Critical patent/KR20010090542A/ko
Application granted granted Critical
Publication of KR100761673B1 publication Critical patent/KR100761673B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2304/00—Special growth methods for semiconductor lasers
    • H01S2304/12—Pendeo epitaxial lateral overgrowth [ELOG], e.g. for growing GaN based blue laser diodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

본 발명은, 마스크 패턴을 이용하는 재성장법을 포함하는 것으로서, 재성장 층 중의 관통 전위가 마스크 패턴 위에 형성된 공극에 의해 종단됨을 특징으로 하여, 재성장 층의 두께를 증가시키지 않으면서 저 전위 밀도의 III-V족 화합물 반도체를 제조하는 방법을 제공한다.
III족 화합물 반도체, V족 화합물 반도체, 전위 밀도, 재성장, 마스크 패턴

Description

Ⅲ-Ⅴ족 화합물 반도체 및 이의 제조방법{Group III-V compound semiconductor and method of producing the same}
도 1은 관통 전위(貫通轉位)가 마스크 패턴에 의해 종단된 상태를 도시하는 도면이다.
도 2는 전위 방향이 구부러진 상태를 도시하는 도면이다.
도 3은 전위가 저하된 상태를 도시하는 도면이다.
도 4는 공극(空隙)으로 한정된 개구부(開口部)가 잔류하는 화합물 반도체 위에 제작된 반도체 레이저 소자를 도시하는 개략도이다.
도 5에서 (a) 내지 (i)는 본 발명의 재성장 단계를 도시하는 도면이다. (a) 내지 (e)는 패턴의 개구부를 통한 제2의 III-V족 화합물 반도체 층의 초기 성장 단계를 도시한다. (e)는 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면 부분이 소실되는 상태를 도시한다. (f) 내지 (i)는 제2의 III-V족 화합물 반도체 층의 표면이 제1의 III-V족 화합물 반도체 층의 표면과 평행하도록 성장하고, 패턴 위에 공극을 형성시키는 후속 단계를 도시한다.
도면에서의 기호는 다음과 같다.
1: 제1의 III-V족 화합물 반도체 층[하지 결정(underlying crystal)]
2: 제1의 III-V족 화합물 반도체 및 제2 화합물 반도체와는 상이한 재료로 형성된 패턴
3: 제2의 III-V족 화합물 반도체 층(재성장 층)
4: 관통 전위
5: 마스크 패턴 위의 공극
6: n-GaN
7: n-AlGaN 클래딩 층(cladding layer)
8: InGaN/GaN 양자 웰 활성 층
9: p-AlGaN 클래딩 층
10: 절연 층
11: p-GaN
12: n-전극
13: p-전극
본 발명은 화학식 InGaAlN의 III-V족 화합물 반도체 및 이의 제조방법에 관한 것이다.
화학식 InxGayAlzN(여기서, x + y + z = 1, 0≤x≤1, 0≤y≤1 및 0≤z≤1)로 표시되는 III-V족 화합물 반도체는, III족 원소의 조성을 변화시킴으로써 직접형 밴드 갭 에너지를 자외 내지 적색 파장 범위 영역에 있는 광학 에너지로 조정할 수 있기 때문에, 자외선 내지 가시 광선 영역 범위의 고효율 발광 소자용 재료로서 이용가능하다. 또한, 이러한 III-V족 화합물 반도체의 밴드 갭은 Si 및 GaAs와 같이 통상적으로 사용되고 있는 전형적인 반도체에 비해 크기 때문에, 이의 반도체 특성은 종래의 반도체가 작동할 수 없는 승온에서조차 유지된다. 이러한 이유로, III-V족 화합물 반도체는 내환경성이 우수한 전자 소자의 제작을 원리적으로 가능하게 한다.
당해 화합물 반도체는 이의 융점 근처에서 증기압이 상당히 높기 때문에 대형 결정으로 성장하기 어렵다. 이러한 이유로, 반도체 소자의 제작시 사용할 기판으로서 실제로 사용하기 위한 화합물 반도체의 대형 결정을 지금까지는 수득하지 못했다. 따라서, 상기 유형의 화합물 반도체는, 결정 구조가 화합물 반도체와 유사하고 대형 결정을 제공할 수 있는 사파이어 또는 SiC와 같은 재료로 만든 기판 위에서 화합물 반도체를 에피택셜 성장(epitaxial growth)시킴으로써 제조하는 것이 일반적이다. 현재, 화합물 반도체의 비교적 고 품질의 결정은 이러한 방법에 의해 수득할 수 있다. 이 경우에서조차, 기판 재료와 화합물 반도체 사이의 격자 상수 또는 팽창 계수의 차이로부터 유래하는 결정 결함을 저하시키는 것은 어려우며, 생성된 화합물 반도체는 일반적으로 결함 밀도가 약 108㎝-2 이상이다.
결함 밀도가 저하된 III-V족 화합물 반도체를 고 밀도의 결정 결함을 갖는 화합물 반도체로부터 수득하는 기술이 문헌[참조: Jpn. J. Appl. Phys., vol. 36, p. L899, 1997]에 보고되어 있다. 이 보고에 따라, 결함 밀도가 높은 상술한 화합물 반도체(이하, "하지 결정"으로서 언급할 수 있다)를 SiO2 패턴으로 피복하면서 미세한 개구부는 피복하지 않은 채로 두고, 이 구조 위에서 다시 결정 성장을 수행한다(이하, 제2 또는 후속 결정 성장을 "재성장"으로서 언급할 수 있다).
재성장의 초기 단계에서, 결정 성장이 패턴 위에서는 발생하지 않고, 개구부를 통해서만 발생하는, 소위 "선택 성장"이 발생한다. 이 단계로부터 성장이 이후 계속될 때, 개구부를 통한 결정 성장이 패턴에 걸쳐 확대되어, 잠시 후에 패턴이 매립되는 구조를 형성하게 된다. 패턴이 매립된 직후, 재성장 공정에서 성장한 결정의 표면에 요철이 잔류한다. 그러나, 결정 성장이 더 진행되면 결정 표면의 요철이 감소되어, 최종적으로 표면이 평탄한 결정을 수득할 수 있다.
이러한 매립된 구조에 의해 재성장 층의 전위 밀도가 상당히 저하되었음이 확인된다. 그러나, 결함 저하의 메카니즘은 성장 기술 또는 성장 조건에 따라 상이하다. 이러한 메카니즘은 대충 다음의 2종류로 분류할 수 있다. 제1의 메카니즘은, 재성장 층이 하지 기판으로부터 관통 전위를 인계받지만, 패턴은 이러한 하지 층의 관통 전위를 종단시켜, 패턴 위의 재성장 층 부분에서는 전위가 발생하지 않도록 하는 것이며, 이는 도 1에 도시한다. 그러나, 이 경우에서 전위는 패턴 위의 재성장 층 부분에서만 저하될 수 있으며, 개구부 위의 재성장 층 부분에서는 전위 저하를 거의 기대할 수 없는데, 이러한 부분은 하지 층으로부터 전위를 인계받기 때문이다.
제2 메카니즘은, 개구부 위의 재성장 층 부분이 파세트(facet)를 형성하면서 성장하여, 하지 층으로부터 인계된 관통 전위 각각의 방향이 파세트에 의해 성장 면내로 굽어진 결과, 성장 층의 두께가 증가함에 따라, 결함 밀도가 감소하도록 하는 것이며, 이는 도 2에 도시한다. 제1의 메카니즘으로부터 생성된 구조와는 대조적으로, 이 경우의 구조는 패턴 위의 부분에 집중된 전위를 갖지만 개구부 위의 부분에서는 저하된 전위 밀도를 갖는다. 이들 전위를 충분히 저하시키기 위해서는, 재성장 층을 수십 ㎛ 이상의 두꺼운 두께로 성장시킬 필요가 있다. 이렇게 두꺼운 막은 생성된 기판을 무시할 수 없을 정도까지 구부린다. 이에 의해 때때로 기판 위에서 추가의 성장을 수행할 경우에 기판 면을 따라서 온도 분포가 커지게 되고, 기판의 요철로 인해 이후 소자 제작 공정을 목적하는 정밀도로 달성할 수 없다는 문제가 발생한다.
본 발명의 목적은, 마스크 패턴을 이용하는 재성장법을 포함하는 것으로서, 재성장 층의 두께를 증가시키지 않으면서 저 전위 밀도의 III-V족 화합물 반도체를 제조하는 방법, 및 당해 저 전위 밀도의 III-V족 화합물 반도체를 제공하는 것이다.
이러한 상황을 고려하여 본 발명자들은 예의 연구한 결과, 패턴과 당해 패턴 위에서 성장된 결정 사이에 특정 구조를 제공하는 재성장 공정을 이용함으로써 상기 문제점들을 회피할 수 있음을 밝혀내었다.
즉, (1) 본 발명은
화학식 InuGavAlwN(여기서, 0≤u≤1, 0≤v≤1, 0≤w≤1 및 u + v + w = 1)로 표시되는 제1의 III-V족 화합물 반도체 층,
제1의 III-V족 화합물 반도체 층 위에 형성되며 당해 제1의 III-V족 화합물 반도체와 다음의 제2의 III-V족 화합물 반도체와는 상이한 재료로 제조된 패턴 및
화학식 InxGayAlzN(여기서, 0≤x≤1, 0≤y≤1, 0≤z≤1 및 x + y + z = 1)로 표시되는 제2의 III-V족 화합물 반도체 층을 포함하고,
당해 층이 패턴의 개구부를 통하여 성장하며, 여기서 당해 패턴 위에 공극이 형성되고, 제2의 화합물 반도체 층 중의 관통 전위가 당해 공극에 의해 종단되는 III-V족 화합물 반도체에 관한 것이다.
(2) 본 발명은 또한
제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면 부분이 소실될 때까지, 제2의 III-V족 화합물 반도체 층을 패턴의 개구부를 통하여 성장시키는 제1 단계 및
제2의 III-V족 화합물 반도체 층이 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면을 갖도록 성장 조건을 변경시키면서 제2의 III-V족 화합물 반도체 층을 계속 성장시켜 패턴 위에 공극을 형성시키는 제2 단계를 포함하는 제2의 III-V족 화합물 반도체 층의 형성방법을 포함하는, 상기 항목(1)에 언급한 III-V족 화합물 반도체의 제조방법에 관한 것이다.
(3) 본 발명은 또한
제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면이 소실될 때까지, 제2의 III-V족 화합물 반도체 층을 패턴의 개구부를 통하여 성장시키는 제1 단계 및
제2의 III-V족 화합물 반도체 층이 (0001) 면과 당해 (0001) 면에 수직인 파세트를 갖도록 성장 조건을 변화시키면서 당해 층을 계속 성장시켜 패턴 위에 공극을 형성시키는 제2 단계를 포함하는 제2의 III-V족 화합물 반도체 층의 형성방법을 포함하는, 상기 항목(1)에 언급한 III-V족 화합물 반도체의 제조방법에 관한 것이다.
(4) 본 발명은 또한
제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면 부분이 소실될 때까지, 제2의 III-V족 화합물 반도체 층을 패턴의 개구부를 통하여 성장시키는 제1 단계,
경사진 파세트만을 갖도록 제2의 III-V족 화합물 반도체 층을 계속 성장시키는 제2 단계 및
제2의 III-V족 화합물 반도체 층이 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면을 갖도록 성장 조건을 변화시키면서 당해 층을 계속 성장시켜 패턴 위에 공극을 형성시키는 제3 단계를 포함하는 제2의 III-V족 화합물 반도체 층의 형성방법을 포함하는, 상기 항목(1)에 언급한 III-V족 화합물 반도체의 제조방법에 관한 것이다.
(5) 본 발명은 또한
제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면 부분이 소실될 때까지, 제2의 III-V족 화합물 반도체 층을 패턴의 개구부를 통하여 성장시키는 제1 단계,
경사진 파세트만을 갖도록 제2의 III-V족 화합물 반도체 층을 계속 성장시키는 제2 단계 및
제2의 III-V족 화합물 반도체 층이 (0001) 면과 당해 (0001) 면에 수직인 파세트를 갖도록 성장 조건을 변화시키면서 당해 층을 계속 성장시켜 패턴 위에 공극을 형성시키는 제3 단계를 포함하는 제2의 III-V족 화합물 반도체 층의 형성방법을 포함하는, 상기 항목(1)에 언급한 III-V족 화합물 반도체의 제조방법에 관한 것이다.
(6) 본 발명은 또한
패턴의 형성과 III-V족 화합물 반도체의 재성장을 포함하는 공정을 상기 항목(1)에 따르는 III-V족 화합물 반도체 층 위에서 1회 이상 수행하여 수득한 III-V족 화합물 반도체에 관한 것이다.
본 발명에 따르는 III-V족 화합물 반도체는, 하지 결정 위의 패턴의 개구부 부분을 통하여 성장하는 부분이 하지 결정으로부터 인계된 전위를 가지고, 이는 일반적으로 성장 면으로 구부러지며, 이와 같이 구부러진 이들 전위가 패턴 위에 형성된 공극에 의해 종단되어, 당해 전위가 재성장 결정으로 전파되는 것이 중단됨을 특징으로 하며, 이는 도 3에 도시한다.
본 발명에 따르는 재성장에 이용하는 결정 성장 방법에는 분자 빔 에피택시(MBE: Molecular Beam Epitaxy), 하이드라이드 기상 에피택시(HVPE: Hydride Vapor Phase Epitaxy) 및 금속 유기 기상 에피택시(MOVPE: Metal Organic Vapor Phase Epitaxy)가 포함된다. MBE 방법은, 우수한 제어성으로 가파른 계면을 형성할 수 있기 때문에, 본 발명에서 적합하게 이용할 수 있다. HVPE 방법은, 높은 성장 속도를 보장하여 단시간 내에 고 품질의 결정을 제공하기 때문에, 본 발명에서 적합하게 이용할 수 있다. 또한, MOVPE 방법은, 다수의 기판 위에 균일성이 우수한 결정 성장을 가능하게 하기 때문에, 적합하게 이용할 수 있다.
하기 원료는 HVPE 방법에 의한 III-V족 화합물 반도체 제조시 사용할 수 있다.
III족 원료는 염화수소 기체를 금속 갈륨, 금속 인듐 등과 반응시켜 GaCl 또는 InCl을 생성시킴으로써 제조할 수 있다. 별법으로, III족 원료는 염화수소 기체를 화학식 R1R2R3Ga(여기서, R1, R2 및 R3은 각각 저급 알킬 그룹이다)의 트리알킬 갈륨, 예를 들어, TMG 또는 TEG, 화학식 R1R2R3In(여기서, R1, R2 및 R3은 각각 저급 알킬 그룹이다)의 트리알킬 인듐, 예를 들어, TMI 또는 트리에틸 등과 승온에서 반응시켜 GaCl 또는 InCl 등을 생성시킴으로써 제조할 수 있다. 또다른 별법으로, 디메틸 갈륨 클로라이드(Ga(CH3)2Cl), 디에틸 갈륨 클로라이드(Ga(C2H5)2Cl), 디메틸 인듐 클로라이드(In(CH3)2Cl), 디에틸 인듐 클로라이드(In(C2H5)2Cl) 등을 승온에서 분해시켜 CaCl, InCl 등을 생성시킨다. 상온에서 안정한 GaCl3, InCl3 등에 캐리어 가스를 버블링하여 공급시킬 수 있다. 이들은 단독으로 또는 혼합물로서 사용할 수 있다.
하기 원료는 MOVPE 방법에 의한 III-V족 화합물 반도체 제조시 사용할 수 있다.
III족 원료의 예로는 화학식 R1R2R3Ga(여기서, R1, R2 및 R3은 각각 저급 알킬 그룹이다)의 트리알킬 갈륨, 예를 들어, 트리메틸 갈륨[(CH3)3Ga, 이하, 경우에 따라서 "TMG"로 언급함] 및 트리에틸 갈륨[(C2H5)3Ga, 이하, 경우에 따라서 "TEG"로 언급함]; 화학식 R1R2R3Al(여기서, R1, R2 및 R3 은 각각 저급 알킬 그룹이다)의 트리알킬 알루미늄, 예를 들어, 트리메틸 알루미늄[(CH3)3Al], 트리에틸 알루미늄[(C2H5)3Al, 이하, 경우에 따라서 "TEA"로 언급함] 및 트리이소부틸 알루미늄[(i-C4H9)3Al]; 및 화학식 R1R2R3In(여기서, R1, R2 및 R3은 각각 저급 알킬 그룹이다)의 트리알킬 인듐, 예를 들어, 트리메틸 인듐[(CH3)3In, 이하, 경우에 따라서 "TMI"로 언급함] 및 트리에틸 인듐[(C2H5)3In]이 포함된다. 이들은 단독으로 또는 혼합물로서 사용할 수 있다.
HVPE 방법 및 MOVPE 방법에서, V족 원료의 예로는 암모니아, 하이드라진, 메틸하이드라진, 1,1-디메틸하이드라진, 1,2-디메틸하이드라진, t-부틸아민 및 에틸렌디아민이 포함된다. 이들은 단독으로 또는 혼합물로서 사용할 수 있다. 이들 원료 중에서, 암모니아 및 하이드라진은, 분자 중에 탄소 원자를 함유하지 않기 때문에, 생성된 화합물 반도체가 탄소에 의해 보다 덜 오염된다는 이점을 갖는다. 취급이 보다 용이하다는 점에서 암모니아가 바람직하다.
HVPE 방법 및 MOVPE 방법에 있어서, 수소, 질소 또는 헬륨과 같은 희석 기체를 원료용 캐리어 가스로서 사용할 수 있다.
본 발명에서 중요한 재성장 방법에서 파세트를 제어하는 인자는 각 원료의 공급량, 성장 온도, 성장 압력, 캐리어 가스, 불순물 등이다. 때때로, 다량으로 혼입할 수 없는 재료를 첨가하는 것은 재성장 공정에서 파세트를 제어함에 있어서 효과적이다. 이러한 재료의 예로서, In 혼입을 억제하는 성장 조건(고온, 저압, 캐리어 가스로서의 수소 등)을 이용되는 경우에는 트리-메틸-인듐과 같은 In 함유 재료이다.
본 발명에 따라, 재성장 공정의 제1 단계는 하지 결정으로부터 인계된 각 전위의 방향을 구부려서 하지 결정과 재성장 층 사이의 계면을 따라 신장시키기에 적합한 조건하에 수행한다. 구체적으로는, 재성장은 하지 결정의 표면과 평행한 표면 부분이 소실될 때까지 수행한다. 통상, 하지 결정의 표면과 평행하게 신장되는 표면은 (0001) 면이다. 이러한 성장 조건하에, 하지 결정에 대해 경사진 파세트가 생성된다. 하지 결정의 표면과 평행한 재성장 결정의 표면이 소실된 후에도, 동일한 조건하에서 경사진 파세트에서만은 계속 재성장할 수 있다.
이러한 경사진 파세트는 성장 온도가 낮고; III족 원료의 공급량 대 V족 원료의 공급량 비가 크고; 패턴의 각 개구부 부분의 폭이 패턴의 각 패턴 부분의 폭보다 좁고; 성장 압력이 높고; 캐리어 가스로서 수소를 사용하는 경우에 생성되기 쉽다.
본 발명에 따르는 제2 단계에서는, 각각 1회 구부려진 방향으로 신장되는 전위가 재성장 결정의 표면으로 전파되는 것을 방지하기 위해, 공극을 패턴 위에 의도적으로 형성시켜 공극과 재성장 결정 사이의 계면에서 전위를 종단시킨다. 구체적으로는, 제2의 III-V족 화합물 반도체 층이 제1의 III-V족 화합물 반도체 층의 표면과 평행한 면을 갖도록 변화시킨 성장 조건하에서 계속 재성장시킨다. 제1의 III-V족 화합물 반도체 층의 표면과 평행한 면을 제공하기 위한 조건은 일반적으로 경사진 파세트를 제공하기 위한 조건에 상반된다. 또한, 이러한 평행면은 질소를 캐리어 가스로서 사용할 때 또는 불순물로서 Mg 원료를 공급할 때 형성되기 쉽다. 이러한 조건하에서 계속 재성장시킴으로써 패턴 위에 공극이 형성된다.
도 3은 각 공극의 폭이 재성장이 진행될 때 보다 좁아지며 최종적으로는 재성장 표면이 평탄하게 되는 경우를 도시한다. 그러나, 본 발명의 화합물 반도체 위에 제작할 소자의 면적이 패턴 면적과 동일하거나 또는 그보다 좁은 경우, 재성장 결정의 표면에 공극에 의해 한정된 개구부가 노출될 수 있다. 전형적인 반도체 레이저는, 예를 들어, 폭이 약 3㎛이고 길이가 약 1㎜ 이하인 활성 층을 갖는다. 이러한 레이저 소자는 마스크 간격이 약 5㎛ 이상이며 길이가 1㎜ 이상인 줄무늬 마스크를 사용하는 경우 공극에 의해 한정된 개구부를 배제하면서 화합물 반도체 위에 제작할 수 있다. 도 4는 이 경우를 개략적으로 도시한다.
마스크 패턴이 줄무늬 형태인 경우, 이의 줄무늬는 바람직하게는 <11-20> 방향보다는 <1-100> 방향으로 신장하는데, <1-100> 방향으로 신장하는 줄무늬는 보다 높은 제어성으로 경사진 파세트를 하지 결정의 표면과 평행한 면으로 변화시키기 때문이다. 줄무늬가 <1-100> 방향으로 신장하는 이러한 마스크 패턴을 사용하는 경우, 제1 단계에서 생성된 경사진 파세트는 {11-22} 면 내에 있으며, 제2 단계는 (0001) 면 및 {11-20} 면 내에 파세트를 제공하기 쉽다.
이와 같이 생성된 저 결함 밀도의 결정은 마스크 패턴 위의 전위가 보다 적게 잔류하는 경향이 있다. 이러한 경우에는, 패턴 위의 결함 수는 마스크 패턴을 재성장된 결정의 표면 위에 다시 형성시키고, 추가로 재성장시킴으로써 저하시킬 수 있다.
제2 재성장시 사용한 패턴은 제1 재성장 후의 전위가 존재하는 영역이 패턴에 의해 피복되도록 형성되어야 한다. 제1 재성장 후, 전위는 한정된 면적에만, 즉 제1 재성장의 패턴의 거의 중심 위에만 존재한다. 따라서, 제2 재성장시 사용한 패턴은 제1 재성장시 사용한 패턴보다 필적할 만큼 작을 수 있다. 제2 재성장을 위해 보다 작은 패턴을 사용하는 경우, 패턴을 필적할 만큼 보다 얇은 두께로 매립한다. 이는 응력 저하, 제2 재성장 층의 결정 축의 파동, 및 재성장 후의 웨이퍼의 굽힘 저하를 의미하며, 바람직하다.
구체적인 조건은 결정 성장을 위해 사용한 장치에 따라 변화시킬 수 있지만, 당업자는 생성된 파세트의 성장 조건에 대한 의존성을 미리 조사함으로써 화합물 반도체를 적절하게 성장시킬 수 있을 것이다.
넓은 면적 위에 결함 밀도를 저하시킨 결정을 본 발명에 따라 수득할 수 있기 때문에, 본 발명의 추가 특징은 발광 특성 및 신뢰도가 개선된 발광 소자를 이러한 결정 위에 제작할 수 있다는 것이다. 또한, 이러한 결정으로 인해, 저하된 결함 밀도에 의해 억제된 암전류(dark current)가 만족스러운 광-수용 소자를 제작할 수 있게 된다. 또한, 이러한 결정으로 인해, 저하된 결함에 의해 특성들이 개선된 전자 소자를 제작할 수 있게 된다.
본 발명에 있어서, 특정의 패턴 형성 조건 또는 특정의 재성장 조건은 재성장 후에 제1의 III-V족 화합물 반도체 층의 표면에 패인 자국(dent)을 발생시킬 수 있다. 이러한 패인 자국의 발생은 제1의 III-V족 화합물 반도체 층으로서 화학식 InuGavAlwN(여기서, 0≤u≤1, 0≤v≤1, 0≤w≤ 1, 및 u + v + w = 1)로 표시되는 III-V족 화합물 반도체를 사용함으로써 억제할 수 있다. 구체적으로, AlN의 혼합된 결정비(상기 화학식에서 w 값에 상응함)는 1% 이상, 바람직하게는 5% 이상이다. 제1의 III-V족 화합물 반도체 층의 구체적인 두께는 0.3㎚ 이상, 바람직하게는 1㎚ 이상이다.
본 발명에 따르는 패턴에 바람직한 재료는 화합물 반도체의 재성장시 특정의 내구성 정도를 갖는다. 이는, 패턴이 이러한 재료로 형성되어, 결정의 재성장이 패턴과 함께 형성된 샘플 위에서 개시되기 전에 패턴이 증발에 의해 소실되거나, 재성장 대기 및 재성장 온도에서 융해에 의해 변형되는 경우에 목적하는 재성장을 양호한 재현성으로 달성하기 어렵기 때문이다. 이러한 조건하에 사용할 수 있는 재료의 예로는 SiO2(산화규소); W, Re, Mo, Cr, Co, Si, Au, Zr, Ta, Ti, Nb, Ni, Pt, V, Hf 및 Pd와 같은 원소 물질; BN(질화붕소); W, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, Re, Fe 및 Si의 질화물 등이 포함된다.
본 발명에서, 패턴은 상이한 재료로 제조된 층을 2층 이상 포함할 수 있다.
본 발명에서, 패턴은 어떠한 공지의 형태일 수 있다. 구체적인 형태의 예로 는, 일반적으로 "선/공간"으로 칭하는, 각 쌍의 인접 줄무늬 사이에 각각이 삽입되는 폭이 동일한 개구부 부분을 가지면서 서로 평행하게 배열된 폭이 동일한 줄무늬를 갖는 형태, 및 하지 층을 원형으로 또는 다변형으로 부분 노출시키기 위한 형태가 포함된다. 이들 패턴 형태 중 어느 하나라도 재성장 조건, 패턴의 재질 등을 조절하도록 선택할 수 있다.
선/공간형 패턴의 경우, 각 패턴 부분의 폭은 바람직하게는 0.05 내지 20㎛이다. 각 패턴 부분의 폭이 0.05㎛ 미만인 경우, 본 발명의 장점인 결함 밀도 저하 효과는 현저하지 않다. 폭이 20㎛를 초과하는 경우, 패턴을 매립하기에 필요한 시간은 실용성 면에서 너무 길어진다. 개구부 부분이 원형 또는 다변형 패턴인 경우, 유사하게는 인접한 개구부 부분들 사이의 거리는 전술한 바와 동일한 이유로 인해 바람직하게는 0.05 내지 20㎛이다.
선/공간 패턴의 각 공간 부분(하지 층을 노출시키는 개구부 부분)은 바람직하게는 폭이 0.01 내지 20㎛이다. 각 공간 부분의 폭이 0.01㎛ 미만인 경우, 현재 반도체 가공 기술은 실제로 정확한 형태를 형성시키기 어려우며, 따라서 이러한 협소한 공간은 바람직하지 못하다. 폭이 20㎛를 초과하는 경우, 결함 밀도 저하 효과는 현저하지 않다. 개구부 부분이 원형 또는 다변형인 패턴의 경우, 유사하게는 인접한 개구부 부분들 사이의 거리는 전술한 바와 동일한 이유로 인해 바람직하게는 0.01 내지 20㎛이다.
패턴은 증착법, 스퍼터링법, 화학적 증착법(CVD) 및 플레이팅법과 같은 어떠한 공지의 방법으로도 형성시킬 수 있다. 별법으로, 원소 물질의 박막을 형성시킨 후, 당해 막을 화학적으로 반응시켜 원소 물질을 화합물로 변화시키는 방법을 이용할 수 있다. 보다 구체적으로는, 예를 들어 텅스텐 박막을 형성시킨 후, 당해 막을 암모니아-함유 대기 중에서 열-처리하여 텅스텐을 질화텅스텐으로 변화시키는 방법을 이용할 수 있다. 패턴 두께는 실제적 내구성 및 생산성 면에서 결정할 수 있다. 텅스텐의 경우, 두께는 바람직하게는 2㎚ 내지 5㎛이다.
기타 구체적인 성장 조건은 다음과 같다. 성장할 화합물 반도체가 In을 필수 성분으로서 함유하지 않는 경우, 성장 온도는 바람직하게는 600 내지 1200℃이다. 재성장 온도가 600℃ 미만이거나 1200℃를 초과하는 경우, 고 품질의 결정을 재성장에 의해 수득하기 어렵다. 성장할 화합물 반도체가 In을 필수 성분으로서 함유하는 경우, 재성장 온도는 바람직하게는 600 내지 900℃인데, 이러한 화합물 반도체의 열안정성은 보다 낮기 때문이다.
본 발명에서 재성장을 위한 성장 압력은 100㎩ 이상이다. 재성장 공정에서 성장 압력이 100㎩ 미만인 경우, 만족스러운 품질의 결정을 수득하기 어렵다. 성장 압력은 바람직하게는 500㎩ 이상, 보다 바람직하게는 1000㎩ 이상이다. 성장 압력이 상승함에 따라 결정성이 개선되지만, 재성장을 위한 성장 압력이 바람직하게는 10atm 이하인 것을 주지해야 하는데, 결정 성장시 통상적으로 사용한 MOVPE 또는 HVPE 장치가 산업적 관점에서 매우 높은 성장 압력을 이용하지 않기 때문이다.
어떠한 공지의 방법이라도 결함 평가를 위해 채택할 수 있다. 이러한 방법의 예로는, 원자력 현미경(이하, "AFM"으로 언급할 수 있다)에 의한 결정 표면 위 의 전위 상의 관찰; 용융된 알칼리 또는 인산 부식액을 사용한 에치 피트 밀도(이하, "EPD"로서 언급할 수 있다)의 평가; GaN에 대한 InGaN과 같은 하지 결정과 부적합한 격자를 갖는 재료가 하지 결정의 표면 위에서 성장할 때 나타나는 이상 성장점(이하, "성장 피트(들)"로 언급할 수 있다)의 평가; 및 투과형 전자 현미경(이하, 경우에 따라 "TEM"으로 언급함)에 의한 전위 상의 관찰이 포함된다.
본 발명의 전위 저하 방법은 기타의 공지된 전위 저하 방법과 병용할 수 있다. 전위 저하 방법의 예로는, 저온 성장된 중간 층을 이용하는 방법[참조: Jpn. J. Appl. Phys., 1999, vol. 38, L1515], 하지 층과 재성장 층 사이에 갭을 재성장에 의해 형성시키는 방법[이하, "공기 갭 방법"으로 언급할 수 있다; 참조: J. Cryst. Growth, 2000, vol. 221, 338, 하지 층의 부분 부식된 결정 표면 위에 재성장 층을 형성시키는 방법[이하, "홈 줄무늬 방법"으로 언급할 수 있다; 참조: J. Cryst. Growth, 2000, vol. 221, 345], 하지 층의 부분 부식된 결정 표면의 측벽 위에 재성장 층을 형성시키는 방법[이하, "펜데오(pendeo)-에피택시 방법"으로 언급할 수 있다; 참조: MRS Internet Journal, Nitride Semicond. Res., 1999, vol. 4S1, G3.38], 고온에서 어닐링시킴으로써 하지 층의 부분 부식된 결정 표면을 평탄하게 하는 방법[이하, "매스 수송 방법"으로 언급할 수 있다; 참조: MRS Internet Journal, Nitride Semicond. Res., 2000, vol. 5S1, W2.8] 및 하지 층의 소량 불순물이 침착된 표면 위에 재성장시키는 방법[이하, "항-계면활성제 방법"으로 언급할 수 있다; 참조: Jpn. J. Appl. Phys., 2000, vol. 39, L831]이 있다. 이들 방법 중에서, 저온 성장된 중간 층을 이용하는 방법, 홈 줄무늬 방법, 매스 수송 방법 및 항-계면활성제 방법을 바람직하게 이용할 수 있다.
본 발명을 이용하거나 또는 본 발명을 기타 방법과 병용할 때, 극도로 전위 저하된 화합물 반도체가 필적할 만큼 얇은 두께로 달성될 수 있다. 그 결과로서, 기판 굽힘이 저하될 수 있으며, 이는 소자 제조 공정의 공정 성능을 개선하기에 매우 효과적이다.
실시예
하기 실시예는 본 발명을 추가로 상세하게 설명하지만, 본 발명의 범위를 한정하려는 의도는 아니다.
실시예 1
우선, 하지 결정을 다음 방식으로 제조하였다. 사파이어 기판 위에 GaN 완충 층을 MOVPE에 의해 550℃에서 두께 50㎚로 성장시키고, 또한 GaN을 약 1100℃에서 두께 4㎛로 성장시켰다. 이 하지 결정 위에 두께 80㎚의 SiO2 막을 스퍼터링법에 의해 형성시키고, 이를 또한 전형적인 사진평판술로 폭 5㎛의 개구부 부분 및 <1-100> 방향으로 신장하는 폭 5㎛의 패턴 부분을 갖는 줄무늬 패턴으로 패턴화시켰다.
이어서, GaN을 MOVPE에 의해 상기 하지 결정 위에 재성장시켰다. 캐리어 가스로서 수소를 사용하면서, 원료로서 트리메틸 갈륨(이하, "TMG"로 언급할 수 있다) 및 암모니아를 각각 45μ㏖/분의 속도 및 1slm의 양으로 공급하여, 제1 재성장 단으로서 GaN을 66.7㎪(500Torr) 및 950℃에서 45분 동안 성장시켰다. 이들 조건하에서는 GaN 하지 층의 표면과 평행한 면은 소실되는 반면, 경사진 파세트만이 성장한다. 따라서, 생성된 재성장 결정의 단면은 삼각형이었다.
제2 재성장 단으로서, 평탄한 표면을 제공하기 위해, 제작될 수평 성장을 가능하게 하는 온도 조건인 1050℃에서 105분 동안 GaN을 추가로 성장시켰다. 제1 단 및 제2 단을 포함하는 재성장 층의 총 두께는 약 10㎛이었다. 이렇게 수득한 결정의 표면은 평탄하였다. 결정의 단면은 주사 전자 현미경(이하, "SEM"으로 언급할 수 있다)에 의해, 재성장된 결정에서 각 패턴 부분의 중심으로부터 신장하는 공극을 갖는 것으로 관찰되었다.
이 결정의 표면은 AFM에 의해, 각 패턴 부분의 중심 위의 위치에서만 전위에 상응하는 피트를 갖는 것으로 관찰되며, 평균 피트 밀도는 약 106㎝-2이었다. InGaN을, 유사한 결정 위에서 800℃에서, 질소를 캐리어 가스로 사용하여 암모니아, TMG 및 트리메틸 인듐(이하, "TMI"로 언급할 수 있다)을 공급함으로써 두께 500㎚로 성장시킨 경우, 생성된 결정은 각 패턴 부분의 중심 위의 위치에서만 성장 피트를 가졌다. 결정의 기타 부분의 피트 밀도는 106㎝-2이며, 각 패턴의 중심부를 포함하는 전체 결정의 피트 밀도는 107㎝-2이었다.
추가의 전위 저하는 기타 전위-저하 방법을 실시예에서 수득한 샘플에 적용함으로써 달성된다. 예를 들어, 실시예 샘플 위에서의 GaAlN의 저온 중간 층 및 고온 GaN 층의 성장은 제1 재성장 후에 존재하는 추가의 전위 저하를 위해 이용한 다. 또 다른 예의 경우, 매스-수송 방법은 추가의 전위 저하를 위해 이용한다. 즉, 전위가 주로 존재하는 패턴 위에 재성장 층의 표면 부분이 부식되어 단계를 구성한 다음, 어닐링시켜 표면을 평활하게 한다. 또한, 항-계면활성제 방법은 추가의 전위 저하를 위해 이용한다. 즉, Si와 같은 불순물의 소립자를 재성장 층의 표면 위에 형성시킨 다음, GaN을 성장시킨다.
비교예 1
InGaN을 실시예 1에서 사용한 바와 같은 하지 결정 위에 직접 성장시켰다. 생성된 InGaN 층은 성장 피트 밀도가 4 x 108㎝-2인 것으로 관찰되었다.
실시예 2
실시예 1에서와 동일한 방식으로, 폭 3㎛의 개구부 부분 및 폭 7㎛의 줄무늬 부분을 갖는 줄무늬 패턴을 형성시키고, 30분 동안 재성장시켜 제1 재성장 단을 수득하였다. 이들 조건하에, GaN 하지 층의 표면과 평행한 면은 소실되며, 경사진 파세트만이 성장한다. 따라서, 생성된 재성장된 결정의 단면은 삼각형이었다. 이어서, 90분 동안 재성장시켜 제2 재성장 단을 형성시켰다. 또한, 성장 피트를 관찰하기 위해 InGaN을 두께 500㎚로 성장시켰다. 이 샘플의 단면은 SEM에 의해, 각 패턴 부분의 중심 바로 위에 공극을 갖는 것으로 관찰되었다. 일련의 성장 피트가 상기 공극 위의 일부에서 관찰되지만, 일련의 성장 피트 및 이의 외면을 갖는 부분 이외의 부분은 피트 밀도가 약 3 x 107㎝-2 정도로 낮았다.
본 실시예에서 수득한 결정 위에, 최초 형성된 패턴 바로 위의 위치, 즉 전위 밀도가 보다 높은 부분에 또 다른 패턴을 형성시키고 추가로 재성장시킴으로써, 제2 패턴의 각 패턴 부분 바로 위의 전위를 저하시킬 수 있다.
비교예 2
폭 3㎛의 개구부 부분 및 폭 3㎛의 줄무늬 부분을 갖는 줄무늬 패턴을 형성시키고, 제1 재성장 단을 10.7㎪(80Torr) 및 1000℃에서 형성시키는 것을 제외하고는 실시예 2에서와 동일한 방식으로 재성장시켰다. 이들 성장 조건하에, 생성된 재성장된 결정의 파세트는 하지 결정에 거의 수직이며, 따라서 하지 결정으로부터 인계된 각 관통 전위의 방향은 변하지 않는다. 성장 피트는 각 패턴 부분 및 각 개구부 부분 둘다의 위에서 관찰되었다. 피트 밀도는 108㎝-2이었다.
비교예 3
폭 2㎛의 개구부 부분 및 폭 2㎛의 줄무늬 부분을 갖는 줄무늬 패턴을 형성시킨 것을 제외하고는 실시예 2에서와 동일한 방식으로 샘플을 제조하였다. 이 샘플의 단면은 SEM에 의해 각 패턴 부분의 중심 위에 공극을 갖지 않는 것으로 관찰되었다. 다수의 피트는 패턴 부분 위에서 발견되며, 피트의 밀도는 108㎝-2이었다.
실시예 3
폭 3㎛의 개구부 부분 및 폭 3㎛의 줄무늬 부분을 갖는 줄무늬를 형성시킨 것을 제외하고는 실시예 1에서와 동일한 방식으로 매립된 구조를 제조한다. 생성된 구조의 성장 피트 밀도를 평가한 결과, 1 x 107㎝-2이었다.
실시예 4
제1 재성장 단계에서, 폭 5㎛의 개구부 부분 및 <1-100> 방향으로 신장하는 폭 5㎛의 줄무늬 부분을 갖는 SiO2의 줄무늬 패턴을 실시예 1에서와 동일한 방식으로 GaN 하지 층 위에 형성시키며, 제1 재성장 단은 그 위에서 66.7㎪(500Torr) 및 950℃에서 성장시켰다. 이들 조건하에, GaN 하지 층의 표면과 평행한 면은 소실되는 반면, 경사진 파세트만이 성장한다. 따라서, 생성된 재성장된 결정의 단면은 삼각형이었다. 이어서, 제2 재성장 단을 1050℃에서 성장시켰다. 제1 단 및 제2 단을 포함하는 재성장 층의 총 두께는 약 5㎛이었다. 제2 단계의 재성장은 줄무늬 방향이 제1 재성장 단계 동안 형성된 줄무늬 방향에 대해 60° 경사진 것을 제외하고는 제1 단계의 재성장과 동일한 방식으로 수행하였다. 제2 단계의 재성장 후에 InGaN을 성장시키는 경우, 생성된 결정의 성장 피트 밀도는 1 x 106 내지 1 x 107㎝-2인 것으로 평가되었다.
실시예 5
제1 재성장 단계에서, 폭 5㎛의 개구부 부분 및 <1-100> 방향으로 신장하는 폭 5㎛의 줄무늬 부분을 갖는 SiO2의 줄무늬 패턴을 실시예 1에서와 동일한 방식으로 GaN 하지 층 위에 형성시키며, 제1 재성장 단은 그 위에서 66.7㎪(500Torr) 및 950℃에서 성장시켰다. 이들 조건하에, GaN 하지 층의 표면과 평행한 면은 소실되는 반면, 경사진 파세트만이 성장한다. 따라서, 생성된 재성장된 결정의 단면은 삼각형이었다. 이어서, 제2 재성장 단을 1050℃에서 성장시켰다. 본 실시예에서는 줄무늬 패턴이 제1 단계의 마스크 바로 위에 중첩될 때 재성장의 제1 단계 후에 추가로 형성시키고, 이어서 GaN의 제2 재성장 단계를 40.0㎪(300Torr) 및 1050℃에서 수행하였다. 이어서, 제2 단계의 재성장 후에 InGaN을 성장시키는 경우, 생성된 결정의 성장 피트 밀도가 1 x 104 내지 1 x 106㎝-2인 것으로 평가되었다.
본 발명에 따르는 III-V족 화합물 반도체의 제조방법에 의해, 관통 전위가 저하된 보다 고 품질의 III-V족 화합물 반도체를 수득할 수 있다.

Claims (7)

  1. 화학식 InuGavAlwN(여기서, 0≤u≤1, 0≤v≤1, 0≤w≤1 및 u + v + w = 1)로 표시되는 제1의 III-V족 화합물 반도체 층,
    제1의 III-V족 화합물 반도체 층 위에 형성되며 제1의 III-V족 화합물 반도체와 다음의 제2의 III-V족 화합물 반도체와는 상이한 재료로 제조된 패턴 및
    화학식 InxGayAlzN(여기서, 0≤x≤1, 0≤y≤1, 0≤z≤1 및 x + y + z = 1)로 표시되는 제2의 III-V족 화합물 반도체 층을 포함하고,
    제2의 III-V족 화합물 반도체 층이 패턴의 개구부를 통하여 성장하며, 여기서 패턴 위에 공극이 형성되고, 제2의 화합물 반도체 층 중의 관통 전위가 공극에 의해 종단되는 III-V족 화합물 반도체.
  2. 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면 부분이 소실될 때까지, 제2의 III-V족 화합물 반도체 층을 패턴의 개구부를 통하여 성장시키는 제1 단계 및
    제2의 III-V족 화합물 반도체 층이 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면을 갖도록 성장 조건을 변경시키면서 제2의 III-V족 화합물 반도체 층을 계속 성장시켜 패턴 위에 공극을 형성시키는 제2 단계를 포함하는 제2의 III-V족 화합물 반도체 층의 형성방법을 포함하는, 제1항에 따르는 III-V족 화합물 반 도체의 제조방법.
  3. 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면이 소실될 때까지, 제2의 III-V족 화합물 반도체 층을 패턴의 개구부를 통하여 성장시키는 제1 단계 및
    제2의 III-V족 화합물 반도체 층이 (0001) 면과 (0001) 면에 수직인 파세트(facet)를 갖도록 성장 조건을 변화시키면서 제2의 III-V족 화합물 반도체 층을 계속 성장시켜 패턴 위에 공극을 형성시키는 제2 단계를 포함하는 제2의 III-V족 화합물 반도체 층의 형성방법을 포함하는, 제1항에 따르는 III-V족 화합물 반도체의 제조방법.
  4. 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면 부분이 소실될 때까지, 제2의 III-V족 화합물 반도체 층을 패턴의 개구부를 통하여 성장시키는 제1 단계,
    경사진 파세트만을 갖도록 제2의 III-V족 화합물 반도체 층을 계속 성장시키는 제2 단계 및
    제2의 III-V족 화합물 반도체 층이 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면을 갖도록 성장 조건을 변화시키면서 제2의 III-V족 화합물 반도체 층을 계속 성장시켜 패턴 위에 공극을 형성시키는 제3 단계를 포함하는 제2의 III-V족 화합물 반도체 층의 형성방법을 포함하는, 제1항에 따르는 III-V족 화합물 반도체의 제조방법.
  5. 제1의 III-V족 화합물 반도체 층의 표면과 평행한 표면 부분이 소실될 때까지, 제2의 III-V족 화합물 반도체 층을 패턴의 개구부를 통하여 성장시키는 제1 단계,
    경사진 파세트만을 갖도록 제2의 III-V족 화합물 반도체 층을 계속 성장시키는 제2 단계 및
    제2의 III-V족 화합물 반도체 층이 (0001) 면과 (0001) 면에 수직인 파세트를 갖도록 성장 조건을 변화시키면서 제2의 III-V족 화합물 반도체 층을 계속 성장시켜 패턴 위에 공극을 형성시키는 제3 단계를 포함하는 제2의 III-V족 화합물 반도체 층의 형성방법을 포함하는, 제1항에 따르는 III-V족 화합물 반도체의 제조방법.
  6. 패턴의 형성과 III-V족 화합물 반도체의 재성장을 포함하는 공정을 제1항에 따르는 III-V족 화합물 반도체 층 위에서 1회 이상 수행하여 수득한 III-V족 화합물 반도체.
  7. 제2항 또는 제4항에 있어서, 제1의 III-V족 화합물 반도체 층의 표면과 평행한 제2의 III-V족 화합물 반도체 층의 표면이 (0001) 면인 III-V족 화합물 반도체의 제조방법.
KR1020010015251A 2000-03-24 2001-03-23 Ⅲ-ⅴ족 화합물 반도체 및 이의 제조방법 KR100761673B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000-083956 2000-03-24
JP2000083956 2000-03-24
JP2000-288259 2000-09-22
JP2000288259 2000-09-22

Publications (2)

Publication Number Publication Date
KR20010090542A KR20010090542A (ko) 2001-10-18
KR100761673B1 true KR100761673B1 (ko) 2007-10-02

Family

ID=26588264

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010015251A KR100761673B1 (ko) 2000-03-24 2001-03-23 Ⅲ-ⅴ족 화합물 반도체 및 이의 제조방법

Country Status (5)

Country Link
US (1) US6503610B2 (ko)
KR (1) KR100761673B1 (ko)
DE (1) DE10114029A1 (ko)
SG (1) SG91351A1 (ko)
TW (1) TW504754B (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3988018B2 (ja) * 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置
JP3714188B2 (ja) 2001-04-19 2005-11-09 ソニー株式会社 窒化物半導体の気相成長方法及び窒化物半導体素子
DE10151092B4 (de) * 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
TWI285918B (en) * 2002-01-11 2007-08-21 Sumitomo Chemical Co Method of producing 3-5 group compound semiconductor and semiconductor element
US6890785B2 (en) * 2002-02-27 2005-05-10 Sony Corporation Nitride semiconductor, semiconductor device, and manufacturing methods for the same
JP2004006568A (ja) * 2002-03-26 2004-01-08 Sumitomo Chem Co Ltd ３−５族化合物半導体の製造方法
US7524691B2 (en) * 2003-01-20 2009-04-28 Panasonic Corporation Method of manufacturing group III nitride substrate
US7221037B2 (en) * 2003-01-20 2007-05-22 Matsushita Electric Industrial Co., Ltd. Method of manufacturing group III nitride substrate and semiconductor device
US7176115B2 (en) * 2003-03-20 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Group III nitride substrate and semiconductor device
US7309534B2 (en) 2003-05-29 2007-12-18 Matsushita Electric Industrial Co., Ltd. Group III nitride crystals usable as group III nitride substrate, method of manufacturing the same, and semiconductor device including the same
US7255742B2 (en) * 2003-07-02 2007-08-14 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Group III nitride crystals, method of manufacturing semiconductor substrate, Group III nitride crystals, semiconductor substrate, and electronic device
US7288152B2 (en) * 2003-08-29 2007-10-30 Matsushita Electric Industrial Co., Ltd. Method of manufacturing GaN crystals and GaN crystal substrate, GaN crystals and GaN crystal substrate obtained by the method, and semiconductor device including the same
US7227172B2 (en) * 2003-10-20 2007-06-05 Matsushita Electric Industrial Co., Ltd. Group-III-element nitride crystal semiconductor device
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP5023318B2 (ja) * 2005-05-19 2012-09-12 国立大学法人三重大学 ３−５族窒化物半導体積層基板、３−５族窒化物半導体自立基板の製造方法、及び半導体素子
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US7560364B2 (en) * 2006-05-05 2009-07-14 Applied Materials, Inc. Dislocation-specific lateral epitaxial overgrowth to reduce dislocation density of nitride films
EP2062290B1 (en) 2006-09-07 2019-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US20080187018A1 (en) 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US8304805B2 (en) * 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US9508890B2 (en) * 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US8344242B2 (en) * 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
WO2010033813A2 (en) 2008-09-19 2010-03-25 Amberwave System Corporation Formation of devices by epitaxial layer overgrowth
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
SG171987A1 (en) 2009-04-02 2011-07-28 Taiwan Semiconductor Mfg Devices formed from a non-polar plane of a crystalline material and method of making the same
US8039371B2 (en) * 2009-07-01 2011-10-18 International Business Machines Corporation Reduced defect semiconductor-on-insulator hetero-structures
US9397260B2 (en) 2011-10-10 2016-07-19 Sensor Electronic Technology, Inc. Patterned layer design for group III nitride layer growth
US10153396B2 (en) 2011-10-10 2018-12-11 Sensor Electronic Technology, Inc. Patterned layer design for group III nitride layer growth
US9691939B2 (en) 2011-10-10 2017-06-27 Sensor Electronic Technology, Inc. Patterned layer design for group III nitride layer growth
US9806228B2 (en) 2011-10-10 2017-10-31 Sensor Electronic Technology, Inc. Patterned layer design for group III nitride layer growth
US10622515B2 (en) 2011-10-10 2020-04-14 Sensor Electronic Technology, Inc. Patterned layer design for group III nitride layer growth
JP7089176B2 (ja) * 2018-06-26 2022-06-22 日亜化学工業株式会社 窒化アルミニウム膜の形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170778A (ja) * 2000-03-24 2002-06-14 Sumitomo Chem Co Ltd ３−５族化合物半導体とその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
EP0874405A3 (en) * 1997-03-25 2004-09-15 Mitsubishi Cable Industries, Ltd. GaN group crystal base member having low dislocation density, use thereof and manufacturing methods thereof
JPH11135770A (ja) 1997-09-01 1999-05-21 Sumitomo Chem Co Ltd ３−５族化合物半導体とその製造方法および半導体素子
US6051849A (en) 1998-02-27 2000-04-18 North Carolina State University Gallium nitride semiconductor structures including a lateral gallium nitride layer that extends from an underlying gallium nitride layer
JP4005701B2 (ja) * 1998-06-24 2007-11-14 シャープ株式会社 窒素化合物半導体膜の形成方法および窒素化合物半導体素子
US6368733B1 (en) * 1998-08-06 2002-04-09 Showa Denko K.K. ELO semiconductor substrate
US6240115B1 (en) * 1998-08-27 2001-05-29 Agilent Technologies, Inc. Epitaxial facet formation for laser diodes based on III-V material systems

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170778A (ja) * 2000-03-24 2002-06-14 Sumitomo Chem Co Ltd ３−５族化合物半導体とその製造方法

Also Published As

Publication number Publication date
US6503610B2 (en) 2003-01-07
DE10114029A1 (de) 2001-10-04
TW504754B (en) 2002-10-01
SG91351A1 (en) 2002-09-17
KR20010090542A (ko) 2001-10-18
US20010031385A1 (en) 2001-10-18

Similar Documents

Publication Publication Date Title
KR100761673B1 (ko) Ⅲ-ⅴ족 화합물 반도체 및 이의 제조방법
US6756246B2 (en) Method for fabricating III-V group compound semiconductor
JP4444104B2 (ja) 気相エピタキシにより低い欠陥密度を有する窒化ガリウム膜を作成するプロセス
US6802902B2 (en) Process for producing an epitaxial layer of gallium nitride
Hiramatsu Epitaxial lateral overgrowth techniques used in group III nitride epitaxy
US6924159B2 (en) Semiconductor substrate made of group III nitride, and process for manufacture thereof
JP3139445B2 (ja) ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
US7935615B2 (en) III-V nitride semiconductor substrate and its production method
US6599362B2 (en) Cantilever epitaxial process
KR100523032B1 (ko) 에피택셜성장 질화물계 화합물반도체 결정기판구조형성방법 및 그 기판구조
JP4932121B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法
JP2001520169A5 (ko)
JP2002335051A (ja) 窒化物系半導体素子および窒化物系半導体の形成方法
JP2008177586A (ja) ＧａＮ系半導体およびその製造方法
KR20020071787A (ko) Ⅲ-ⅴ족 화합물 반도체 결정 구조, 이를 포함한 반도체소자, 및 이의 에피택셜 성장 방법
JP5103014B2 (ja) マスクを通るラテラル成長による窒化ガリウム基板の製造
JP2000223417A (ja) 半導体の成長方法、半導体基板の製造方法および半導体装置の製造方法
KR100571225B1 (ko) 질화물계 화합물 반도체의 성장방법
JP3934320B2 (ja) ＧａＮ系半導体素子とその製造方法
KR100699739B1 (ko) Ⅲ-ⅴ족 화합물 반도체
US20050132950A1 (en) Method of growing aluminum-containing nitride semiconductor single crystal
JP3642001B2 (ja) 窒化物半導体素子、窒化物半導体結晶の作製方法および窒化物半導体基板
JP2002170778A (ja) ３−５族化合物半導体とその製造方法
US6844574B1 (en) III-V compound semiconductor
JP4158760B2 (ja) ＧａＮ系半導体膜およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130906

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170822

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 12