KR100757628B1 - 화상 표시 장치 및 그 구동 방법 - Google Patents

화상 표시 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명의 화상 데이터의 메모리 기능을 갖는 화상 데이터 장치에서는 소비 전력이 훨신 더 절감된다.
상기 목적은 각 DRAM 메모리 셀에 증폭 FET를 제공함으로써 달성될 수 있다.
화상 데이터, 화소, FET, DRAM 메모리 셀, DA 변환기, 액정 표시 패널

Description

화상 표시 장치 및 그 구동 방법{IMAGE DISPLAY APPARATUS AND DRIVING METHOD THEREOF}
도 1은 제1 실시예인 액정 표시 패널의 구성도.
도 2는 제1 실시예의 메모리 셀 기본 단위의 회로 구성도.
도 3은 제1 실시예의 래치 회로의 한 단위의 구성도.
도 4는 제1 실시예의 클럭(clocked) 인버터의 회로 구성도.
도 5는 제1 실시예의 DA 변환기의 한 단위의 구성도.
도 6은 제1 실시예의 화소의 레이아웃도.
도 7은 제1 실시예의 메모리 셀의 레이아웃도.
도 8은 제1 실시예의 동작 타이밍 차트.
도 9는 제2 실시예인 액정 표시 패널의 구성도.
도 10은 제3 실시예의 메모리 셀 기본 단위의 회로 구성도.
도 11은 제4 실시예인 액정 표시 패널의 구성도.
도 12는 제5 실시예인 액정 표시 패널의 구성도.
도 13은 제5 실시예의 래치 회로의 한 단위의 구성도.
도 14는 제6 실시예인 액정 표시 패널의 구성도.
도 15는 제6 실시예의 메모리 셀 기본 단위의 회로 구성도.
도 16은 제7 실시예인 액정 표시 패널의 구성도.
도 17은 제7 실시예의 래치 회로의 한 단위의 구성도.
도 18은 제8 실시예인 화상 브라우저의 구성도.
도 19는 종래 기술을 이용한 TFT 액정 패널의 구성도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 액정 캐패시터
2 : 화소 스위치
7 : 래치 회로
11 : 메모리 셀
14 : 워드선 버퍼
32 ; 메모리 증폭기
33 : 메모리 스위치
34 : 출력 스위치
본 발명은 액정 화상 표시 장치에 관한 것으로, 특히 적은 전력 소모로 화상을 표시할 수 있는 액정 표시 장치에 관한 것이다.
종래의 기술은 도 19를 참조하여 하기에 설명될 것이다.
도 19는 종래의 기술을 이용하여 TFT 액정 패널의 구성을 도시한 도면이다. 액정 캐패시터(101)와 화소 스위치(102)를 갖는 화소(100)가 매트릭스 형태로 배치되고, 화소 스위치(102)의 게이트는 게이트선(103)을 통해 게이트 선 시프트 레지스터(104)에 접속되어 있다. 또한, 화소 스위치(102)의 드레인은 신호선(105)을 통해 DA 변환기(106)에 접속되어 있다. 한편, 매트릭스 형태로 배치된 프레임 메모리의 메모리 셀은 메모리 캐패시터(111)와 메모리 스위치(112)로부터 구성되고, 메모리 스위치(112)의 게이트는 워드선(113)과 그 워드선의 하나의 단부에 설치된 워드선 선택 스위치(115)를 통해 워드선 시프트 레지스터(114)에 접속되어 있다. 한편, 각 메모리 스위치의 하나의 단부는 데이터선(116)에 접속되고, 데이터선(116)의 하나의 단부에는 데이터 입력 회로(117)가 설치되고, 다른 단부에는 감지 증폭기(108)와 래치 회로(107)가 설치되어 있다. 래치 회로(107)의 출력은 DA 변환기(106)에 접속되어 있다. 이상의 각 구성 요소는 동일한 기판상에 poly-Si TFT를 사용하여 구성되어 있다.
이하에서는 종래 기술의 동작예를 설명하기로 한다. 기록시에는 일반적인 DRAM(Dynamic Random Access Memory)과 동일하게, 워드선 시프트 레지스터(114) 및 워드선 선택 스위치(115)에 의해 선택된 행의 메모리 셀에는 데이터 입력 회로(117)로부터 화상 데이터가 기록된다. 또한, 유사하게는 워드선 시프트 레지스터(114) 및 워드선 선택 스위치(115)에 의해 선택된 행의 메모리 셀의 화상 데이터가 데이터선(116)을 통해 감지 증폭기(108)에 입력되고, 래치 회로(107)에서 래치된다. 래치된 화상 데이터는 DA 변환기(106)에서 아날로그 신호로 변환되고, 이 아날로그 신호는 신호선(105)으로 출력된다. 이 때, 워드선 시프트 레지스터(114) 와 동기하여, 게이트선 시프트 레지스터(104)가 주사되고, 게이트선 시프트 레지스터(104)는 게이트선(103)을 통해, 소정 행의 화소 스위치(102)를 온(ON)으로 설정한다. 이것에 의해 상기 아날로그 신호는 소정 화소(100)의 액정 캐패시터(101)에 기록되고, 따라서 판독된 화상 데이터에 기초된 액정을 이용하여 화상이 표시될 수 있다.
종래 기술은 예를 들면, 일본 특개평 11-85065호(1995) 공보에 상세히 기재되어 있다.
상기 종래 기술에 의하면, 프레임 메모리의 워드선(113)과 화소부의 게이트선(103)을 동일한 구동 주파수로 구동함으로써, 프레임 메모리의 워드선 클럭이 표시 화상 중에 누설(leak)됨으로써 야기된 간섭 노이즈를 피하는 것이 가능하다.
그러나, 상기 종래 기술은 화상 표시 장치의 저 전력화에 관해서는 충분히 고려하지 않았다. 이것에 관해서는 이하에 설명하기로 한다.
면적이나 소자수의 저감에 의한 수율 향상의 관점에서 보면, 프레임 메모리는 SRAM(Static Random Access Memory)에서가 아니라, 상기와 같은 DRAM에서 구성해야만 한다. 그러나, 현재 상식으로 되어 있는 1 트랜지스터와 1 캐패시터로 이루어진 일반적인 DRAM 셀 구성을 사용한 경우, 감지 증폭기(108)는 수십 mV 이하의 극히 작은 신호 전압을 증폭할 필요가 있으므로, 관통 전류가 큰 회로를 감지 증폭기(108)로서 사용하게 되는 것을 피할 수 없다. 이 때, 장치의 저전력화라는 관점에서 볼 때는 큰 문제가 된다.
또한, DRAM 셀의 구동이라는 관점에서 볼 때에도, 기록, 리프레쉬, 판독을 개별적으로 고려하지 않는 상기 종래 기술예와는 달리, 기록, 리프레쉬, 및 판독을 유기적으로 조합하거나 또는 그 구동 방법을 변형함으로써 전력 소모를 보다 더 저감해야만 한다.
본 발명의 일 실시예에 따르면, 화소 전극과 화소 전극에 직렬로 접속된 화소 스위치를 갖는 화상 표시를 행하기 위해, 매트릭스 형태로 배치된 복수의 표시 화소와, 표시 데이터를 저장하기 위한 복수의 메모리 소자를 가지며, 표시 데이터에 기초하여 소정의 화상 신호를 출력하는 화상 신호 발생 수단과, 화상 신호 발생 수단과 화소 스위치 그룹을 접속하는 신호선 그룹과, 신호선 그룹과 화소 스위치 그룹을 통해 소정의 표시 화상에 상기 화상 신호를 기록하기 위한 표시 화상 선택 수단을 갖는 화상 표시 장치에서, 메모리 소자의 각 기본 단위는 메모리 스위치와, 메모리 스위치에 접속된 메모리 캐패시터 및 메모리 캐패시터가 게이트에 접속된 증폭기 FET를 설치하고, 또한 상기 메모리 캐패시터에 저장된 신호 전하에 대한 소정의 리프레쉬 동작을 행하기 위한 리프레쉬 동작 수단을 설치한다.
4kbit-DRAM 제품이 개발된 후, DRAM 분야에서는 메모리 셀의 크기를 가능한 한 작게 하기 위해, 1 트랜지스터와 1 캐패시터의 셀을 수용한다는 것이 상식이 되고 있다. 전력의 절감 및 작은 면적을 양립시킬 필요가 있는 화상 표시 장치에서는 특히 유효하다고 생각되고 있다.
본 발명의 일 실시예에 따르면, 화소 전극과 화소 전극에 직렬 접속된 화소 스위치를 갖고 화소 표시를 행하기 위해 매트릭스 형태로 배치된 복수의 표시 화소와, 표시 데이터를 저장하기 위한 복수의 메모리 소자를 갖고, 표시 데이터에 기초하여 소정의 화상 신호를 출력하는 화상 신호 발생 수단과, 화상 신호 발생 수단과 화소 스위치 그룹을 접속하는 신호선 그룹과, 신호선 그룹과 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하기 위한 표시 화상 선택 수단을 갖는 화상 표시 장치에서, 메모리 소자의 각 기본 단위는 메모리 스위치와, 메모리 스위치에 접속된 메모리 캐패시터와, 또한 메모리 캐패시터에 저장된 신호 전하에 대하여 소정의 리프레쉬 동작을 행하기 위한 리프레쉬 동작 수단을 설치하고, 메모리 소자로부터의 표시 데이터의 판독 동작이 리프레쉬 동작 수단을 사용한 상기 메모리 소자에 대한 리프레쉬 동작에 포함되도록 구동할 수 있다.
(실시예 1)
이하, 도 1 내지 도 8과, 표 1 및 표 2를 사용하여, 본 발명에 따른 제1 실시예에 관하여 설명하기로 한다.
처음에는 본 실시예의 구성에 관하여 설명하기로 한다.
도 1은 본 실시예인 다결정 Si-TFT 액정 표시 패널의 구성도이다.
액정 캐패시터(1)와, 화소 스위치(2)를 갖는 화소(10)가 매트릭스 형태로 배치되고, 화소 스위치(2)의 게이트는 게이트선(3)을 통해 게이트선 시프트 레지스터(4)에 접속되어 있다. 또한, 화소 스위치(2)의 드레인은 신호선(5)을 통해 DA 변환기(6)에 접속되어 있다. 한편, 매트릭스 형태로 배치된 프레임 메모리의 메모리 셀(11)은 x축 방향으로 확장된 워드선(12) 및 판독선(13)과, y축 방향으 로 확장디는 데이터선(22)과 공통 드레인선(21)에 접속되고, 여기서 워드선(12)의 하나의 단부에는 워드선 버퍼(14)가 설치되고, 판독선(13)의 하나의 단부에는 판독선 버퍼(15)가 설치되고, 양 버퍼에는 메모리 y-어드레스 디코더(18)와, 메모리 시프트 레지스터(19)가 입력되어 있다. 또한, 워드선 버퍼(14)와 판독선 버퍼(15)는 버퍼 선택 스위치(16)에 의해, 메모리 y-어드레스 디코더(18)와 메모리 시프트 레지스터(19)는 어드레스 선택 스위치(17)에 의해 각각 선택적으로 조합된다. 한편, 데이터선(22)의 하나의 단부에는 데이터선 리셋 회로(23)와, 데이터선 입력 스위치(24)가 설치되고, 데이터선 입력 스위치(24)의 다른 단부는 데이터 입력선(25)에, 데이터선 입력 스위치(24)의 게이트는 메모리 x-어드레스 디코더(26)에 각각 접속되어 있다. 한편, 데이터선(22)의 다른 단부에는 래치 회로(7)가 설치되고, 래치 회로(7)의 출력은 데이터선(22B)을 통해 상기 DA 변환기(6)에 입력되어 있다. 또한, 여기서 게이트선 시프트 레지스터(4)와 메모리 시프트 레지스터(19)는 공통의 입력 단자(20)로부터의 클럭 펄스에 따라 구동된다.
이상의 각 구성 요소는 단일의 유리 기판(8)상에 poly-Si TFT를 사용하여 구성되고, 각 스위치에는 다결정 Si-TFT를 사용하여 구성된 CMOS가 사용되어 있다. 또한, 여기서 컬러 필터나 백라이트 구성 등 TFT 패널의 구성에 필요한 소정의 구조에 대한 기재는 설명을 간략화하기 위해 생략하기로 한다.
도 2는 상기 메모리 셀(11)의 기본 단위의 회로 구성도이다.
데이터선(22)에는 게이트가 워드선(12)에 접속된 메모리 스위치(33)가 설치되고, 메모리 스위치(33)의 다른 단부는 메모리 캐패시터(31) 및 메모리 증폭기(32)의 게이트에 접속되어 있다. 메모리 증폭기(32)의 소스는 메모리 캐패시터(31)의 다른 단부에 접속되어 있는 것과 동시에, 출력 스위치(34)에도 접속되어 있다. 출력 스위치(34)는 다이오드 접속된 n 채널의 poly-Si TFT이고, 다른 단부는 데이터선(22)에 접속되어 있다. 여기서, 메모리 캐패시터(31) 또한 n 채널의 poly-Si TFT이고, 채널측은 메모리 증폭기(32)의 소스측에 있다. 또한, 메모리 셀(11)은 도 2에 도시된 바와 같은 기본 단위 3개로 구성되어 있으나, 그 이유는 여기서 다루는 화상 데이터가 3 비트이기 때문이다.
다음으로, 래치 회로(7)의 구성을 도 3, 도 4, 및 표 1을 사용하여 설명하기로 한다.
도 3은 데이터선(22)의 단부에 설치된 래치 회로의 한 단위의 구성도이다. 데이터선(22)은 CMOS 인버터(36)에 입력되고, CMOS 인버터(36)의 출력은 신호 펄스
Figure 112001011624874-pat00001
로 구동되는 클럭 인버터(37) 및 신호 펄스
Figure 112001011624874-pat00002
로 구동되는 클럭 인버터(38)에 접속되어 있다. 또한, 클럭 인버터(37)의 출력은 데이터선(22)에 귀환(feed back)하고, 클럭 인버터(38)는 데이터선(22B)으로 출력된다.
도 4는 상기와 같은 신호 펄스
Figure 112001011624874-pat00003
로 구동된 클럭 인버터의 회로 구성이다. 클럭 인버터는 p 채널 poly-Si TFT(42, 43)와, n 채널 poly-Si TFT(44, 45)와, 상보적인 신호 펄스로 구동되기 때문에, 신호 펄스의 선택에 따라, CMOS 인버터는 출력 개방의 3종류의 상태 출력을 갖고 있다.
또한, 표 1에서는 도 2에 도시한 래치 회로의 한 단위 중의 CMOS 인버터(36) 의 채널폭 W와 채널 길이 L의 값을 표시하였다. 여기서, CMOS 인버터(36)를 구성하는 p 채널 poly-Si TFT와, n 채널 poly-Si TFT의 W/L 값을 불균형하게 만듦으로써, CMOS 인버터(36) 출력의 반전에 필요한 입력 임계치를 작은 값으로 설정할 수 있다. 구체적으로는 CMOS 인버터(36)는 5V/OV로 구동하고 있으나, 입력 임계치는 2.5V가 아닌 1V로 구동되도록 설계되어 있다.
W/L
pMOS 4/20
nMOS 20/4
다음으로, DA 변환기(6)의 구성을 도 5를 이용하여 설명하기로 한다.
도 5는 DA 변환기(6)의 한 단위(반복 단위)의 구성도이고, 데이터선(22B)의 6개의 선에 대응된다. 본 실시예에서 데이터선(22B)은 3개가 한 셋트로, 3 비트의 화상 데이터를 나타내기 때문에, DA 변환기의 한 단위 중에는 2개의 화상 데이터에 대한 DA 변환기가 설치되어 있다. 데이터선(22B)은 각각이 반전 입력 스위치(46)를 통해 정전압(positive voltage) 선택 회로(47) 또는 부전압(negative voltage) 선택 회로(48)에 선택적으로 접속되고, 또한 정전압 선택 회로(47) 및 부전압 선택 회로(48)의 출력은 반전 출력 스위치(52)를 통해 신호선(5)에 접속되어 있다. 여기서, 정전압 선택 회로(47) 및 부전압 선택 회로(48)에는 그레이 스케일 전압 발생 저항(53)에서 발생된 아날로그 그레이 스케일 전압이 그레일 스케일 전원선(49)을 통해 입력되고 있고, 3 비트의 화상 데이터에 대응한 아날로그 전압 값을 출력하는 기능을 갖고 있다. 또한, 여기서 그레이 스케일 전압 발생 저항(53)은 특히 붕소(B)를 도핑하여 저저항화한 poly-Si 박막을 사용하고 있다. 이것은 본 실시예에 사용하고 있는 p 채널 poly-Si TFT의 소스 및 드레인 박막과 동일한 구성이다. 게이트 배선이나 일반적인 금속 배선은 저항값이 너무 작기 때문에, 그레이 스케일 전압 발생 저항(53)에 사용하는 소비 전력이나 그레이 스케일 전압 발생 저항(53)의 면적이 충분히 증가하게 된다. 한편, 인(P)은 활성화 공정(activation process)과 같은 열 공정 동안 poly-Si의 그레인 경계(grain boundary)에서 분리되기 쉽기 때문에, 결정 변화로 인해 저항이 변하기 쉬워지고 따라서 설계값으로부터의 그레이 스케일 전원 전압 값의 편차로 인해 색상의 오정렬이 발생하기 쉽다. 그러나, 붕소(B)는 이러한 분리를 일으키지 않기 때문에, 저항값이 안정되고 또한 시트 저항 값도 수 kΩ/sq로 적당한 값이다. 이러한 이유로 소비 전력이 적고, 면적이 크지 않으며, 발생된 그레이 스케일 전원 전압 값이 안정되어 있기 때문에, 특히 그레이 스케일 발생 저항(53)에 사용하는 것이 가장 적당하다. 표 2에 붕소(B)를 도핑한 poly-Si 박막과, 인(P)을 도핑한 poly-Si 박막의 시트 저항에서의 분산(dispersion)의 측정치를 도시하였다. 인(P) 박막의 시트 저항에서의 분산은 붕소(B) 도핑된 poly-Si 박막의 분산의 4배 이상이기 때문에, 붕소(B) 도핑된 poly-Si 박막이 그레이 스케일 전압 발생 저항(53)에 사용되는 것이 바람직하다.
시트 저항:
Figure 112001011624874-pat00004
(%)
B 도핑된 poly-Si 막 3.7
P 도핑된 poly-Si 막 20.5
다음으로, 화소(10)의 구성을 도 6을 사용하여 설명하기로 한다.
도 6은 화소(10)의 레이아웃도이고, 여기서는 설명의 간략화를 위해 각 배선과 TFT 부분만을 도시하여 두었고, 특히 A1을 사용한 저저항 배선을 굵은 선으로, 컨택트 홀을 정방형으로 도시하였다. 신호선(5)은 컨택트 홀에서 화소 스위치(2)를 구성하는 n 채널 poly-Si TFT의 드레인에 접속되고, 화소 스위치(2)의 게이트는 게이트선(3)과 하나의 부분으로 형성되어 있다. 화소 스위치(2)의 소스는 화소 전극(56)을 통해 ITO(도시되지 않음)에 접속되어 있다. 여기서, 화소 전극(56)은 고반사율을 갖는 A1을 사용하여 구성되고, 본 발명의 다결정 Si TFT 액정 표시 패널은 백라이트를 턴온시키면 투과형 패널로서 사용되지만, 백라이트를 턴온시키지 않으면 반사형 패널로서의 화상 표시도 가능하지 않게 된다. 특히, 이 반사형에서의 표시 특징은 저 소비 전력이고, 본 발명이 목적으로 하는 저 소비 전력화가 매우 중요한 과제라는 것은 말할 필요도 없다.
이것과 비교하여, 다음으로 상기 메모리 셀(11)의 구성에 관하여 설명하기로 한다.
도 7은 메모리셀(11)의 레이아웃도이지만, 간략화하기 위한 목적으로 메모리 셀의 1개의 기본 단위만을 표시하였다. A1을 사용한 저저항 배선을 굵은 선으로, 컨택트 홀을 정방형으로 도시하는 것은 도 6과 동일하다. 워드선(12)으로 게이트를 구성한 메모리 스위치(33)의 하나의 단부에는 데이터선(22)이 접속되어 있다. 메모리 스위치(33)의 다른 단부는 A1 배선을 통해 메모리 증폭기(32)의 게이트에 접속되고, 동시에 Al 배선은 메모리 캐패시터(31)를 형성한다. 메모리 증폭기(32) 의 소스는 다이오드 접속된 n 채널 poly-Si TFT인 출력 스위치(34)를 통해, 데이터선(22)에 접속되어 있다. 또한, 메모리 증폭기(32)의 드레인은 메모리 셀(11)의 하나의 단부에서 판독선(13)으로 제어된 판독 스위치(61)를 통해, 공통 드레인선(21)에 접속되어 있다. 후술하는 바와 같이, 공통 드레인선(21)에 과도하게 큰 전류가 흐르는 것을 방지하기 위해, 이렇게 공통 드레인선(21)은 워드선(12)과 평행하지 않고, 데이터선(22)과 평행하게 배치되어 있다.
다음으로, 본 실시예의 동작에 관하여, 도 8을 사용하여 설명하기로 한다.
도 8은 본 발명에 있어서의 각 부분의 동작 타이밍 챠트이고, 왼쪽부터 "메모리로의 기록", "메모리로부터의 판독", "메모리로의 기록", 및 "휴지"를 표시하고 있다. 또한, 특별히 기재하지 않는 것에 관해서는 5V 진폭을 갖는 파형에 대응하고 있다.
우선, "메모리로의 기록"을 설명하기로 한다. R/W 선택 펄스는 어드레스 선택 스위치(17)를 메모리 y-어드레스 디코더(18)에 스위칭하고, 메모리 y-어드레스 디코더(18)는 버퍼 선택 스위치(16)를 통해 판독선 버퍼(15)에 접속하고, 선택된 어드레스 행의 판독 스위치(61)를 온 시킨다. 리셋 펄스는 데이터선 리셋 회로(23)를 온시키는 것에 의해, 데이터선(22)을 OV로 리셋한다. 다음으로, 공통 드레인선(21)이 상승함에 의해, 상기 어드레스 행의 메모리 셀의 메모리 증폭기(32)의 드레인에 높은 레벨의 전압(예를 들면, 5V)이 인가되지만, 이 때 메모리 캐패시터(31)에 높은 레벨의 전압이 기록되면, 메모리 증폭기(32)는 온되고, 높은 레벨의 전압은 데이터선(22)으로 전달된다. 여기서 메모리 캐패시터는 부트 스트랩(bootstrap) 캐패시터로서 기능하고, 메모리 증폭기(32)의 게이트 전위를 잘 올려주는(boost) 기능을 갖는다. 한편, 메모리 캐패시터(31)에 낮은 레벨의 전압(예를 들면, 0V)이 기록되면, 메모리 증폭기(32)가 온(ON)된 채 있고, 공통 드레인선(21)의 높은 레벨의 전압이 데이터선(22)으로는 출력되지 않는다. 또한, 이후 공통 드레인선(21)의 전압이 낮은 레벨의 전압에 되돌려지더라도, 데이터선에 기록된 전압은 그대로 보전된다. 다음으로, 신호 래치 펄스
Figure 112001011624874-pat00005
이 입력될 때, 도 3에 도시된 각 데이터선(22)에 설치된 래치 회로가 기능하고, 클럭 인버터(37)의 기능에 의해 데이터선 전압이 높은 레벨의 전압인지, 혹은 낮은 레벨의 전압인지가 결정된다. 여기서, 인버터(36)의 임계치를 낮게 하는 이유는 메모리 증폭기(32)에 의해 데이터선(22)으로의 전압 출력이 충분해지지 않을 때 이것을 극복하기 위해서이다. 여기서, 신호 래치 펄스
Figure 112001011624874-pat00006
과 유사하게, 버퍼 선택 스위치(16)가 워드선 버퍼(14)로 스위치되고, 소정 행의 워드선(12)은 높은 레벨의 전압이 된다. 이에 따라 데이터선(22)에 기록된 화상 데이터는 동일한 메모리 캐패시터(31)에 재기록된다. 이후, 데이터 입력 펄스가 입력하면, 메모리 x-어드레스 디코더(26)는 선택된 어드레스의 데이터선 입력 스위치를 온시키고, 이 결과 선택된 행의 데이터선(22)상의 데이터는 데이터 입력선(25)을 통해 입력된 새로운 기록 데이터에 재기록된다. 위의 동작에 의해 (x,y) 어드레스가 선택된 메모리 셀의 데이터는 새로운 데이터에 재기록되고, 그 외의 동일한 y-어드레스의 메모리 셀의 데이터는 변화하지 않는다.
다음으로, "메모리로부터의 판독"을 설명하기로 한다. R/W 선택 펄스는 어 드레스 선택 스위치(17)를 메모리 시프트 레지스터(19)에 스위칭시키고, 메모리 시프트 레지스터(19)는 버퍼 선택 스위치(16)를 통해 판독선 버퍼(15)에 접속되고, 선택된 어드레스 행의 판독 스위치(61)를 온시킨다. 다음으로, 리셋 펄스가 데이터선 리셋 회로(23)를 온으로 하는 것에 의해, 데이터선(22)을 0V로 리셋시키는 것과, 공통 드레인선(21)이 상승함 다라 메모리 셀의 데이터가 데이터선(22)으로 출력되는 것과, 신호 래치 펄스
Figure 112001011624874-pat00007
에 의해 데이터선 전압이 높은 레벨의 전압 혹은 낮은 레벨의 전압인지를 결정되는 것은, 상술하였던 "메모리로의 기록"에서의 내용과 동일하다. 여기서, 버퍼 선택 스위치(16)가 워드선 버퍼(14)에 스위칭되고, 소정 행의 워드선(12)이 높은 레벨의 전압이 되면, 이것에 의해 데이터선(22)에 기록된 화상 데이터가 동일한 메모리 캐패시터(31)에 재기록된다. 이것은 후술하는 바와 같이, 메모리 셀에 대한 리프레쉬 동작에 해당한다. 이 출력 래치 펄스
Figure 112001011624874-pat00008
가 입력되면, 화상 데이터는 클럭 인버터(38)를 통해 데이터선(22B)에 출력된다. 상기의 동작에 의해, 메모리 시프트 레지스터(19)에 의해 선택된 행의 메모리 셀의 데이터가 리프레쉬되면, 동시에 데이터선(22B)에 출력된다. 여기서, "메모리로부터의 판독" 동작에서, 게이트선 시프트 레지스터(4)가 게이트선(3)을 순차 선택하는 동작과, 메모리 시프트 레지스터(19)가 판독선(13) 및 워드선(12)을 순차 선택하는 동작은 전부 동일한 것이다. 따라서, 데이터선(22B)에 출력된 화상 데이터는 그 후 수평 주사 기간 동안 DA 변환기(106) 및 선택된 행의 화소 스위치(2)를 통해 액정 캐패시터(1)에 기록된다. 또한, 메모리 시프트 레지스터(19)에 의한 각 메모 리 셀의 행의 선택은 1 필드 기간인 1/60초 마다 주기적으로 행해지기 때문에, 메모리 셀의 "메모리로부터의 판독" 동작을 리프레쉬 동작으로서 사용하는 것이 가능해진다.
도 5에 설명된 구성의 DA 변환기(6)의 동작에 관하여, 여기서 설명하기로 한다. 반전 입력 스위치(46)와, 반전 출력 스위치(52)는 필드 기간 마다 서로 쌍을 이루어 스위칭되고, 메모리 셀의 동일한 행 혹은 화소의 동일한 행에 사용된 회로가 정전압 선택 회로(47)와 부전압 선택 회로(48)와의 사이에서 교대로 교환된다. 이것은 액정 캐패시터를 교류로 구동하기 위해서는 신호선(5)에 대한 출력 전압의 정(positive)
Figure 112001011624874-pat00009
부(negative)를 교환할 필요가 있기 때문이지만, 전압 선택 회로(47,48)를 교대로 사용하는 것에 의해 DA 변환기가 차지하는 면적을 적게 하는 것이 가능해진다.
최종적으로, "휴지" 동작에 관하여 설명하기로 한다. 메모리 셀로의 판독 타이밍이 아니고, 어떠한 기록 데이터도 전송되지 않는 경우, 도 8에 도시된 바와 같이 모든 클럭들이 정지한다. 이 경우, 동작하는 회로가 없기 때문에, 메모리 주변의 소비 전력을 이 기간 동안 실질적으로 제로(zero)로 할 수 있다.
또한, 이상의 동작에서는 메모리 스위치(33)를 통한 메모리 캐패시터(31)로의 높은 레벨의 전압 기록과, 판독 스위치(61)를 통한 메모리 증폭기(32) 드레인으로의 높은 레벨의 전압 인가 동안, 메모리 스위치(33)와 판독 스위치(61)의 ((게이트 전극 인가 전압)-(TFT 임계치 전압, Tth)) 위치까지만 높은 레벨의 전압이 기록 되거나 또는 인가될 수 있다. 따라서, 본 실시예에서는 워드선(12) 및 판독선(13)의 구동 전압을 다른 회로보다 높이 설정함으로써, 이 현상을 피할 수 있다. 구체적으로는 다른 펄스가 5V로 구동되는 데 대하여, 워드선(12) 및 판독선(13)의 구동 전압은 10V이다. 이와 같이, 보다 높은 구동 전압을 사용하여도, 워드선(12) 및 판독선(13)의 캐패시터는 그리 크지 않기 때문에, 전체적으로 차지하는 소비 전력의 증가분은 매우 작다.
그런데, 이상과 같이 메모리 셀에 DRAM 구조를 도입한 경우, 메모리 스위치(33)로의 광 조사에 의한 메모리 캐패시터(31)로부터의 누설 전류가 문제된다. 특히, 본 발명과 같이 리프레쉬를 화소에 기록하는 동작과 동기시키는 경우, 필요한 메모리 캐패시터(31) 값이 비정상적으로 커지게 된다. 특히, 메모리 셀 어레이의 부분상에는, 유리 기판(8)의 반대면에 블랙 매트릭스 차광막을 형성하는 것이 바람직하다. 그렇지 않은 경우, 백라이트의 광이 메모리 셀 어레이에 도달하지 않도록, 반대면에 대해 광 시스템(optical system)을 설계하는 것도 유사한 효과가 있다. 메모리 셀 어레이 상부의 차광에 관해서도, 이것에 준하여 생각할 수 있다.
또한, 본 실시예에서는 각 회로 블럭은 다결정 Si-TFT 소자를 사용하여 유리 기판상에 구성하고 있다. 그러나, 유리 기판 대신, 석영 기판, 투명 플라스틱 기판을 사용하거나, 액정 표시 방식을 반사형으로 한정함으로써 Si 기판 등과 같은 불투명 기판을 사용할 수 있다는 것을 명백히 알 수 있다.
또한, 상술된 여러 종류의 회로에서 TFT의 n-형 및 p-형 도전형과 전압 관계를 역으로 구성하거나, 그 외 다른 회로 구성을 사용하는 것도 본 발명의 원리를 벗어나지 않는 범위에서 가능하다는 것을 알 수 있다.
이상에서는 설명을 간략화하기 위한 목적으로 화상 표시 데이터를 3 비트로 하고, 그레이 스케일 전압선(49)은 상이한 그레이 스케일 전압이 인가된 8개의 평행한 배선으로 하였으나, 화상 표시 데이터가 n 비트이면, 그레이 스케일 전원선은 상이한 그레이 스케일 전압이 인가된 2n개의 평행 배선이 되는 것을 명확히 알 수 있다.
그 외, 본 실시예에서는 여러 종류의 스위치용으로 CMOS 스위치를 사용하였고, 화소 TFT용으로 n-형 TFT 스위치들을 사용하였으나, 본 발명은 p-형 TFT를 포함한 임의의 종류의 스위치 구조를 사용하는 데에도 적용될 수 있다. 또한, 본 발명의 범위와 멀어지지 않는 범위에서 다양한 종류의 레이아웃 구조가 적용될 수 있음은 말할 필요도 없다.
(실시예 2)
본 발명에 따른 제2 실시예에 대하여, 도 9를 사용하여 설명하기로 한다.
도 9에서의 구성을 도시한 제2 실시예인 다결정 Si-TFT 액정 표시 패널의 주요한 구성 및 동작은 제1 실시예의 구성 및 동작과 유사하므로, 그 설명은 생략하기로 한다. 제1 실시예와 비교할 때, 본 실시예의 차이점은 메모리 셀(62)의 구성과 메모리 시프트 레지스터(19)와 게이트선 시프트 레지스터(4)의 구동 배선이 분리되지 않은 점에 있다. 이하에서는 이에 관하여 설명하기로 한다.
본 실시예에서의 메모리 셀의 레이아웃은 화상 데이터를 구성하는 3 비트 단 위 셀이 하나의 행에 수평으로 정렬되어 배치되었다는 것과, 메모리 캐패시터가 TFT 게이트 캐패시터가 아니고, 실제 캐패시터로서 설치되어 있다는 점이 특징이다. 본 실시예는 상기 메모리 셀 배치에 의해 y-방향의 메모리 폭을 충분히 짧게하는 것이 가능하고, 메모리 셀 기록 전압이 낮은 레벨의 전압이어도 메모리 캐패시터로서 충분한 캐패시터값이 얻어질 수 있으므로, 노이즈 등에 강한 안정된 동작이 가능하다. 또한, 여기서 메모리 캐패시터를 더 증가시키기 위해, 화소에서 사용되는 ITO 막을 사용하여 접지된 ITO 막과의 사이에 메모리 캐패시터를 또한 설치하는 것도 가능하다. 또한, 구조가 복잡해지는 문저점이 있으나, 직류 전압을 인가한 배선을 별개로 설치하고, 이 배선과의 사이에 상기와는 독립한 캐패시터를 설치하는 것이 가능하다는 것은 말할 필요도 없다.
또한, 메모리 시프트 레지스터(19)와 게이트 선 시프트 레지스터(4)의 구동 배선을 분리한 것에 의해, 필요한 타이밍으로 메모리 셀의 리프레쉬 동작을 행하면서, 화소 어레이로의 기록 동작을 예를 들면, 리프레쉬의 절반 만큼의 속도로 행할 수 있다. 이에 의해 본 실시예는 소비 전력을 보다 더 줄일 수 있다.
(실시예 3)
이하, 본 발명에서의 제3 실시예에 대하여, 도 10을 사용하여 설명하기로 한다.
제3 실시예인 다결정 Si-TFT 액정 표시 패널의 주요한 구성 및 동작은 제1 실시예의 구성 및 동작과 유사하므로, 그 설명은 생략하기로 한다. 제1 실시예와 비교할 때, 본 실시예의 차이점은 메모리 셀의 기본 단위의 회로 구성에 있고, 이 하 이것에 관하여 설명하기로 한다.
도 10은 제3 실시예에의 메모리 셀 기본 단위의 회로 구성도이고, 제1 실시예의 도 2에 대응한다. 제1 실시예와 비교할 때, 본 실시예의 차이점은 다이오드 접속된 n 채널의 poly-Si TFT로부터 poly-Si 박막상에 형성된 p-n 접합 다이오드(63)로 출력 스위치(34)가 변경된다는 점이다. p-n 접합 다이오드(63)는 p형 불순물 영역과 n형 불순물 영역과의 사이에, 대략
Figure 112001011624874-pat00010
길이의 n- 불순물 영역을 제공함으로써 형성된다. 본 실시예는 p-n 접합 다이오드(62)를 사용하여, 메모리 셀 기본 단위의 구조를 보다 간략화함으로서, 메모리 영역의 소형화와 고수율화를 동시에 달성할 수 있다.
(실시예 4)
이하, 본 발명에서의 제4 실시예에 관하여 도 11을 사용하여 설명하기로 한다.
도 11은 제4 실시예인 다결정 Si-TFT 액정 표시 패널의 구성도이다.
본 실시예의 주요한 구성 및 동작은 제1 실시예의 구성 및 동작과 유사하므로, 그 설명은 생략하기로 한다. 제1 실시예와 비교할 때, 본 실시예의 차이점은 메몸리 셀(64)의 회로 구성에 있고, 이하에서는 이에 관하여 설명하기로 한다.
본 실시예에서, 제1 실시예의 공통 드레인선(21) 및 판독 스위치(61)가 제거됨과 동시에, 메모리 증폭기(63)가 판독선(13)으로 직접 구동되고, 출력 스위치(64)가 통상의 n 채널 poly-Si TFT에서 형성되고, 게이트는 판독선(13)과 접 속된다. 본 발명에 따라, 메모리 셀의 구조는 간략화될 수 있고, 메모리 면적을 줄이고 생산 수율을 향상하는 것 둘 다를 달성할 수 있다. 그러나, 본 실시예에서 메모리 증폭기(63)를 통한 전체 데이터선(22)으로의 판독 전류는 모든 경우에, 하나의 판독선(13)으로부터 제공될 필요가 있다. 따라서, 판독선 버퍼(15)의 출력 저항을 줄이고, 판독선(13)의 저항을 줄일 필요가 있다.
(실시예 5)
이하, 본 발명의 제5 실시예에 관하여 도 12 및 도 13을 사용하여 설명하기로 한다.
도 12는 제5 실시예인 다결정 Si TFT 액정 표시 패널의 구성도이다.
본 실시예의 주요한 구성 및 동작은 제1 실시예의 구성 및 동작과 유사하기 때문에, 그 설명은 생략하기로 한다. 제1 실시예와 비교할 때, 본 실시예의 차이점은 데이터선 리셋 회로(65)의 리셋 전압이 0V로 떨어져 있는 것과, 출력 스위치(69)가 통상의 n 채널 poly-Si TFT로 구성되고 게이트는 판독선(13)에 접속되는 것과, 래치 회로(67)의 기본 구조는 도 13을 사용하여 설명하는 바와 같이 변화되는 것에 있다.
본 실시예에서, 메모리 증폭기(68)에 인가된 전압 관계가 반전되는 것에 의해, 메모리 증폭기(68)의 출력은 드레인측으로서 구동된다. 그 결과, 판독 동작시 ((게이트 전극 인가 전압)-(TFT의 임계치 전압, Vth) 위치까지만 TFT가 동작될 수 있다는 것으로, 제1 실시예에 남아있던 문제를 해결할 수 있다. 그 결과, 워드선(12) 및 판독선(13)의 구동 전압을 다른 회로보다 높게 설정하지 않고도, 메모리 셀 회로는 안정되게 동작한다. 그러나, 본 실시예에서 데이터선(22)으로의 출력 전압은 메모리 캐패시터(31)로의 기록 전압이 높은 레벨의 전압일 때 데이터선(22)으로의 출력 전압은 낮은 레벨의 전압이고, 메모리 캐패시터(31)로의 기록 전압이 낮은 레벨의 전압일 때 데이터선(22)으로의 출력 전압은 높은 레벨의 전압이 된다. 즉, 기록 전압의 레벨은 남겨져 있는 그대로라도 리프레쉬마다 반전된다. 따라서, 본 실시예에서 래치 회로(67)는 상술된 바와 같이 변형된다.
도 13은 본 실시예의 래치 회로의 한 단위의 구성도이고, 제1 실시예의 도 3에 대응하는 것이다. 데이터선(22)은 신호 펄스
Figure 112001011624874-pat00011
반전으로 구동되는 클럭 인버터(70)에 입력되고, 그 출력은 CMOS 인버터(71)에 입력된다. CMOS 인버터(71)의 출력은 신호 펄스
Figure 112001011624874-pat00012
에서 구동되는 클럭 인버터(72,73) 및 신호 펄스
Figure 112001011624874-pat00013
로 구동되는 클럭 인버터(74)에 접속된다. 또한, 클럭 인버터(72)의 출력은 CMOS 인버터(71)의 입력로, 클럭 인버터(73)의 출력은 데이터선(22)에 각각 귀환하고, 클럭 인버터(74)는 데이터선(22B)으로 출력한다. 본 실시예에서는 상기의 구성을 얻음으로써, 래치 펄스
Figure 112001011624874-pat00014
의 입력과 동시에 데이터선(22)의 전압 레벨이 반전하도록 되어 있다. 이 래치 회로(67)의 도입에 의해, 본 실시예는 리프레쉬 마다 기록 전압 레벨이 반전하는 것을 방지하는 한편, 워드선(12) 및 판독선(13)의 구동 전압을 다른 회로에 대한 구동 전압에 등가하는 값, 예를 들면 5V로 설정할 수 있다.
(실시예 6)
이하, 본 발명의 제6 실시예에 대하여, 도 14 및 도 15를 사용하여 설명하기로 한다.
도 14는 제6 실시예인 다결정 poly-Si TFT 액정 표시 패널의 구성도이고, 도 15는 메모리 셀(75)의 기본 단위의 회로 구성도이다.
본 실시예의 주요한 구성 및 동작은 제1 실시예의 구성 및 동작과 동일하므로, 그 설명은 생략하기로 하지만, 제1 실시예와 비교할 때 본 실시예의 차이점은 메모리 증폭기(77)의 하나의 단부가 공통 드레인선(76)을 통해 직류의 높은 레벨의 전압으로 떨어진다는 것과, 출력 스위치(78)가 통상의 n 채널 poly-Si TFT로 구성되고 게이트는 판독선(13)에 접속되는 것과, 메모리 캐패시터(79)를 구성하는 n 채널 poly-Si TFT의 게이트가 공통 드레인선(76)에 접속되어 있다는 점에 있다.
본 실시예의 동작은 메모리 증폭기(77)의 드레인측을 높은 레벨의 전압으로 한정하기 때문에, 메모리 증폭기(77)는 출력 스위치(78)가 선택되어 온될 때 동시에 동작한다는 점에서 상이하지만, 기본적으로는 제 1 실시예의 동작과 유사하다.
본 실시예에서, 메모리 증폭기(77)의 하나의 단부에 공통 드레인선(76)을 통해 직류 전압을 인가하기 때문에, 제1 실시예와 비교하여 메모리 셀(75)의 구조가 간략화된다는 장점이 있다. 또한, 메모리 캐패시터(79)의 구성을 게이트가 공통 드레인선(76)에 접속된 n 채널 poly-Si TFT로 하기 때문에, 특히 메모리 셀로의 기록이 낮은 레벨의 전압인 경우, 메모리 캐패시터의 값이 커지고, 동작이 안정된다는 장점이 특징이 있다.
(실시예 7)
이하, 본 발명의 제7 실시예에 대하여, 도 16 및 도 17을 사용하여 설명하기로 한다.
도 16은 제7 실시예인 다결정 Si-TFT 액정 표시 패널의 구성도이다.
본 실시예의 주요한 구성 및 동작은 제5 실시예의 구성 및 동작과 유사하기 때문에, 그 설명은 생략하겠으나, 제5 실시예와 비교할 때 본 실시예의 구조상의 차이점은 출력 스위치(80)의 하나의 단부가 접속되는 데이터선(22)이 메모리 스위치(33)가 접속되는 데이터선(22)와 상이해지는 것과, 따라서 래치 회로(81)의 기본 구성은 이후 도 17을 사용하여 설명하는 바와 같이, 변경된다는 점에 있다.
본 실시예의 동작에서, 제5 실시예와의 차이점은 메모리 셀(79)에 화상 데이터를 입력하는 데이터선(22)과, 메모리 셀(79)이 화상 데이터를 출력하는 데이터선(22)이 상이하다는 점이다. 이 때문에, 사용된 래치 회로(81)의 구성을 도 17을 사용하여 설명하는 바와 같이 변형한다.
도 17은 본 실시예의 래치 회로의 한 단위의 구성도이고, 제5 실시예의 도 13에 대응하는 것이다. 데이터선(22)은 신호 펄스
Figure 112001011624874-pat00015
의 반전으로 구동된 클럭 인버터(84)에 입력되고, 그 출력은 CMOS 인버터(86)에 입력된다. CMOS 인버터(86)의 출력은 신호 펄스
Figure 112001011624874-pat00016
으로 구동된 클럭 인버터(83, 85) 및 신호 펄스
Figure 112001011624874-pat00017
로 구동된 클럭 인버터(82)에 접속된다. 또한, 클러드 인버터(85)의 출력은 CMOS 인버터(86)의 입력에, 클러드 인버터(83)의 출력은 다른 해당하는 데이터선(22)에 각각 귀환되고, 클럭 인버터(82)는 데이터선(22B)에 출력된다. 본 실시예에서는 상기의 구성을 도입함으로써, 각각 대응하는 다른 데이터선(22)으로 이것을 기록하게 된다. 이와 같이, 래치 회로(81)를 도입함으로써, 본 실시예는 다른 데이터선(22)에서 판독된 화상 데이터를 원 데이터선(22)으로 복귀하는 것과 동시에, 제5 실시예와 유사하게는 리프레쉬 마다 기록 전압 레벨이 반전하는 것을 방지하고, 워드선(12) 및 판독선(13)의 구동 전압을 다른 회로에 등가하는 값, 예를 들면 5V로 설정할 수 있다.
(실시예 8)
이하 도 18을 사용하여, 본 발명의 제8 실시예에 대하여 설명하기로 한다.
도 18은 제8 실시예인 화상 브라우저(97)의 구성도이다.
무선 인터페이스(I/F) 회로(87)에서, 압축된 화상 데이터가 외부로부터 블루투쓰(bluetooth) 표준에 기초하여 무선 데이터로서 입력하고, 무선 I/F 회로(87)의 출력은 중앙 처리 유닛(CPU) 및 디코더(88)를 통해 프레임 메모리(89)에 접속된다. 또한, CPU(88) 및 디코더(88)의 출력은 다결정 Si 액정 표시 패널(90)에 설치된 인터페이스(I/F) 회로(91)를 통해 행 선택 회로(93) 및 데이터 입력 회로(92)에 접속되고, 화상 표시 영역(94)은 행 선택 회로(93) 및 데이터 입력 회로(92)에 의해 구동된다. 여기서, 다결정 Si 액정 표시 패널(90)은 상술된 제1 실시예와 동일한 구성 및 동작을 갖는다.
이하에서는 제8 실시예의 동작을 설명하기로 한다. 무선 I/F 회로(87)는 압축된 화상 데이터를 외부로부터 얻고, 이 데이터를 CPU 및 디코더(88)에 전송한다. CPU 및 디코더(88)는 사용자의 동작을 수신하여, 필요에 따라 화상 관측기(viewer)(97)를 구동하거나 압축된 화상 데이터의 디코더 처리를 행한다. 디코딩된 화상 데이터는 프레임 메모리(89)에 일시적으로 저장되고, CPU 및 디코더(88)의 지시에 따라, 저장된 화상을 표시하기 위해 화상 데이터 및 타이밍 펄스를 I/F 회로(91)에 출력한다. I/F 회로(91)가 이 신호를 사용하여 행 선택 회로(93) 및 데이터 입력 회로(92)를 구동하여 화상 표시 영역에 화상을 표시하는 것에 관해서는 제1 실시예에 설명되었으므로, 여기서는 그 상세한 설명은 생략하기로 한다. 광원(96)은 액정 표시에 대한 백라이트이지만, 반사 표시 모드에서 액정 표시를 행하는 때에는 광원(96)은 점등(light)될 필요는 없다. 광원(95)에는 2차 전지가 포함되고, 2차 전지는 전체 장치를 구동하기 위한 전원을 공급한다.
제8 실시예에 따라, 압축된 화상 데이터에 기초하여 낮은 소비 전력으로 고품질의 화상이 표시될 수 있다.
본 발명에 따라, 화상 표시 장치의 소비된 전원을 줄일 수 있다.

Claims (38)

  1. 화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터를 저장하는 복수의 메모리 소자와,
    상기 디지털 표시 데이터에 기초하여 소정의 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하는 화상 표시 장치로서,
    상기 메모리 소자의 각 기본 단위는 메모리 스위치와, 상기 메모리 스위치에 접속된 메모리 캐패시터와, 게이트가 상기 메모리 캐패시터에 접속된 증폭기 FET와, 상기 증폭기 FET를 이용하여 상기 메모리 캐패시터에 저장된 신호 전하를 재기록하기 위해 소정의 리프레쉬 동작을 수행하는 리프레쉬 동작 수단을 포함하는 화상 표시 장치.
  2. 제1항에 있어서, 상기 복수의 표시 화소 각각은 대향 전극과, 상기 화소 전극과 상기 대향 전극과의 사이에 액정 영역을 갖는 액정 표시 화소인 화상 표시 장치.
  3. 제2항에 있어서, 상기 복수의 표시 화소들은 광학 반사판을 갖는 화상 표시 장치.
  4. 제1항에 있어서, 상기 복수의 표시 화소, 상기 신호선 그룹, 및 상기 화상 신호 발생 수단은 단일의 투명 기판상에 형성되는 화상 표시 장치.
  5. 제1항에 있어서, 상기 화소 스위치는 박막 트랜지스터(TFT)인 화상 표시 장치.
  6. 제5항에 있어서, 상기 화소 스위치는 다결정 Si 박막 트랜지스터(poly-Si TFT)인 화상 표시 장치.
  7. 제6항에 있어서, 상기 메모리 스위치는 다결정 Si 박막 트랜지스터(poly-Si TFT)인 화상 표시 장치.
  8. 제6항에 있어서, 상기 증폭기 FET는 다결정 Si 박막 트랜지스터(poly-Si TFT)인 화상 표시 장치.
  9. 제1항에 있어서, 상기 메모리 캐패시터는 상기 증폭기 FET의 게이트와 채널 간의 캐패시터인 화상 표시 장치.
  10. 제6항에 있어서, 상기 메모리 캐패시터는 상기 다결정 Si 박막 트랜지스터(poly-Si TFT)의 게이트와 채널간의 캐패시터인 화상 표시 장치.
  11. 제1항에 있어서, 상기 메모리 캐패시터는 소정의 전압이 인가되는 배선에 더 접속되는 화상 표시 장치.
  12. 제1항에 있어서, 상기 메모리 캐패시터는 소정의 전압이 인가되는 ITO(Indium Tin Oxide) 박막에 더 접속되는 화상 표시 장치.
  13. 제1항에 있어서, 상기 메모리 캐패시터는 상기 증폭기 FET의 소스에 더 접속되는 화상 표시 장치.
  14. 제1항에 있어서, 상기 메모리 캐패시터는 상기 증폭기 FET의 드레인에 더 접속되는 화상 표시 장치.
  15. 제1항에 있어서, 상기 증폭기 FET의 드레인은 전압 인가 수단에 접속되는 화상 표시 장치.
  16. 제1항에 있어서, 상기 증폭기 FET의 소스는 전압 인가 수단에 접속되는 화상 표시 장치.
  17. 제1항에 있어서, 상기 메모리 소자의 복수의 기본 단위는 데이터선에 의해 서로 접속되고, 상기 증폭기 FET는 선택 스위치를 통해 상기 데이터선에 접속되는화상 표시 장치.
  18. 제17항에 있어서, 상기 선택 스위치는 다결정 Si 박막 트랜지스터(poly-Si TFT)인 화상 표시 장치.
  19. 제18항에 있어서, 상기 선택 스위치는 다이오드-접속되고 드레인과 소스가 단락되는 다결정 Si 박막 트랜지스터(poly-Si TFT)인 화상 표시 장치.
  20. 제17항에 있어서, 상기 선택 스위치는 다결정 Si 박막을 사용한 p-n 접합 다이오드인 화상 표시 장치.
  21. 제17항에 있어서, 상기 메모리 소자의 상기 기본 단위는 y-방향으로 연장된 데이터선 그룹을 따라 매트릭스 형태로 배치되고, 개별 기본 단위에서의 상기 메모리 스위치 및 상기 선택 스위치는 동일한 데이터선에 접속되는 화상 표시 장치.
  22. 제17항에 있어서, 상기 메모리 소자의 상기 기본 단위는 y-방향으로 연장된 데이터선 그룹을 따라 매트릭스 형태로 배열되고, 개별 기본 단위에서의 상기 메모리 스위치 및 상기 선택 스위치는 각각 상이한 데이터선에 접속되는 화상 표시 장치.
  23. 제17항에 있어서, 상기 메모리 소자의 상기 기본 단위는 y-방향으로 연장되는 데이터선 그룹을 따라 매트릭스 형태로 배열되고, n 비트로 구성되는 단위 디지털 표시 데이터가 상기 메모리 소자의 n개의 기본 단위로 저장된 경우에, 상기 데이터선은 n개의 선 단위로 배열되는 화상 표시 장치.
  24. 제4항에 있어서, 상기 표시 화소, 신호선 그룹, 및 화상 신호 발생 수단이 설치되어 있는 면의 맞은 편의 상기 투명 기판의 면 상에는 상기 표시 화소에 대한 조명 수단이 설치되고, 상기 메모리 소자의 후면부에 대응하는 상기 투명 기판과 상기 조명 수단 사이에는 블랙 매트릭스 차광 수단(black matrix shielding means)이 설치되는 화상 표시 장치.
  25. 제17항에 있어서, 상기 데이터선에는 CMOS(Complementary Metal-Oxide-Semiconductor) 인버터의 게이트가 접속되는 화상 표시 장치.
  26. 제1항에 있어서, 상기 화상 신호 발생 수단은 상기 메모리 소자에 저장된 표시 데이터로부터 화상 신호를 발생시키는 디지털-아날로그 변환 수단을 구비하는 화상 표시 장치.
  27. 제2항에 있어서, 상기 화상 신호 발생 수단은 상기 메모리 소자에 저장된 디지털 표시 데이터로부터 화상 신호를 발생시키는 디지털-아날로그 변환 수단을 구비하며, 상기 디지털-아날로그 변환 수단은 실질적으로 2종류의 화상 신호 전압을 동일한 디지털 표시 데이터에 선택 출력하는 기능을 갖는 화상 표시 장치.
  28. 화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터에 기초하여 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하는 화상 표시 장치로서,
    적어도 복수의 표시 화소, 신호선 그룹, 및 화상 신호 발생 수단은 단일의 투명 기판상에 형성되고,
    상기 화상 신호 발생 수단은 그레이 스케일 전압 발생 저항(gray scale voltage generating resistor)으로서 붕소를 도핑한 다결정 Si(poly-Si) 박막 저항을 이용하는 기준 전압 발생 회로를 구비하는 화상 표시 장치.
  29. 화상 표시 장치를 구동하는 방법으로서,
    상기 화상 표시 장치는,
    화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터를 저장하기 위한 복수의 메모리 소자를 구비하며, 상기 디지털 표시 데이터에 기초하여 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하며,
    상기 메모리 소자의 각 기본 단위는 메모리 스위치와, 상기 메모리 스위치에 접속된 메모리 캐패시터와, 상기 메모리 캐패시터에 저장된 신호 전하를 재기록하기 위해 소정의 리프레쉬 동작을 수행하는 리프레쉬 동작 수단을 포함하고,
    상기 메모리 소자로부터의 디지털 표시 데이터의 판독은 상기 리프레쉬 동작 수단을 이용한 상기 메모리 소자의 리프레쉬 동작에 포함되는 화상 표시 장치 구동 방법.
  30. 제29항에 있어서, 상기 메모리 소자로부터의 표시 데이터의 판독 동작은 상기 리프레쉬 동작 수단을 이용한 상기 메모리 소자의 리프레쉬 동작과 실질적으로 동일한 화상 표시 장치 구동 방법.
  31. 화상 표시 장치를 구동하는 방법으로서,
    상기 화상 표시 장치는,
    화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터를 저장하기 위한 복수의 메모리 소자를 구비하며, 상기 디지털 표시 데이터에 기초하여 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하며,
    상기 메모리 소자의 각 기본 단위는 메모리 스위치와, 상기 메모리 스위치에 접속된 메모리 캐패시터와, 상기 메모리 캐패시터에 저장된 신호 전하를 재기록하기 위해 소정의 리프레쉬 동작을 수행하는 리프레쉬 동작 수단을 포함하고,
    상기 메모리 소자로의 디지털 표시 데이터의 기록은 어드레스 데이터에 기초하여 행해지고, 상기 리프레쉬 동작 수단을 이용한 상기 메모리 소자의 리프레쉬는 순차적인 주사(scanning)에 의해 행해지는 화상 표시 장치 구동 방법.
  32. 화상 표시 장치를 구동하는 방법으로서,
    상기 화상 표시 장치는,
    화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터를 저장하기 위한 복수의 메모리 소자를 구비하며, 상기 디지털 표시 데이터에 기초하여 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하며,
    상기 메모리 소자의 각 기본 단위는 메모리 스위치와, 상기 메모리 스위치에 접속된 메모리 캐패시터와, 상기 메모리 캐패시터에 저장된 신호 전하를 재기록하기 위해 소정의 리프레쉬 동작을 수행하는 리프레쉬 동작 수단을 포함하고,
    상기 복수의 메모리 소자는 공통 데이터선에 접속되고,
    상기 리프레쉬 동작 수단을 이용한 상기 메모리 소자의 리프레쉬는, 디지털 표시 데이터를 상기 데이터선으로 초기에 출력하고, 상기 데이터선에 기록되어 있는 표시 데이터의 전압 레벨을 증폭한 후에, 상기 데이터선으로부터의 상기 디지털 표시 데이터의 증폭된 전압을 재기록함으로써, 행해지는 화상 표시 장치 구동 방법.
  33. 화상 표시 장치를 구동하는 방법으로서,
    상기 화상 표시 장치는,
    화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터를 저장하기 위한 복수의 메모리 소자를 구비하며, 상기 디지털 표시 데이터에 기초하여 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하며,
    상기 메모리 소자의 각 기본 단위는 메모리 스위치와, 상기 메모리 스위치에 접속된 메모리 캐패시터와, 상기 메모리 캐패시터에 저장된 신호 전하를 재기록하기 위해 소정의 리프레쉬 동작을 수행하는 리프레쉬 동작 수단을 포함하고,
    상기 복수의 메모리 소자는 공통 데이터선에 접속되고,
    상기 리프레쉬 동작 수단을 이용한 상기 메모리 소자의 리프레쉬는, 상기 디지털 표시 데이터를 상기 데이터선으로 초기에 출력하고, 상기 데이터선으로부터의 상기 디지털 표시 데이터의 전압을 직접 재기록함으로써, 행해지는 화상 표시 장치 구동 방법.
  34. 제32항 또는 제33항에 있어서, 상기 메모리 소자로의 상기 디지털 표시 데이터의 기록은 어드레스 데이터에 의해 행해지는 화상 표시 장치 구동 방법.
  35. 화상 표시 장치를 구동하는 방법으로서,
    상기 화상 표시 장치는,
    화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터를 저장하기 위한 복수의 메모리 소자를 구비하며, 상기 디지털 표시 데이터에 기초하여 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하며,
    상기 메모리 소자의 각 기본 단위는 메모리 스위치와, 상기 메모리 스위치에 접속된 메모리 캐패시터와, 상기 메모리 캐패시터에 저장된 신호 전하를 재기록하기 위해 소정의 리프레쉬 동작을 수행하는 리프레쉬 동작 수단을 포함하고,
    상기 표시 화상 선택 수단을 구동하는 구동 펄스와, 상기 리프레쉬 동작 수단을 구동하는 구동 펄스는 단일 입력으로부터 분기된 동일한 구동 펄스인 화상 표시 장치 구동 방법.
  36. 화상 표시 장치를 구동하는 방법으로서,
    상기 화상 표시 장치는,
    화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터를 저장하기 위한 복수의 메모리 소자를 구비하며, 상기 디지털 표시 데이터에 기초하여 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하며,
    상기 메모리 소자의 각 기본 단위는 메모리 스위치와, 상기 메모리 스위치에 접속된 메모리 캐패시터와, 게이트가 상기 메모리 커패시터에 접속된 증폭기 FET와, 상기 증폭기 FET를 이용하여 상기 메모리 캐패시터에 저장된 신호 전하를 재기록하기 위해 소정의 리프레쉬 동작을 수행하는 리프레쉬 동작 수단을 포함하고,
    상기 디지털 표시 데이터가 상기 메모리 소자로부터 판독될 때에, 판독 펄스가 상기 증폭기 FET의 드레인에 인가되는 화상 표시 장치 구동 방법.
  37. 화상 표시 장치를 구동하는 방법으로서,
    상기 화상 표시 장치는,
    화상 표시를 제공하도록 매트릭스 형태로 배치된 복수의 표시 화소 - 상기 표시 화소 각각은 화소 전극과, 상기 화소 전극에 직렬 접속된 화소 스위치를 구비함 - 와,
    디지털 표시 데이터를 저장하기 위한 복수의 메모리 소자를 구비하며, 상기 디지털 표시 데이터에 기초하여 화상 신호를 출력하는 화상 신호 발생 수단과,
    상기 화상 신호 발생 수단을 화소 스위치 그룹에 접속하는 신호선 그룹과,
    상기 신호선 그룹과 상기 화소 스위치 그룹을 통해 소정의 표시 화소에 화상 신호를 기록하는 표시 화상 선택 수단을 포함하며,
    상기 메모리 소자의 각 기본 단위는 메모리 스위치와, 상기 메모리 스위치에 접속된 메모리 캐패시터와, 게이트가 상기 메모리 캐패시터에 접속된 증폭기 FET와, 상기 증폭기 FET를 이용하여 상기 메모리 캐패시터에 저장된 신호 전하를 재기록하기 위해 소정의 리프레쉬 동작을 수행하는 리프레쉬 동작 수단을 포함하고,
    상기 디지털 표시 데이터가 상기 메모리 소자로부터 판독될 때에, 판독 펄스가 상기 증폭기 FET의 소스에 인가되는 화상 표시 장치 구동 방법.
  38. 제35항 또는 제37항에 있어서, 상기 메모리 스위치를 구동하는 전압의 크기는 상기 증폭기 FET의 드레인 또는 소스에 인가되는 판독 펄스 전압의 크기보다 큰 화상 표시 장치 구동 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10200475A1 (de) * 2002-01-09 2003-07-24 Samsung Sdi Co Nichtflüchtiges Speicherelement und Anzeigematrizen daraus
JP4206693B2 (ja) * 2002-05-17 2009-01-14 株式会社日立製作所 画像表示装置
TW591512B (en) * 2002-05-23 2004-06-11 Via Tech Inc Display with scanning lines in tiled blocks and related apparatus
JP4254199B2 (ja) * 2002-10-29 2009-04-15 株式会社日立製作所 画像表示装置
US7541614B2 (en) * 2003-03-11 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same
JP4522057B2 (ja) * 2003-06-30 2010-08-11 三洋電機株式会社 表示装置
JP4897225B2 (ja) * 2005-02-17 2012-03-14 株式会社 日立ディスプレイズ 画像表示装置
JP4850452B2 (ja) * 2005-08-08 2012-01-11 株式会社 日立ディスプレイズ 画像表示装置
JP5084134B2 (ja) 2005-11-21 2012-11-28 日本電気株式会社 表示装置及びこれらを用いた機器
TWI350515B (en) * 2006-02-08 2011-10-11 Himax Tech Ltd A new structure of gate driver
CN101377595B (zh) * 2007-08-31 2010-06-09 北京京东方光电科技有限公司 液晶显示器栅极驱动装置
JP5142696B2 (ja) * 2007-12-20 2013-02-13 キヤノン株式会社 光電変換装置、及び光電変換装置を用いた撮像システム
JP5141363B2 (ja) 2008-05-03 2013-02-13 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
KR101800850B1 (ko) * 2010-01-29 2017-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101726636B1 (ko) * 2010-12-14 2017-04-14 엘지디스플레이 주식회사 액정 표시장치 및 그의 구동방법
JP5864054B2 (ja) * 2010-12-28 2016-02-17 株式会社半導体エネルギー研究所 半導体装置
KR101868130B1 (ko) * 2011-08-30 2018-06-18 와틀로 일렉트릭 매뉴팩츄어링 컴파니 열 어레이 시스템
US9711536B2 (en) * 2014-03-07 2017-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
CN104409056B (zh) * 2014-11-14 2017-01-11 深圳市华星光电技术有限公司 一种扫描驱动电路
US10388800B1 (en) * 2018-03-30 2019-08-20 Intel Corporation Thin film transistor with gate stack on multiple sides

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07318897A (ja) * 1994-05-20 1995-12-08 Canon Inc アクティブマトリックス液晶表示装置およびその作製方法
JPH08166775A (ja) * 1994-12-13 1996-06-25 Sharp Corp 画像表示装置
JPH1185065A (ja) * 1997-09-12 1999-03-30 Hitachi Ltd 画像表示装置、その駆動方法及びこれを用いたデータ処理システム

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6240690A (ja) * 1985-08-16 1987-02-21 Hitachi Ltd 半導体記憶装置
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JP2604277B2 (ja) * 1990-02-28 1997-04-30 三菱電機株式会社 ダイナミック・ランダム・アクセス・メモリ
JPH05210364A (ja) * 1992-01-31 1993-08-20 Canon Inc 液晶パネル表示装置
JPH05224625A (ja) * 1992-02-12 1993-09-03 Nec Corp 液晶表示装置の駆動方法
JP3753440B2 (ja) * 1992-05-07 2006-03-08 セイコーエプソン株式会社 液晶表示装置及び液晶表示装置の駆動方法
KR940001151A (ko) * 1992-06-04 1994-01-10 이헌일 다가 정보 저장회로 및 방법
US5627557A (en) * 1992-08-20 1997-05-06 Sharp Kabushiki Kaisha Display apparatus
JP3291038B2 (ja) * 1992-09-28 2002-06-10 株式会社半導体エネルギー研究所 半導体回路の作製方法
US5471225A (en) * 1993-04-28 1995-11-28 Dell Usa, L.P. Liquid crystal display with integrated frame buffer
JPH06326272A (ja) * 1993-05-13 1994-11-25 Fujitsu Ltd 半導体記憶装置
TW356546B (en) * 1993-08-10 1999-04-21 Sharp Kk An image display apparatus and a method for driving the same
JPH07211084A (ja) * 1994-01-18 1995-08-11 Sunao Shibata 半導体装置
US6046716A (en) * 1996-12-19 2000-04-04 Colorado Microdisplay, Inc. Display system having electrode modulation to alter a state of an electro-optic layer
US5838187A (en) * 1997-02-10 1998-11-17 Lucent Technologies Inc. Integrated circuit thermal shutdown system utilizing a thermal sensor
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
JP3428029B2 (ja) * 1998-02-23 2003-07-22 セイコーエプソン株式会社 電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置及び電子機器
US6246386B1 (en) * 1998-06-18 2001-06-12 Agilent Technologies, Inc. Integrated micro-display system
JP2000066640A (ja) * 1998-08-14 2000-03-03 Nec Corp 液晶駆動装置及びプログラムを記憶した記憶媒体
JP2000137467A (ja) * 1998-11-04 2000-05-16 Texas Instr Japan Ltd 液晶ディスプレイ用信号線駆動回路
JP2000227608A (ja) * 1999-02-05 2000-08-15 Hitachi Ltd 液晶表示装置
US6642915B1 (en) * 1999-07-13 2003-11-04 Intel Corporation Display panel
JP2001034237A (ja) * 1999-07-21 2001-02-09 Fujitsu Ltd 液晶表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07318897A (ja) * 1994-05-20 1995-12-08 Canon Inc アクティブマトリックス液晶表示装置およびその作製方法
JPH08166775A (ja) * 1994-12-13 1996-06-25 Sharp Corp 画像表示装置
JPH1185065A (ja) * 1997-09-12 1999-03-30 Hitachi Ltd 画像表示装置、その駆動方法及びこれを用いたデータ処理システム

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