JP2000066640A - 液晶駆動装置及びプログラムを記憶した記憶媒体 - Google Patents
液晶駆動装置及びプログラムを記憶した記憶媒体Info
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Abstract
(57)【要約】
【課題】 アクティブマトリクス型液晶表示装置で多階
調表示する場合において、駆動回路の素子数及びテスト
コストの低減を図る。 【解決手段】 映像データの上位ビットに応じて、階調
電圧発生回路６で発生した複数の階調電圧から階調電圧
選択回路７〜１０により第１電圧、第２電圧が選択され
る。また映像データの下位ビットに応じて、時分割回路
１１、１２は第１電圧または第２電圧をタイミング信号
ＴＭ１〜３に従って選択する。選択された電圧は出力回
路１３を介し、オペアンプ１４または１５から液晶に加
えられる。このときタイミング信号は液晶とＴＦＴ等の
能動素子のオン抵抗値から決まる時定数のＮ倍になるよ
うに設定する。
調表示する場合において、駆動回路の素子数及びテスト
コストの低減を図る。 【解決手段】 映像データの上位ビットに応じて、階調
電圧発生回路６で発生した複数の階調電圧から階調電圧
選択回路７〜１０により第１電圧、第２電圧が選択され
る。また映像データの下位ビットに応じて、時分割回路
１１、１２は第１電圧または第２電圧をタイミング信号
ＴＭ１〜３に従って選択する。選択された電圧は出力回
路１３を介し、オペアンプ１４または１５から液晶に加
えられる。このときタイミング信号は液晶とＴＦＴ等の
能動素子のオン抵抗値から決まる時定数のＮ倍になるよ
うに設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶を多階調表示する場合に用いて好適な液晶駆
動装置及びプログラムを記憶した記憶媒体に関するもの
である。
クス型液晶を多階調表示する場合に用いて好適な液晶駆
動装置及びプログラムを記憶した記憶媒体に関するもの
である。
【０００２】
【従来の技術】従来の液晶駆動装置として例えば、 筆者 S.Saito, K.Kitamura NEC Corp., kanagawa, J
apan 刊行物の題名 Society for Information Display(SID) International symposium digest of technical papers
volume 発行年月日 １９９５年 説明ページ・行・図面 ｐ２５７〜ｐ２６０ Fig.1 に開示されるものが知られている。
apan 刊行物の題名 Society for Information Display(SID) International symposium digest of technical papers
volume 発行年月日 １９９５年 説明ページ・行・図面 ｐ２５７〜ｐ２６０ Fig.1 に開示されるものが知られている。
【０００３】図１５は上記文献に記載された液晶駆動装
置の構成を示す。この回路は２４０出力６ビットデジタ
ル映像データの液晶駆動装置である。
置の構成を示す。この回路は２４０出力６ビットデジタ
ル映像データの液晶駆動装置である。
【０００４】図１５において、映像データは、サンプリ
ングパルス信号が入力されるとシフトレジスタ回路２１
によって、６ビット、３出力分を順次データレジスタ２
２に格納する。次にラッチ信号が入力されると、データ
レジスタ２２内部に格納されていたデータが一斉にデー
タラッチ回路２３に転送され保持される。
ングパルス信号が入力されるとシフトレジスタ回路２１
によって、６ビット、３出力分を順次データレジスタ２
２に格納する。次にラッチ信号が入力されると、データ
レジスタ２２内部に格納されていたデータが一斉にデー
タラッチ回路２３に転送され保持される。
【０００５】転送された映像データに応じて、ＲＯＭデ
コーダ回路２４のＶ１〜Ｖ６４の６４値のうちの１値の
階調電圧を選択し、オペアンプによってインピーダンス
変換され液晶に所定の電圧が印加される。６４値の階調
電圧は、外部から入力される８値の階調電圧の抵抗を利
用して分圧することにより得ることができる。一般に
「抵抗ストリング法」と呼ばれる。
コーダ回路２４のＶ１〜Ｖ６４の６４値のうちの１値の
階調電圧を選択し、オペアンプによってインピーダンス
変換され液晶に所定の電圧が印加される。６４値の階調
電圧は、外部から入力される８値の階調電圧の抵抗を利
用して分圧することにより得ることができる。一般に
「抵抗ストリング法」と呼ばれる。
【０００６】尚、ＲＯＭデコーダ回路２４は上記文献で
記載されているように、エンハンスメント型トランジス
タとディプレション型トランジスタで構成される。
記載されているように、エンハンスメント型トランジス
タとディプレション型トランジスタで構成される。
【０００７】
【発明が解決しようとする課題】以上説明した従来の液
晶駆動装置によれば、６ビット（６４階調）の階調表示
は問題なく実現できるが、それ以上の階調を実現するに
は以下の問題が生じる。
晶駆動装置によれば、６ビット（６４階調）の階調表示
は問題なく実現できるが、それ以上の階調を実現するに
は以下の問題が生じる。
【０００８】第１の問題点は、半導体集積回路で製造す
る場合、チップサイズが増大することである。その理由
は、抵抗ストリング法では、階調数の増加に伴い、特に
階調選択回路部が倍々に増加する。６４階調ドライバで
は１出力当たり６４個のＲＯＭデコーダを必要とする
が、２５６階調ドライバでは２５６個の４倍のＲＯＭデ
コーダを必要とするため、素子面積が増大しチップサイ
ズが増大するからである。
る場合、チップサイズが増大することである。その理由
は、抵抗ストリング法では、階調数の増加に伴い、特に
階調選択回路部が倍々に増加する。６４階調ドライバで
は１出力当たり６４個のＲＯＭデコーダを必要とする
が、２５６階調ドライバでは２５６個の４倍のＲＯＭデ
コーダを必要とするため、素子面積が増大しチップサイ
ズが増大するからである。
【０００９】第２の問題点は、半導体集積回路の検査工
程でテスト時間が増大することである。その理由は、６
４階調ドライバではＲＯＭデコーダは６４個あり、全デ
コーダの動作を確認する必要がある。２５６階調でも同
様に２５６個のデコーダの動作を確認する必要がある。
当然テスト時間も４倍になるため、テストコストが増大
するからである。
程でテスト時間が増大することである。その理由は、６
４階調ドライバではＲＯＭデコーダは６４個あり、全デ
コーダの動作を確認する必要がある。２５６階調でも同
様に２５６個のデコーダの動作を確認する必要がある。
当然テスト時間も４倍になるため、テストコストが増大
するからである。
【００１０】本発明の目的は、特にＴＦＴ液晶などアク
ティブマトリクス型液晶を階調表示する場合において、
８ビットのデジタル駆動回路の素子数の低減ならびに素
子面積の低減を実現し、半導体集積回路においてチップ
サイズの縮小を実現すると共に、テストコストを低減し
て安価な半導体集積回路を使用できる液晶駆動装置及び
プログラムを記憶した記憶媒体を提供することにある。
ティブマトリクス型液晶を階調表示する場合において、
８ビットのデジタル駆動回路の素子数の低減ならびに素
子面積の低減を実現し、半導体集積回路においてチップ
サイズの縮小を実現すると共に、テストコストを低減し
て安価な半導体集積回路を使用できる液晶駆動装置及び
プログラムを記憶した記憶媒体を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による液晶駆動装置においては、複数の階
調電圧を発生する階調電圧発生手段と、映像データの上
位ビットに応じて、階調電圧発生手段が発生した電圧の
うち第１電圧を選択する第１選択手段と、映像データの
上位ビットに応じて、階調電圧発生手段が発生した電圧
のうち第１電圧とは異なる第２電圧を選択する第２選択
手段と、映像データの下位ビットに応じて、第１電圧ま
たは第２電圧を選択して液晶に加える第３選択手段とを
設けている。
めに、本発明による液晶駆動装置においては、複数の階
調電圧を発生する階調電圧発生手段と、映像データの上
位ビットに応じて、階調電圧発生手段が発生した電圧の
うち第１電圧を選択する第１選択手段と、映像データの
上位ビットに応じて、階調電圧発生手段が発生した電圧
のうち第１電圧とは異なる第２電圧を選択する第２選択
手段と、映像データの下位ビットに応じて、第１電圧ま
たは第２電圧を選択して液晶に加える第３選択手段とを
設けている。
【００１２】また、本発明による記憶媒体においては、
複数の階調電圧をを発生する処理と、映像データの上位
ビットに応じて、階調電圧発生処理により発生された電
圧のうち第１電圧を選択する処理と、映像データの上位
ビットに応じて、階調電圧発生処理により発生された電
圧のうち第１電圧とは異なる第２電圧を選択する処理
と、映像データの下位ビットに応じて、第１電圧または
第２電圧を選択して液晶に加える処理とを実行するため
のプログラムを記憶している。
複数の階調電圧をを発生する処理と、映像データの上位
ビットに応じて、階調電圧発生処理により発生された電
圧のうち第１電圧を選択する処理と、映像データの上位
ビットに応じて、階調電圧発生処理により発生された電
圧のうち第１電圧とは異なる第２電圧を選択する処理
と、映像データの下位ビットに応じて、第１電圧または
第２電圧を選択して液晶に加える処理とを実行するため
のプログラムを記憶している。
【００１３】さらに、液晶駆動装置及び記憶媒体におい
ては、選択した電圧を液晶に加える処理を、映像データ
の下位ビットに応じて、かつ外部から入力されるタイミ
ング信号に従って実行するようにしてよい。
ては、選択した電圧を液晶に加える処理を、映像データ
の下位ビットに応じて、かつ外部から入力されるタイミ
ング信号に従って実行するようにしてよい。
【００１４】また、第１電圧または第２電圧を液晶に加
える時間を、液晶を駆動する能動素子のオン抵抗と上記
液晶の容量から決まる時定数によって決定し、かつタイ
ミング信号によって時分割制御するようにしてよい。
える時間を、液晶を駆動する能動素子のオン抵抗と上記
液晶の容量から決まる時定数によって決定し、かつタイ
ミング信号によって時分割制御するようにしてよい。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１に、本発明によ
る液晶駆動装置の第１の実施の形態としての８ビットデ
ジタル入力ドライバの構成を示す。
て図面を参照して詳細に説明する。図１に、本発明によ
る液晶駆動装置の第１の実施の形態としての８ビットデ
ジタル入力ドライバの構成を示す。
【００１６】図１において、１はシフトレジスタ回路、
２は映像データＤ００〜Ｄｘｘのバッファ回路、３はデ
ータレジスタ、４はラッチ回路、５はタイミング制御回
路、６は階調電圧発生回路、７、８、９、１０は階調電
圧選択回路、１１、１２は時分割回路、１３は出力選択
回路、１４、１５はオペアンプ、１６はタイミング信号
バッファ回路である。
２は映像データＤ００〜Ｄｘｘのバッファ回路、３はデ
ータレジスタ、４はラッチ回路、５はタイミング制御回
路、６は階調電圧発生回路、７、８、９、１０は階調電
圧選択回路、１１、１２は時分割回路、１３は出力選択
回路、１４、１５はオペアンプ、１６はタイミング信号
バッファ回路である。
【００１７】また、ＳＰはスタートパルス信号、ＣＬＫ
はクロック信号、ＳＴＢはラッチ信号、ＰＯＬは極性信
号、ＶＸ０〜９は階調電源、ＴＭ１〜３はタイミング信
号である。
はクロック信号、ＳＴＢはラッチ信号、ＰＯＬは極性信
号、ＶＸ０〜９は階調電源、ＴＭ１〜３はタイミング信
号である。
【００１８】階調電圧発生回路６は外部から入力される
１０個の階調電源電圧値ＶＸ０、ＶＸ１、…ＶＸ８、Ｖ
Ｘ９を分圧することにより、正極性および負極性の６５
×２の階調電圧を発生する。階調電圧発生回路６の詳細
を図３に示す。
１０個の階調電源電圧値ＶＸ０、ＶＸ１、…ＶＸ８、Ｖ
Ｘ９を分圧することにより、正極性および負極性の６５
×２の階調電圧を発生する。階調電圧発生回路６の詳細
を図３に示す。
【００１９】図３において、階調電圧発生回路６は、正
極性および負極性の電圧を発生するために、それぞれ６
４個の分圧抵抗＋Ｒ１〜＋Ｒ６４と−Ｒ１〜−Ｒ６４と
で構成され、６５×２値（＋Ｖ０、＋Ｖ４、＋Ｖ８、…
＋Ｖ２４８、＋２５２、＋２５６及び−Ｖ０、−Ｖ４、
−Ｖ８…−Ｖ２４８、−Ｖ２５２、−Ｖ２５６）の階調
電圧を発生し出力する。
極性および負極性の電圧を発生するために、それぞれ６
４個の分圧抵抗＋Ｒ１〜＋Ｒ６４と−Ｒ１〜−Ｒ６４と
で構成され、６５×２値（＋Ｖ０、＋Ｖ４、＋Ｖ８、…
＋Ｖ２４８、＋２５２、＋２５６及び−Ｖ０、−Ｖ４、
−Ｖ８…−Ｖ２４８、−Ｖ２５２、−Ｖ２５６）の階調
電圧を発生し出力する。
【００２０】上記各出力は、６ビットの階調電圧選択回
路７、８、９、１０に送られ、階調電圧選択回路は隣接
する２つの電圧値を選択する。階調電圧選択回路７〜１
０の詳細な構成を図４、５、６、７に示す。
路７、８、９、１０に送られ、階調電圧選択回路は隣接
する２つの電圧値を選択する。階調電圧選択回路７〜１
０の詳細な構成を図４、５、６、７に示す。
【００２１】図４〜７に示される６４個のスイッチは、
図８に示すようなＲＯＭ型デコーダで構成される。ＲＯ
Ｍ型デコーダは液晶共通電圧に対し高位側の電圧を出力
する場合、Ｐｃｈエンハンスメント型及びディプレショ
ン型トランジスタで構成され（図４、５に相当する）、
逆に液晶共通電圧に対し低位側の電圧を出力する場合、
Ｎｃｈエンハンスメント型及びディプレション型トラン
ジスタで構成される（図６、７に相当する）。
図８に示すようなＲＯＭ型デコーダで構成される。ＲＯ
Ｍ型デコーダは液晶共通電圧に対し高位側の電圧を出力
する場合、Ｐｃｈエンハンスメント型及びディプレショ
ン型トランジスタで構成され（図４、５に相当する）、
逆に液晶共通電圧に対し低位側の電圧を出力する場合、
Ｎｃｈエンハンスメント型及びディプレション型トラン
ジスタで構成される（図６、７に相当する）。
【００２２】階調選択回路７、８の出力電圧は時分割回
路１１に送られ、階調選択回路９、１０の出力は時分割
回路１２に送られる。時分割回路１１、１２は、映像デ
ータの上位６ビットによって２つの電圧を選択すると共
に、タイミング信号ＴＭ１〜３と映像データの下位２ビ
ットとでどちらかの電圧を選択する回路である。図１３
に時分割回路の構成を示し、図１４に動作のタイミング
チャートを示す。
路１１に送られ、階調選択回路９、１０の出力は時分割
回路１２に送られる。時分割回路１１、１２は、映像デ
ータの上位６ビットによって２つの電圧を選択すると共
に、タイミング信号ＴＭ１〜３と映像データの下位２ビ
ットとでどちらかの電圧を選択する回路である。図１３
に時分割回路の構成を示し、図１４に動作のタイミング
チャートを示す。
【００２３】次に、図２のタイミングチャートを用いて
階調選択回路７〜１０及び時分割回路１１、１２の動作
を説明する。図２のタイミングチャートに示すように、
映像データが１１１１１１１０の場合（上位１１１１１
１、下位１０）、階調選択回路７で正極性の上位電圧＋
Ｖ２５６を選択し、階調選択回路８で下位電圧＋Ｖ２５
２を選択する。
階調選択回路７〜１０及び時分割回路１１、１２の動作
を説明する。図２のタイミングチャートに示すように、
映像データが１１１１１１１０の場合（上位１１１１１
１、下位１０）、階調選択回路７で正極性の上位電圧＋
Ｖ２５６を選択し、階調選択回路８で下位電圧＋Ｖ２５
２を選択する。
【００２４】さらに、上記２つの電圧は、映像データの
下位２ビットと時分割回路１１によって４つのタイミン
グで＋Ｖ２５６から＋Ｖ２５２に変化する。下位が１１
の場合は＋Ｖ２５６を選択し続け、下位が１０の場合は
ＴＭ１信号のＨ期間（以下ＴＭ１（Ｈ）と略す）に＋Ｖ
２５２を選択する。以下同様に、下位が０１の場合、Ｔ
Ｍ２信号のＨ期間（以下ＴＭ２（Ｈ）と略す）に＋Ｖ２
５２を選択し、下位が００の場合ＴＭ３信号のＨ期間
（以下ＴＭ３（Ｈ）と略す）に＋Ｖ２５２を選択する。
時分割回路１２の動作も上記と同様に行われる。
下位２ビットと時分割回路１１によって４つのタイミン
グで＋Ｖ２５６から＋Ｖ２５２に変化する。下位が１１
の場合は＋Ｖ２５６を選択し続け、下位が１０の場合は
ＴＭ１信号のＨ期間（以下ＴＭ１（Ｈ）と略す）に＋Ｖ
２５２を選択する。以下同様に、下位が０１の場合、Ｔ
Ｍ２信号のＨ期間（以下ＴＭ２（Ｈ）と略す）に＋Ｖ２
５２を選択し、下位が００の場合ＴＭ３信号のＨ期間
（以下ＴＭ３（Ｈ）と略す）に＋Ｖ２５２を選択する。
時分割回路１２の動作も上記と同様に行われる。
【００２５】時分割回路１１または１２で選択された電
圧は、出力選択回路１３を介してオペアンプ１４、１５
で増幅されＴＦＴ液晶のソース電極に印加される。
圧は、出力選択回路１３を介してオペアンプ１４、１５
で増幅されＴＦＴ液晶のソース電極に印加される。
【００２６】次に、タイミング信号ＴＭ１〜３の“Ｈ”
期間をどのように設定するかを説明する。ＴＦＴ液晶の
等価回路図を図１１に示す。またＴＦＴがオンしている
時の等価回路を図１２に示す。Ｒｏｎは、ゲートドライ
バにＨの信号が入力されＴＦＴがＯＮした時のオン抵抗
である。Ｃｃは、液晶自体の容量と補助容量などの容量
の総和の値である。
期間をどのように設定するかを説明する。ＴＦＴ液晶の
等価回路図を図１１に示す。またＴＦＴがオンしている
時の等価回路を図１２に示す。Ｒｏｎは、ゲートドライ
バにＨの信号が入力されＴＦＴがＯＮした時のオン抵抗
である。Ｃｃは、液晶自体の容量と補助容量などの容量
の総和の値である。
【００２７】ＴＭ１（Ｈ）は、液晶パネルのＴＦＴのオ
ン抵抗Ｒｏｎと液晶容量Ｃｃで決定される時定数τ＝Ｒ
ｏｎ×Ｃｃの０．２８８倍、つまりＴＭ１（Ｈ）＝０．
２８８τとなるように設定する。これは２つの電圧差の
約２５％に達するまでの時間に相当する。同様に、ＴＭ
２（Ｈ）＝０．６９３τの時は電圧差の５０％、ＴＭ３
（Ｈ）＝１．３８６τの時は電圧差の０．７５％となる
ようにＴＭ１〜３を設定する。
ン抵抗Ｒｏｎと液晶容量Ｃｃで決定される時定数τ＝Ｒ
ｏｎ×Ｃｃの０．２８８倍、つまりＴＭ１（Ｈ）＝０．
２８８τとなるように設定する。これは２つの電圧差の
約２５％に達するまでの時間に相当する。同様に、ＴＭ
２（Ｈ）＝０．６９３τの時は電圧差の５０％、ＴＭ３
（Ｈ）＝１．３８６τの時は電圧差の０．７５％となる
ようにＴＭ１〜３を設定する。
【００２８】図２において、映像データが１１１１１１
１０の場合は、下位データが１０なので液晶（図１２の
ａ点）には＋２５５階調電圧＝＋Ｖ２５６−０．２５×
｛（＋Ｖ２５６）−（＋Ｖ２５２）｝の電圧が保持され
る。映像データが１１１１１１０１（下位データが０
１）の場合は、＋２５４階調電圧＝＋Ｖ２５６−０．５
×｛（＋Ｖ２５６）−（＋Ｖ２５２）｝、映像データが
１１１１１１００（下位データ００）の場合は、＋２５
３階調電圧＝＋Ｖ２５６−０．７５×｛（＋Ｖ２５６）
−（＋Ｖ２５２）｝の電圧が保持される。映像データが
１１１１１１１１（下位データ１１）の場合、つまり＋
２５６階調電圧を選択する場合は＋Ｖ２５６をそのまま
出力し続ければよい。
１０の場合は、下位データが１０なので液晶（図１２の
ａ点）には＋２５５階調電圧＝＋Ｖ２５６−０．２５×
｛（＋Ｖ２５６）−（＋Ｖ２５２）｝の電圧が保持され
る。映像データが１１１１１１０１（下位データが０
１）の場合は、＋２５４階調電圧＝＋Ｖ２５６−０．５
×｛（＋Ｖ２５６）−（＋Ｖ２５２）｝、映像データが
１１１１１１００（下位データ００）の場合は、＋２５
３階調電圧＝＋Ｖ２５６−０．７５×｛（＋Ｖ２５６）
−（＋Ｖ２５２）｝の電圧が保持される。映像データが
１１１１１１１１（下位データ１１）の場合、つまり＋
２５６階調電圧を選択する場合は＋Ｖ２５６をそのまま
出力し続ければよい。
【００２９】このように映像データの下位２ビットとタ
イミング信号ＴＭ１〜３によって、液晶にある電圧値に
十分達した後に、微少に電荷を放電または充電すること
により、液晶には２つの階調電圧を分圧した電圧値を保
持させることができる。
イミング信号ＴＭ１〜３によって、液晶にある電圧値に
十分達した後に、微少に電荷を放電または充電すること
により、液晶には２つの階調電圧を分圧した電圧値を保
持させることができる。
【００３０】上位と下位の組み合わせは、上位５ビット
と下位３ビットでも良く、タイミング信号が８個ＴＭ１
〜８で同様に制御することもできる。
と下位３ビットでも良く、タイミング信号が８個ＴＭ１
〜８で同様に制御することもできる。
【００３１】図９に本発明の第２の実施の形態としての
７ビットのデジタル入力ドライバを示す。ここでは、上
位６ビットと下位１ビットの例を示している。尚、図９
においては、図１と対応する部分には同一番号を付して
説明を省略する。
７ビットのデジタル入力ドライバを示す。ここでは、上
位６ビットと下位１ビットの例を示している。尚、図９
においては、図１と対応する部分には同一番号を付して
説明を省略する。
【００３２】図９において、下位データが１の場合初期
の電圧を選択し続け、下位データが０の場合、ＴＭ１
（Ｈ）＝０．５τに設定すれば、２つの電圧差の中間電
圧を液晶は保持することができる。この場合も上位と下
位の組み合わせは上位５ビット、下位２ビットでもよ
く、タイミング信号は３個ＴＭ１〜ＴＭ３で同様に制御
できる。
の電圧を選択し続け、下位データが０の場合、ＴＭ１
（Ｈ）＝０．５τに設定すれば、２つの電圧差の中間電
圧を液晶は保持することができる。この場合も上位と下
位の組み合わせは上位５ビット、下位２ビットでもよ
く、タイミング信号は３個ＴＭ１〜ＴＭ３で同様に制御
できる。
【００３３】上述した各実施の形態による液晶駆動装置
によれば、まず、デジタル映像データの上位ビットに応
じて、複数の階調電圧より２つの電圧（第１電圧、第２
電圧）が選択される。さらに、映像データの下位ビット
に応じて、外部から入力されるタイミング信号に従い、
２つの電圧が液晶に時分割に印加される。この時、タイ
ミング信号は液晶とＴＦＴなどの能動素子のオン抵抗値
から決まる時定数のＮ倍になるように設定する。
によれば、まず、デジタル映像データの上位ビットに応
じて、複数の階調電圧より２つの電圧（第１電圧、第２
電圧）が選択される。さらに、映像データの下位ビット
に応じて、外部から入力されるタイミング信号に従い、
２つの電圧が液晶に時分割に印加される。この時、タイ
ミング信号は液晶とＴＦＴなどの能動素子のオン抵抗値
から決まる時定数のＮ倍になるように設定する。
【００３４】そして、まず第１電圧を液晶ソース線に十
分長い時間印加し、液晶本体を第１電圧にする。次に、
第２電圧で電圧の微調整を行う。第２電圧の印加時間に
より、液晶に溜まった電荷の充放電を微少に行う。第２
電圧を長く印加すると第２電圧に安定してしまうので、
第１電圧と第２電圧の間の電圧になるようにタイミング
時間を外部より制御する。
分長い時間印加し、液晶本体を第１電圧にする。次に、
第２電圧で電圧の微調整を行う。第２電圧の印加時間に
より、液晶に溜まった電荷の充放電を微少に行う。第２
電圧を長く印加すると第２電圧に安定してしまうので、
第１電圧と第２電圧の間の電圧になるようにタイミング
時間を外部より制御する。
【００３５】従って、各実施の形態によれば、素子数の
低減が可能となる。即ち、８ビットの抵抗ストリング方
式では、１出力当たり、ＲＯＭデコーダ部の素子数が２
×８×２５６＝４０９６個に対し、上位６ビットを抵抗
ストリング方式、下位２ビットを時分割方式にすること
で、上位６ビットで制御するＲＯＭデコーダ部の素子数
が（２×６×６４）×２＝１５３６個となり２５６０個
の素子数の低減ができる。下位２ビットで制御される時
分割回路１１、１２の素子数は最低５２個でトータル２
６１２個となり１４８４個の素子数の低減ができる。
低減が可能となる。即ち、８ビットの抵抗ストリング方
式では、１出力当たり、ＲＯＭデコーダ部の素子数が２
×８×２５６＝４０９６個に対し、上位６ビットを抵抗
ストリング方式、下位２ビットを時分割方式にすること
で、上位６ビットで制御するＲＯＭデコーダ部の素子数
が（２×６×６４）×２＝１５３６個となり２５６０個
の素子数の低減ができる。下位２ビットで制御される時
分割回路１１、１２の素子数は最低５２個でトータル２
６１２個となり１４８４個の素子数の低減ができる。
【００３６】上位５ビット、下位３ビットでは、上位５
ビットで制御されるＲＯＭデコーダ部の素子数は（２×
５×３２）×２＝６４０個、下位３ビットで制御される
時分割回路１１、１２の素子数は最低１００個でトータ
ル７４０個となり３３５６個の素子数が低減できる。こ
のように大幅な素子数の低減が実現でき、チップサイズ
の縮小化が可能になる。
ビットで制御されるＲＯＭデコーダ部の素子数は（２×
５×３２）×２＝６４０個、下位３ビットで制御される
時分割回路１１、１２の素子数は最低１００個でトータ
ル７４０個となり３３５６個の素子数が低減できる。こ
のように大幅な素子数の低減が実現でき、チップサイズ
の縮小化が可能になる。
【００３７】さらに、各実施の形態によれば、テストコ
ストを低減できる。即ち、８ビットでは２５６個のＲＯ
Ｍデコーダの動作の確認が必要であるため、２５６回機
能テストする必要がある。上位６ビットを抵抗ストリン
グ方式、下位２ビットを時分割方式では６４個のＲＯＭ
デコーダの動作を確認すればよいので６４回の機能テス
トをする。下位２ビットの時分割方式の確認は４回で済
むため最低６８回の機能テストを実施すればよい。上位
５ビットを抵抗ストリング方式、下位３ビットを時分割
方式であれば、３２＋８＝４０回の機能テストを実施す
ればよい。このようにテスト回数が激減することがで
き、テストコストが大幅に低減できる。
ストを低減できる。即ち、８ビットでは２５６個のＲＯ
Ｍデコーダの動作の確認が必要であるため、２５６回機
能テストする必要がある。上位６ビットを抵抗ストリン
グ方式、下位２ビットを時分割方式では６４個のＲＯＭ
デコーダの動作を確認すればよいので６４回の機能テス
トをする。下位２ビットの時分割方式の確認は４回で済
むため最低６８回の機能テストを実施すればよい。上位
５ビットを抵抗ストリング方式、下位３ビットを時分割
方式であれば、３２＋８＝４０回の機能テストを実施す
ればよい。このようにテスト回数が激減することがで
き、テストコストが大幅に低減できる。
【００３８】尚、図１、図９の構成をＣＰＵやメモリ等
からなるコンピュータシテムで実現する場合、メモリは
本発明による記憶媒体を構成する。記憶媒体には、前述
した処理を実行するためのプログラムが記憶される。記
憶媒体としては、半導体メモリ、光ディスク、光磁気デ
ィスク、磁気媒体等を用いることができる。
からなるコンピュータシテムで実現する場合、メモリは
本発明による記憶媒体を構成する。記憶媒体には、前述
した処理を実行するためのプログラムが記憶される。記
憶媒体としては、半導体メモリ、光ディスク、光磁気デ
ィスク、磁気媒体等を用いることができる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
複数の階調電圧から映像データの上位ビットに応じて２
つの電圧を選択し、２つの電圧からさらに映像データの
下位ビットに応じて１つ電圧を選択して液晶に加えるよ
うに構成したので、素子数の低減とテストコストの低減
とを実現することができる。
複数の階調電圧から映像データの上位ビットに応じて２
つの電圧を選択し、２つの電圧からさらに映像データの
下位ビットに応じて１つ電圧を選択して液晶に加えるよ
うに構成したので、素子数の低減とテストコストの低減
とを実現することができる。
【００４０】また、２つの電圧をタイミング信号により
時分割的に液晶に加えるようにすることにより、液晶の
電荷の充放電を調整して２つの電圧値を分圧した値を液
晶に保持することができる。
時分割的に液晶に加えるようにすることにより、液晶の
電荷の充放電を調整して２つの電圧値を分圧した値を液
晶に保持することができる。
【図１】本発明の第１の実施の形態による８ビットデジ
タルドライバを示す回路構成図である。
タルドライバを示す回路構成図である。
【図２】図１の動作を示すタイミングチャートである。
【図３】階調電圧発生回路の詳細な構成図である。
【図４】階調電圧選択回路の詳細な構成図である。
【図５】階調電圧選択回路の詳細な構成図である。
【図６】階調電圧選択回路の詳細な構成図である。
【図７】階調電圧選択回路の詳細な構成図である。
【図８】ＲＯＭデコーダの構成図である。
【図９】本発明の第２の実施の形態による７ビットデジ
タルドライバを示す回路構成図である。
タルドライバを示す回路構成図である。
【図１０】図９の動作を示すタイミングチャートであ
る。
る。
【図１１】ＴＦＴ液晶の構成図である。
【図１２】ＴＦＴがオンした時の等価回路である。
【図１３】時分割回路の詳細な構成図である。
【図１４】時分割回路の動作を示すタイミングチャート
である。
である。
【図１５】従来の６ビットデジタル液晶駆動装置を示す
回路構成図である。
回路構成図である。
２ 映像データバッファ回路 ６ 階調電圧発生回路 ７〜１０ 階調電圧選択回路 １１、１２ 時分割回路 １３ 出力選択回路 １６ タイミング信号バッファ回路 Ｄ００〜Ｄｘｘ 映像データ ＶＸ０〜９ 階調電源 ＴＭ１〜３ タイミング信号 ＋Ｖ０、４、８…２５６ 内部階調電圧（正極性） −Ｖ０、４、８…２５６ 内部階調電圧（負極性） ＋Ｒ１〜６４、−Ｒ１〜６４ 抵抗 Ｒｏｎ ＴＦＴオン抵抗 Ｃｃ 液晶容量
フロントページの続き Ｆターム(参考） 2H093 NC16 NC22 NC26 NC34 ND06 ND34 ND54 ND60 5C006 AA15 AA16 AA17 AC11 AC21 AF45 AF83 BB16 BC12 BC14 BF24 BF43 FA56 5C080 AA10 BB05 DD22 DD27 EE29 FF03 FF11 GG09 JJ02 JJ03 JJ04
Claims (6)
- 【請求項１】 複数の階調電圧を発生する階調電圧発生
手段と、 映像データの上位ビットに応じて、前記階調電圧発生手
段が発生した電圧のうち第１電圧を選択する第１選択手
段と、 前記映像データの上位ビットに応じて、前記階調電圧発
生手段が発生した電圧のうち前記第１電圧とは異なる第
２電圧を選択する第２選択手段と、 前記映像データの下位ビットに応じて、前記第１電圧ま
たは前記第２電圧を選択して液晶に加える第３選択手段
とを有することを特徴とする液晶駆動装置。 - 【請求項２】 前記第３選択手段は、前記映像データの
下位ビットに応じて、かつ外部から入力されるタイミン
グ信号に従って制御されることを特徴とする請求項１記
載の液晶駆動装置。 - 【請求項３】 前記第１電圧または前記第２電圧を液晶
に加える時間は、前記液晶を駆動する能動素子のオン抵
抗と前記液晶の容量から決まる時定数によって決定さ
れ、前記タイミング信号によって前記第１電圧、前記第
２電圧を時分割制御により加えることを特徴とする請求
項２記載の液晶駆動装置。 - 【請求項４】 複数の階調電圧を発生する処理と、 映像データの上位ビットに応じて、前記発生された電圧
のうち第１電圧を選択する処理と、 前記映像データの上位ビットに応じて、前記発生された
電圧のうち前記第１電圧とは異なる第２電圧を選択する
処理と、 前記映像データの下位ビットに応じて、前記第１電圧ま
たは前記第２電圧を選択して液晶に加える処理とを実行
するためのプログラムを記憶した記憶媒体。 - 【請求項５】 前記選択した電圧を液晶に加える処理
は、前記映像データの下位ビットに応じて、かつ外部か
ら入力されるタイミング信号に従って実行されることを
特徴とする請求項４記載のプログラムを記憶した記憶媒
体。 - 【請求項６】 前記第１電圧または前記第２電圧を液晶
に加える時間は、前記液晶を駆動する能動素子のオン抵
抗と前記液晶の容量から決まる時定数によって決定さ
れ、前記タイミング信号によって前記第１電圧、前記第
２電圧を時分割制御により加えることを特徴とする請求
項５記載のプログラムを記憶した記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229727A JP2000066640A (ja) | 1998-08-14 | 1998-08-14 | 液晶駆動装置及びプログラムを記憶した記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229727A JP2000066640A (ja) | 1998-08-14 | 1998-08-14 | 液晶駆動装置及びプログラムを記憶した記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000066640A true JP2000066640A (ja) | 2000-03-03 |
Family
ID=16896758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10229727A Pending JP2000066640A (ja) | 1998-08-14 | 1998-08-14 | 液晶駆動装置及びプログラムを記憶した記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000066640A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002082656A (ja) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | 画像表示装置およびその駆動方法 |
| JP2003248466A (ja) * | 2002-02-26 | 2003-09-05 | Nec Kansai Ltd | 液晶駆動用半導体集積回路装置 |
| KR100471623B1 (ko) * | 2000-10-27 | 2005-03-08 | 샤프 가부시키가이샤 | 계조 표시용 전압 발생 장치, 및 그것을 포함하는 계조표시 장치 |
| KR100532722B1 (ko) * | 2002-02-14 | 2005-11-30 | 세이코 엡슨 가부시키가이샤 | 표시 구동 회로, 표시 패널, 표시 장치 및 표시 구동 방법 |
| WO2007072904A1 (ja) * | 2005-12-22 | 2007-06-28 | Citizen Holdings Co., Ltd. | 液晶表示装置 |
-
1998
- 1998-08-14 JP JP10229727A patent/JP2000066640A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002082656A (ja) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | 画像表示装置およびその駆動方法 |
| KR100471623B1 (ko) * | 2000-10-27 | 2005-03-08 | 샤프 가부시키가이샤 | 계조 표시용 전압 발생 장치, 및 그것을 포함하는 계조표시 장치 |
| KR100532722B1 (ko) * | 2002-02-14 | 2005-11-30 | 세이코 엡슨 가부시키가이샤 | 표시 구동 회로, 표시 패널, 표시 장치 및 표시 구동 방법 |
| US7068292B2 (en) | 2002-02-14 | 2006-06-27 | Seiko Epson Corporation | Display driver circuit, display panel, display device, and display drive method |
| JP2003248466A (ja) * | 2002-02-26 | 2003-09-05 | Nec Kansai Ltd | 液晶駆動用半導体集積回路装置 |
| WO2007072904A1 (ja) * | 2005-12-22 | 2007-06-28 | Citizen Holdings Co., Ltd. | 液晶表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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