KR20000062543A

KR20000062543A - 반도체 메모리용 계층적 사전 추출

Info

Publication number: KR20000062543A
Application number: KR1020000006379A
Authority: KR
Inventors: 브라이언 지; 게르하르트 뮐러; 도시아키 기리하타; 데이비드 한슨
Original assignee: 인피니언 테크놀로지스 노쓰 아메리카 코포레이션; 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1999-02-11
Filing date: 2000-02-11
Publication date: 2000-10-25
Also published as: CN1279541C; DE60035630D1; KR100393465B1; JP2000251468A; CN1263347A; TW495763B; DE60035630T2; EP1028427A1; EP1028427B1

Abstract

본 발명에 따른 반도체 메모리는 다수의 계층적 단계를 포함하는 데이타 경로를 포함하며, 각 단계는 다른 단계와 서로 다른 비트 데이타율을 포함한다. 적어도 두개의 사전 추출 회로는 단계들 사이에 배치되어 있다. 적어도 두개의 사전 추출 회로는 데이타 비트를 수신하고, 계층상의 다음 단계가 데이타 비트를 수신할 수 있을 때까지 데이타 비트를 저장하는 적어도 두개의 래치를 포함한다. 적어도 두개의 사전 추출 회로는 단계들 사이의 단계당 전체 데이타율이 실질적으로 동일하도록 단계들 사이에서 결합된다. 제어 신호는 사전 추출 회로가 단계들 사이의 전체 데이타율을 유지하도록 적어도 두개의 래치를 제어한다.

Description

반도체 메모리용 계층적 사전 추출 {HIERARCHICAL PREFETCH FOR SEMICONDUCTOR MEMORIES}

본 발명은 반도체 메모리에 관한 것으로, 특히, 반도체 메모리에 대한 전체 데이타율과 대역폭을 증가시키는 계층적 사전 추출 방법 및 장치에 관한 것이다.

DRAM(Dynamic Random Access Memory)은 다용량의 디지털 인코딩 정보를 저장하기 위해 다양한 전기 시스템에서 이용된다. DRAM의 데이타율은 마이크로 프로세서가 증가된 클록 스피드에서 동작하기 때문에 더욱 중요하다. 이에 따라, 마이크로 프로세서와 보조를 맞추기 위해 판독과 기록 기능 모두에 대해 더욱 빠른 데이타율을 가진 DRAM 장치가 필요하다. DRAM의 데이타율은 번지 입력으로부터 데이타 입력/출력으로의 액세스 속도에 의해 제한되며, 이는 다수의 회로, 수신기, 드라이버, 디코더 및 센스 증폭기를 이동하는 신호를 필요로 한다. 이 액세스 속도는 빠른 장치 속도에 대한 처리 기술의 개선없이 향상되기는 쉽지 않다. 그러므로, 회로 기술과 함께 데이타율을 증가시키는 많은 기술들이 개발되었다. 일 기술은 1994년 2월 8일에 공고되고 "SCHEME FOR ELIMINATING PAGE BOUNDARY LIMITATION ON INITIAL ACCESS OF A SERIAL CONTIGUOUS ACCESS MEMORY"의 제목을 가진 미국 특허 번호 제 5,285,421과 1995년 2월 21일에 공고되며, "BURST MODE DRAM"의 제목을 가진 Margulis 등에 의한 미국 특허 번호 제 5,392,239에 개시되어 있다.

"사전-추출"기술은 특정 번지에 대응되는 데이타뿐 아니라 연속적인 버스트 패턴에 대한 추가 데이타를 레지스터에 래칭함으로써 버스트 액세스 패턴에 대한 이점을 가진다. "사전 추출"기술에서는 특히 초기 번지를 수신하며, 다음 번지가 DRAM내에서 내부적으로 발생된다. 내부 번지 발생은 만일 다음 데이타가 도달하면 연속적인 버스트 패턴의 액세스를 실질적으로 향상시키면서 다음 번지를 외부에서 수신한다. 사전 추출된 추가 데이타를 레지스터에 사전 추출 방식으로 저장함으로써, 다음 데이타는 다음 번지가 발생되는 시간에 액세스될 수 있다. 그러므로, 다수의 연속 액세스를 완료하기 위한 총 시간은 감소하며, 사전 추출의 수만큼 버스트 액세스 패턴의 데이타율이 개선된다.

200Mb/sec 이상의 데이타율은 2-비트 사전 추출을 가진 256Mb DRAM에서 구현된다. 종래 기술은 2 판독/기록 드라이버(RWD)의 버스 라인이 각각의 DQ로 조절되는 DQ 블록(입/출력 핀)을 포함한다. 이는 사전 추출없이 데이타율을 두배 빠르게 향상시킨다. 그러나, 사전 추출의 증가는 칩 사이즈 비용에 대해 높은 비용을 요구한다.

그러므로, 본 발명은 반도체 메모리의 칩 사이즈 비용을 낮게 유지하면서 데이타율 또는 대역폭을 증가시키는 계층적 사전 추출 방법 및 장치가 필요하다.

도 1은 본 발명에 따른 사전 추출이 실행되는 계층적 데이타 경로를 가진 메모리 회로를 도시한 블록 다이아그램이다.

도 2는 본 발명에 따른 사전 추출이 실행되는 계층적 데이타 경로를 가진 도 1의 메모리 회로의 다른 실시예를 도시한 블록 다이아그램이다.

도 3은 본 발명에 따른 계층적 사전 추출 회로의 일반적인 형태를 도시한 블록 다이아그램이다.

도 4는 본 발명에 따른 FIFO에서의 사전 추출을 도시한 1Gb SDRAM 칩의 개략적인 블록 다이아그램이다.

도 5는 본 발명에 따른 SSA 및 FIFO 제어 회로의 개략적인 다이아그램이다.

본 발명에 따른 반도체 메모리는 다수의 계층적 단계를 포함하는 데이타 경로를 포함하며, 각각의 단계는 다른 단계와 서로 다른 비트 데이타율을 포함한다. 적어도 두개의 사전 추출 회로는 단계들 사이에 배치된다. 적어도 두개의 회로는 데이타 비트들을 수신하고 계층상의 다음 단계가 데이타 비트를 수신할 수 있을 때까지 데이타 비트들을 저장하는 적어도 두개의 래치를 포함한다. 적어도 두개의 사전 추출 회로는 단계들 사이의 단계당 전체 데이타율이 실질적으로 동일하도록 단계들 사이에서 결합된다. 제어 신호는 사전 추출 회로가 단계들 사이에서 전체 비트율을 유지하도록 적어도 두개의 래치를 제어한다.

선택적인 실시예에서, 사전 추출 회로는 바람직하게 8비트 길이를 가진다. 다수의 단계에는 계층상 낮은 제 1 단계와 계층상 높은 제 2 단계가 포함되며, 그 사이에서, 사전 추출 회로는 제 1 단계 비트 데이타율을 제 2 단계의 비트 데이타율로 나눈 몫을 가장 가까운 정수으로 라운드 업(round up)한 값 이상의 깊이를 가진다. 이 단계에는 센스 증폭기와 FIFO중 하나가 포함될 수 있다. 반도체 메모리는 바람직하게 초당 400메가 비트 이상의 전체 데이타율을 포함한다. 계층적 단계는 메모리셀의 어레이와 판독/기록 드라이버에 대해 계층적 데이타 라인으로 구성될 수 있다. 단계들 사이의 전체 데이타율은 단계에 대한 비트 데이타율과 사전 추출 깊이를 곱하여 계산될 수 있다.

반도체 메모리 칩은 섹션을 가진 메모리 어레이를 포함하며, 각 섹션은 네개의 쿼드런트를 가지고, 각 쿼드런트는 메모리셀의 짝수 및 홀수 콜롬을 포함한다. 각 쿼드런트와 관련된 데이타 경로에는 메모리 데이타를 전송하기 위한 국부 데이타 라인이 포함된다. 국부 데이타 라인은 제 1 센스 증폭기를 포함하는 제 1 단계에 결합되며, 제 1 단계는 마스트 데이타 라인에 의해 제 2 센스 증폭기 회로를 포함하는 제 2 단계에 결합된다. 제 2 단계는 판독/기록 드라이버 라인에 의해 FIFO/오프 칩 드라이버 회로를 포함하는 제 3 단계에 결합되며, FIFO/오프 칩 드라이버 회로는 입/출력 핀에 결합된다. 적어도 두개의 래치 회로는 데이타 경로를 통하여 전송되는 데이타에 사전 추출 기능을 제공하는 단계들 사이에 배치되며, 적어도 두개의 래치 회로는 데이타 비트를 수신하고 다이타 경로의 다음 단계가 데이타 비트를 수신할 수 있을 때까지 데이타 비트를 저장한다. 적어도 두개의 래치 회로는 이 단계와 관련되어 있으며, 단계들 사이의 전체 데이타율이 원하는 단계당 데이타율과 실질적으로 동일하다. 제어 신호는 적어도 두개의 래치 회로를 제어하며 이는 단계들 사이의 데이타율이 유지되도록 사전 추출 기능이 제공된다.

선택적인 실시예에서, 반도체 메모리 칩은 바람직하게 8비트의 사전 추출 깊이를 가진다. 사전 추출 깊이는 제 2 단계에서 4비트로, 제 3 단계에서 2비트로 분배될 수 있다. 사전 추출 깊이는 제 1 단계에서 2비트로, 제 2 단계에서 2비트로, 제 3 단계에서 2비트로 분배될 수 있다. 사전 추출 깊이는 일 단계의 비트 데이타율을 다른 단계의 비트 데이타율로 나눈 몫을 가장 가까운 정수으로 라운드 업(round up)한 값 이상인 값을 포함할 수 있다. 반도체 메모리 칩은 바람직하게 초당 400메가 비트이상의 전체 데이타율을 포함한다. 제어 신호는 정확한 버스트 시퀀스로 단계들 사이의 데이타를 전송하는 포인터 신호를 포함할 수 있다. 반도체 메모리 칩은 바람직하게 동기 DRAM 칩이다. 제 2 단계에는 제 2 단계를 인에이블시키는 스위치가 포함될 수 있으며, 제어 신호에는 이 스위치를 가동 및 해제시키는 포인터 신호가 포함될 수 있다. 제 3 단계에는 제 3 단계를 인에이블시키는 스위치가 포함될 수 있으며, 제어 신호에는 이 스위치를 가동 및 해제시키는 제어 신호가 포함될 수 있다. 제 1 단계의 비트 데이타율은 비트당 약 20ns이다. 제 2 단계의 비트 데이타율은 비트당 약 10ns와 약 20ns사이이다. 제 3 단계의 비트 데이타율은 비트당 약 5ns이다. 반도체 메모리 칩에는 또한 짝수 또는 홀수 번지중 하나로부터 번지를 증가시키기 위한 제어 회로가 포함될 수 있으며, 제어 신호를 발생시키는 다음 번지가 제공된다. 반도체 메모리 칩에는 또한 짝수 또는 홀수 번지중 하나로부터 번지를 조직화화는 제어 회로가 포함되며, 제어 신호를 발생시키는 인터리빙된 번지가 제공된다. 단계들 사이의 전체 데이타 비트율은 사전 추출 깊이와 단계에 대한 비트 데이타율을 곱함으로써 계산될 수 있다.

본 발명은 도면을 참조로 이하에서 상세히 설명된다.

본 발명은 반도체 메모리에 관한 것으로, 특히, 적은 칩 사이즈 비용(chip size overhead)으로 반도체 메모리에 대한 데이타율 또는 대역폭을 증가시키는 계층적 사전 추출(prefetch) 방법 및 장치에 관한 것이다. DRAM(dynamic random access memory)의 동작 주파수와 대역폭을 증가시키는 것은 최신의 설계에 있어 더 많은 주의를 끈다. 본 발명에는 DRAM의 콜롬(column)/데이타 경로에 판독과 기록 액세스에 대한 계층적 사전 추출 방법이 개시되어 있다. 본 발명은 FIFO/OCD(First In First Out/Off Chip Driver), SSA(Second Sense Amplifier) 등과 같은 콜롬/데이타 경로의 다수의 회로 블록에서 계층적으로 두개 이상의 사전 추출 단계를 실행한다. 본 발명에 따라 계층적 사전 추출을 사용함으로써, 비트 데이타율은 각각의 계층적 데이타 경로 단계에 대해 최적화되며, 이에 따라, 적은 설계 비용으로 전체 데이타율이 향상된다.

본 발명의 일 형태는 각각의 계층적 데이타 경로 단계에 최적의 사전 추출을 준비하며, 주어진 단계의 사전 추출의 최적의 갯수는 이 단계가 더 이상 데이타 경로의 장애가 되지 않도록 선택된다. 일 실시예에서는 동기 DRAM(SDRAM)에 사용될 수 있는 8-비트 계층적 사전 추출이 제공되며, 2-비트 사전 추출은 각각의 DQ에 대해 RWDe 와 RWDo를 조절하기 위해 FIFO/OCD에서 실행되며, 4-비트 사전 추출은 각각의 RWD에 대해 MDQ〈0:3〉을 조절하기 위해 SSA에서 사용된다. 본 발명을 실시하는 다른 칩에는 램버스(rambus) DRAM(RDRAM) 또는 싱크링크(SyncLink) DRAM(SLDRAM)이 포함된다. 연속적인 버스트 및 인터리빙된 버스트(burst)는 짝수 또는 홀수 시작 번지를 가지며 본 발명에 따라 지원된다.

도면을 자세히 참조하여 보면 동일 참조 번호에는 동일하거나 유사한 요소가 사용되었으며, 도 1에 고밀도 메모리 장치(10)에 대한 콜롬/데이타 경로의 계층적 사전 추출 계획이 도시되어 있다. 사전 추출 계획은 FIFO/OCD, SSA, SA등과 같은 콜롬 데이타 경로의 다양한 회로 블록에 제공된다. 본 발명의 이점은 이하에서 상세히 기술된다.

본 발명에 따른 계층적 사전 추출에 의해 거의 증가되지 않은 칩 사이즈 비용으로 향상된 데이타율을 제공한다. 유리하게, 이는 국부 데이타 라인(LDQ), 마스터 데이타 라인(MDQ), 판독/기록 드라이버(RWD) 및 오프 칩 드라이버(0CD),즉, 데이타 출력의 두개 이상의 단계의 계층적 단계에 데이타 경로를 배치함으로써 달성된다. 판독/기록 콜롬/데이타 경로의 데이타율의 전체 기능 개선이 향상된다. 왜냐하면, 어떤 단일 계층적 단계도 데이타율을 제한하지 않으며 그 결과 전체 데이타율이 최적의 상태가 되기 때문이다. 본 사전 추출 계획은 회로 지연 정보를 사용하여 결정된다. 사전 추출은 지연에 의한 장애가 최소화되도록, 즉, 회로를 가장 느리게하여 장애 전 또는 후에 회로를 정지시킬 수 있도록 시스템, 예를 들면 DRAM 또는 SDRAM 칩에서 설계된다. 만일 예를 들면 SSA와 같은 일 데이타 경로 단계가 사전 추출 없는 다른 단계보다 느리다면, 칩 데이타율은 개선되지 않는다. 이는 장애의 일 예일 것이다.

다른 회로 블록(다른 위치)에서의 계층적 사전 추출은 또한 와이어링(wiring) 범위/설계 범위의 절약을 가져오며, 통상적인 단일 단계 사전 추출과 다른 전력 소비의 절약을 가져온다. 도 1에 8비트 계층적 사전 추출 회로(12)의 일 예가 도시되어 있으며, 여기에서, 4비트 사전 추출은 제 2 감지 증폭기(SSA) 이중-래치에서 실행되며 한개의 RWD/4MDQ(SSA 자체는 래치이며, 추가 래치는 바람직하게 사전 추출을 보조하기 위해 첨가된다.)을 지원하고, 2비트 사전 추출은 FIFO(first in-first out)/OCD 이중-래치에서 실행되며 한개의 DQ/2RWD를 지원한다. 판독 액세스의 경우, 다수의 SSA(도 1에 도시된 바와 같은 각각의 DQ에 대해 8개의 SSA와 4 또는 16과 같은 다른 다수의 SSA가 사용될 수 있다.)는 판독 명령시 동시에 가동하며, SSA 마스터-슬레이브 이중 래치(SSA 자체는 래치이다.)의 데이타를 유지하고 어레이를 센싱한다. 다음으로, 미리 디코딩된 포인터 제어 신호(도 5 참조)는 SSA 이중-래치의 데이타를 다수의 RWD(도 1 및 2에 도시된 각각의 DQ에 대해서 2개)로 향하게 한다. 최종적으로, 두개의 4비트 포켓의 RWDe 및 RWDo로부터 도착한 데이타들은 OCD/FIFO 이중-래치에서 래치되며 제어 포인트(도 5 참조)에 의해 8비트 버스트 동작, 즉, 8비트 사전 추출이 DQ핀들로 향하게 한다. 기록 액세스의 경우는 판독 동작과는 반대로 진행된다.

도 1 에 도시된 예에서, 만일 타겟이 약 400Mb/s(각 비트당 ~2.5ns)의 전체 데이타율에 이르면, RWD 비트 데이타(전송)율은 FIFO/OCD에서의 2 비트 사전 추출에 의해 바람직하게 비트당 약 5ns일 것이다. 또한, SSA에서의 4비트 사전 추출에 의해, 비트당 MDQ의 요구 데이타(전송)율은 바람직하게 LDQ의 액세스 시간인 약 20ns일 것이다. 그러므로, 비트당 RWD, MDQ 및 LDQ 데이타(전송)율은 각각 데이타율로부터 2,8 및 8(즉, 5/2.5, 20/2,5 및 20/2.5)의 비율로 늦추어진다. 본 예에서 설명된 비트당 데이타(전송)율은 예시적인 것이지 제한하려는 것이 아니다. 상술한 사전 추출 계획은 높거나 낮은 데이타율을 달성하기 위해 연장될 수 있으며, 이는 회로의 설계에 의존한다. 이 2단계의 8비트 계층적 사전 추출은 DQ당 8비트 사전 추출로 인해, RWD가 4배나 더 필요한 1단계 8비트 사전 추출보다 효과적임을 명심하라.

도 2를 참조하면, 반도체 메모리용(110) 8비트 계층적 사전 추출 회로(112)의 다른 예가 도시되어 있다. 여기에서, 2비트 사전 추출은 SA 이중-래치(SA 래치와 추가 래치)에서 실행되며, 2비트 사전 추출은 SSA 이중-래치(SSA 래치와 추가 래치)에서 실행되고, 2비트 사전 추출은 FIFO/OCD 이중-래치에서 실행된다. 비트당 RWD, MDQ 및 LDQ 데이타율은 각각 전체 데이타율(약 400Mb/s(~2.5ns))로부터 2,4 및 8(즉, 5/2,5, 10/2,5 및 20/2,5)의 비율로 늦추어진다.

본 발명의 8비트 계층적 사전 추출 구조는 유리하게 임의의 시작 번지를 가진 연속적인 버스트 및 인터리빙된 버스트 동작을 지원한다. 미리 추출된 단계들 사이의 비트 전송은 포인터 신호에 의해 제어되며, 포인터 제어 회로(270;도 5)에 의해 발생된다. 포인터는 PNTo 와 PNTe(도4)에 의해 지정된다. PNTe〈0:3〉의 내부 번지는 PNTo〈0:3〉와 더불어 정확한 버스트 시퀀스로 SSA로부터 FIFO로 데이타를 전송하는데 사용되며, 바람직하게 번지 0 으로부터 증가되며, 따라서, 연속적인 버스트 시퀀스가 홀수 번지(0+1;짝수 번지가 또한 시작 번지로 실행될 수 있다.)로 시작된다. 만일 번지(n)가 시작 번지(짝수 또는 홀수)이면, 하나(예를 들면, n+1)로부터 사전 추출 깊이(예를 들면, 8비트 사전 추출일 경우, n+7)까지 번지가 증가될 것이며 포인터에 대한 다음 번지 정보가 제공될 것이다. 이것이 연속적인 버스트이다. 인터리빙된 버스트의 경우는, 시작 번지(짝수 또는 홀수)에 기초하여 다음 비트의 번지를 선택하는 사전 추출 깊이 범위(8비트 사전 추출일 경우, n+7)내에서의 공식에 의해 다음 주소가 결정된다. 제어 회로(270)는 바람직하게 포인터 신호에 대한 주소를 발생시키는 논리 회로를 포함한다.

도 3을 참조하면, 본 발명에 따른 데이타 경로의 일반적인 회로(212)는 세개의 데이타 경로 단계(A-C)를 포함한다. 단계(A-C)는 서로 다른 데이타율/신호 시간(비트당 데이타율)을 각각 a,b 및 c로 가정한다. 이 설계의 한가지 목적은 칩 데이타율을 현실화시켜 적은 설계 비용으로 데이타율/비트(c)에 이르는 것이다. 각 단계의 데이타율은 데이타율/신호 경로와 신호의 경로수,즉,사전 추출을 곱하여 결정된다. 이는 단계(A-B)사이의 사전 추출이 m≥int(a/b)(즉, 데이타율/비트(b)로 나눈 데이타율/비트의 다음 정수로 라운드 업한 정수값)이고 단계(B-C)사이의 사전 추출이 n≥int(b/c)(즉, 데이타율/비트(c)로 나눈 데이타율/비트(b)의 다음 정수로 라운드 업한 정수값)이도록 배치함으로써 달성된다. m과 n은 바람직하게 2의 배수이며 그에 따라 조절될 수 있다. 각 단계의 사전 추출 깊이를 바꾸기 위해, 포인터는 그에 맞게 설정되며, 이는 본 발명의 중요한 일 측면이며 이하에서 상세히 기술될 것이다. 포인터 신호는 제어 회로(214)를 사용한다. 제어 회로(214)는 연속적으로 데이타 래치에 사전 추출 회로에 포함되는 래치의 동기화를 제공하며, 이에 따라, 최적의 타이밍이 가능하며 데이타 경로의 전체 데이타율을 증기시킬 수 있다.

도 4를 참조하면, 1Gb SDRAM(200)의 8비트 계층적 사전 추출에 대한 비-제한 실시예가 도시되어 있다. 1Gb SDRAM(200)는 4개의 256Mb 쿼드런트(quadrant) 또는 섹션(202)을 포함한다. 왼쪽 칩의 반에 있는 두개의 쿼드런트(204, 206)는 왼쪽 칩 에지에서의 8DQ와 관련이 있으며, 오른쪽 칩의 반에 있는 두개의 쿼드런트(208, 210)는 오른쪽 칩 에지에서의 8DQ와 관련이 있다. 각 섹션(202)은 짝수 32Mb 콜롬-번지 영역(212)과 홀수 32Mb 콜롬-번지 영역(214)으로 국부 분할된 쿼드런트(201;각각 64Mb 유니트)로 분할된다. 각 영역(212, 214)은 8세트의 4 짝수 MDQ(MDQe〈0:3〉)와 8세트의 4 홀수 MDQ(MDQo〈0:3〉)를 포함한다. 도시된 회로에서, 각 세트의 MDQe〈0:3〉와 MDQo〈0:3〉는 계층적 8비트 사전 추출로서 대응하는 DQ의 8 버스트-비트를 지원한다. 64비트 또는 8 버스트-비트×8DQ는 콜롬 액세스당 8세트의 MDQe〈0:3〉와 MDQo〈0:3〉으로 동시에 판독되거나 기록된다. MDQe〈0:3〉와 MDQo〈0:3〉의 8 버스트-비트중 두개는 4개의 포인터들(MDQe〈0:3〉에 대한 PNTe〈0:3〉과 홀수 콜롬에 대한 PNTo〈0:3〉)중 하나에 의해 선택되며, 2 연속적인 버스트-비트를 대응되는 RWDe 와 RWDo에 동시에 전송한다. PNTe〈0:3〉은 번지(0)으로부터 증가하며, 예를 들면, 연속적인 버스트 시퀀스를 홀수 번지(0+1)로 시작하도록 한다. 선택적으로, 인터리빙된 버스트 시퀀스는 번지를 선택하기 위해 공식을 사용하는 것을 포함할 수 있다. 두개의 RWDe 및 RWDo의 짝수 및 홀수 비트는 FIFO 입력 포인터(PNTI)가 인에이블(enable)되었을 때, FIFO 회로(FIFO₀과 FIFO₁)에서 가져온다. 실제적인 PNTI는 짝수 및 홀수 비트가 각각 FIFO₀과 FIFO₁의 제 1 및 제 2 버스트-비트로 저장되도록 재순위 결정 스위치를 포함한다. 8DQ에 대한 8RWDe와 8RWDo는 각각의 콜롬 디코더(CDEC)의 중앙에서 꼬여지며 인접 64Mb 유니트를 공유하는 동시에 32와이어와 칩당 약 75㎛를 제거한다. 또한, 로우(row) 디코더(RDEC)가 도시되어 있다. 이 계층적 8 비트 사전 추출 구조는 어레이와 데이타-경로 주파수를 각각 1/8과 1/2로 감소시키며, DQ당 400Mb/s이상의 콜롬 버스트 주파수를 증가시킨다.

도 5를 참조하면, MDQ로부터 DQ에 이르는 데이타 경로에 대한 도 1의 회로의 실시예가 도시되어 있다. 8-비트 버스트는 모두 PNTe〈0:3〉과 PNTo〈0:3〉을 사용하여 지원된다. 다른 실시예에서, 4-비트 버스트는 4 PNTe〈0:3〉중 두개와 4 PNTo〈0:3〉중 두개가 가동된다. 2-비트 버스트의 경우에는 4 PNTe〈0:3〉중 하나와 4 PNTo〈0:3〉중 하나가 가동된다. PNTe〈0:3〉과 PNTo〈0:3〉은 온 칩 클록 신호를 사용하여 생성될 수 있거나, 데이타 경로 회로의 피드백으로 제공될 수 있다. 포인터 신호들은 PNTo〈0:3〉과 PNTe〈0:3〉에 의해 지정된 포인터 신호를 출력하는 포인터 제어 회로(270)에 의해 생성된다. PNTe〈0:3〉의 내부 번지는 PNTo〈0:3〉와 더불어 SSA로부터 정확한 버스트 시퀀스의 FIFO 래치(258, 259)에 데이타를 전송하는데 사용된다. 포인터는 바람직하게 번지(0)로부터 증가되며, 이에 따라, 연속적인 버스트 시퀀스는 홀수 번지로 시작될 수 있다(짝수 번지가 또한 시작 번지로 실행될 수 있다.). 만일 번지(n)가 시작 번지(짝수 또는 홀수)이면, 하나(예를 들면, n+1)로부터 사전 추출 깊이(예를 들면, 8비트 사전 추출일 경우, n+7)까지 번지가 증가될 것이며 포인터에 대한 다음 번지 정보가 제공될 것이다. 이것이 연속적인 버스트이다. 인터리빙된 버스트의 경우는, 시작 번지(짝수 또는 홀수)에 기초하여 다음 포인터의 번지를 선택하는 공식에 의해 포인터의 다음 내부 번지에 대한 다음 번지가 결정된다. 시작 번지 정보는 연속적인 또는 인터리빙된 계획에 따라 포인터를 검색하는 포인터의 번지를 발생시키는 제어 회로(270)에 대한 입력이다.

도 5에 도시된 회로에 홀수 콜롬과 짝수 콜롬 회로가 분할되어 있다. 회로(251)에는 SSA, 적어도 하나의 래치(253) 및 인에이블 회로(251)에 대한 적어도 하나의 스위치(255)가 제공된다. 회로(250)는 짝수 콜롬 회로를 포함하며, SSA, 적어도 하나의 래치(252) 및 에니이블 회로(250)에 대한 적어도 하나의 스위치(254)를 포함한다. 회로(250, 251)들의 각 회로는 입력으로 MDQ와를 포함한다. 이 실시예에는, 8 SSA가 포함되고, 8 MDQ/쌍이 포함된다. SSA에는 래치(252, 253)와 다른 추가 래치가 포함된다. 스위치(254, 255)는 연속적인 버스트 시퀀스에 따라 데이타를 전송하기 위해 회로(250, 251)를 인에이블하는 데 사용된다. 제 2 센스 증폭기의 인에이블(SSAE)은 SSA가 가동되게 하며, 또한 동기 데이타 전송에 사용될 수 있다. 데이타는 SSA의 래치(SSA의 일부로 도시됨)와 유리하게 FIFO/OCD가 4비트 버스트 데이타를 수신하고 전송할 준비가 될때까지 데이타를 일시적으로 저장하도록 사용되는 추가 래치(252, 253)에 저장된다. 이 방식에서, 4비트 사전 추출은 포인터 신호(PNTo〈0:3〉와 PNTe〈0:3〉)에 의해 제어되면서 회로(250, 251)와 래치(252, 253)에 의해 실행된다. 회로(250, 251)로부터의 데이타 전송은 래치(256, 257)를 포함하는 RWDo과 RWDe를 통하여 계속된다.

제어 신호(PNT1, PNT0〈0〉 및 PNT0〈1〉)는 FIFO 래치(258, 259)를 통과한 데이타 전송을 교대시키며 바람직하게 포인터 신호(PNTo및 PNTe)에 따라 제어된다. PNT0〈0〉 및 PNT0〈1〉에 의해 제어되는 스위치(260;FIFO 출력 스위치)는 데이타 전송을 가동 및 해제시키도록 사용되며 이에 따라 2비트 사전 추출이 제공된다. PNTI는 제어 회로(270)에 의해 제공되거나 다른 소스로부터 제공될 수 있다. 도 5에 도시된 회로를 실행시킴으로써, 8비트 사전 추출은 본 발명에 따라 MDQ와 DQ사이에서 실현된다. 도 5에 도시된 실시예는 다른 회로뿐 아니라 도 2에 도시된 실시예에에 대하여도 사용될 수 있다.

반도체 메모리(예시하려는 것이며 제한하지 않는)의 계층적 사전 추출에 대한 바람직한 실시예를 기술하였지만, 상술한 사상의 견지에서 당업자에 의해 변경 및 변용이 가능하다. 그러므로, 청구항에 설명된 본 발명의 사상 및 정신 내에서, 본 발명의 특정 실시예의 변경이 이루어질 수 있다. 특허법에 요구되는 상세하고 특정한 설명으로 본 발명을 기술하였으며, 특허에 의해 보호받고자 하는 권리는 부가된 청구항에서 설명된다.

본 발명에 따르면 계층적 사전 추출 방법 및 장치가 제공되어 반도체 메모리의 칩 사이즈 비용을 낮게 유지하면서 데이타율 또는 대역폭이 증가된다.

Claims

반도체 메모리에 있어서,

각 단계들이 다른 단계들과 서로 다른 비트 데이타율을 포함하는 다수의 계층적 단계들을 가지는 데이타 경로를 포함하며,

상기 단계들 사이에 배치되며, 데이타 비트들을 수신하여 계층상 다음 단계가 데이타 비트를 수신할 수 있을 때까지 데이타 비트들을 저장하며, 단계들 사이의 전체 데이타율이 실질적으로 동일하도록 상기 단계들 사이에 배치되는 적어도 두개의 사전 추출 회로를 포함하며, 그리고,

사전 추출 회로가 단계들 사이에서 전체 데이타율을 유지하도록 적어도 두개의 래치를 제어하는 제어 신호를 포함하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 사전 추출 회로는 8비트 깊이를 가지는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 다수의 단계들은 계층상 낮은 제 1 단계와 계층상 높은 제 2 단계를 포함하며, 그 사이에 상기 제 1 단계의 비트 데이타율을 상기 제 2 단계의 비트 데이타율로 나눈 몫을 가장 가까운 정수값으로 라운드 업(round up)한 값 이상의 깊이를 가지는 사전 추출 회로를 가지는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 단계들은 센스 증폭기와 FIFO(first-in/first-out)중 하나를 포함하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 전체 데이타율은 초당 400메가비트 이상인 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 계층적 단계들은 메모리셀의 어레이와 판독/기록 드라이버상의 계층적인 데이타 라인으로 구성되는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 단계들 사이의 상기 전체 데이타율은 사전 추출 깊이와 상기 단계의 비트 데이타율을 곱하여 계산되는 것을 특징으로 하는 반도체 메모리.
반도체 메모리 칩에 있어서,

각기 하나의 홀수 콜롬과 하나의 짝수 콜롬의 메모리 셀들을 포함하는 4개의 쿼드런트로 각각 구성된 섹션들을 가지는 메모리 어레이를 포함하며,

메모리 데이타를 전송하는 국부 데이타 라인들을 포함하며 각각의 쿼드런트와 관련된 데이타 경로를 포함하는데, 상기 국부 데이타 라인들은 제 1 센스 증폭기를 포함하는 제 1 단계에 결합되며, 상기 제 1 단계는 마스터 데이타 라인에 의해 제 2 센스 증폭기를 포함하는 제 2 단계에 결합되며, 상기 제 2 단계는 판독/기록 드라이버 라인에 의해 FIFO/오프 칩 드라이버 회로를 포함하는 제 3 단계에 결합되며, 상기 FIFO/오프 칩 드라이버 회로는 입/출력 핀에 결합되며,

데이타 경로를 통하여 전송되는 데이타에 사전 추출 기능을 제공하기 위해 단계들내에 배치되며, 데이타 비트들을 수신하여 데이타 경로의 다음 단계가 데이타 비트들을 수신할 수 있을 때까지 데이타 비트들을 저장하며, 단계들 사이의 데이타율이 원하는 단계당 데이타율과 실질적으로 동일해지도록 상기 단계들과 관련되는 적어도 두개의 래치 회로를 포함하며, 그리고,

단계들 사이의 데이타율을 유지하기 위해 사전 추출 기능이 제공되도록 적어도 두개의 래치 회로를 제어하는 제어 신호를 포함하는 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 래치 회로는 8비트 사전 추출 깊이를 제공하는 것을 특징으로 하는 반도체 메모리 칩
제 9 항에 있어서, 상기 사전 추출 깊이가 제 2 단계에 4비트로, 제 3 단계에 2비트로 분배되는 것을 특징으로 하는 반도체 메모리 칩.
제 9 항에 있어서, 상기 사전 추출 깊이가 제 1 단계, 제 2 단계 및 제 3 단계에 각각 2비트로 분배되는 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 사전 추출 깊이가 한 단계의 비트 데이타율을 다른 단계의 비트 데이타율로 나눈 몫을 가장 가까운 정수값으로 라운드 업(round up)한 값 이상인 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 반도체 메모리 칩은 초당 400 메가 비트 이상의 전체 데이타율을 포함하는 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 제어 신호는 정확한 버스트 시퀀스로 단계들 사이에 데이타를 전송하기 위한 포인터 신호들을 포함하는 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 반도체 메모리 칩은 동기 DRAM 칩, 램버스 DRAM 칩 및 싱크 링크 DRAM 칩중 하나인 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 제 2 단계는 제 2 단계를 인에이블 시키는 스위치들을 포함하며, 상기 제어 신호는 상기 스위치들을 가동 및 해제하는 포인터 신호를 포함하는 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 제 3 단계는 제 3 단계를 인에이블 시키는 스위치들을 포함하며, 상기 제어 신호는 상기 스위치들을 가동 및 해제하는 제어 신호를 포함하는 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 제 1 단계의 비트 데이타율이 비트당 약 20ns인 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 제 2 단계의 비트 데이타율이 비트당 약 10ns 와 비트당 약 20ns 사이인 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 제 3 단계의 비트 데이타율이 비트당 약 5ns인 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 제어 신호를 발생시키는 연속적인 번지를 제공하기 위해, 짝수 또는 홀수 시작 번지로부터 번지들을 증가시키는 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 제어 신호를 발생시키는 인터리빙된 번지를 제공하기 위해, 짝수 또는 홀수 시작 번지로부터 번지들을 조직화하는 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
제 8 항에 있어서, 상기 단계들 사이의 전체 데이타율이 사전 추출 깊이와 단계에 대한 비트 데이타율을 곱하여 계산되는 것을 특징으로 하는 반도체 메모리 칩.