KR100523166B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 개시한다. 이에 의하면, 상면 폭이 하면 폭보다 좁도록 측면이 경사면으로 이루어진 금속배선의 패턴을 실리콘 기판 상에 형성시킨다. 그런 다음, 상기 금속배선의 패턴을 포함한 실리콘 기판 상에 절연막을 증착시킨다.
따라서, 본 발명은 금속배선의 패턴 사이의 공간에 보이드 생성 없이 절연막을 채울 수 있으므로 절연막의 갭 필링 능력을 용이하게 향상시킬 수 있다. 더욱이, 본 발명은 플라즈마 밀도가 낮은 플라즈마 방식의 화학 기상 증착 공정을 이용하여 상기 절연막을 증착시키므로 상기 금속배선의 패턴을 플라즈마 손상으로부터 보호할 수 있다. 이는 반도체 소자의 신뢰성을 향상시킨다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device And Method For Manufacturing The Same}
본 발명은 반도체 소자의 갭 필링(gap filling)에 관한 것으로, 더욱 상세하게는 인접한 금속배선 사이의 공간에 보이드(void)의 생성 없이 절연막을 채우도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화, 고성능화 및 미세화에 따라 금속배선의 선폭이 축소되고 아울러 금속배선 사이의 간격도 축소되는 추세에 있다. 상기 금속배선 사이의 간격이 축소되면서 기존의 플라즈마 방식의 화학 기상 증착 공정으로 상기 금속배선 사이의 전기적인 절연을 위한 절연막을 증착시키기가 점차 어려지고 있다. 이를 극복하기 위해 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition: HDPCVD) 공정이 사용되기 시작하였다. 이는 상기 금속배선의 종횡비(aspect ratio)가 크더라도 상기 금속배선 사이의 부분에 보이드를 생성시키지 않은 채 산화막을 완전히 채우기가 용이하다는 장점을 갖고 있기 때문이다.
종래의 반도체 소자의 제조 방법은 도 1에 도시된 바와 같이, 실리콘 기판(10)의 아이솔레이션 영역에 아이솔레이션층(11)을 형성한 다음 상기 실리콘 기판(10)의 액티브 영역 상에 트랜지스터를 위한 구조물, 즉 게이트 산화막(13), 게이트 전극(15), 스페이서(17) 및 소스/드레인(S/D)을 형성한다. 이어서 상기 구조물을 포함한 상기 실리콘 기판(10) 상에 절연막(20)을 두껍게 증착시킨 후 평탄화시킨다. 상기 게이트 전극(15) 및 소스/드레인(S/D)의 일부 영역을 노출시키기 위한 상기 절연막(20)의 영역에 콘택홀(contact hole)을 각각 형성시키고 상기 콘택홀에만 도전성 재질의 플러그(plug)(21)를 채운다. 상기 플러그(21)에 전기적으로 연결된 금속배선(30)의 패턴을 상기 절연막(20)의 일부 영역 상에 형성시킨다. 상기 금속배선(30)의 패턴을 포함한 상기 절연막(20) 상에 절연막(40)을 증착시킨다. 상기 금속배선(30)의 패턴의 일부 영역을 노출시키기 위한 상기 절연막(40)의 영역에 비아홀(via hole)을 각각 형성시키고 상기 비아홀에만 도전성 재질의 플러그(41)를 채운다. 상기 플러그(41)에 전기적으로 연결된 금속배선(50)의 패턴을 상기 절연막(40)의 일부 영역 상에 형성시킨다. 상기 금속배선(50)의 패턴을 포함한 상기 절연막(40) 상에 절연막(60)을 증착시킨다.
그런데, 종래에는 상기 금속배선(30),(50)의 측면이 거의 수직면을 이루기 때문에 상기 금속배선(30) 사이의 공간에 절연막(40)을 완전히 채우기가 어렵고 또한 상기 금속배선(50) 사이의 공간에 절연막(60)을 완전히 채우기가 어렵다. 그 결과, 금속배선 사이의 간격이 좁아짐에 따라 금속배선 사이의 공간을 채우기가 더욱 어려워진다. 그 결과 동일층 금속배선 사이에 절연막을 채우는 갭 필링(gap filling)이 저하되므로 동일층 금속배선 사이의 절연막 내에 빈 공간 형태의 보이드(void)가 발생할 가능성을 높여준다. 이는 상기 절연막의 물리적인 특성을 저하시키고 나아가 반도체 소자의 누설 전류 증가와 같은 신뢰성 저하를 가져온다.
따라서, 본 발명의 목적은 금속배선의 패턴 사이의 공간에 절연막을 용이하게 갭 필링하는데 있다.
본 발명의 다른 목적은 금속배선의 패턴을 플라즈마 손상으로 보호하는데 있다.
본 발명의 다른 목적은 반도체 소자의 신뢰성 향상에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
실리콘 기판; 상기 실리콘 기판 상에 형성된 제 1 절연막; 상기 제 1 절연막의 콘택홀 내에 형성되어, 상기 실리콘 기판에 전기적으로 연결된 제 1 플러그; 상기 제 1 플러그에 전기적으로 연결되도록 상기 제 1 절연막 상에 형성되며, 상면 폭이 하면 폭보다 좁도록 측면이 경사면을 이룬 제 1 금속배선의 패턴; 및 상기 제 1 금속배선의 패턴을 포함한 상기 제 1 절연막 상에 형성되어, 상기 제 1 금속배선의 패턴 사이에 채워진 제 2 절연막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막의 비아홀 내에 형성되어, 상기 제 1 금속배선의 패턴에 전기적으로 연결된 제 2 플러그; 상기 제 2 플러그에 전기적으로 연결되도록 상기 제 2 절연막 상에 형성되며, 상면 폭이 하면 폭보다 좁도록 측면이 경사면을 이룬 제 2 금속배선의 패턴; 및 상기 제 2 금속배선의 패턴을 포함한 상기 제 2 절연막 상에 형성되어, 상기 제 2 금속배선의 패턴 사이에 채워진 제 3 절연막을 포함할 수 있다.
바람직하게는, 상기 비아홀의 내측면은 상기 비아홀의 상측부에서 하측부로 갈수록 그 내경이 작아지는 경사면을 이룰 수 있다.
또한, 본 발명에 의한 반도체 소자의 제조 방법은
실리콘 기판 상에 콘택홀을 갖는 제 1 절연막을 형성시키는 단계; 상기 실리콘 기판에 전기적으로 연결되도록 제 1 플러그를 상기 콘택홀 내에 형성시키는 단계; 상기 제 1 플러그에 전기적으로 연결되도록 상기 제 1 절연막 상에 상면 폭이 하면 폭보다 좁도록 측면이 경사면을 이룬 제 1 금속배선의 패턴을 형성시키는 단계; 및 상기 제 1 금속배선의 패턴 사이에 채워지도록 상기 제 1 금속배선의 패턴을 포함한 상기 제 1 절연막 상에 제 2 절연막을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 금속배선의 패턴에 전기적으로 연결되도록 상기 2 절연막의 비아홀 내에 제 2 플러그를 형성시키는 단계; 상기 제 2 플러그에 전기적으로 연결되도록 상기 제 2 절연막 상에 상면 폭이 하면 폭보다 좁도록 측면이 경사면을 이룬 제 2 금속배선의 패턴을 형성시키는 단계; 및 상기 제 2 금속배선의 패턴 사이에 채워지도록 상기 제 2 금속배선의 패턴을 포함한 상기 제 2 절연막 상에 제 3 절연막을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 비아홀의 내측면을 상기 비아홀의 상측부에서 하측부로 갈수록 그 내경이 작아지는 경사면으로 형성시킬 수 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2는 본 발명에 의한 반도체 소자의 구조를 나타낸 단면도이다. 본 발명의 반도체 소자는 도 2에 도시된 바와 같은 구조를 갖는다. 즉, 실리콘 기판(10)의 아이솔레이션 영역에 아이솔레이션층(11)이 형성되고, 상기 실리콘 기판(10)의 액티브 영역 상에 반도체 소자, 예를 들어 트랜지스터를 위한 구조물, 즉 게이트 산화막(13), 게이트 전극(15), 스페이서(17) 및 소스/드레인(S/D)이 형성된다. 또한, 상기 구조물을 포함한 상기 실리콘 기판(10) 상에 제 1 절연막(20)이 증착, 평탄화되고, 상기 게이트 전극(15) 및 소스/드레인(S/D)의 일부 영역을 노출시키기 위한 상기 절연막(20)의 영역에 콘택홀을 각각 형성시키고 상기 콘택홀에만 도전성 재질의 제 1 플러그(21)가 채워진다. 상기 플러그(21)에 전기적으로 연결된 제 1 금속배선(130)의 패턴이 상기 절연막(20)의 일부 영역 상에 형성되고, 상기 금속배선(130)의 패턴을 포함한 상기 절연막(20) 상에 제 2 절연막(40)이 증착되고, 상기 금속배선(130)의 패턴의 일부 영역을 노출시키기 위한 상기 절연막(40)의 영역에 비아홀(42)이 형성되고, 상기 비아홀(42)에만 도전성 재질의 제 2 플러그(41)가 채워지고, 상기 플러그(41)에 전기적으로 연결된 제 2 금속배선(150)의 패턴을 상기 절연막(40)의 일부 영역 상에 형성시키고, 상기 금속배선(150)의 패턴을 포함한 상기 절연막(40) 상에 제 3 절연막(60)이 증착된다.
여기서, 상기 금속배선(130)의 패턴에서는 상면(131)의 폭(Wa)이 하면(133)의 폭(Wb)보다 좁도록 측면(135)이 경사면으로 형성되므로 상기 상면(131) 사이의 간격(Wc)이 상기 하면(133)의 간격(Wd)보다 넓어진다. 마찬가지로, 상기 금속배선(150)의 패턴에서도 상면(151)의 폭(Wa)이 하면(153)의 폭(Wb)보다 좁도록 측면(155)이 경사면으로 형성되므로 상기 상면(151) 사이의 간격(Wc)이 상기 하면(153)의 간격(Wd)보다 넓어진다. 상기 금속배선(130),(150)의 사이즈가 동일하나, 반드시 동일하여야 할 필요는 없다.
따라서, 상기 절연막(40)이 상기 금속배선(130)의 패턴 사이에 완전히 채워지기가 용이하고, 또한 상기 절연막(60)이 상기 금속배선(150)의 패턴 사이에 완전히 채워지기가 용이하다.
따라서, 본 발명은 종래의 동일한 증착 공정을 이용하면서도 절연막의 갭 필링 능력을 향상시킬 수 있다. 이는 금속배선 사이에 채워진 절연막 내에 보이드가 생성되는 것을 억제시켜주고 나아가 반도체 소자의 누설 전류 증가를 억제시켜줄 수 있다.
한편, 상기 비아홀(42)의 내측면이 수직면을 이루는 것으로 도시되어 있지만, 도 3에 도시된 바와 같이, 상기 비아홀(42)을 대신하여 비아홀(142)을 사용하는 것도 가능하다. 상기 비아홀(142)의 내측면은 상기 비아홀(142)의 상측부에서 하측부로 갈수록 그 내경이 작아지는 경사면을 이룬다.
한편, 본 발명은 설명의 편의상 금속배선을 2개층의 제 1, 2 금속배선만으로 구성된 것처럼 도시하였으나 실제로는 2개층보다 많은 다층의 금속배선으로 구성될 수 있음은 자명한 사실이다.
이와 같이 구성되는 반도체 소자의 제조 방법을 도 4a 내지 도 4d를 참조하여 설명하면, 도 4a에 도시된 바와 같이, 먼저, 실리콘 기판(10)의 아이솔레이션 영역에 예를 들어 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 아이솔레이션층(11)을 형성시킨다. 그런 다음, 상기 실리콘 기판(10)의 액티브 영역에 반도체 소자, 예를 들어 트랜지스터를 위한 구조물, 즉 게이트 산화막(13), 게이트 전극(15), 스페이서(17) 및 소스/드레인(S/D)을 형성시킨다. 이어서 상기 구조물을 포함한 상기 실리콘 기판(10) 상에 제 1 절연막(20)을 두껍게 증착시킨다. 한편, 설명의 편의상 상기 절연막(20)이 1개층으로 구성된 것처럼 도시되어 있으나, 실제로는 여러개의 층으로 구성될 수 있음은 자명한 사실이다. 이후, 상기 절연막(20)을 예를 들어, 화학적 기계적 연마(chemical mechanical polish: CMP) 공정 또는 에치백(etchback) 공정에 의해 평탄화시킨다. 그리고 나서, 상기 게이트 전극(15) 및 소스/드레인(S/D)의 일부 영역을 노출시키기 위한 상기 절연막(20)의 영역에 콘택홀을 각각 형성시키고 상기 콘택홀에만 도전성 재질의 제 1 플러그(21)를 채운다.
도 4b에 도시된 바와 같이, 이후, 상기 플러그(21)에 전기적으로 연결된 제 1 금속배선(130)의 패턴을 상기 절연막(20)의 일부 영역 상에 형성시킨다. 이때, 상기 금속배선(130)의 패턴에서는 상면(131)의 폭(Wa)이 하면(133)의 폭(Wb)보다 좁도록 측면(135)을 경사면으로 형성시키는데, 이는 상면(131) 사이의 간격(Wc)을 상기 하면(133)의 간격(Wd)보다 넓혀주기 위함이다.
따라서, 도 4c의 제 2 절연막(40)이 상기 금속배선(130)의 패턴 사이에 완전히 채워지기가 용이하므로 상기 절연막(40)의 갭 필링 능력을 향상시킬 수 있다. 그 결과, 상기 금속배선(130) 사이에 채워진 절연막(40) 내에 보이드가 생성되는 것을 억제시켜주고 나아가 반도체 소자의 누설 전류 증가를 억제시켜줄 수 있다.
도 4c에 도시된 바와 같이, 이후, 상기 금속배선(130)의 패턴을 포함한 상기 절연막(20) 상에 상기 절연막(40)을 증착시킨다. 이때, 상기 상면(131) 사이의 간격(Wc)이 상기 하면(133)의 간격(Wd)보다 넓으므로 상기 절연막(40)이 상기 금속배선(130)의 패턴 사이에 완전히 채워지기가 용이하다.
따라서, 본 발명은 종래의 고밀도 플라즈마 화학 기상 증착(high density plasma chemcial vapor deposition: HDPCVD) 공정보다 플라즈마 밀도가 낮은 플라즈마 방식의 화학 기상 증착 공정, 예를 들어 플라즈마 강화 화학 기상 증착(plasma enhanced chemcial vapor deposition: PECVD) 공정을 이용하여 상기 절연막(40)의 갭 필링 능력을 향상시킬 수 있다. 또한, 본 발명은 상기 고밀도 플라즈마 화학 기상 증착(HDPCVD) 공정 대신에 상기 플라즈마 강화 화학 기상 증착(PECVD) 공정에 의해 상기 절연막(40)을 증착시키므로 상기 금속배선(130)의 패턴을 플라즈마 손상으로부터 보호할 수 있다.
그런 다음, 상기 절연막(40)을 예를 들어, 화학적 기계적 연마(CMP) 공정 또는 에치백 공정에 의해 평탄화시킨다. 그리고 나서, 상기 금속배선(130)의 패턴의 일부 영역을 노출시키기 위한, 상기 절연막(40)의 영역에 비아홀(42)을 형성시키고 상기 비아홀(42)에만 도전성 재질의 제 2 플러그(41)를 채운다.
여기서, 상기 비아홀(41)의 내측면이 수직면을 이루고 있으나, 도 3에 도시된 바와 같이, 상기 비아홀(142)을 형성시키는 것도 가능하다. 상기 비아홀(142)의 내측면은 상기 비아홀(142)의 상측부에서 하측부로 갈수록 그 내경이 작아지는 경사면을 이룬다.
도 4d에 도시된 바와 같이, 상기 플러그(41)에 전기적으로 연결된 제 2 금속배선(150)의 패턴을 상기 절연막(40)의 일부 영역 상에 형성시킨다. 이때, 상기 금속배선(150)의 패턴에서는 상면(151)의 폭(Wa)이 하면(153)의 폭(Wb)보다 좁도록 측면(155)을 경사면으로 형성시키는데, 이는 상기 상면(151) 사이의 간격(Wc)을 상기 하면(153)의 간격(Wd)보다 넓혀주기 위함이다.
따라서, 제 3 절연막(60)이 상기 금속배선(150)의 패턴 사이에 완전히 채워지기가 용이하므로 상기 절연막(60)의 갭 필링 능력을 향상시킬 수 있다. 그 결과, 상기 금속배선(150) 사이에 채워진 절연막(60) 내에 보이드가 생성되는 것을 억제시켜주고 나아가 반도체 소자의 누설 전류 증가를 억제시켜줄 수 있다.
한편, 상기 금속배선(130),(150)의 사이즈가 동일하나, 반드시 동일하여야 할 필요는 없다.
이후, 상기 금속배선(150)의 패턴을 포함한 상기 절연막(40) 상에 상기 절연막(60)을 증착시킨다. 이때, 상기 상면(151) 사이의 간격(Wc)이 상기 하면(153)의 간격(Wd)보다 넓으므로 상기 절연막(60)이 상기 금속배선(150)의 패턴 사이에 완전히 채워지기가 용이하다.
따라서, 본 발명은 고밀도 플라즈마 화학 기상 증착(HDPCVD) 공정보다 플라즈마 밀도가 낮은 플라즈마 방식의 화학 기상 증착 공정, 예를 들어 플라즈마 강화 화학 기상 증착(PECVD) 공정을 이용하여 상기 절연막(60)의 갭 필링 능력을 향상시킬 수 있다. 또한, 본 발명은 상기 고밀도 플라즈마 화학 기상 증착(HDPCVD) 공정 대신에 상기 플라즈마 강화 화학 기상 증착(PECVD) 공정에 의해 상기 절연막(60)을 증착시키므로 상기 금속배선(150)의 패턴을 플라즈마 손상으로부터 보호할 수 있다.
이후, 설명의 편의상 도면에 도시하지 않았으나 추가의 금속배선 형성 공정을 동일한 방식으로 진행할 수 있다.
따라서, 본 발명은 동일층 금속배선의 패턴 사이의 공간에 절연막을 채우면서 상기 절연막 내에 보이드를 형성시키지 않으므로 상기 절연막의 갭 필링 능력을 용이하게 향상시킨다. 또한, 본 발명은 플라즈마 강화 화학 기상 증착(PECVD) 공정에 의해 상기 절연막을 증착시키므로 상기 금속배선의 패턴을 플라즈마 손상으로부터 보호할 수 있다. 따라서, 본 발명은 반도체 소자의 신뢰성을 향상시킨다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 상면 폭이 하면 폭보다 좁도록 측면이 경사면으로 이루어진 금속배선의 패턴을 실리콘 기판 상에 형성시킨다. 그런 다음, 상기 금속배선의 패턴을 포함한 실리콘 기판 상에 절연막을 증착시킨다.
따라서, 본 발명은 금속배선의 패턴 사이의 공간에 보이드 생성 없이 절연막을 채울 수 있으므로 절연막의 갭 필링 능력을 용이하게 향상시킬 수 있다. 더욱이, 본 발명은 플라즈마 밀도가 낮은 플라즈마 방식의 화학 기상 증착 공정을 이용하여 상기 절연막을 증착시키므로 상기 금속배선의 패턴을 플라즈마 손상으로부터 보호할 수 있다. 이는 반도체 소자의 신뢰성을 향상시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 수정, 변형, 대체도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 반도체 소자의 다층 금속배선 구조를 나타낸 단면도.
도 2는 본 발명에 의한 반도체 소자의 다층 금속배선 구조를 나타낸 단면도.
도 3은 본 발명에 의한 반도체 소자의 다층 금속배선 구조에 적용된 비아홀(via hole)의 다른 예를 나타낸 단면도.
도 4a 내지 도 4d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면공정도.

Claims (6)

  1. 실리콘 기판;
    상기 실리콘 기판 상에 형성된 제 1 절연막;
    상기 제 1 절연막의 콘택홀 내에 형성되어, 상기 실리콘 기판에 전기적으로 연결된 제 1플러그;
    상기 제 1 플러그에 전기적으로 연결되도록 상기 제 1 절연막 상에 형성되며, 상측부에서 하측부로 갈수록 폭이 커지는 경사면을 이룬 제 1 금속배선의 패턴;
    상기 제 1 금속배선의 패턴을 포함한 상기 제 1 절연막 상에 형성되어, 상기 제 1 금속배선의 패턴 사이에 채워진 제 2 절연막; 및
    상측부에서 하측부로 갈수록 그 내경이 작아지는 경사면을 이루는 비아홀
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제 2 절연막의 비아홀 내에 형성되어, 상기 제 1 금속배선의 패턴에 전기적으로 연결된 제 2 플러그;
    상기 제 2 플러그에 전기적으로 연결되도록 상기 제 2 절연막 상에 형성되며, 상면 폭이 하면 폭보다 좁도록 측면이 경사면을 이룬 제 2 금속배선의 패턴; 및
    상기 제 2 금속배선의 패턴을 포함한 상기 제 2 절연막 상에 형성되어, 상기 제 2 금속배선의 패턴 사이에 채워진 제 3 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 실리콘 기판 상에 콘택홀을 갖는 제 1 절연막을 형성시키는 단계;
    상기 실리콘 기판에 전기적으로 연결되도록 제 1 플러그를 상기 콘택홀 내에 형성시키는 단계;
    상기 제 1 플러그에 전기적으로 연결되도록 상기 제 1 절연막 상에 상측부에서 하측부로 갈수록 폭이 커지는 경사면을 이룬 제 1 금속배선의 패턴을 형성시키는 단계;
    상기 제 1 금속배선의 패턴 사이에 채워지도록 제 1 금속배선의 패턴을 포함한 상기 제 1 절연막 상에 제 2 절연막을 형성시키는 단계; 및
    상측부에서 하측부로 갈수록 그 내경이 작아지는 경사면을 이루는 비아홀을 형성시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 제 1 금속배선의 패턴에 전기적으로 연결되도록 상기 2 절연막의 비아홀 내에 제 2 플러그를 형성시키는 단계;
    상기 제 2 플러그에 전기적으로 연결되도록 상기 제 2 절연막 상에 상면 폭이 하면 폭보다 좁도록 측면이 경사면을 이룬 제 2 금속배선의 패턴을 형성시키는 단계; 및
    상기 제 2 금속배선의 패턴 사이에 채워지도록 상기 제 2 금속배선의 패턴을 포함한 상기 제 2 절연막 상에 제 3 절연막을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 삭제
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