KR100743294B1 - 집적 회로 구성과 그의 생성 방법 - Google Patents

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Abstract

커패시터의 제 1 커패시터 전극(P1)과 제 2 커패시터 전극(P2)의 적어도 일부분이 전기 도금에 의해 보조층(H)의 함몰부(V1,V2) 내에 형성된다. 그리고 보조층(H)이 제거되고, 적어도 부분적으로 커패시터 유전체(KD)에 의해 대체된다. 제 1 커패시터 전극(P1)과 제 2 커패시터 전극(P2)의 일부분은 금속, 예를 들어 백금으로 구성될 수 있다. 커패시터 유전체(KD)는 예를 들어 BST로 구성될 수 있다.

Description

집적 회로 구성과 그의 생성 방법{INTEGRATED CIRCUIT ARRAY HAVING AT LEAST ONE CAPACITOR AND METHOD FOR PRODUCING THE SAME}
본 발명은 집적 회로 어레이에 관한 것으로 다시 말해, 기판 안에 배열되어 있는, 적어도 하나의 커패시터를 갖는 회로 어레이에 관한 것이다.
집적 회로 어레이는 예를 들어 하나의 커패시터와 이것에 연결되어 있는 하나의 트랜지스터를 구비하는 메모리 셀을 갖는 DRAM 셀 어레이이다. 메모리 셀의 정보는 커패시터 상에 전하의 형태로 저장된다. 트랜지스터가 워드 라인에 의해 구동될 때, 커패시터의 전하는 비트 라인을 통해 판독될 수 있다.
작은 공간을 차지하면서 동시에 커패시터의 용량을 늘리기 위한 방법으로 H. Horii 등은 "A Self-aligned Stacked Capacitor using Novel Pt Electroplating Method for 1 Gbit DRAMs and Beyond", Symposium on VLSI Technology Digest of Technical Papers(1999), 103, 에서 커패시터의 유전체로 바륨-스트론튬-타이타네이트(barium-strontium-titanate, BST)를 사용하는 방법을 제시하였다. BST는 매우 높은 유전 상수를 갖는다. 백금은 커패시터에서 원기둥형의 제 1 커패시터 전극의 재료로 사용된다. 백금은 드라이 에칭에 의해 가공하기가 어려우므로 제 1 커패시터 전극은 전기 도금에 의해 성장시킨다. 이를 위해 제 1 절연층에 함몰부(depression)를 형성한다. 그 후 40nm 두께의 류테늄(ruthenium, Ru)으로 구성된 접착층(adhesive layer)을 증착한다. 그 다음, 함몰부가 드러나도록 제 2 절연층을 생성하고 패터닝한다. 전기 도금의 결과로 백금은 접착층 상에 생성되고 제 1 절연층과 제 2 절연층 내에 있는 함몰부를 채운다. 그 후 제 2 절연층을 노출시킨 접착층의 일부가 제거된다. 커패시터의 유전체를 생성하기 위하여 40nm 두께의 BST가 스퍼터링에 의해 증착된다. 필요한 제 2 커패시터 전극에 대한 정보는 개시되어 있지 않다.
본 발명은 적어도 하나의 커패시터를 갖는 집적 회로 어레이를 특정하는 문제에 기초하고 있는데, 이것은 커패시터 전극을 생성하기 위해서 에칭하기 어려운 금속을 드라이 에칭하지 않고 커패시터 어레이를 제조할 수 있는지와 커패시터 어레이 내의 커패시터 유전체가 퍼로브스카이트(perovskite)로 구성될 수 있는지에 대한 것이다. 더불어, 이러한 집적 회로 어레이를 제조하는 방법이 설명될 것이다.
상기 문제는 기판의 표면 상에 배열 되어있는 적어도 하나의 커패시터를 갖는 집적 회로 어레이를 사용함으로써 해결된다. 커패시터의 제 1 커패시터 전극과 제 2 커패시터 전극의 적어도 일부분이 배열되어, 제 1 커패시터 전극의 측벽과 제 2 커패시터 전극의 일부분의 측벽만이 서로 반대 방향에 위치하도록 한다. 커패시터의 커패시터 유전체는 서로 반대 방향에 위치하고 있는 제 1 커패시터 전극의 측벽과 제 2 커패시터 전극의 일부분의 측벽 사이에 배열된다. 제 2 커패시터 전극 중에서 일부분만이 실질적으로 기설정된 금속으로 구성된다. 제 1 커패시터 전극은 실질적으로 기설정된 금속으로 구성된다. 제 1 커패시터 전극은 접착층의 제 1 부분 상에 배열되고, 제 2 커패시터 전극은 접착층의 제 2 부분 상에 배열된다.
제 2 커패시터 전극 중 기설정된 금속으로 구성된 부분은 제 1 커패시터 전극 상에 배열되지 않는데, 이는 제 2 커패시터 전극의 전술한 일부분만이 기설정된 금속으로 구성되고 상기 일부분은 제 1 커패시터 전극의 수평면이 아닌 측벽과 서로 반대 방향에 위치하도록 배열되어 있기 때문이다.
상기 기설정된 금속으로는, 예를 들어, Ru, RuO, Ir, IrO, Mo, MoO, Ta 또는 TaN 이 있다. 제 1 커패시터 전극과 제 2 커패시터 전극의 일부분은 바람직하게는 백금으로 구성된다. 이러한 커패시터 전극에는 퍼로브스카이트, 예를 들어, BST나 스트론튬-비스무스-탄탈레이트(strontium-bismuth-tantalate, SBT)로 구성된 커패시터 유전체가 사용될 수 있으며, 또한 백금은 매우 높은 일함수를 가지므로 커패시터 유전체는 작은 밴드 갭을 갖게 된다. 이러한 물질은 높은 유전 상수를 갖기 때문에 커패시터의 용량을 늘리는데 유리하다.
제 1 커패시터 전극과 제 2 커패시터 전극의 일부분이 서로 겹쳐서 배열되어 있지 않으므로 회로 어레이는 아래 기술한 방법에 따라 제조될 수 있으며 또한 이로써 상기 문제를 해결할 수 있다.
보조층(auxiliary layer)이 기판 위에 형성된다. 적어도 제 1 함몰부와 제 2 함몰부가 보조층 내에 형성된다. 접착층이 적어도 제 1 함몰부의 저면과 적어도 제 2 함몰부의 저면에 형성되나 보조층의 표면 상에는 형성되지 않는다. 커패시터의 제 1 커패시터 전극이 전기 도금에 의해 제 1 함몰부 내의 접착층의 제 1 부분 위에 형성되고, 적어도 제 2 커패시터 전극의 일부분이 제 2 함몰부 내의 접착층의 제 2 부분 위에 형성된다. 그 후 보조층은 제거된다. 커패시터의 유전체는 제 1 커패시터 전극과 제 2 커패시터 전극의 일부분 사이에 형성된다.
제 1 커패시터 전극과 제 2 커패시터 전극의 일부분은 전기 도금에 의하여 형성된다. 제 1 커패시터 전극과 제 2 커패시터 전극의 일부분은 커패시터 전극의 생성에 필요하나 에칭을 하기에 어려운 금속을 드라이 에칭하지 않고도 에칭하기 어려운 금속으로 구성될 수 있다.
제 1 커패시터 전극과 제 2 커패시터 전극의 일부분은 동시에 형성되며 따라서 공정 비용도 특히 저렴하다.
제 1 함몰부와 제 2 함몰부는 깊이가 다를 수 있기 때문에 제 1 커패시터 전극이 제 2 커패시터 전극보다 높게 배열되거나 또는 그 반대로 배열된다.
커패시터의 용량을 늘리기 위해서는 제 2 커패시터 전극의 일부분이 제 1 커패시터 전극을 측면에서 둘러싸도록 하는 것이 유리하다. 이를 위해, 제 2 함몰부는 측면에서 제 1 함몰부를 둘러싸도록 형성된다.
공정 비용을 줄이기 위해 제 2 커패시터 전극은 제 2 커패시터 전극의 단지 일부만으로 구성되는 것이 유리하다. 따라서 제 2 커패시터 전극의 또 다른 부분은 제공되지 않는다. 이 경우에 제 1 커패시터 전극과 제 2 커패시터 전극은 실질적으로 기설정된 금속으로 구성되고 또한 동시에 형성된다.
이와 달리, 제 2 커패시터 전극의 적어도 다른 일부분은 기설정된 금속으로 구성되지 않으며, 특히, 에칭이 어려운 금속으로 구성되지 않는다. 제 2 커패시터 전극의 다른 일부분은, 예를 들어, 도핑된 폴리실리콘이나 드라이 에칭에 의해 쉽게 패터닝 할 수 있는 금속으로 구성된다. 제 1 커패시터 전극과 제 2 커패시터 전극의 다른 일부분 사이에는 커패시터 유전체가 배열되지 않으므로, 커패시터의 커패시터 유전체는 BST로 구성될 수 있으며, 제 2 커패시터 전극의 다른 일부분은 낮은 일함수를 갖는 금속으로 구성될 수 있으나, 그럼에도 불구하고 누설 전류는 발생하지 않는다.
제 2 커패시터 전극의 일부분이 제 1 커패시터 전극보다 높게 배열되어 있고 제 2 커패시터 전극의 일부분이 제 1 커패시터 전극을 둘러싸고 있다면, 제 2 커패시터 전극의 다른 일부분은 예를 들어 제 2 커패시터 전극의 일부분 상에, 그리고 제 1 커패시터 전극의 상부에 배열될 수 있다. 제 2 커패시터 전극의 다른 일부분을 생성하기 위해서, 제 1 커패시터 전극이 절연 구조물로 덮히고, 제 2 커패시터 전극의 다른 일부분을 이루는 재료가 증착된 후, 회로 어레이가 부분적으로 에칭된다.
공정을 단순화하기 위하여 제 1 함몰부와 제 2 함몰부는 보조층의 이방성 에칭에 의해 형성되는 것이 유리하다. 이 경우, 제 1 커패시터 전극과 제 2 커패시터 전극의 일부분의 측벽은 실질적으로 기판의 표면에 대해 수직 방향으로 배열된다. 제 1 커패시터 전극의 측벽은 제 1 커패시터 전극의 상단에서 시작하여 그 하단에 이른다. 제 2 커패시터 전극의 일부분의 측벽은 제 2 커패시터 전극의 상단에서 시작하여 그 하단에 이른다.
커패시터의 용량을 늘리기 위해 제 1 커패시터 전극과 제 2 커패시터 전극의 일부분의 측벽은 요철을 갖는다. 이를 위해, 예를 들어 보조층은 제 1 물질과 제 2 물질이 선택적으로 구성된 부분층으로부터 형성된다. 제 1 함몰부와 제 2 함몰부는 보조층의 이방성 에칭에 의해 먼저 형성된다. 다음으로, 제 1 물질은 제 2 물질에 대하여 특정의 깊이를 갖도록 선택적으로 등방성 에칭되어 제 1 함몰부와 제 2 함몰부의 에지는 요철을 갖게 된다. 이 형상은, 전기 도금 중에 제 1 커패시터 전극과 제 2 커패시터 전극의 일부분의 형상으로 변경된다..
접착층은 예를 들어 보조층이 형성되기 전에 기판에 형성된다. 제 1 함몰부와 제 2 함몰부는 접착층까지의 깊이로 형성된다. 바람직하게는 접착층은 에치 스탑(etch stop)의 역할을 한다. 특히, 접착층이, 예를 들어, Ru, RuO, Ir, IrO, Mo, MoO, Ta 또는 TaN와 같은 도전체로 구성된다면, 누설 전류의 발생을 막기 위해 접착층의 제 1 부분과 제 2 부분을 분리하는 것이 바람직하다. 이를 위해, 보조층을 제거한 이후 노출된 접착층의 일부분을 이방성 에칭을 통해 제거한다.
또 다른 방식에서 접착층은 제 1 함몰부와 제 2 함몰부가 형성된 후에 형성된다. 함몰부의 바깥쪽, 즉 보조층의 상부 표면 상에 배열되어 있는 접착층의 일부를 제거하기 위해 제 1 함몰부와 제 2 함몰부를 레지스트로 채울 수 있다. 그 후, 접착층의 노출된 부분이 제거된다.
본 발명의 범위는 접착층의 제 1 부분과 제 2 부분 사이에서 발생하는 누설 전류를 줄이기 위해 커패시터 유전체보다 높은 밴드 갭을 갖는 충전구조(filling structure)를 상기 접착층의 두 부분 사이에 배열하는 것을 포함한다. 커패시터의 유전체는 충전구조 위에 배열된다. 이를 위해 접착층의 제 1 부분이 접착층의 제 2 부분과 분리된 후에 그 두 부분 사이에 배열되어 전기적으로 두 부분을 서로 분리하는 충전구조가 형성된다.
본 발명의 범위는 커패시터가 형성되기 전에 회로 어레이의 반도체 소자를 형성하는 것을 포함한다. 제 1 커패시터 전극은 반도체 소자 위에 형성되고 반도체 소자와 연결된다.
반도체 소자는, 예를 들어, 트랜지스터이다.
회로 어레이는, 예를 들어, 같은 방법으로 구현된 메모리 셀을 갖는 메모리 셀 어레이이다. 커패시터와 반도체 소자는 메모리 셀 중의 하나의 일부분에 해당한다.
메모리 셀 어레이의 집적 밀도를 높이기 위해서는 메모리 셀의 커패시터들의 제 2 커패시터 전극들이 코히어런트(coherent)함으로써 제 2 커패시터 전극 각각에 대하여 콘택트(contact)를 만들 필요가 없도록 하는 것이 유리하다. 이러한 회로 어레이는 제 1 함몰부와 제 2 함몰부가 형성될 때 나중에 형성될 메모리 셀의 커패시터의 제 1 커패시터 전극을 측면에서 둘러싸고 있는 보조층의 일부만을 남게 함으로써 제조할 수 있다. 보조층의 이 부분은 커패시터의 유전체와 충전구조에 의해 대체된다. 따라서 제 2 함몰부는 코히어런트하다.
메모리 셀 어레이는, 예를 들어, DRAM 셀 어레이로써, DRAM 셀 어레이의 메모리 셀은 커패시터 및 그와 연결된 트랜지스터로 각각 이루어져 있다. 메모리 셀은 워드 라인 및 그와 교차하는 비트라인에 연결된다.
메모리 셀 어레이는 또한 FRAM(ferroelectric random access memory) 셀 어레이일 수 있다. 이 경우, 커패시터 유전체는 강자성 물질, 예를 들어 Pb(Zr, Ti)O3로 구성된다.
코히어런트한 제 2 함몰부는, 예를 들어, 다음과 같은 방법으로 형성될 수 있다.
보조층에 대하여 선택적으로 에칭이 가능하며 또한 형성될 제 1 함몰부 중의 하나를 덮는 보조구조(auxiliary structures)가 보조층 위에 생성된다. 보조구조와 보조층에 대하여 선택적으로 에칭이 가능한 스페이서(spacers)가 보조구조의 측벽 상에 생성된다. 보조구조는 스페이서와 보조층에 대하여 선택적으로 제거된다. 따라서 보조구조는 재료의 증착과 에칭 백을 통하여 스페이스를 형성하고, 스페이서가 이후 생성될 제 1 함몰부 중의 하나를 둘러싸도록 한다. 스페이서에 대하여 보조층을 선택적으로 에칭함으로써 제 1 함몰부와 코히어런트한 제 2 함몰부가 생성된다.
스페이서의 두께가 커패시터 유전체의 두께를 결정한다.
보조층은, 예를 들어, 폴리실리콘, SiO2 또는 실리콘 나이트라이드로 구성된다.
스페이서와 충전구조물은, 예를 들어, SiO2 또는 실리콘 나이트라이드로 구성된다.
보조구조는 예를 들어 폴리실리콘 또는 실리콘 나이트라이드로 구성된다.
본 발명의 실시예는 아래 도면을 참고하여 이하에서 더욱 자세히 설명된다.
도 1a는 트랜지스터, 워드 라인(도시 되지 않음), 비트 라인(도시 되지 않음), 콘택트, 중간 산화물, 접착층, 보조층, 보조구조 및 스페이서가 생성된 후의 기판을 도시한 단면도이다.
도 1b는 도 1a의 공정이 끝난 후 도 1a에서 도시된 단면에 대하여 직교하는 방향의 단면도이다.
도 2a는 도 1a에서 보조구조가 제거되고 제 1 함몰부와 제 2 함몰부가 생성된 후를 도시한 단면도이다.
도 2b는 도 1b에서 도 2a의 공정이 끝난 후를 도시한 단면도이다.
도 3a는 도 2a에서 커패시터의 제 1 커패시터 전극 및 제 2 커패시터 전극, 절연체, 및 충전구조가 형성된 후를 도시한 단면도이다.
도 3b는 도 2b에서 도 3a의 공정이 끝난 후를 도시한 단면도이다.
도 4a는 도 3a에서 커패시터 유전체와 또 다른 중간 산화물이 생성된 후를 도시한 단면도이다.
도 4b는 도 3b에서 도 4a의 공정이 끝난 후를 도시한 단면도이다.
도 4c는 제 1 커패시터 전극, 커패시터 유전체, 및 제 2 커패시터 전극이 도시된 기판의 평면도이다.
상기 도면은 축척에 따르지 않는다.
하나의 실시예에 있어서, 실리콘으로 만들어진 제 1 기판(1)이 시작하는 재료로서 제공된다. 기판(1) 표면의 일정 영역에서 트랜지스터(T)가 생성된다(도 1a 및 1b 참조). 트랜지스터(T)의 게이트 전극은 X축(X)과 평행하게 배열된 워드 라인과 연결된다. 트랜지스터(T)의 제 1 소스/드레인 영역은 Y축(Y)과 평행하게 배열된 비트 라인과 연결된다. Y축(Y)은 X축(X)과 직교하도록 배열된다.
SiO2로 이루어진 약 500nm 두께의 중간 산화물(Z)이 트랜지스터(T) 상에 생성된다(도 1a 및 1b 참조). 트랜지스터(T)의 제 2 소스/드레인 영역에 대한 콘택트(K)가 중간 산화물(Z) 내에 생성된다. 콘택트(K)는 도핑된 폴리실리콘으로 구성되고, 지름이 약 100nm인 원형의 수평 단면을 갖는다. 콘택트(K)는 X축(X)을 따라서 약 100nm의 간격을 두고 서로 인접해 있으며, Y축(Y)을 따라서 약 300nm의 간격을 두고 서로 인접해 있다.
콘택트(K)는 약 30nm의 깊이로 에칭 백되어 중간 산화물(Z)의 상부 표면이 컨택트(K)의 상부 표면보다 약 30nm 높게 위치하도록 한다. 그리고, RuO2로 구성된 약 50nm 두께의 접착층(HF)이 증착된다. 그 위에 SiO2로 만들어진 약 500nm 두께의 보조층(H)이 형성된다(도 1a 및 1b 참조).
보조구조(HN)를 생성하기 위해 폴리 실리콘이 약 100nm의 두께로 증착되고 포토리소그래픽 방식(photolithographic method)에 의해 패터닝된다. 보조구조(HN)는 X축(X) 방향으로 약 100nm의 길이를 갖고 Y축(Y) 방향으로 약 300nm의 길이를 갖는다(도 1a 및 1b 참조). 보조구조(HN)는 각각의 콘택트(K) 위에 하나씩 배열된다.
스페이서(SP)는 실리콘 나이트라이드를 약 35nm의 두께로 증착하고 에칭 백하여 생성된다(도 1a 및 1b 참조).
그 후, 보조구조(HN)는 스페이서(SP)와 보조층(H)에 대하여 예를 들어 HBr을 사용하여 선택적으로 제거된다. SiO2를 스페이서(SP)에 대하여 선택적으로 에칭한 결과 제 1 함몰부(V1)와 코히어런트한 제 2 함몰부(V2)가 보조층(H) 내에 접착층(HF)의 깊이까지 형성된다(도 2a 및 2b 참조). 제 1 함몰부(V1)는 제거된 보조구조(HN)의 하부에 배열된다. 보조층(H) 중 남아 있는 부분은 제 1 함몰부(V1)를 측면에서 둘러싼다.
전기 도금 방법에 의하여 백금이 보조층(HF) 상에서 제 1 함몰부(V1)와 제 2 함몰부(V2) 사이가 채워질때까지 성장된다. 그 결과, 커패시터의 제 1 커패시터 전극(P1)이 함몰부(V1) 내에 형성된다(도 3a 및 3b 참조). 커패시터의 코히어런트한 제 2 커패시터 전극(P2)은, 코히어런트한 제 2 함몰부(V2) 내에 형성된다.
그 후, 스페이서(SP)와 보조층(H)의 남겨진 부분이 제거된다. RuO2의 이방성 에칭에 의해 접착층(HF)이 패터닝되어, 제 1 커패시터 전극(P1)의 하부에 배열된 접착층(HF)의 제 1 부분과 제 2 커패시터 전극(P2)의 코히어런트한 제 2 부분의 하부에 배열된 접착층(HF)의 제 2 부분이 서로 분리된다(도 3a 및 3b 참조).
HDP 공정에 의해 SiO2가 증착 및 등방성 에칭 백되어, SiO2로 구성된 약 50nm의 두께의 충전구조(F)가 접착층(HF)의 제 1 부분과 제 2 부분 사이에 생성된다. 접착층(HF)의 제 1 부분과 제 2 부분은 충전구조(F)로 인해 더 이상 노출되지 않게 된다. HDP 공정 동안 절연체(I)는 제 1 커패시터 전극(P1) 상에 생성된다.
커패시터의 커패시터 유전체(KD)를 생성하기 위해서 BST가 Sol-Gel 공정에 의해 분사되고 가열 압축된다. 그리고 BST는 절연체(I)가 노출될때까지 에칭 백된다(도 4a, 4b 및 4c 참조). 이후 약 200nm 두께의 다른 중간 산화물(Z')이 SiO2로부터 생성된다(도 4a 및 4b 참조).
본 실시예에서 각각 하나의 커패시터와 트랜지스터(T)를 구비한 메모리 셀을 갖는 DRAM 셀 어레이가 생성된다. 제 1 커패시터 전극(P1)은 콘택트(K)를 통해 트랜지스터(T)와 연결된다.
본 발명의 범위 내에서 본 실시예에 대한 다양한 변화가 가능함을 알 수 있다. 예를 들어, 전술한 층, 구조, 함몰부의 크기는 각각의 요구조건에 맞도록 변경될 수 있다. 또한 물질의 선택에 있어서도 변경이 가능하다.

Claims (25)

  1. 집적 회로 구성에 있어서,
    기판은 표면을 가지고,
    상기 기판의 상기 표면상에 적어도 두개의 커패시터가 제공되며,
    상기 커패시터의 각각은 제 1 커패시터 전극과 제 2 커패시터 전극 및 커패시터 유전체를 가지며,
    상기 제 1 커패시터 전극과 상기 제 2 커패시터 전극은 각각 측면을 가지며, 상기 제 1 커패시터 전극과 상기 제 2 커패시터 전극의 배치는 상기 제 1 커패시터 전극과 상기 제 2 커패시터 전극의 각각의 측면만이 서로 간에 반대되게 배치되도록 이루지며,
    상기 제 1 커패시터 전극과 상기 제 2 커패시터 전극은 에칭이 어려운 물질로 구성되고,
    상기 커패시터 유전체는 퍼로브스카이트로 구성되어, 서로간에 반대되게 배치된 상기 제 1 커패시터 전극의 측면과 상기 제 2 커패시터 전극의 측면 사이에 배치되고,
    상기 제 1 커패시터 전극은 실질적으로 주어진 금속으로 이루어지고, 상기 제 2 커패시터 전극은 실질적으로 상기 주어진 금속으로 이루어지도록 구성되고,
    접착층은 루테늄, 이리듐, 몰리브덴, 루테늄 산화물, 이리듐 산화물, 몰리브덴 산화물, 탄탈 및 TaN 을 포함하는 그룹으로 부터 선택된 적어도 하나의 물질로 이루어지고, 상기 접착층은 제 1 부분과 제 2 부분을 가지며,
    상기 제 1 커패시터 전극은 상기 접착층의 제 1 부분상에 배치되고, 상기 제 2 커패시터 전극은 상기 접착층의 제 2 부분상에 배치되며,
    상기 적어도 2개의 커패시터중 제 1 커패시터의 상기 제 2 커패시터 전극은 상기 적어도 2개의 커패시터중 제 2 커패시터의 상기 제 2 커패시터 전극과 코히어런트하는,
    집적 회로 구성.
  2. 제 1 항에 있어서,
    상기 제 1 커패시터 전극은 상단부를 가지고,
    상기 제 2 커패시터 전극은 상단부 및 하단부를 가지며,
    상기 적어도 2개의 커패시터의 상기 제 1 커패시터 전극의 상기 측면은 상기 기판의 상기 표면에 대해 실질적으로 수직하게 연장되고, 상기 제 1 커패시터 전극의 상기 상단부에서 상기 제 2 커패시터 전극의 상기 하단부까지 연장되며,
    상기 적어도 2개의 커패시터의 상기 제 2 커패시터 전극의 상기 측면은 상기 제 2 커패시터 전극의 상기 상단부에서 부터 상기 기판의 상기 표면에 대해 실질적으로 수직하게 연장되는
    집적 회로 구성.
  3. 제 1 항에 있어서,
    상기 제 2 커패시터 전극은 상기 제 1 커패시터 전극을 측방향으로 둘러싸는
    집적 회로 구성.
  4. 제 1 항에 있어서,
    상기 접착층의 상기 제 1 부분과 상기 접착층의 제 2 부분 사이에 충전 구조가 배치되고,
    상기 커패시터 유전체는 상기 충전 구조상에 배치되는
    집적 회로 구성.
  5. 제 1 항에 있어서,
    상기 제 1 커패시터 전극 아래에 반도체 소자가 배치되고,
    상기 제 1 커패시터 전극은 상기 반도체 소자에 연결되며,
    상기 제 1 커패시터 전극과, 상기 제 2 커패시터 전극과, 상기 커패시터 유전체 및 상기 반도체 소자는 상기 적어도 2개의 커패시터의 각각에 대하여, 각각의 메모리 셀 구성을 형성하는
    집적 회로 구성.
  6. 제 5 항에 있어서,
    상기 메모리 셀 구성들은 실질적으로 서로간에 동일하게 구성되며, 메모리 셀 어레이를 형성하는
    집적 회로 구성.
  7. 적어도 두개의 커패시터를 포함하는 집적 회로 구성을 생성하는 방법으로서,
    기판상에 접착층을 제공하는 단계와,
    그 다음에 상기 기판상에 보조층을 제공하는 단계와,
    제 1 함몰부와 제 2 함몰부를 상기 보조층에 형성하되, 상기 제 1 함몰부와 상기 제 2 함몰부가 상기 접착층까지 연장되도록 형성하는 단계와,
    전기 도금으로, 상기 접착층의 제 1 부분상의 상기 제 1 함몰부에 제 1 커패시터 전극을 생성하고, 상기 접착층의 제 2 부분상의 제 2 함몰부에 제 2 커패시터 전극의 적어도 일부를 생성하는 단계와,
    상기 보조층을 제거하는 단계와,
    상기 보조층의 제거에 이어, 상기 보조층의 제거에 의해 노출되었던 접착층의 일부를 이방성 에칭 단계로 제거하는 단계와,
    상기 제 1 커패시터 전극과 상기 제 2 커패시터 전극의 일부 사이에 커패시터 유전체를 생성하는 단계를 포함하는
    집적 회로 구성의 생성 방법.
  8. 제 7 항에 있어서,
    상기 보조층의 제거에 의해 노출되었던 접착층의 일부를 제거하는데 후속하여, 적어도 하나의 충전 구조가 상기 접착층의 제 1 부분과 상기 접착층의 제 2 부분을 분할하도록 적어도 하나의 충전 구조를 생성하는 단계와,
    상기 적어도 하나의 충전 구조상에 커패시터 유전체를 생성하는 단계를 포함하는
    집적 회로 구성의 생성 방법.
  9. 제 7 항에 있어서,
    제 2 함몰부가 상기 제 1 함몰부를 측방향으로 감싸도록 상기 제 2 함몰부를 생성하는 단계를 포함하는
    집적 회로 구성의 생성 방법.
  10. 제 7 항에 있어서,
    상기 적어도 2개의 커패시터를 생성하기 전에 집적 회로 구성의 반도체 소자를 생성하는 단계와,
    상기 반도체 소자상에 상기 제 1 커패시터 전극을 생성하고 상기 반도체 소자에 상기 제 1 커패시터 전극을 접속시키는 단계를 포함하는
    집적 회로 구성의 생성 방법.
  11. 제 10 항에 있어서,
    상기 집적 회로 구성으로서, 실질적으로 균일한 메모리 셀을 가진 메모리 셀 구성을 생성함으로서, 상기 2개의 커패시터중 적어도 하나의 커패시터와 상기 반도체 소자가 상기 메모리 셀중 하나를 형성하는 단계와;
    상기 보조층의 단지 일부만이 남고, 상기 보조층의 그 일부가 제 1 커패시터 전극 및 생성될 추가의 제 1 커패시터 전극을 측방향으로 둘러싸도록, 상기 제 1 함몰부와 추가의 제 1 함몰부를 생성하고 제 2 함몰부와 추가의 제 2 함몰부를 생성하는 단계를 포함하는
    집적 회로 구성의 생성 방법.
  12. 삭제
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  16. 삭제
  17. 삭제
  18. 제 11 항에 있어서,
    상기 보조층상에 보조 구조들을 생성하여, 상기 보조 구조들이 보조층에 대해 선택적으로 에칭 가능하게 되도록 하고, 상기 보조 구조들의 각각이 상기 제 1 함몰부와 상기 생성될 추가의 제 1 함몰부의 각각을 덮도록 하는 단계와,
    상기 보조 구조들의 측면상에 스페이서를 생성하여, 상기 스페이스가 상기 보조 구조 및 상기 보조층에 대해 선택적으로 에칭 가능하게 되도록 하는 단계와,
    상기 보조 구조를 상기 스페이서와 상기 보조층에 대해 선택적으로 제거하는 단계, 및
    상기 스페이서에 대해 선택적으로 상기 보조층을 에칭함으로서, 상기 제 1 함몰부와, 상기 추가의 제 1 함몰부와, 상기 제 2 함몰부와 상기 추가의 제 2 함몰부를 생성하는 단계를 포함하는
    집적 회로 구성의 생성 방법.
  19. 제 3 항에 있어서,
    상기 접착층의 상기 제 1 부분과 상기 접착층의 제 2 부분 사이에 충전 구조가 배치되고,
    상기 커패시터 유전체는 상기 충전 구조상에 배치되는
    집적 회로 구성.
  20. 제 3 항에 있어서,
    상기 제 1 커패시터 전극 아래에 반도체 소자가 배치되고,
    상기 제 1 커패시터 전극은 상기 반도체 소자에 연결되며,
    상기 제 1 커패시터 전극과, 상기 제 2 커패시터 전극과, 상기 커패시터 유전체 및 상기 반도체 소자는 상기 적어도 2개의 커패시터의 각각에 대하여, 각각의 메모리 셀 구성을 형성하는
    집적 회로 구성.
  21. 제 4 항에 있어서,
    상기 제 1 커패시터 전극 아래에 반도체 소자가 배치되고,
    상기 제 1 커패시터 전극은 상기 반도체 소자에 연결되며,
    상기 제 1 커패시터 전극과, 상기 제 2 커패시터 전극과, 상기 커패시터 유전체 및 상기 반도체 소자는 상기 적어도 2개의 커패시터의 각각에 대하여, 각각의 메모리 셀 구성을 형성하는
    집적 회로 구성.
  22. 제 19 항에 있어서,
    상기 제 1 커패시터 전극 아래에 반도체 소자가 배치되고,
    상기 제 1 커패시터 전극은 상기 반도체 소자에 연결되며,
    상기 제 1 커패시터 전극과, 상기 제 2 커패시터 전극과, 상기 커패시터 유전체 및 상기 반도체 소자는 상기 적어도 2개의 커패시터의 각각에 대하여, 각각의 메모리 셀 구성을 형성하는
    집적 회로 구성.
  23. 제 9 항에 있어서,
    상기 적어도 2개의 커패시터를 생성하기 전에 집적 회로 구성의 반도체 소자를 생성하는 단계와,
    상기 반도체 소자상에 상기 제 1 커패시터 전극을 생성하고 상기 반도체 소자에 상기 제 1 커패시터 전극을 접속시키는 단계를 포함하는
    집적 회로 구성의 생성 방법.
  24. 제 23 항에 있어서,
    상기 집적 회로 구성으로서, 실질적으로 균일한 메모리 셀을 가진 메모리 셀 구성을 생성함으로서, 상기 2개의 커패시터중 적어도 하나의 커패시터와 상기 반도체 소자가 메모리 셀중 하나를 형성하는 단계와;
    상기 보조층의 단지 일부만이 남고, 상기 보조층의 그 일부가 제 1 커패시터 전극 및 생성될 추가의 제 1 커패시터 전극을 측방향으로 둘러싸도록, 상기 제 1 함몰부와 추가의 제 1 함몰부를 생성하고 제 2 함몰부와 추가의 제 2 함몰부를 생성하는 단계를 포함하는
    집적 회로 구성의 생성 방법.
  25. 제 24 항에 있어서,
    상기 보조층상에 보조 구조들을 생성하여, 상기 보조 구조들이 보조층에 대해 선택적으로 에칭 가능하게 되도록 하고, 상기 보조 구조들의 각각이 상기 제 1 함몰부와 상기 생성될 추가의 제 1 함몰부의 각각을 덮도록 하는 단계와,
    상기 보조 구조들의 측면상에 스페이서를 생성하여, 상기 스페이스가 상기 보조 구조 및 상기 보조층에 대해 선택적으로 에칭 가능하게 되도록 하는 단계와,
    상기 보조 구조를 상기 스페이서와 상기 보조층에 대해 선택적으로 제거하는 단계, 및
    상기 스페이서에 대해 선택적으로 상기 보조층을 에칭함으로서, 상기 제 1 함몰부와, 상기 추가의 제 1 함몰부와, 상기 제 2 함몰부와 상기 추가의 제 2 함몰부를 생성하는 단계를 포함하는
    집적 회로 구성의 생성 방법.
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