KR100742439B1 - 능동 픽셀 센서 회로(ａｐｓ) 및 그 처리 방법 - Google Patents

능동 픽셀 센서 회로(ａｐｓ) 및 그 처리 방법 Download PDF

Info

Publication number
KR100742439B1
KR100742439B1 KR1020000046027A KR20000046027A KR100742439B1 KR 100742439 B1 KR100742439 B1 KR 100742439B1 KR 1020000046027 A KR1020000046027 A KR 1020000046027A KR 20000046027 A KR20000046027 A KR 20000046027A KR 100742439 B1 KR100742439 B1 KR 100742439B1
Authority
KR
South Korea
Prior art keywords
signal
conductor
conductors
active pixel
row
Prior art date
Application number
KR1020000046027A
Other languages
English (en)
Other versions
KR20010050020A (ko
Inventor
멘트저레이에이
Original Assignee
아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 filed Critical 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드
Publication of KR20010050020A publication Critical patent/KR20010050020A/ko
Application granted granted Critical
Publication of KR100742439B1 publication Critical patent/KR100742439B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects
    • H04N25/69—SSIS comprising testing or correcting structures for circuits other than pixel cells
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N17/00—Diagnosis, testing or measuring for television systems or their details
    • H04N17/002—Diagnosis, testing or measuring for television systems or their details for television cameras

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
  • Facsimile Heads (AREA)

Abstract

능동 픽셀 센서(APS) 회로는 개선된 테스트 및 신호 처리 능력을 제공한다. APS는 보통 행 및 열 어레이로 배치된 픽셀 셀을 포함하고 있다. 선택가능하게 인에이블할 수 있는 연결 도체는 어레이 내의 각 주요 도체 사이에 마련되어, 하나의 주요 도체 상의 신호를 다른 주요 도체로 전달한다. 주요 도체는 행, 리셋 및 열 도체를 포함한다. 테스트 목적 및 정상 모드 동작을 위한 신호 전달이 개시된다.

Description

능동 픽셀 센서 회로(ＡＰＳ) 및 그 처리 방법{IMPROVED DIGITAL IMAGING CIRCUIT AND METHOD}
도 1은 본 발명에 따라 효율적으로 테스트 및 동작하는 능동 픽셀 센서(APS)의 개략도,
도 2는 도 1의 APS에서 사용되는 대표적인 픽셀 셀의 개략도,
도 3은 본 발명에 따른 열 도체 테스트 회로를 구비하는 APS의 개략도,
도 4는 본 발명에 따른 행 및/또는 리셋 도체를 위한 대안의 선택가능하게 인에이블할 수 있는 도체 장치(3-상 능력 구비)의 구성도.
본 발명은 디지털 영상화 회로에 관한 것으로서, 구체적으로는, 테스트 및/또는 정상 모드 동작에서 이러한 회로를 효율적으로 처리하는 것에 관한 것이다.
여러 가지 유형의 디지털 영상화 회로가 해당 기술 분야에 공지되어 있으며, 이들 회로는 전하 결합 소자(charge coupled device: CCD) 및 능동 픽셀 센서(active pixel sensor: APS)를 기초로 하는 회로를 포함한다. CCD와 APS 사이의 한 가지 차이점으로 APS가 트랜지스터와 같은 능동 소자를 각 픽셀 셀(pixel cell)에 포함하고 있기 때문에, APS의 명칭은 이들 능동 소자의 존재로부터 유래하였다. 통상의 APS 셀은 포토 다이오드 및 여러 개의 트랜지스터를 포함하며, 리셋(reset), 행 및 열 노드를 구비하고 있다(도 2 참조). 본 발명은 특히 APS에 적용가능하지만, 본 발명의 지연된 연속적 신호 전달 및 다른 측면은 다른 디지털 영상화 회로 및 메모리 셀 어레이(array)에도 적용가능하다.
APS는 통상 반도체 매체에서 제조된다. 웨이퍼의 각 APS는 적당한 동작을 위해 테스트되어야 하며, 특정한 불량률(rejection ratio)이 예상된다. 제거 또는 결함을 야기하는 많은 문제는 금속 도전 물질의 무결성과 관련된다. 무결성 문제는, 보통 3가지 부분, 즉 (1) 개방 회로를 야기하는 도전 물질의 공극(void), (2) 단락을 야기하는 이질적인 도전 물질, (3) 예컨대 절연층의 핀홀(pinhole) 등으로 인한 수직층의 손상으로부터 발생한다.
현재는, 다양한 금속 무결성 테스트가 APS 내의 도체에 대해 실시되고 있다. 이들 테스트는, 통상, 어레이 내의 각 행을 개별적 및 순차적으로 선택한 후, 리셋 및 열 도체에 대해 이러한 공정을 반복하는 것을 포함한다. 이러한 테스트 장치는, 모든 테스트 신호를 처리하는 데 필요한 상당한 양의 시간과, 이러한 신호를 처리하는 데 필요한 상당한 양의 로직(logic)을 요구하고 있다. APS 회로에서는, 대략 다이(die)의 2/3-3/4가 APS를 구성하여, 복호화, 테스트 및 그 밖의 처리 회로를 위해서는 얼마 되지 않는 공간만을 남긴다는 것을 인지해야 할 것이다. 또한, 통상의 몇몇 테스트는, 신호 처리를 위해 부가적인 아날로그-디지털 컨버터 및 프로그램가능 이득 증폭기를 필요로 하는 아날로그 신호로 수행된다.
정상 모드 동작에 관해, 본 발명은, 특히 리셋 신호에 관해서, 종래의 APS에서보다 더 빠른 신호 처리를 제공한다. "사진"을 찍는 경우, 모든 셀에 대한 리셋 신호는 (이미지 양단의 기울어짐을 줄이기 위해서) 거의 동시에 인가되어야 하며, 이 신호 인가는 허용불능 전류 스파이크(spike)를 발생시켜서는 안 된다. 하나의 종래 기술의 실시예에서는, 셀의 각 행을 순차적으로 인에이블하거나 디스에이블한다. 각 행이 적어도 3개의 클럭 주기를 차지하기 때문에, 각 행마다 120ns를 필요로 하며, 이 시간은 (25mHz에서) 1280개의 행으로 이루어진 픽셀 어레이에 대해서는 154㎲가 된다. 이것은 50㎲ 이하의 카메라 판매 사양(specification)을 충족시키지 못한다. 다른 종래 기술의 실시예에서는, 전역(global) 리셋(또는 인에이블/디스에이블) 신호를 전송한다. 이 실시예는 타이밍 요건을 만족시키지만, 기생(parasitic) 캐패시턴스가 각 행마다 5mA의 전류 스파이크를 발생시켜, 어레이에 대해 6.4A의 전류 스파이크를 발생시키기 때문에, 허용될 수 없다.
따라서, 바람직하지 않은 EMI를 유발하지 않도록 픽셀 셀의 어레이에 대한 리셋 신호를 신속하게 인가할 필요가 있다.
이에 따라, 본 발명의 목적은, 효율적으로 테스트하는 APS를 구비하는 영상화 회로를 제공하는 것이다.
본 발명의 다른 목적은 행, 리셋 및 열 도체의 무결성을 효율적으로 테스트하는 APS를 구비하는 영상화 회로를 제공하는 것이다.
또한, 본 발명의 목적은 바람직하지 않은 EMI 레벨을 발생시키지 않도록 회로 내의 셀을 신속하게 인에이블/디스에이블하는 APS를 구비하는 영상화 회로를 제공하는 것이다.
본 발명의 이러한 및 관련 목적은 전술한 바와 같은 개선된 디지털 영상화 회로 및 방법을 이용하여 달성된다.
본 발명은 많은 실시예에서 구현될 수 있다. 본 발명은, 적어도 하나의 실시예에서, 다수의 선택가능하게 인에이블할 수 있는 연결 도체를 포함하며, 이 연결 도체는 행, 리셋 또는 열 유형의 도체와 같은 특정 유형의 각 주요 도체 사이에 마련된다. 연결 도체는 인에이블되어, 하나의 도체 상으로 전달된 신호가 동일한 종류의 (또는 동일하지 않은 종류일 수도 있는) 다른 도체 상으로 전달되게 한다. 테스트 모드에서, 이러한 장치는, 예컨대 금속 무결성 결함을 검출 할 수 있다. 동작 모드에서, 이러한 장치는, 예컨대, 신속하지만, 바람직하지 않은 전류(EMI) 스파이크를 야기하지는 않는 방식으로 전역 전류를 제공할 수 있다. 바람직하게는, 연결 도체는 도체 종단 근처에 또는 종단에 마련되어, 연속적이고 일시적이며 대개는 직렬인 신호 도체를 효율적으로 생성하며, 이러한 신호 도체는 능동 픽셀 센서 어레이를 통해 S자 방식으로 형성되는 경향이 있다. 이러한 선택가능 연결 장치는 주요 도체 유형들 중 모두, 일부 또는 하나에 제공될 수도 있다.
당업자라면, 본 발명의 더 상세한 설명을 도면과 함께 검토한 후에는, 본 발명의 전술한 이점 및 특성과 관련 이점 및 특성을 획득하는 것에 대해 더욱 명확히 이해할 수 있을 것이다.
도 1을 참조하면, 본 발명에 따라 효율적으로 테스트 및 동작하는 능동 픽셀 센서의 개략도가 도시된다. 센서는 바람직하게는 매트릭스(10)로서 형성되며, 이 매트릭스(10)는 M 행 및 N 열로 구성된 다수의 능동 픽셀 셀(12)을 포함하고 있다. 픽셀 셀은 각 행 및 열의 교차점에 마련된다. 본 발명을 구현하는 APS는 임의의 크기일 수 있지만, 대표적인 2개의 크기는 1280×1600인 2M 픽셀 APS와, 1024×1280인 1.3M 픽셀 APS이다. 각 픽셀은 바람직하게는 5㎛ ×5㎛보다 작은 치수를 갖는다.
도 1 및 도 3-4는 본 발명에 따른 S자 등의 신호 전달 방식을 예시하고 있다. S자 등의 접속 방식의 특성은 테스트 모드 또는 정상 모드 동작 동안 이용될 수 있다. 먼저 테스트 모드 동작이 논의되고, 그 다음 정상 모드 동작이 논의될 것이다.
테스트모드
본 발명은, 일 실시예에서, 행 신호 도체 및 리셋 신호 도체를 포함하는 선택가능 연속 신호 도체를 제공한다. 바람직하게는, 유사한 장치가 열 신호 도체에 대해 제공된다. 이들 장치는 각각 행, 리셋 및 열 신호 도체의 금속 무결성을 테스트한다. 이 테스트는 바람직하게는 테스트 신호를 행, 리셋 또는 열 도체 중 첫 번째 도체에 인가하는 것을 수반한다. 테스트 신호는 (이러한 유형의) 나머지 도체를 통해 전달되어 마지막 도체의 출력으로서 판독된다. 출력에서 올바른 테스트 신호를 수신하게 되는 것은 테스트 중인 (행, 리셋 또는 열) 도체 유형에 대한 금속 무결성을 나타낸다. 이들 테스트를 실행하는 방법이 이제 더욱 상세히 논의된다.
행 도체의 경우에, 초기 테스트 신호는 바람직하게는 row0 선택 로직(20)으로 전달되며, 이 로직(20)은 AND 게이트(21), NOR 게이트(22) 및 인버터(23)를 포함하고 있다. AND 게이트(21)는 테스트 인에이블(TE) 신호 및 테스트 데이터(TD) 신호를 수신한다. TD 신호는 AND 게이트(21)를 통해 NOR 게이트(22)로 전달된다. NOR 게이트(22)의 다른 입력은 row0 어드레스 신호이며, 이 row0 어드레스 신호는 테스트 모드 동안에는 로우(low)로 유지된다. TD 신호는 인버터(26)를 통해 row1 선택 로직(30)으로 계속 전달된다. AND 게이트(31) 및 NOR 게이트(32)는 row0 선택 로직(20)에 있는 대응 게이트와 동일한 기능을 제공한다. NOR 게이트(32)는 인버터(33)를 통해 TD 신호를 row1 상으로 전달한다.
그 다음, row1 상의 TD 신호는 인버터(36)를 통해 row2 선택 로직(40)으로 전달되며, 이 row2 선택 로직(40)은 AND 게이트(41), NOR 게이트(42) 및 인버터(43)를 포함하고 있다. row2 선택 로직(40)은 TD 신호를 row2 상으로 전달한다. 짝수 번째 및 홀수 번째 행 앞뒤로 TD 신호를 각각 전달하는 이러한 S자 패턴은 바람직하게는 마지막 행(M-1)에 도달하게 될 때까지 반복된다. row(M-1) 선택 로직(60)은 바람직하게는 AND 게이트(61), NOR 게이트(62) 및 인버터(63)를 포함하고 있다. 다른 행 선택 회로와 마찬가지로, row(M-1) 선택 로직은 테스트 신호를 row(M-1) 상으로 전달한다.
TE 신호는 바람직하게는 테스트 신호 생성 및 비교 로직(신호 생성 및 테스트 로직)(80)에 의해 생성되어 각각의 행 선택 로직 회로(및 이하에서 설명되는 대응 리셋 선택 로직 회로)로 전달된다. TE 신호는 테스트 모드 동작을 인에이블한다. TD 신호는 바람직하게는 논리 하이(high) 및 논리 로우 신호를 제공하며, 상이한 논리 상태를 갖는 일련의 데이터를 포함할 수도 있다. 일 테스트에서, 데이터는 row0 선택 로직(20)으로 입력되어, 테스트 로직(80)에 의해 row(M-1)로부터 수신된 데이터와 비교된다.
행 신호 도체(및 각 종단의 S자 접속부 트레이스(connector trace))는 대략 0.5㎛의 선폭을 가지며, 이들 라인은 기생 캐패시턴스 및 이와 관련된 저항을 갖는다. 이들 기생(parasitics)은 고유의 지연을 발생시킨다. 로직 소자도 또한 지연을 유발하지만, 이 지연은 신호 트레이스의 치수에 의한 것보다는 현저히 작은(예컨대, 수백 피코초(picoseconds)) 경향이 있다. 도 1의 APS에서의 행 도체가 유발한 지연은, 열이 1600개인 경우에는 대략 5ns가 된다. 1280개의 행을 갖는 APS의 경우에는, 상부에서 바닥까지의 신호 전달 시간은 6.4㎲가 된다.
또한, 도 1은 S자 리셋 라인(91) 배열을 보여준다. 이 배열은 행 라인과 구분하고 도면이 복잡하지 않도록 점선으로 도시된다. 행 도체 테스트를 위해 마련된 동일한 로직 및 신호 도체가 리셋 도체 테스트를 위해 (및 정상 모드 리셋 동작을 위해) 제공되는 것이 바람직하다는 점을 이해할 수 있을 것이다. 따라서, 각 행 사이의 리셋 선택 로직은 AND 게이트, NOR 게이트 및 인버터(및 테스트 인에이블 및 개별 어드레스 신호 등)를 포함하고 있다. 테스트 로직(80)은 리셋 도체에 개별적인 테스트 인에이블 및 테스트 데이터 신호를 제공한다. 이들 신호는 각각 TE' 및 TD'로 표시된다.
바람직한 테스트 모드에서는, 행 신호 도체 및 리셋 신호 도체에 대한 테스트가 동시에 실행된다. 그러나, TD 및 TD' 신호는 바람직하게는 서로 보수 관계이기 때문에 단락 또는 개방 회로, 예컨대 브리징(bridging) 등을 검출할 가능성을 증가시킨다.
도 2를 참조하면, 본 발명에 따라 사용되는 대표적인 능동 픽셀 셀의 개략도가 도시된다. 셀(12)은 바람직하게는 3개의 트랜지스터(13-15)(통상 n형 전계 효과 트랜지스터) 및 감광성 즉 "포토" 다이오드(11)를 포함하고 있다. 트랜지스터(13, 14)는 VDD 에 연결되며, 트랜지스터(15)는 트랜지스터(14)의 소스에 연결된다. 리셋 신호는 트랜지스터(13)의 게이트에 인가되고, 행 선택 신호는 트랜지스터(15)의 게이트에 인가된다.
통상적인 동작 모드에서는, 리셋 라인이 하이(high)로 나타나게 되어, 역바이어스된 포토 다이오드의 기생 캐패시턴스가 리셋 레벨로 충전된다. 다이오드 출력 노드(17)가 안정화된 후에는, 리셋은 로우로 되어, 광 유발 전하 캐리어(photo induced charge carriers)가 입사광 세기에 비례하는 비율로 포토 다이오드를 방전하게 한다. 특정 노출 시간 후에는, 행 선택 라인이 하이로 나타나게 되어, 노드(17)에서의 전압이 소스 팔로워(follower) 버퍼 트랜지스터(14)를 통해 셀 출력 노드(19)(열 도체가 접속됨)에서 샘플링되게 한다. 리셋 신호는 다시 하이 및 로우로 되어 노드(17)를 한번 더 리셋한다. 리셋 레벨은 출력(19)에서 샘플링된다. 입사광에 노출된 후의 출력(19)에서의 전압 레벨과 리셋 레벨에서의 전압 레벨 사이의 차는 입사광 세기에 비례한다.
도 2는 픽셀 셀(12) 중 임의의 셀의 행, 리셋 및 열 도체의 연결을 예시한다.
도 3을 참조하면, 본 발명에 따른 연속 열 테스트 도체를 구비하는 APS(110)에 대한 개략도가 도시된다. 행 및 리셋 도체는 도면의 명료성을 위해 도시되지 않았으나, 설치되는 것이 바람직하다.
APS(110)는 다수의 APS 셀(112)을 포함하며, 이 APS 셀(112)은 바람직하게는 도 1의 APS(10)의 APS 셀(12)처럼 구성 및 배치된다. 도 3은 APS 어레이 내의 대표적인 첫 번째 4개의 열을 예시하고 있다.
열 모드에서, 테스트 신호는 열 테스트(CT) 신호로 호칭되고, 사실상 테스트 인에이블 및 테스트 데이터이며, 입력 노드(108)에서 제공된다. CT 신호는 다수의 NMOS 트랜지스터(135, 155 등)에 제공되며, 인버터(115)를 통해서 다수의 PMOS 트랜지스터(125, 145, 165)에 제공된다. 트랜지스터(125, 135, 145, 155, 165 등)는 테스트 모드에서 단락 회로로서 기능한다. 트랜지스터(137, 147, 157, 167 등)는 하나의 열 상의 신호가 후속 열에 의해 감지되게 한다.
트랜지스터(125)는 VDD와 열0(col0) 사이에 연결된다. 트랜지스터(135, 137)는 col0과 col1 사이에 연결된다. 트랜지스터(145, 147)는 col1과 col2 사이에 연결되고, 트랜지스터(155, 157)는 col2와 col3 사이에 연결되며, 트랜지스터(165, 167)는 col3과 후속 열(도시하지 않음) 사이에 연결된다. 트랜지스터(165)로부터 출력된 CT 신호는 나머지 열을 통해서 계속해서 전달된다.
바람직한 열 테스트 모드에서, CT는 논리 하이 상태로 노드(108)에서 입력된다. 이 상태는 인버터(115)에 의해 논리 로우로 변경되어, 트랜지스터(125)를 거쳐 col0의 상부에서 논리 하이로 나타나게 한다. 이 논리 하이는 트랜지스터(137)에 의해 col0의 바닥에서 감지된 후, col1의 바닥에서 로우로 나타나다. 이러한 로우는 col1의 상부에서 감지되며, 하이는 col2의 상부에 나타난다. 이러한 패턴은 나머지 APS에 걸쳐 계속되고, 출력 노드(107) 내에 논리 하이가 나타나면서 종결된다. CT 출력(CTO) 신호는 바람직하게는 접촉 패드(102)로 전달되며, 이 접촉 패드(10)는 열 테스트 로직(105)에 의해 액세스된다. 바람직한 실시예에서, 접촉 패드(102)는 행, 리셋 및 열 테스트에 공통이며, 다중화 접속과 같은 분리 및 선택은 해당 기술 분야에서는 공지되어 있다.
도 3은 또한 각 열의 상부 및 바닥에 있는 전류원을 예시하고 있다. 전류원은 바람직하게는 전류 미러(mirror)로서 구현되고 열 전압 레벨이 로우가 되게 한다.
특히, 도 3은 디지털 열 도체 테스트 장치를 예시하고 있다. 이 디지털 테스트는, ADC 및 프로그램가능 이득 증폭기 등이 필요하지 않기 때문에 아날로그 테스트에 비해 상당히 빠르다. 또한 다이의 실질 면적을 덜 차지한다.
도 4를 참조하면, 본 발명에 따른 APS에 대한 대안의 선택가능하게 인에이블할 수 있는 결합기의 개략도가 도시된다. 도 4는 대표적인 APS(210)의 첫 번째 3개의 행을 예시한다. 선택가능 3-상 디바이스는 각각의 행 또는 리셋 도체(단지 행 도체만을 도시함) 사이에 마련된다. TE, TD 및 ADR 신호는 대개 전술한 바와 같이 제공되는데, 예컨대 TE로 인해 APS는 테스트 모드가 되고, TD는 연속 도체를 통해 전달되는 테스트 데이터다.
APS 우측 상의 3-상 디바이스(230)(단 하나만 도시함)는 TE 신호를 수신하며, 선행 도체(예시된 실시예에서는 짝수 번째 도체)의 종단에 연결된다. 우측 3-상 디바이스(230)는, 바람직하게는 CMOS 3-상 디바이스이며, 도 1의 홀수 번째 행, 예컨대 row1의 우측 종단에 연결된다. 홀수 번째 행(row1)의 좌측 종단은 좌측 3-상 디바이스(240)에 연결된다. 각각의 좌측 3-상 디바이스는 바람직하게는 대응하는 홀수 번째 행에 대한 TE 신호 및 ADR 신호를 수신한다. 좌측 디바이스(240)는 또한 바람직하게는 CMOS 3-상 디바이스로서도 구성된다.
홀수 번째 행의 좌측 종단은 또한 도시한 바와 같이 실질적으로 후속 행(row2)의 TE 및 ADR 입력에 연결된다. 이 패턴은 바람직하게는 행 및 리셋 도체에 대한 나머지 APS에 대해 계속된다.
테스트 모드 동작에서, 좌측 디바이스(240)는 3-상이 되어, 홀수 번째 행의 좌측 종단 상의 신호가, 예컨대 row1와 row2 사이의 도체(245)를 통해, 후속 행으로 전달되게 한다. 우측 디바이스(230)가 인에이블되어, 선행 짝수 번째 행 상의 신호를 후속의 홀수 번째 행으로, 예컨대 row0에서 row1로 전달한다.
정상 모드 동작에서는, 역배치로 구성된다. 우측 디바이스(230)는, 3-상이 되어, 개별적인 행 신호가 APS의 좌측으로부터 행 상으로 전달되게 하는 개방 회로처럼 보이게 된다.
정상 동작 모드
정상 모드 처리에서, 선택가능 연속 리셋 신호 도체는 리셋 신호가 각 셀에서 수신되는 시간을 유리하게 제어하여, 이에 따라 이미지 입력 데이터가 통합되는 주기를 유리하게 제어한다.
예를 들면, 기계적 셔터를 구비한 카메라의 실시예에서는, 리셋 신호를 활성화시키면 통상적으로 "노출"을 시작하고, 기계적 셔터를 닫으면 노출 주기를 종료할 것이다. 활성화를 위해 각 행을 순차적으로 어드레싱하는 종래 기술의 방법은 상부 및 바닥 행 사이의 턴온 주기가 너무 길어지기 때문에, 이미지에 기울어짐(gradient)을 발생시킨다. 전역 (즉, 동시적) 리셋 신호를 모든 셀에 인가하는 다른 종래 기술의 실시예는 (본 발명의 배경 기술 부분에서 전술한 바와 같이) 허용불능 EMI 전류 스파이크를 발생시킨다. 리셋 신호 인에이블 로직(90)은 영상화 데이터 통합을 시작하기 위해 전술한 바와 같이 리셋 도체를 통해 전달하는 리셋 신호를 출력하여, 개별적인 리셋 도체마다(즉, 행마다) 대략 5ns를 지연시켜 어레이 내의 모든 픽셀 셀에 6.4㎲((5ns×1280행)로 리셋 신호를 전달한다.
이러한 구성은 충분히 빠른 시간 간격으로의 리셋을 제공하지만, 불리할 정도로 많은 양의 EMI(즉, 전류 스파이크 등)를 발생시키지는 않는다.
본 발명은 특정 실시예와 관련하여 설명되고 있으나, 추가의 수정이 가능하고, 이러한 애플리케이션은 전반적으로는 본 발명의 원리를 따르며, 본 발명이 관련되는 기술 분야에서 공지 또는 관례적인 방법 범위 내에 포함되고, 전술한 본질적인 특성에 적용될 수 있으며, 본 발명의 범주 및 첨부된 청구범위의 제한 내에 있는 본 발명의 개시 내용으로부터 변경을 포함하는 본 발명의 임의의 변형, 용도, 또는 개조를 포괄하고자 하는 것임을 이해할 수 있을 것이다.
본 발명에 따른 능동 픽셀 센서(APS) 회로는 개선된 테스트 및 신호 처리 능력을 제공한다.

Claims (24)

  1. 능동 픽셀 센서 회로로서,
    기판과,
    상기 기판 상에 제공되며 적어도 다수의 행으로 구성되는 다수의 능동 픽셀 셀과,
    소정 행과 각각 관련되며, 상기 소정 행의 능동 픽셀 셀에 연결되는 다수의 제 1 신호 도체와,
    다수의 선택가능하게 인에이블할 수 있는 연결 도체를 포함하되,
    상기 선택가능하게 인에이블할 수 있는 연결 도체는, 상기 다수의 제 1 신호 도체 각각의 사이에 하나씩 제공되어 각각 한 행의 제 1 신호 도체를 다른 행의 제 1 신호 도체와 선택가능하게 연결하는
    능동 픽셀 센서 회로.
  2. 제 1 항에 있어서,
    상기 선택가능하게 인에이블할 수 있는 연결 도체는, 상기 다수의 제 1 신호 도체의 교번 종단에 마련되어, 상기 연결 도체가 인에이블되어 도통되면 상기 제 1 신호 도체 중 첫 번째 도체로 입력되는 신호가 상기 다수의 제 1 신호 도체의 나머지 도체를 통해 S자 방식으로 전달되는 능동 픽셀 센서 회로.
  3. 제 1 항에 있어서,
    상기 선택가능하게 인에이블할 수 있는 연결 도체는, 상기 다수의 제 1 신호 도체의 교번 종단에 마련되어, 상기 제 1 신호 도체 중 첫 번째 도체로 입력되는 신호가 상기 제 1 신호 도체 중 첫 번째 도체 상에서 제 1 방향으로 전달되고, 상기 제 1 신호 도체 중 두 번째 도체 상에서 상기 제 1 방향과 반대인 제 2 방향으로 전달되며, 상기 제 1 신호 도체 중 세 번째 도체 상에서 다시 상기 제 1 방향으로 전달되는 능동 픽셀 센서 회로.
  4. 제 1 항에 있어서,
    상기 선택가능하게 인에이블할 수 있는 연결 도체 중 적어도 일부 도체 각각은 결합 로직 및 테스트 인에이블 입력을 포함하며, 상기 테스트 인에이블 입력에서 올바른 극성 신호를 수신하면 선행 제 1 신호 도체 상의 신호가 상기 결합 로직을 통해 후속 제 1 신호 도체로 전달되는 능동 픽셀 센서 회로.
  5. 제 1 항에 있어서,
    상기 선택가능하게 인에이블할 수 있는 연결 도체 중 적어도 일부 도체는 3-상 로직 및 테스트 인에이블 입력을 포함하며, 상기 테스트 인에이블 입력에서 올바른 극성 신호를 수신하면 선행 제 1 신호 도체 상의 신호가 상기 3-상 로직을 통해 후속 제 1 신호 도체로 전달되는 능동 픽셀 센서 회로.
  6. 제 1 항에 있어서,
    상기 제 1 신호 도체는 리셋 신호 도체 및 행 신호 도체를 포함하는 신호 도체 그룹 중 하나인 능동 픽셀 센서 회로.
  7. 제 1 항에 있어서,
    소정의 행과 각각 관련되며 상기 소정 행의 능동 픽셀 셀에 연결되는 다수의 제 2 신호 도체와,
    다수의 제 2 선택가능하게 인에이블할 수 있는 연결 도체를 포함하되,
    상기 제 2 선택가능하게 인에이블할 수 있는 연결 도체는, 상기 다수의 제 2 신호 도체 각각의 사이에 하나씩 제공되어 한 행의 제 2 신호 도체를 다른 행의 제 2 신호 도체와 선택가능하게 연결하는
    능동 픽셀 센서 회로.
  8. 제 7 항에 있어서,
    상기 제 1 신호 도체는 리셋 신호 도체 및 행 신호 도체를 포함하는 신호 도체 그룹 중 하나이며, 상기 제 2 신호 도체는 해당 그룹의 나머지 도체인 능동 픽셀 센서 회로.
  9. 제 8 항에 있어서,
    상기 리셋 신호 도체 및 상기 행 신호 도체에 연결된 테스트 로직을 더 포함하되,
    상기 테스트 로직은, 상기 리셋 및 행 신호 도체 중 하나의 도체에 대한 테스트 데이터로서 보수인 상기 리셋 및 행 신호 도체 중 나머지 도체에 대한 테스트 데이터와는 보수 관계인 데이터 테스트를 생성하는 능동 픽셀 센서 회로.
  10. 제 1 항에 있어서,
    상기 제 1 신호 도체는 리셋 신호 도체이며,
    상기 회로는 상기 리셋 신호 도체에 연결되는 리셋 신호 인에이블 로직을 더 포함하되,
    상기 리셋 신호 인에이블 로직은 상기 선택가능하게 인에이블할 수 있는 연결 도체를 인에이블하고, 입력 이미지 데이터에 대한 통합을 시작하기 위해 리셋 신호를 개시하는 능동 픽셀 센서 회로.
  11. 제 1 항에 있어서,
    상기 제 1 신호 도체 및 상기 선택가능하게 인에이블할 수 있는 연결 도체는,
    신호가 상기 제 1 신호 도체 중 첫 번째 도체에 입력되고 상기 연결 도체가 인에이블되면, 상기 제 1 신호 도체 각각의 후속 도체에서 해당 입력 신호를 수신하기 전에 지연이 발생하는 방식으로, 상기 입력 신호가 상기 나머지 제 1 신호 도체로 순차적으로 전달되도록 배치되는 능동 픽셀 센서 회로.
  12. 제 11 항에 있어서,
    상기 지연은 주로 상기 제 1 신호 도체의 기생 특성에 대한 함수인 능동 픽셀 센서 회로.
  13. 제 11 항에 있어서,
    상기 지연은 각 행에 대해 대략 25ns보다 작은 능동 픽셀 센서 회로.
  14. 제 11 항에 있어서,
    상기 지연이 아날로그인 능동 픽셀 센서 회로.
  15. 제 1 항에 있어서,
    상기 다수의 능동 픽셀 셀은 또한 다수의 열로 배열되며,
    상기 회로는,
    상기 픽셀 열 중 한 열과 각각 관련되며 상기 한 픽셀 열의 능동 픽셀 셀에 연결되는 다수의 열 도체와,
    다수의 선택가능하게 인에이블할 수 있는 연결 회로를 더 포함하되,
    상기 다수의 선택가능하게 인에이블할 수 있는 연결 회로 중 적어도 하나가 상기 열 도체 각각의 사이에 제공되어, 간섭 연결 회로가 인에이블되면 하나의 열 도체 상의 신호가 후속 열 도체 상에서 감지되는 능동 픽셀 센서 회로.
  16. 제 15 항에 있어서,
    상기 다수의 선택가능하게 인에이블할 수 있는 연결 회로가 인에이블되면, 상기 열 도체 중 첫 번째 도체 상의 신호는 상기 열의 나머지 도체를 통해 실질적인 S자 방식으로 감지되는 능동 픽셀 센서 회로.
  17. 능동 픽셀 센서 회로로서,
    기판과,
    상기 기판 상에 제공되며 적어도 다수의 행으로 구성되는 다수의 능동 픽셀 셀과,
    상기 능동 픽셀 셀 각각에 연결되며, 인에이블되면 상기 선택가능하게 인에이블할 수 있는 연속 도체로 입력된 신호가 상기 다수의 능동 픽셀 셀로 실질적인 S자 방식으로 전달되도록 배열되는 선택가능하게 인에이블할 수 있는 연속적인 도체를 포함하는
    능동 픽셀 센서 회로.
  18. 제 17 항에 있어서,
    상기 선택가능하게 인에이블할 수 있는 연속 도체는 리셋 신호 도체 및 행 신호 도체를 포함하는 도체 그룹 중의 하나를 포함하는 능동 픽셀 센서 회로.
  19. 능동 픽셀 센서(APS) 회로로서,
    기판과,
    상기 기판 상에 제공되며 적어도 다수의 열로 구성된 다수의 능동 픽셀 셀과,
    각각 상기 픽셀 열 중 하나와 관련되며 해당 픽셀 열의 능동 픽셀 셀로 연결되는 다수의 행 도체와,
    다수의 선택가능하게 인에이블할 수 있는 연결 회로를 포함하되,
    상기 다수의 선택가능하게 인에이블할 수 있는 연결 회로 중 적어도 하나가 상기 열 도체 각각의 사이에 제공되어, 간섭 연결 회로가 인에이블되면 한 열 도체 상의 신호가 후속 열 도체 상에서 감지되는
    능동 픽셀 센서(APS) 회로.
  20. 제 19 항에 있어서,
    상기 다수의 선택가능하게 인에이블할 수 있는 연결 회로가 인에이블되면, 상기 열 도체의 상기 첫 번째 도체 상의 신호는 상기 열의 나머지 도체를 통해 실질적인 S자 방식으로 감지되는 능동 픽셀 센서(APS) 회로.
  21. 제 19 항에 있어서,
    상기 선택가능하게 인에이블할 수 있는 연결 회로 각각은 능동 소자를 포함하는 능동 픽셀 센서(APS) 회로.
  22. 제 19 항에 있어서,
    각각의 열 도체에 연결된 전류원을 더 포함하는 능동 픽셀 센서(APS) 회로.
  23. 능동 픽셀 센서 회로용 처리 방법에 있어서,
    적어도 다수의 행으로 구성되는 다수의 능동 픽셀 셀을 기판 상에 마련하는 단계와,
    소정의 행과 각각 관련되며 해당 행의 능동 픽셀 셀에 연결된 다수의 제 1 신호 도체를 마련하는 단계와,
    하나의 제 1 신호 도체 상의 신호가 후속 제 1 신호 도체로 전달되도록, 상기 다수의 제 1 신호 도체 각각의 사이에서 연결 도체를 선택적으로 인에이블하는 단계를 포함하는
    능동 픽셀 센서 회로 처리 방법.
  24. 제 23 항에 있어서,
    상기 다수의 제 1 신호 도체의 교번 종단에 상기 선택가능하게 인에이블할 수 있는 연결 도체를 마련하는 단계와,
    상기 선택가능하게 인에이블할 수 있는 연결 도체를 인에이블하는 단계와,
    상기 제 1 신호 도체 및 상기 인에이블된 연결 도체를 통해 실질적인 S자 방식으로 신호를 전달하는 단계를 더 포함하는 능동 픽셀 센서 회로 처리 방법.
KR1020000046027A 1999-08-10 2000-08-09 능동 픽셀 센서 회로(ａｐｓ) 및 그 처리 방법 KR100742439B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/371,745 US6734897B1 (en) 1999-08-10 1999-08-10 Digital imaging circuit and method
US09/371,745 1999-08-10
US9/371,745 1999-08-10

Publications (2)

Publication Number Publication Date
KR20010050020A KR20010050020A (ko) 2001-06-15
KR100742439B1 true KR100742439B1 (ko) 2007-07-25

Family

ID=23465246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000046027A KR100742439B1 (ko) 1999-08-10 2000-08-09 능동 픽셀 센서 회로(ａｐｓ) 및 그 처리 방법

Country Status (8)

Country Link
US (1) US6734897B1 (ko)
EP (1) EP1076453B1 (ko)
JP (1) JP3481193B2 (ko)
KR (1) KR100742439B1 (ko)
CN (1) CN1274137C (ko)
MY (1) MY125346A (ko)
SG (1) SG114467A1 (ko)
TW (1) TW469735B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176870B2 (en) * 2001-12-27 2007-02-13 Renesas Technology Corp. Display drive control circuit
US6903670B1 (en) * 2002-10-04 2005-06-07 Smal Camera Technologies Circuit and method for cancellation of column pattern noise in CMOS imagers
JP2004304331A (ja) * 2003-03-28 2004-10-28 Matsushita Electric Ind Co Ltd 固体撮像装置
US7528872B2 (en) * 2003-08-04 2009-05-05 Olympus Corporation Image apparatus, driving method, and camera
DE602004008883D1 (de) 2004-05-15 2007-10-25 Sgs Thomson Microelectronics Spaltenstromquelle
KR100674966B1 (ko) * 2005-03-23 2007-01-26 삼성전자주식회사 동작중에도 아날로그 디지털 변환기의 특성을 검사할 수있는 이미지 촬상용 반도체 장치
KR20070006982A (ko) * 2005-07-09 2007-01-12 삼성전자주식회사 수광 효율이 향상된 독출 소자 공유 이미지 센서
US7944020B1 (en) 2006-12-22 2011-05-17 Cypress Semiconductor Corporation Reverse MIM capacitor
US7872645B2 (en) * 2006-12-28 2011-01-18 Aptina Imaging Corporation On-chip test system and method for active pixel sensor arrays
JP5162946B2 (ja) * 2007-04-18 2013-03-13 ソニー株式会社 データ転送回路、固体撮像素子、およびカメラシステム
DE102009049201A1 (de) * 2009-10-13 2011-04-28 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor und Betriebsverfahren
US9407848B2 (en) 2012-05-16 2016-08-02 Semiconductor Components Industries, Llc Method and apparatus for pixel control signal verification
US9947712B2 (en) * 2016-01-27 2018-04-17 Varex Imaging Corporation Matrix type integrated circuit with fault isolation capability
KR102065288B1 (ko) * 2016-01-29 2020-01-10 바렉스 이미징 코포레이션 매트릭스 유형 집적 회로용 행 구동기 장애 분리 회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980071794A (ko) * 1997-02-27 1998-10-26 발만 질라 엘 능동 픽셀 센서 및 능동 픽셀 센서용 선택 신호발생 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2554622B1 (fr) 1983-11-03 1988-01-15 Commissariat Energie Atomique Procede de fabrication d'une matrice de composants electroniques
US4820222A (en) * 1986-12-31 1989-04-11 Alphasil, Inc. Method of manufacturing flat panel backplanes including improved testing and yields thereof and displays made thereby
GB8921561D0 (en) 1989-09-23 1989-11-08 Univ Edinburgh Designs and procedures for testing integrated circuits containing sensor arrays
JP2653550B2 (ja) * 1990-11-14 1997-09-17 三菱電機株式会社 固体撮像素子
US5841126A (en) 1994-01-28 1998-11-24 California Institute Of Technology CMOS active pixel sensor type imaging system on a chip
US5471515A (en) 1994-01-28 1995-11-28 California Institute Of Technology Active pixel sensor with intra-pixel charge transfer
US5654537A (en) * 1995-06-30 1997-08-05 Symbios Logic Inc. Image sensor array with picture element sensor testability
US6118482A (en) * 1997-12-08 2000-09-12 Intel Corporation Method and apparatus for electrical test of CMOS pixel sensor arrays
US6366312B1 (en) * 1998-06-09 2002-04-02 Intel Corporation Testing components in digital imaging devices
US6489798B1 (en) * 2000-03-30 2002-12-03 Symagery Microsystems Inc. Method and apparatus for testing image sensing circuit arrays

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980071794A (ko) * 1997-02-27 1998-10-26 발만 질라 엘 능동 픽셀 센서 및 능동 픽셀 센서용 선택 신호발생 방법

Also Published As

Publication number Publication date
EP1076453A2 (en) 2001-02-14
US6734897B1 (en) 2004-05-11
JP3481193B2 (ja) 2003-12-22
TW469735B (en) 2001-12-21
SG114467A1 (en) 2005-09-28
CN1274137C (zh) 2006-09-06
EP1076453A3 (en) 2002-03-20
CN1297305A (zh) 2001-05-30
EP1076453B1 (en) 2012-10-31
KR20010050020A (ko) 2001-06-15
JP2001112030A (ja) 2001-04-20
MY125346A (en) 2006-07-31

Similar Documents

Publication Publication Date Title
US7547871B2 (en) Photoelectric conversion device
KR100742439B1 (ko) 능동 픽셀 센서 회로(ａｐｓ) 및 그 처리 방법
JP2768686B2 (ja) トランジスタ・イメージ・センサ・アレイとこれを用いて像を検出する方法並びに電圧信号を感知する装置および方法
US8605182B2 (en) Driving method of solid-state imaging apparatus with successive clamping
JP3512152B2 (ja) 増幅型固体撮像装置およびその駆動方法
EP0915619B1 (en) Circuit for detecting leaky access switches in cmos imager pixels
KR19990023548A (ko) 화상 센서 및 고체 화상 감지 디바이스 제조 방법
WO1998036557A1 (en) Pixel array with high and low resolution mode
US5134488A (en) X-Y addressable imager with variable integration
US9549138B2 (en) Imaging device, imaging system, and driving method of imaging device using comparator in analog-to-digital converter
KR19990083112A (ko) 코릴레이트된 이중 샘플링 유닛을 구비하는 씨모스 이미저 및 그 제조 방법
JP4071157B2 (ja) イメージセンサー
CN110557585A (zh) 图像传感器、操作图像传感器的方法及***
JPH0661471A (ja) テスト構造を有するｃｃｄイメージャおよびｃｃｄイメージャのテスト方法
KR19980701945A (ko) 멀티플렉서 회로
JP2000152087A (ja) 増幅型固体撮像装置およびその駆動方法
CN112243098B (zh) 开关驱动器电路及包含其的成像***
US7250592B2 (en) Image sensor with improved sensitivity and method for driving the same
JP2671307B2 (ja) 固体撮像装置
JP3155877B2 (ja) 固体撮像装置及びその電荷転送方法
JP3439699B2 (ja) 増幅型固体撮像装置およびその駆動方法
KR20210085262A (ko) 이미지 센싱 장치, 그 이미지 센싱 장치를 포함하는 이미지 시스템, 및 그 이미지 시스템의 테스트 방법
JP2749051B2 (ja) イメージ・センサ・アレイの水平スキャナ
JPH0897965A (ja) 密着型イメージセンサ
JP2004328738A (ja) 感光装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130626

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170710

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190711

Year of fee payment: 13