JP4071157B2 - イメージセンサー - Google Patents
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- 238000012360 testing method Methods 0.000 claims description 14
- 238000009825 accumulation Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000005070 sampling Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 18
- 230000005856 abnormality Effects 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000012937 correction Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Heads (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、特に画素毎の暗出力補正を容易かつ精度良く行うことのできる、解像度を切り替え可能な密着型イメージセンサー、イメージスキャナやファクシミリや複写機に関するものである。
【０００２】
【従来の技術】
従来から、ダーク補正を行うためのダミ−画素が受光素子アレイとは別にブロック内の画素数分の受光素子のフォトダイオードで形成され、画素上面から光が入射しないように遮光した密着型イメージセンサーが提案されている。
【０００３】
図２０は従来の密着型イメージセンサー用集積回路の回路図である。この従来技術においては、ダーク補正を行うためのダミ−画素１２１ ″が受光素子アレイ１１１ とは別に１ブロック内の画素数ｎ個分の受光素子のフォトダイオードＰ0,j (j=1 〜n)で形成され、ダミ−画素列１２１′を構成している。ここで、ダミ−画素１２１″はダーク補正を行うものであるため、画素上面から光が入射しないように遮光しておく。そして、各ダミ−画素１２１ ″のフォトダイオードＰ0,j は、そのスイッチング素子となるダミ−画素電荷転送部１２２ の薄膜トランジスタＴ0,j (j=1 〜n)のドレイン電極側が接続されている。また、薄膜トランジスタＴ0,j (j=1 〜n)のゲ−ト電極は共通のゲ−ト線Ｇ0を介してゲ−トパルス発生回路１１６ に接続され、ゲ−トパルス発生回路１１６ からのゲ−トパルスφＧ0 により薄膜トランジスタＴ0,j のオン／オフの制御が為されるものである。更に、ダミ−画素１２１ ″に接続する各薄膜トランジスタＴ0,j のソース電極は、図２０ に示すように、薄膜トランジスタＴi,j のソ−ス電極と同様に多層配線１１３ を介して共通信号線１１４ に接続されている。そして、共通信号線１１４ には配線容量ＣLj(j=1 〜n)が形成されており、受光素子１１１″又はダミ−画素１２１ ″が出力する電荷が転送蓄積される。また、駆動用ＩＣ１１５ は、この転送蓄積された電荷によって上昇した共通信号線１１４ の電位を読み取り、時系列的に出力端子１１７ から画像情報を出力するようになっている。ここで、ダミ−画素１２１ ″が遮光されているため、薄膜トランジスタＴ0,j のオン動作によりダーク状態におけるダミ−画素１２１ ″で発生した電荷が共通信号線１１４ の配線容量ＣLj に転送蓄積され、駆動用ＩＣ１１５ の動作により配線容量ＣLj に蓄積された電荷が電圧値として読み取られ、配線容量ＣLj を含む各共通信号線１１４ でのダーク状態の画像情報として出力される（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平６−１１３１３６号公報
【０００５】
【発明が解決しようとする課題】
従来のイメージセンサーＩＣは以上のように構成されているので、ダミー画素は遮光されており、遮光による受光素子の負荷容量の差、また受光素子別に配置することは、同一共通信号線、同一の画素を使用しないため、複数共通信号線を使用した場合の配線容量の違いによるアンバランス、長尺ＩＣ特有の電源配線抵抗による電圧降下が原因となるようなＩＣ固有の固定パターンノイズやスイッチングノイズや温度特性を含めて暗レベルを合わせ込むことが困難である。
【０００６】
【課題を解決するための手段】
そこで上記の問題を解決するために、本発明のイメージセンサーは、複数のリニアイメージセンサーＩＣを直線状に配置実装して構成されるイメージセンサーにおいて、ＩＣ内部の受光素子を制御信号により任意に蓄積期間中、強制リセットし初期化することで暗レベル出力するもので、同一の受光素子、同一の各サンプル＆ホールド回路、同一の信号共通線を使用するため、長尺ＩＣ特有の電源配線抵抗による電圧降下が原因となるようなＩＣ固有の固定パターンノイズやスイッチングノイズや温度特性を含め暗レベル補正を精度良く行うことが出来るイメージセンサーである。また受光量に応じた出力信号を出力する全ての複数の受光素子の出力端子間を接続するスイッチ素子を設け、最高解像度からその１／ｎの解像度に応じてスイッチ素子を任意に導通し、その平均値の出力は各々のサンプル＆ホールド回路に複数同電位で保持することで、読出し時には解像度に応じて任意のデータのみ読み出し、不要なデータがある場合は読み飛ばして、読み取り速度も速くするようにし、かつ受光素子の出力信号のデータ抜けのないものである。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。図１は本発明の実施形態におけるイメージセンサーの全体回路図、図２は図１におけるｎ段目のブロックの回路図である。図２１は図２における受光素子間のスイッチ３−ｎ−１，２，３・・・２４の設定である。図２２は図２におけるテスト時の受光素子間のスイッチ３−ｎ−１，２，３・・・２４の設定である。
【０００８】
図３は最高解像度ａの場合のタイムチャートである。図４は最高解像度ａ＊１／２の場合のタイムチャートである。図５は最高解像度ａ＊１／４の場合のタイムチャートである。
【０００９】
図６は最高解像度ａ＊１／６の場合のタイムチャートである。図７は最高解像度ａ＊１／８の場合のタイムチャートである。図８はＴＥＳＴ１モードの場合のタイムチャートである。図９はＴＥＳＴ２モードの場合のタイムチャートである。図１０はＴＥＳＴ３モードの場合のタイムチャートである。図１１は図２３における初期化電位出力モードのタイムチャートである。図１２は最終番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１３は図１２のイメージセンサーユニットのタイムチャートである。
【００１０】
図１４は第１番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１５は図１４のイメージセンサーユニットのタイムチャートである。
【００１１】
図１６は任意に全センサＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１７は図１６のイメージセンサーユニットのタイムチャートである。
【００１２】
図１８は画像信号出力ＩＣチップと暗レベル出力ＩＣチップと差分をとる密着型イメージセンサーユニットのブロック図、図１９は図１８のイメージセンサーユニットのタイムチャートである。
【００１３】
図１において１−１，１−２，・・・，１−ｍの受光素子のリセット回路素子ブロックを並べた受光素子のリセット回路列１と、２−１，２−２，・・・，２−ｍの受光素子ブロックを並べた受光素子列２と、３−１，３−２，・・・，３−ｍの受光素子間スイッチ素子ブロックを並べた受光素子間スイッチ素子列３と、４−１，４−２，・・・，４−ｍのアンプ１回路ブロックを並べたアンプ１の回路列４と、５−１，５−２，・・・，５−ｍのサンプル＆ホールド回路ブロックを並べたサンプル＆ホールド回路列５と、６−１，６−２，・・・，６−ｍのアンプ２の回路ブロックを並べたアンプ２の回路列６と、７−１，７−２，・・・，７−ｍの読出しスイッチ素子ブロックを並べた読出しスイッチ素子列７と、共通信号線８と、９−１，９−２，・・・，９−ｍの走査回路ブロックを並べた走査回路列９と、１０のダミースイッチの出力端子とゲートにはＧＮＤ電位が与えられており通常オフ状態で、もう一方の出力端子は３−１の受光素子間スイッチ素子ブロックの入力端子ＳＷＩＮに接続され、受光素子ブロック２−１の１番目の受光素子の出力端子の負荷容量を揃える為に接続し、他の各受光素子の出力端子の負荷容量と同一となり、ブロック間の繋ぎ目で固定パターンノイズを無くし均一な特性が得られる。
【００１４】
１１は各解像度およびＴＥＳＴモードの切替制御回路で入力信号Ｘ１とＸ２とＸ３により、任意に受光素子間スイッチの制御信号ＳＷＣＴＬと走査回路の読み飛ばし順の制御信号ＳＲＣＴＬを発生する構成となっている。
【００１５】
１２は初期化電位出力・リセット制御回路で初期化電位制御信号Ｘ４と、各解像度の切替制御信号Ｘ１とＸ２とＸ３と組み合わせ、任意に受光素子のリセット回路列１を制御し、受光素子を通常動作する場合と蓄積期間中は常時初期化する場合を切り替る構成となっている。
【００１６】
受光素子のリセット回路列１には、受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）が初期化電位出力・リセット制御回路１２と共通接続されている。
【００１７】
受光素子間のスイッチ素子列２には、受光素子間のスイッチ素子の制御信号（ＳＷＣＴＬ）のバスラインが接続されている。
【００１８】
読出しスイッチ素子列７には、受光素子の信号を読み出すための共通信号線（ＳＩＧ）が共通接続されている。
【００１９】
走査回路列９には走査回路を駆動するためのクロック（ΦＣＫ）が共通接続され、スタートパルス（ΦＳＴ）が接続され、走査回路の読出し順を制御する制御信号線（ＳＲＣＴＬ）のバスラインが接続されている。
【００２０】
図２は各素子ブロックおよび回路列ブロックの１，２，・・・，ｍのブロック毎に対応したｎ段目の２４ｂｉｔ分の回路であり、受光素子のリセット回路素子ブロック１−ｎは、奇数番目の受光素子のリセットスイッチ素子（１−ｎ−１，１−ｎ−３，１−ｎ−５，・・・，１−ｎ−２３）は一方の端子はリセット電圧ＶＲＥＳＥＴ電圧が与えられ、ΦＲＳＴ１で制御される。偶数番目の受光素子のリセットスイッチ素子（１−ｎ−２，１−ｎ−４，１−ｎ−６，・・・，１−ｎ−２４）は一方の端子はリセット電圧ＶＲＥＳＥＴ電圧が与えられ、ΦＲＳＴ２で制御される。受光素子ブロック２−ｎのフォトダイオード（２−ｎ−１，・・・，２−ｎ−２４）の出力端子はそれぞれリセットスイッチ素子（１−ｎ−１，・・・，１−ｎ−２４）が接続されている。
【００２１】
受光素子間のスイッチ素子ブロック３−ｎは、受光素子間スイッチ（３−ｎ−１，３−ｎ−２，・・・３−ｎ−２３）は隣接する受光素子間の出力端子がそれぞれ接続されており、受光素子間スイッチは制御信号（ＳＷＣＴＬ）のバスラインによりそれぞれ制御される。ＳＷＩＮ端子は図１において隣合う前段の受光素子間のスイッチ素子ブロックまたは１０のダミースイッチを接続する端子である。ＳＷＯＵＴ端子は図１において後段の受光素子間のスイッチ素子ブロックまたはＧＮＤ電位を接続する端子である。
【００２２】
アンプ１回路ブロック４−ｎはそれぞれのアンプ１（４−ｎ−１，・・・，４−ｎ−２４）で、各受光素子（２−ｎ−１，・・・，２−ｎ−２４）の出力をサンプル＆ホールド回路列ブロック５−ｎのサンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に一時的に電荷を蓄積するものである。
【００２３】
アンプ２回路ブロック６−ｎはそれぞれのアンプ２（６−ｎ−１，・・・，６−ｎ−２４）が、読出しスイッチ素子列７−ｍのスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）に接続されており、ＳＲＣＴＬバスラインにより制御される走査回路列９−ｎの出力（Ｑ１，・・・，Ｑ２４）はスタートパルスΦＳＴＩＮが入力されると最高解像度の時はクロック信号ΦＣＫに同期して読出しスイッチ素子列７−ｍのスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし、解像度を粗くするときは任意に読み飛ばして出力し、共通信号線８にサンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に一時的に蓄積された電荷を読み出す構成としている。
【００２４】
図２１は図２における各解像度における受光素子間のスイッチ設定である。
【００２５】
Ｘ４がローレベルであり受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）は通常動作である。
【００２６】
Ｘ１とＸ２とＸ３がローレベルの時は最高解像度ａとなり受光素子間のスイッチは全てオフとなり、各受光素子（２−ｎ−１，・・・，２−ｎ−２４）の出力は各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に電荷が蓄積される。図３は最高解像度ａの場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２７】
次にＸ１がハイレベル，Ｘ２とＸ３がローレベルの時は最高解像度ａ＊１／２となり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオンとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオフとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は２倍となるが、接合容量も２倍となり相殺され出力の平均値が隣り合う２つのサンプル＆ホールド回路に電荷が蓄積される。図４は最高解像度ａ＊１／２の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ１６，Ｑ１７，Ｑ２１，Ｑ２２，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−４，７−ｎ−５，７−ｎ−８，７−ｎ−９，７−ｎ−１２，７−ｎ−１３，７−ｎ−１４，７−ｎ−１６，７−ｎ−１９，７−ｎ−２１，７−ｎ−２２，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−４，５−ｎ−５，５−ｎ−８，５−ｎ−９，５−ｎ−１２，５−ｎ−１３，５−ｎ−１４，５−ｎ−１６，５−ｎ−１９，５−ｎ−２１，５−ｎ−２２，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２８】
次にＸ１がローレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／４となり受光素子間の４の倍数段目のスイッチ（３−ｎ−４，３−ｎ−８，３−ｎ−１２，３−ｎ−１６，３−ｎ−２０，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う４つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は４倍となるが、接合容量も４倍となり相殺され出力の平均値が隣り合う４つのサンプル＆ホールド回路に電荷が蓄積される。図５は最高解像度ａ＊１／４の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ８，Ｑ９，Ｑ１６，Ｑ１７，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−８，７−ｎ−９，７−ｎ−１６，７−ｎ−１９，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−８，５−ｎ−９，５−ｎ−１６，５−ｎ−１９，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２９】
次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／６となり受光素子間の６の倍数段目のスイッチ（３−ｎ−６，３−ｎ−１２，３−ｎ−１８，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う６つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は６倍となるが、接合容量も６倍となり相殺され出力の平均値が隣り合う６つのサンプル＆ホールド回路に電荷が蓄積される。図６は最高解像度ａ＊１／６の場合のタイムチャートである。
【００３０】
スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ８，Ｑ１７，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−８，７−ｎ−１７，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−８，５−ｎ−１７，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００３１】
次にＸ１がローレベル，Ｘ２がローレベル，Ｘ３がハイレベルの時は最高解像度ａ＊１／８となり受光素子間の８の倍数段目のスイッチ（３−ｎ−８，３−ｎ−１６，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う８つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は８倍となるが、接合容量も８倍となり相殺され出力の平均値が隣り合う８つのサンプル＆ホールド回路に電荷が蓄積される。
【００３２】
図７は最高解像度ａ＊１／８の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ１２，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−１２，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−１２，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００３３】
なお全ての解像度において受光素子間スイッチ３−ｎ−２４はオフ状態となり図１において３−ｍの受光素子間スイッチ素子ブロックの一方の出力端子ＳＷＯＵＴはＧＮＤに接続されており、受光素子ブロック３−ｍの最終番目の受光素子の出力端子の負荷容量を揃える為に接続し、他の各受光素子の出力端子の負荷容量と同一となり、ブロック間の繋ぎ目で固定パターンノイズを無くし均一な特性が得られる構成としている。
【００３４】
図２２は図２における受光素子間のスイッチ素子の機能をテストする設定である。Ｘ４がローレベルであり受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）は通常動作である。
【００３５】
Ｘ１がハイレベル，Ｘ２がローレベル，Ｘ３がハイレベルの時はＴＥＳＴ１モードとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオンとなり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオフとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここでΦＲＳＴ２は常時ハイレベルとなり、偶数番目の受光素子（２−ｎ−２，２−ｎ−４，・・・，２−ｎ−２４）は常に初期化電圧ＶＲＥＳＥＴが与えられる。
【００３６】
全ての受光素子に光照射しテストを行った場合、受光素子間の偶数番目のスイッチが正常に機能していれば、全ての受光素子は初期化された暗状態のレベルが出力され、異常がある場合は奇数番目の受光素子が受光量に応じた出力があり異常を検出できる。図８はＴＥＳＴ１モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−２に異常があった場合の１例を示しており３番目の受光素子の出力が高くなっている。
【００３７】
次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時はＴＥＳＴ２モードとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオフとなり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオンとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここでΦＲＳＴ２は常時ハイレベルとなり、奇数番目の受光素子（２−ｎ−１，２−ｎ−３，・・・，２−ｎ−２３）は常に初期化電圧ＶＲＥＳＥＴが与えられる。
【００３８】
全ての受光素子に光照射しテストを行った場合、受光素子間の奇数番目のスイッチが正常に機能していれば、全ての受光素子は初期化された暗状態のレベルが出力され、異常がある場合は偶数番目の受光素子が受光量に応じた出力があり異常を検出できる。図９はＴＥＳＴ２モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−３に異常があった場合の１例を示しており４番目の受光素子の出力が高くなっている。
【００３９】
次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がハイレベルの時はＴＥＳＴ３モードとなり、全ての受光素子間のスイッチ（３−ｎ−１，・・・，３−ｎ−２４）はオフとなり、ここでΦＲＳＴ２は常時ハイレベルとなり、偶数番目の受光素子（２−ｎ−２，２−ｎ−４，・・・，２−ｎ−２４）は常に初期化電圧ＶＲＥＳＥＴが与えられる。全ての受光素子に光照射しテストを行った場合、受光素子間のスイッチが正常に機能していれば、偶数番目の受光素子は初期化された暗状態のレベルが出力され、奇数番目の受光素子は受光量に応じた出力がある。異常がある場合は偶数番目の受光素子に受光量に応じた出力があり異常を検出できる。
【００４０】
図１０はＴＥＳＴ３モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−６に異常があった場合の１例を示しており６番目の受光素子の出力が高くなっている。
【００４１】
図２３は図２における受光素子の初期化電位を出力する設定である。Ｘ４がハイレベルの時は受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）は蓄積期間はハイ状態となる、Ｘ１とＸ２とＸ３がローレベルの時は最高解像度ａとなり、次にＸ１がハイレベル，Ｘ２とＸ３がローレベルの時は最高解像度ａ＊１／２、次にＸ１がローレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／４、次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／６となり、次にＸ１がローレベル，Ｘ２がローレベル，Ｘ３がハイレベルの時は最高解像度ａ＊１／８となる。
【００４２】
図１１は図２３における初期化電位出力モードのタイムチャートである。図１１においてクロック信号ΦＣＫとスタートパルスΦＳＴで駆動し、リセット素子を制御するリセット信号ΦＲＳＴ１とΦＲＳＴ２で初期電位にリセットし、初期化電位制御信号Ｘ４で制御する。
【００４３】
蓄積期間１では初期化電位制御信号Ｘ４をローレベルであり図１のリセット信号ΦＲＳＴ１とΦＲＳＴ２は、第１スタートパルスΦＳＴ入力後にリセット信号が発生し受光素子のリセット回路列１には、受光素子を初期化するためのリセット電圧が加わり受光素子列２は所望の電圧に初期化され、その後は第２スタートパルスΦＳＴが入力されるまで蓄積状態となり、各解像度に応じ通常の画像信号出力が読み出される。
【００４４】
次に蓄積期間２では初期化電位制御信号Ｘ４をハイレベルであり。蓄積期間２では図１のリセット信号ΦＲＳＴ１とΦＲＳＴ２は、第２スタートパルスΦＳＴ入力後にリセット信号が発生し受光素子のリセット回路列１には、受光素子を初期化するためのリセット電圧が加わり受光素子列２は所望の電圧に初期化され、その後は更にリセット信号が入力され第３スタートパルスΦＳＴが入力されるまで強制リセット状態となり、このとき光照射しても受光素子は常に初期化された状態となる為、各解像度に応じ暗レベルが出力される。
【００４５】
図１２は最終番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１３は図１２のイメージセンサーユニットのタイムチャートである。
【００４６】
図１２において１３はそれぞれイメージセンサーのセンサＩＣチップであり、ここでは複数個のセンサＩＣチップでマルチチップ型イメージセンサーユニットが構成されている。センサＩＣチップを駆動するためのクロック（ΦＣＫ）が共通接続され、第１番目ＩＣチップにはスタートパルス（ΦＳＴ）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力信号Ｘ１とＸ２とＸ３のバスラインが全センサＩＣチップに共通接続され、リセット制御回路の入力端子Ｘ４−１は最終番目ＩＣチップの端子Ｘ４に接続し電源電圧Ｖｄｄに接続され、リセット制御回路の入力端子Ｘ４−２は他のＩＣチップに共通接続しＧＮＤに接続され、受光素子の信号を読み出すための信号端子（ＳＩＧ）が共通接続されている。次に図１２の構成の場合の動作を図１３を参照して説明する。なお全センサＩＣチップには一様の明るさで光照射し、繰り返し蓄積動作・リセット・読出し動作しているものとする。
【００４７】
全センサＩＣチップを駆動するためのクロック（ΦＣＫ）と第１番目ＩＣチップにスタートパルス（ΦＳＴ）が入力されると、クロック（ΦＣＫ）に同期し第１番目ＩＣチップの信号出力から順次最終番目の１つ手前のＩＣチップまでは画像信号出力を出力し、最終番目ＩＣチップのみ光照射しても受光素子は常に初期化された状態となる為、常に暗レベル出力が出力される。
【００４８】
図１４は第１番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１５は図１４のイメージセンサーユニットのタイムチャートである。
【００４９】
図１４において１３はそれぞれイメージセンサーのセンサＩＣチップであり、ここでは複数個のセンサＩＣチップでマルチチップ型イメージセンサーユニットが構成されている。センサＩＣチップを駆動するためのクロック（ΦＣＫ）が共通接続され、第１番目ＩＣチップにはスタートパルス（ΦＳＴ）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力信号Ｘ１とＸ２とＸ３のバスラインが全センサＩＣチップに共通接続され、リセット制御回路の入力端子Ｘ４−３は第１番目ＩＣチップの端子Ｘ４に接続し電源電圧Ｖｄｄに接続され、リセット制御回路の入力端子Ｘ４−４は他のＩＣチップに共通接続しＧＮＤに接続され、受光素子の信号を読み出すための信号端子（ＳＩＧ）が共通接続されている。次に図１４の構成の場合の動作を図１５を参照して説明する。なお全センサＩＣチップには一様の明るさで光照射し、繰り返し蓄積動作・リセット・読出し動作しているものとする。
【００５０】
センサＩＣチップを駆動するためのクロック（ΦＣＫ）と第１番目ＩＣチップにスタートパルス（ΦＳＴ）が入力されると、クロック（ΦＣＫ）に同期し第１番目ＩＣチップのみ光照射しても受光素子は常に初期化された状態となる為、常に暗レベル出力を出力し、第２番目ＩＣチップの信号出力から順次最終番目ＩＣチップまでは画像信号出力が出力される。
【００５１】
図１６は任意に全センサＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１７は図１６のイメージセンサーユニットのタイムチャートである。
【００５２】
図１６において１３はそれぞれイメージセンサーのセンサＩＣチップであり、ここでは複数個のセンサＩＣチップでマルチチップ型イメージセンサーユニットが構成されている。センサＩＣチップを駆動するためのクロック（ΦＣＫ）が共通接続され、第１番目ＩＣチップにはスタートパルス（ΦＳＴ）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力端子Ｘ１とＸ２とＸ３のバスラインが全センサＩＣチップに共通接続され、リセット制御回路の入力端子Ｘ４は外部入力端子として全センサＩＣチップに共通接続され、受光素子の信号を読み出すための信号端子（ＳＩＧ）が共通接続されている。次に図１６の構成の場合の動作を図１７を参照して説明する。なお全センサＩＣチップには一様の明るさで光照射し、繰り返し蓄積動作・リセット・読出し動作しているものとする。
【００５３】
センサＩＣチップを駆動するためのクロック（ΦＣＫ）と第１番目ＩＣチップにスタートパルス（ΦＳＴ）が入力され、１回目スキャンから２回目スキャンまではリセット制御回路の入力端子Ｘ４にハイレベルを入力すると、光照射しても受光素子は常に初期化された状態となる。３回目スキャンから５回目スキャンはリセット制御回路の入力端子Ｘ４にローレベルを入力すると受光素子は光照射した量に応じた蓄積状態となる。この動作によりクロック（ΦＣＫ）に同期し、１回目読出しから２回目読出しは暗レベル出力を出力し、３回目読出しから５回目読出しは画像信号出力が出力される。
【００５４】
図１８は画像信号出力ＩＣチップと暗レベル出力ＩＣチップと差分をとる密着型イメージセンサーユニットのブロック図、図１９は図１８のイメージセンサーユニットのタイムチャートである。図１８において１３はそれぞれイメージセンサーのセンサＩＣチップであり、ここでは複数個のセンサＩＣチップでマルチチップ型イメージセンサーユニットが構成されている。センサＩＣチップ１３を駆動するためのクロック（ΦＣＫ）が共通接続され、第１番目ＩＣチップにはスタートパルス（ΦＳＴ）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力信号Ｘ１とＸ２とＸ３のバスラインが全センサＩＣチップに共通接続され、リセット制御回路の入力端子Ｘ４−５は全センサＩＣチップ１３に共通接続し電源電圧ＧＮＤに接続され、受光素子の信号を読み出すための信号端子（ＳＩＧ）が共通接続されている。１４は暗レベル出力用のイメージセンサーのセンサＩＣチップであり、センサＩＣチップ１４を駆動するためのクロック（ΦＣＫ）が共通接続され、スタートパルス（ΦＳＴ２）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力信号Ｘ１とＸ２とＸ３のバスラインがセンサＩＣチップ１４に接続され、リセット制御回路の入力信号Ｘ４−６はセンサＩＣチップ１４に接続し電源電圧ＶＤＤに接続され、受光素子の暗レベル信号を読み出すための暗レベル信号端子（ＳＩＧ−Ｄ）が接続されている。それぞれ信号端子（ＳＩＧ）と暗レベル信号端子（ＳＩＧ−Ｄ）は差動アンプ１５の入力端子に接続され、受光素子の信号成分と受光素子の暗レベル信号の差分が出力端子ＯＵＴから外部へ出力される。
【００５５】
次に図１８の構成の場合の動作を図１９を参照して説明する。なお全センサＩＣチップには一様の明るさで光照射し、繰り返し蓄積動作・リセット・読出し動作しているものとする。
【００５６】
全センサＩＣチップ１３を駆動するためのクロック（ΦＣＫ）と第１番目ＩＣチップにスタートパルス（ΦＳＴ）が入力されるとクロック（ΦＣＫ）に同期し、第１番目ＩＣチップの信号出力から順次最終番目ＩＣチップまでは画像信号出力が出力され、暗レベル出力ＩＣチップ１４にはスタートパルス（ΦＳＴ２）がセンサＩＣチップ１個分の信号読出し期間の周期でセンサＩＣ１３のチップの個数分、連続的に入力されており、クロック（ΦＣＫ）に同期し、かつ第１番目ＩＣチップの信号出力から順次最終番目ＩＣチップの出力信号に同期して暗レベル出力が出力され、この２つの信号成分の差分出力が差動アンプにより出力される。
【００５７】
このようにして、各解像度を制御端子Ｘ１，Ｘ２，Ｘ３で複数種類選択することが可能となり、図１に示すようにそれぞれのブロックは同回路でｍ段でイメージセンサーを構成する。受光素子数は２４×ｍビット分の全ての受光素子について走査回路を走査し、データを順次読み出す最高解像度時から、受光素子数は２４×ｍ×１／８ビット相当の構成となる最低解像度では受光素子間のスイッチを選択的にオンし受光素子の平均値出力を任意の走査回路のみ走査しデータを読み飛ばす複数の解像度を多数選択できる。また情報量を最小限に抑えつつ走査速度を上げることができる、またダミースイッチによる固定パターンノイズ対策でき、またＴＥＳＴモードにより品質を向上でき、また初期電位出力モード時はＩＣ内部の同一の受光素子、同一の各サンプル＆ホールド回路、同一の信号共通線を使用するため、長尺ＩＣ特有の電源配線抵抗による電圧降下が原因となるようなＩＣ固有の固定パターンノイズやスイッチングノイズや温度特性を含め暗レベル補正を精度良く行うことが出来るイメージセンサーである。
【００５８】
なお本実施例では便宜上、受光素子のバイアス電圧をＧＮＤ（０Ｖ）としているが、ＶＢＩＡＳ（中間電位）やＶＤＤ（電源電圧）でも構わない。受光素子間スイッチ素子においてはＮＭＯＳで構成しているが、ＰＭＯＳやＣＭＯＳ（トランスミッションゲート）でも構わない。受光素子間を初期化するためのリセット素子においてはＮＭＯＳで構成しているが、ＰＭＯＳでも構わない。
【００５９】
またＸ１，Ｘ２，Ｘ３端子を制御することでの８種類の走査方式が得られる構成としたが、制御端子を増設することでｍ種類となり幾つでも構わない。
【００６０】
また低解像度時の走査回路の出力は受光素子の平均値出力が保持されたサンプル＆ホールド回路に合わせればどこにでも配置を変更し、解像度に応じて読み飛ばす走査回路順は幾つでもかまわない。
【００６１】
またセンサ素子にフォトダイオードを使用したイメージセンサーＩＣとしたが、センサ素子は光電変換素子のフォトトランジスタとすることで、任意の信号を取り出したり、解像度を切り替えることができるリニアイメージセンサーＩＣや光学式の指紋センサーや、センサ素子に静電容量を使用すれば任意の信号を取り出したり、解像度を切り替えることができる静電容量型の指紋センサーに応用できる。またＸ１，Ｘ２，Ｘ３端子を論理を変更し制御することで解像度切替モードの一部やＴＥＳＴモードの一部を削減し暗レベル出力モードに置き換えて使うことも可能である。
【００６２】
【発明の効果】
以上説明したように、本発明により、同一ＩＣで複数の解像度を切り替える事が出来、低解像度時には受光素子の出力端子間を接続することでデータ抜けが無く、かつ平均値を出力するため解像度による受光素子の出力レベルは常に一定となり後段の画像処理の回路の入力電圧、読出し時には解像度に応じて読み飛ばす走査回路により解像度に応じた読取り速度が得られる。また受光素子間のダミースイッチをブロック間および１番目と最終番目の受光素子に接続することで、各受光素子の負荷容量を同一とすることで固定パターンノイズが発生しにくい。また受光素子間のスイッチのプロセス異常による誤動作をＴＥＳＴモードにより検出することで品質が高めることを可能にした。
【００６３】
また暗レベル出力時はＩＣ内部の同一の受光素子、同一の各サンプル＆ホールド回路、同一の信号共通線を使用するため、長尺ＩＣ特有の電源配線抵抗による電圧降下が原因となるようなＩＣ固有の固定パターンノイズやスイッチングノイズや温度特性を含め暗レベル補正を精度良く行うことを可能とした。
【図面の簡単な説明】
【図１】本発明の実施形態におけるイメージセンサーの全体回路図
【図２】図１におけるｎ段目のブロックの回路図
【図３】最高解像度ａの場合のタイムチャート
【図４】最高解像度ａ＊１／２の場合のタイムチャート
【図５】最高解像度ａ＊１／４の場合のタイムチャート
【図６】最高解像度ａ＊１／６の場合のタイムチャート
【図７】最高解像度ａ＊１／８の場合のタイムチャート
【図８】ＴＥＳＴ１モードの場合のタイムチャート
【図９】ＴＥＳＴ２モードの場合のタイムチャート
【図１０】ＴＥＳＴ３モードの場合のタイムチャート
【図１１】初期化電位出力モードのタイムチャート
【図１２】最終番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図
【図１３】図１３のイメージセンサーユニットのタイムチャート
【図１４】第１番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図
【図１５】図１５のイメージセンサーユニットのタイムチャート
【図１６】任意に全センサＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図
【図１７】図１７のイメージセンサーユニットのタイムチャート
【図１８】任意に全センサＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図
【図１９】図１９のイメージセンサーユニットのタイムチャート
【図２０】従来の回路図
【図２１】図２における各解像度における受光素子間のスイッチ設定
【図２２】図２における受光素子間のスイッチ素子の機能をテストする設定
【図２３】図２における受光素子の初期化電位を出力する設定
【符号の説明】
１ リセット回路素子列
２ 受光素子列
３ 受光素子間スイッチ素子列
４ アンプ１回路列
５ サンプル＆ホールド回路列
６ アンプ２回路列
７ 読出しスイッチ素子列
８ 共通信号線ＳＩＧ
９ 走査回路列
１０ ダミースイッチ
１１ 各解像度およびＴＥＳＴモードの切替制御回路
１２ 初期化電位出力・リセット制御回路
１３ センサＩＣチップ
１４ 暗レベル出力用のイメージセンサーのセンサＩＣチップ
１５ 差動アンプ
【発明の属する技術分野】
本発明は、特に画素毎の暗出力補正を容易かつ精度良く行うことのできる、解像度を切り替え可能な密着型イメージセンサー、イメージスキャナやファクシミリや複写機に関するものである。
【０００２】
【従来の技術】
従来から、ダーク補正を行うためのダミ−画素が受光素子アレイとは別にブロック内の画素数分の受光素子のフォトダイオードで形成され、画素上面から光が入射しないように遮光した密着型イメージセンサーが提案されている。
【０００３】
図２０は従来の密着型イメージセンサー用集積回路の回路図である。この従来技術においては、ダーク補正を行うためのダミ−画素１２１ ″が受光素子アレイ１１１ とは別に１ブロック内の画素数ｎ個分の受光素子のフォトダイオードＰ0,j (j=1 〜n)で形成され、ダミ−画素列１２１′を構成している。ここで、ダミ−画素１２１″はダーク補正を行うものであるため、画素上面から光が入射しないように遮光しておく。そして、各ダミ−画素１２１ ″のフォトダイオードＰ0,j は、そのスイッチング素子となるダミ−画素電荷転送部１２２ の薄膜トランジスタＴ0,j (j=1 〜n)のドレイン電極側が接続されている。また、薄膜トランジスタＴ0,j (j=1 〜n)のゲ−ト電極は共通のゲ−ト線Ｇ0を介してゲ−トパルス発生回路１１６ に接続され、ゲ−トパルス発生回路１１６ からのゲ−トパルスφＧ0 により薄膜トランジスタＴ0,j のオン／オフの制御が為されるものである。更に、ダミ−画素１２１ ″に接続する各薄膜トランジスタＴ0,j のソース電極は、図２０ に示すように、薄膜トランジスタＴi,j のソ−ス電極と同様に多層配線１１３ を介して共通信号線１１４ に接続されている。そして、共通信号線１１４ には配線容量ＣLj(j=1 〜n)が形成されており、受光素子１１１″又はダミ−画素１２１ ″が出力する電荷が転送蓄積される。また、駆動用ＩＣ１１５ は、この転送蓄積された電荷によって上昇した共通信号線１１４ の電位を読み取り、時系列的に出力端子１１７ から画像情報を出力するようになっている。ここで、ダミ−画素１２１ ″が遮光されているため、薄膜トランジスタＴ0,j のオン動作によりダーク状態におけるダミ−画素１２１ ″で発生した電荷が共通信号線１１４ の配線容量ＣLj に転送蓄積され、駆動用ＩＣ１１５ の動作により配線容量ＣLj に蓄積された電荷が電圧値として読み取られ、配線容量ＣLj を含む各共通信号線１１４ でのダーク状態の画像情報として出力される（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平６−１１３１３６号公報
【０００５】
【発明が解決しようとする課題】
従来のイメージセンサーＩＣは以上のように構成されているので、ダミー画素は遮光されており、遮光による受光素子の負荷容量の差、また受光素子別に配置することは、同一共通信号線、同一の画素を使用しないため、複数共通信号線を使用した場合の配線容量の違いによるアンバランス、長尺ＩＣ特有の電源配線抵抗による電圧降下が原因となるようなＩＣ固有の固定パターンノイズやスイッチングノイズや温度特性を含めて暗レベルを合わせ込むことが困難である。
【０００６】
【課題を解決するための手段】
そこで上記の問題を解決するために、本発明のイメージセンサーは、複数のリニアイメージセンサーＩＣを直線状に配置実装して構成されるイメージセンサーにおいて、ＩＣ内部の受光素子を制御信号により任意に蓄積期間中、強制リセットし初期化することで暗レベル出力するもので、同一の受光素子、同一の各サンプル＆ホールド回路、同一の信号共通線を使用するため、長尺ＩＣ特有の電源配線抵抗による電圧降下が原因となるようなＩＣ固有の固定パターンノイズやスイッチングノイズや温度特性を含め暗レベル補正を精度良く行うことが出来るイメージセンサーである。また受光量に応じた出力信号を出力する全ての複数の受光素子の出力端子間を接続するスイッチ素子を設け、最高解像度からその１／ｎの解像度に応じてスイッチ素子を任意に導通し、その平均値の出力は各々のサンプル＆ホールド回路に複数同電位で保持することで、読出し時には解像度に応じて任意のデータのみ読み出し、不要なデータがある場合は読み飛ばして、読み取り速度も速くするようにし、かつ受光素子の出力信号のデータ抜けのないものである。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。図１は本発明の実施形態におけるイメージセンサーの全体回路図、図２は図１におけるｎ段目のブロックの回路図である。図２１は図２における受光素子間のスイッチ３−ｎ−１，２，３・・・２４の設定である。図２２は図２におけるテスト時の受光素子間のスイッチ３−ｎ−１，２，３・・・２４の設定である。
【０００８】
図３は最高解像度ａの場合のタイムチャートである。図４は最高解像度ａ＊１／２の場合のタイムチャートである。図５は最高解像度ａ＊１／４の場合のタイムチャートである。
【０００９】
図６は最高解像度ａ＊１／６の場合のタイムチャートである。図７は最高解像度ａ＊１／８の場合のタイムチャートである。図８はＴＥＳＴ１モードの場合のタイムチャートである。図９はＴＥＳＴ２モードの場合のタイムチャートである。図１０はＴＥＳＴ３モードの場合のタイムチャートである。図１１は図２３における初期化電位出力モードのタイムチャートである。図１２は最終番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１３は図１２のイメージセンサーユニットのタイムチャートである。
【００１０】
図１４は第１番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１５は図１４のイメージセンサーユニットのタイムチャートである。
【００１１】
図１６は任意に全センサＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１７は図１６のイメージセンサーユニットのタイムチャートである。
【００１２】
図１８は画像信号出力ＩＣチップと暗レベル出力ＩＣチップと差分をとる密着型イメージセンサーユニットのブロック図、図１９は図１８のイメージセンサーユニットのタイムチャートである。
【００１３】
図１において１−１，１−２，・・・，１−ｍの受光素子のリセット回路素子ブロックを並べた受光素子のリセット回路列１と、２−１，２−２，・・・，２−ｍの受光素子ブロックを並べた受光素子列２と、３−１，３−２，・・・，３−ｍの受光素子間スイッチ素子ブロックを並べた受光素子間スイッチ素子列３と、４−１，４−２，・・・，４−ｍのアンプ１回路ブロックを並べたアンプ１の回路列４と、５−１，５−２，・・・，５−ｍのサンプル＆ホールド回路ブロックを並べたサンプル＆ホールド回路列５と、６−１，６−２，・・・，６−ｍのアンプ２の回路ブロックを並べたアンプ２の回路列６と、７−１，７−２，・・・，７−ｍの読出しスイッチ素子ブロックを並べた読出しスイッチ素子列７と、共通信号線８と、９−１，９−２，・・・，９−ｍの走査回路ブロックを並べた走査回路列９と、１０のダミースイッチの出力端子とゲートにはＧＮＤ電位が与えられており通常オフ状態で、もう一方の出力端子は３−１の受光素子間スイッチ素子ブロックの入力端子ＳＷＩＮに接続され、受光素子ブロック２−１の１番目の受光素子の出力端子の負荷容量を揃える為に接続し、他の各受光素子の出力端子の負荷容量と同一となり、ブロック間の繋ぎ目で固定パターンノイズを無くし均一な特性が得られる。
【００１４】
１１は各解像度およびＴＥＳＴモードの切替制御回路で入力信号Ｘ１とＸ２とＸ３により、任意に受光素子間スイッチの制御信号ＳＷＣＴＬと走査回路の読み飛ばし順の制御信号ＳＲＣＴＬを発生する構成となっている。
【００１５】
１２は初期化電位出力・リセット制御回路で初期化電位制御信号Ｘ４と、各解像度の切替制御信号Ｘ１とＸ２とＸ３と組み合わせ、任意に受光素子のリセット回路列１を制御し、受光素子を通常動作する場合と蓄積期間中は常時初期化する場合を切り替る構成となっている。
【００１６】
受光素子のリセット回路列１には、受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）が初期化電位出力・リセット制御回路１２と共通接続されている。
【００１７】
受光素子間のスイッチ素子列２には、受光素子間のスイッチ素子の制御信号（ＳＷＣＴＬ）のバスラインが接続されている。
【００１８】
読出しスイッチ素子列７には、受光素子の信号を読み出すための共通信号線（ＳＩＧ）が共通接続されている。
【００１９】
走査回路列９には走査回路を駆動するためのクロック（ΦＣＫ）が共通接続され、スタートパルス（ΦＳＴ）が接続され、走査回路の読出し順を制御する制御信号線（ＳＲＣＴＬ）のバスラインが接続されている。
【００２０】
図２は各素子ブロックおよび回路列ブロックの１，２，・・・，ｍのブロック毎に対応したｎ段目の２４ｂｉｔ分の回路であり、受光素子のリセット回路素子ブロック１−ｎは、奇数番目の受光素子のリセットスイッチ素子（１−ｎ−１，１−ｎ−３，１−ｎ−５，・・・，１−ｎ−２３）は一方の端子はリセット電圧ＶＲＥＳＥＴ電圧が与えられ、ΦＲＳＴ１で制御される。偶数番目の受光素子のリセットスイッチ素子（１−ｎ−２，１−ｎ−４，１−ｎ−６，・・・，１−ｎ−２４）は一方の端子はリセット電圧ＶＲＥＳＥＴ電圧が与えられ、ΦＲＳＴ２で制御される。受光素子ブロック２−ｎのフォトダイオード（２−ｎ−１，・・・，２−ｎ−２４）の出力端子はそれぞれリセットスイッチ素子（１−ｎ−１，・・・，１−ｎ−２４）が接続されている。
【００２１】
受光素子間のスイッチ素子ブロック３−ｎは、受光素子間スイッチ（３−ｎ−１，３−ｎ−２，・・・３−ｎ−２３）は隣接する受光素子間の出力端子がそれぞれ接続されており、受光素子間スイッチは制御信号（ＳＷＣＴＬ）のバスラインによりそれぞれ制御される。ＳＷＩＮ端子は図１において隣合う前段の受光素子間のスイッチ素子ブロックまたは１０のダミースイッチを接続する端子である。ＳＷＯＵＴ端子は図１において後段の受光素子間のスイッチ素子ブロックまたはＧＮＤ電位を接続する端子である。
【００２２】
アンプ１回路ブロック４−ｎはそれぞれのアンプ１（４−ｎ−１，・・・，４−ｎ−２４）で、各受光素子（２−ｎ−１，・・・，２−ｎ−２４）の出力をサンプル＆ホールド回路列ブロック５−ｎのサンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に一時的に電荷を蓄積するものである。
【００２３】
アンプ２回路ブロック６−ｎはそれぞれのアンプ２（６−ｎ−１，・・・，６−ｎ−２４）が、読出しスイッチ素子列７−ｍのスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）に接続されており、ＳＲＣＴＬバスラインにより制御される走査回路列９−ｎの出力（Ｑ１，・・・，Ｑ２４）はスタートパルスΦＳＴＩＮが入力されると最高解像度の時はクロック信号ΦＣＫに同期して読出しスイッチ素子列７−ｍのスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし、解像度を粗くするときは任意に読み飛ばして出力し、共通信号線８にサンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に一時的に蓄積された電荷を読み出す構成としている。
【００２４】
図２１は図２における各解像度における受光素子間のスイッチ設定である。
【００２５】
Ｘ４がローレベルであり受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）は通常動作である。
【００２６】
Ｘ１とＸ２とＸ３がローレベルの時は最高解像度ａとなり受光素子間のスイッチは全てオフとなり、各受光素子（２−ｎ−１，・・・，２−ｎ−２４）の出力は各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に電荷が蓄積される。図３は最高解像度ａの場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２７】
次にＸ１がハイレベル，Ｘ２とＸ３がローレベルの時は最高解像度ａ＊１／２となり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオンとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオフとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は２倍となるが、接合容量も２倍となり相殺され出力の平均値が隣り合う２つのサンプル＆ホールド回路に電荷が蓄積される。図４は最高解像度ａ＊１／２の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ１６，Ｑ１７，Ｑ２１，Ｑ２２，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−４，７−ｎ−５，７−ｎ−８，７−ｎ−９，７−ｎ−１２，７−ｎ−１３，７−ｎ−１４，７−ｎ−１６，７−ｎ−１９，７−ｎ−２１，７−ｎ−２２，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−４，５−ｎ−５，５−ｎ−８，５−ｎ−９，５−ｎ−１２，５−ｎ−１３，５−ｎ−１４，５−ｎ−１６，５−ｎ−１９，５−ｎ−２１，５−ｎ−２２，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２８】
次にＸ１がローレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／４となり受光素子間の４の倍数段目のスイッチ（３−ｎ−４，３−ｎ−８，３−ｎ−１２，３−ｎ−１６，３−ｎ−２０，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う４つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は４倍となるが、接合容量も４倍となり相殺され出力の平均値が隣り合う４つのサンプル＆ホールド回路に電荷が蓄積される。図５は最高解像度ａ＊１／４の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ８，Ｑ９，Ｑ１６，Ｑ１７，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−８，７−ｎ−９，７−ｎ−１６，７−ｎ−１９，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−８，５−ｎ−９，５−ｎ−１６，５−ｎ−１９，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００２９】
次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／６となり受光素子間の６の倍数段目のスイッチ（３−ｎ−６，３−ｎ−１２，３−ｎ−１８，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う６つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は６倍となるが、接合容量も６倍となり相殺され出力の平均値が隣り合う６つのサンプル＆ホールド回路に電荷が蓄積される。図６は最高解像度ａ＊１／６の場合のタイムチャートである。
【００３０】
スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ８，Ｑ１７，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−８，７−ｎ−１７，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−８，５−ｎ−１７，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００３１】
次にＸ１がローレベル，Ｘ２がローレベル，Ｘ３がハイレベルの時は最高解像度ａ＊１／８となり受光素子間の８の倍数段目のスイッチ（３−ｎ−８，３−ｎ−１６，３−ｎ−２４）はオフとなり、他の受光素子間のスイッチはオンとなり、隣り合う８つの受光素子の出力が接続された状態となる。ここで受光量に応じた受光素子の光電荷量は８倍となるが、接合容量も８倍となり相殺され出力の平均値が隣り合う８つのサンプル＆ホールド回路に電荷が蓄積される。
【００３２】
図７は最高解像度ａ＊１／８の場合のタイムチャートである。スタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，Ｑ１２，Ｑ２４の順により読出しスイッチ素子（７−ｎ−１，７−ｎ−１２，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，５−ｎ−１２，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。
【００３３】
なお全ての解像度において受光素子間スイッチ３−ｎ−２４はオフ状態となり図１において３−ｍの受光素子間スイッチ素子ブロックの一方の出力端子ＳＷＯＵＴはＧＮＤに接続されており、受光素子ブロック３−ｍの最終番目の受光素子の出力端子の負荷容量を揃える為に接続し、他の各受光素子の出力端子の負荷容量と同一となり、ブロック間の繋ぎ目で固定パターンノイズを無くし均一な特性が得られる構成としている。
【００３４】
図２２は図２における受光素子間のスイッチ素子の機能をテストする設定である。Ｘ４がローレベルであり受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）は通常動作である。
【００３５】
Ｘ１がハイレベル，Ｘ２がローレベル，Ｘ３がハイレベルの時はＴＥＳＴ１モードとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオンとなり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオフとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここでΦＲＳＴ２は常時ハイレベルとなり、偶数番目の受光素子（２−ｎ−２，２−ｎ−４，・・・，２−ｎ−２４）は常に初期化電圧ＶＲＥＳＥＴが与えられる。
【００３６】
全ての受光素子に光照射しテストを行った場合、受光素子間の偶数番目のスイッチが正常に機能していれば、全ての受光素子は初期化された暗状態のレベルが出力され、異常がある場合は奇数番目の受光素子が受光量に応じた出力があり異常を検出できる。図８はＴＥＳＴ１モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−２に異常があった場合の１例を示しており３番目の受光素子の出力が高くなっている。
【００３７】
次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時はＴＥＳＴ２モードとなり、受光素子間の偶数番目のスイッチ（３−ｎ−２，３−ｎ−４，・・・，３−ｎ−２４）はオフとなり受光素子間の奇数番目のスイッチ（３−ｎ−１，３−ｎ−３，・・・，３−ｎ−２３）はオンとなり、隣り合う２つの受光素子の出力が接続された状態となる。ここでΦＲＳＴ２は常時ハイレベルとなり、奇数番目の受光素子（２−ｎ−１，２−ｎ−３，・・・，２−ｎ−２３）は常に初期化電圧ＶＲＥＳＥＴが与えられる。
【００３８】
全ての受光素子に光照射しテストを行った場合、受光素子間の奇数番目のスイッチが正常に機能していれば、全ての受光素子は初期化された暗状態のレベルが出力され、異常がある場合は偶数番目の受光素子が受光量に応じた出力があり異常を検出できる。図９はＴＥＳＴ２モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−３に異常があった場合の１例を示しており４番目の受光素子の出力が高くなっている。
【００３９】
次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がハイレベルの時はＴＥＳＴ３モードとなり、全ての受光素子間のスイッチ（３−ｎ−１，・・・，３−ｎ−２４）はオフとなり、ここでΦＲＳＴ２は常時ハイレベルとなり、偶数番目の受光素子（２−ｎ−２，２−ｎ−４，・・・，２−ｎ−２４）は常に初期化電圧ＶＲＥＳＥＴが与えられる。全ての受光素子に光照射しテストを行った場合、受光素子間のスイッチが正常に機能していれば、偶数番目の受光素子は初期化された暗状態のレベルが出力され、奇数番目の受光素子は受光量に応じた出力がある。異常がある場合は偶数番目の受光素子に受光量に応じた出力があり異常を検出できる。
【００４０】
図１０はＴＥＳＴ３モードの場合のタイムチャートである。最高解像度ａと同様でスタートパルスΦＳＴＩＮが入力されると、クロック信号ΦＣＫに同期し走査回路の出力Ｑ１，・・・，Ｑ２４により読出しスイッチ素子（７−ｎ−１，・・・，７−ｎ−２４）を順次オンし各サンプル＆ホールド回路（５−ｎ−１，・・・，５−ｎ−２４）に蓄積された電荷を共通信号線８（ＳＩＧ）に読み出す。ここでは受光素子間スイッチ３−ｎ−６に異常があった場合の１例を示しており６番目の受光素子の出力が高くなっている。
【００４１】
図２３は図２における受光素子の初期化電位を出力する設定である。Ｘ４がハイレベルの時は受光素子を初期化するためのリセット電圧ＶＲＥＳＥＴとリセット素子を制御するリセット１（ΦＲＳＴ１）とリセット２（ΦＲＳＴ２）は蓄積期間はハイ状態となる、Ｘ１とＸ２とＸ３がローレベルの時は最高解像度ａとなり、次にＸ１がハイレベル，Ｘ２とＸ３がローレベルの時は最高解像度ａ＊１／２、次にＸ１がローレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／４、次にＸ１がハイレベル，Ｘ２がハイレベル，Ｘ３がローレベルの時は最高解像度ａ＊１／６となり、次にＸ１がローレベル，Ｘ２がローレベル，Ｘ３がハイレベルの時は最高解像度ａ＊１／８となる。
【００４２】
図１１は図２３における初期化電位出力モードのタイムチャートである。図１１においてクロック信号ΦＣＫとスタートパルスΦＳＴで駆動し、リセット素子を制御するリセット信号ΦＲＳＴ１とΦＲＳＴ２で初期電位にリセットし、初期化電位制御信号Ｘ４で制御する。
【００４３】
蓄積期間１では初期化電位制御信号Ｘ４をローレベルであり図１のリセット信号ΦＲＳＴ１とΦＲＳＴ２は、第１スタートパルスΦＳＴ入力後にリセット信号が発生し受光素子のリセット回路列１には、受光素子を初期化するためのリセット電圧が加わり受光素子列２は所望の電圧に初期化され、その後は第２スタートパルスΦＳＴが入力されるまで蓄積状態となり、各解像度に応じ通常の画像信号出力が読み出される。
【００４４】
次に蓄積期間２では初期化電位制御信号Ｘ４をハイレベルであり。蓄積期間２では図１のリセット信号ΦＲＳＴ１とΦＲＳＴ２は、第２スタートパルスΦＳＴ入力後にリセット信号が発生し受光素子のリセット回路列１には、受光素子を初期化するためのリセット電圧が加わり受光素子列２は所望の電圧に初期化され、その後は更にリセット信号が入力され第３スタートパルスΦＳＴが入力されるまで強制リセット状態となり、このとき光照射しても受光素子は常に初期化された状態となる為、各解像度に応じ暗レベルが出力される。
【００４５】
図１２は最終番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１３は図１２のイメージセンサーユニットのタイムチャートである。
【００４６】
図１２において１３はそれぞれイメージセンサーのセンサＩＣチップであり、ここでは複数個のセンサＩＣチップでマルチチップ型イメージセンサーユニットが構成されている。センサＩＣチップを駆動するためのクロック（ΦＣＫ）が共通接続され、第１番目ＩＣチップにはスタートパルス（ΦＳＴ）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力信号Ｘ１とＸ２とＸ３のバスラインが全センサＩＣチップに共通接続され、リセット制御回路の入力端子Ｘ４−１は最終番目ＩＣチップの端子Ｘ４に接続し電源電圧Ｖｄｄに接続され、リセット制御回路の入力端子Ｘ４−２は他のＩＣチップに共通接続しＧＮＤに接続され、受光素子の信号を読み出すための信号端子（ＳＩＧ）が共通接続されている。次に図１２の構成の場合の動作を図１３を参照して説明する。なお全センサＩＣチップには一様の明るさで光照射し、繰り返し蓄積動作・リセット・読出し動作しているものとする。
【００４７】
全センサＩＣチップを駆動するためのクロック（ΦＣＫ）と第１番目ＩＣチップにスタートパルス（ΦＳＴ）が入力されると、クロック（ΦＣＫ）に同期し第１番目ＩＣチップの信号出力から順次最終番目の１つ手前のＩＣチップまでは画像信号出力を出力し、最終番目ＩＣチップのみ光照射しても受光素子は常に初期化された状態となる為、常に暗レベル出力が出力される。
【００４８】
図１４は第１番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１５は図１４のイメージセンサーユニットのタイムチャートである。
【００４９】
図１４において１３はそれぞれイメージセンサーのセンサＩＣチップであり、ここでは複数個のセンサＩＣチップでマルチチップ型イメージセンサーユニットが構成されている。センサＩＣチップを駆動するためのクロック（ΦＣＫ）が共通接続され、第１番目ＩＣチップにはスタートパルス（ΦＳＴ）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力信号Ｘ１とＸ２とＸ３のバスラインが全センサＩＣチップに共通接続され、リセット制御回路の入力端子Ｘ４−３は第１番目ＩＣチップの端子Ｘ４に接続し電源電圧Ｖｄｄに接続され、リセット制御回路の入力端子Ｘ４−４は他のＩＣチップに共通接続しＧＮＤに接続され、受光素子の信号を読み出すための信号端子（ＳＩＧ）が共通接続されている。次に図１４の構成の場合の動作を図１５を参照して説明する。なお全センサＩＣチップには一様の明るさで光照射し、繰り返し蓄積動作・リセット・読出し動作しているものとする。
【００５０】
センサＩＣチップを駆動するためのクロック（ΦＣＫ）と第１番目ＩＣチップにスタートパルス（ΦＳＴ）が入力されると、クロック（ΦＣＫ）に同期し第１番目ＩＣチップのみ光照射しても受光素子は常に初期化された状態となる為、常に暗レベル出力を出力し、第２番目ＩＣチップの信号出力から順次最終番目ＩＣチップまでは画像信号出力が出力される。
【００５１】
図１６は任意に全センサＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図、図１７は図１６のイメージセンサーユニットのタイムチャートである。
【００５２】
図１６において１３はそれぞれイメージセンサーのセンサＩＣチップであり、ここでは複数個のセンサＩＣチップでマルチチップ型イメージセンサーユニットが構成されている。センサＩＣチップを駆動するためのクロック（ΦＣＫ）が共通接続され、第１番目ＩＣチップにはスタートパルス（ΦＳＴ）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力端子Ｘ１とＸ２とＸ３のバスラインが全センサＩＣチップに共通接続され、リセット制御回路の入力端子Ｘ４は外部入力端子として全センサＩＣチップに共通接続され、受光素子の信号を読み出すための信号端子（ＳＩＧ）が共通接続されている。次に図１６の構成の場合の動作を図１７を参照して説明する。なお全センサＩＣチップには一様の明るさで光照射し、繰り返し蓄積動作・リセット・読出し動作しているものとする。
【００５３】
センサＩＣチップを駆動するためのクロック（ΦＣＫ）と第１番目ＩＣチップにスタートパルス（ΦＳＴ）が入力され、１回目スキャンから２回目スキャンまではリセット制御回路の入力端子Ｘ４にハイレベルを入力すると、光照射しても受光素子は常に初期化された状態となる。３回目スキャンから５回目スキャンはリセット制御回路の入力端子Ｘ４にローレベルを入力すると受光素子は光照射した量に応じた蓄積状態となる。この動作によりクロック（ΦＣＫ）に同期し、１回目読出しから２回目読出しは暗レベル出力を出力し、３回目読出しから５回目読出しは画像信号出力が出力される。
【００５４】
図１８は画像信号出力ＩＣチップと暗レベル出力ＩＣチップと差分をとる密着型イメージセンサーユニットのブロック図、図１９は図１８のイメージセンサーユニットのタイムチャートである。図１８において１３はそれぞれイメージセンサーのセンサＩＣチップであり、ここでは複数個のセンサＩＣチップでマルチチップ型イメージセンサーユニットが構成されている。センサＩＣチップ１３を駆動するためのクロック（ΦＣＫ）が共通接続され、第１番目ＩＣチップにはスタートパルス（ΦＳＴ）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力信号Ｘ１とＸ２とＸ３のバスラインが全センサＩＣチップに共通接続され、リセット制御回路の入力端子Ｘ４−５は全センサＩＣチップ１３に共通接続し電源電圧ＧＮＤに接続され、受光素子の信号を読み出すための信号端子（ＳＩＧ）が共通接続されている。１４は暗レベル出力用のイメージセンサーのセンサＩＣチップであり、センサＩＣチップ１４を駆動するためのクロック（ΦＣＫ）が共通接続され、スタートパルス（ΦＳＴ２）が接続され、各解像度およびＴＥＳＴモードの切替制御回路の入力信号Ｘ１とＸ２とＸ３のバスラインがセンサＩＣチップ１４に接続され、リセット制御回路の入力信号Ｘ４−６はセンサＩＣチップ１４に接続し電源電圧ＶＤＤに接続され、受光素子の暗レベル信号を読み出すための暗レベル信号端子（ＳＩＧ−Ｄ）が接続されている。それぞれ信号端子（ＳＩＧ）と暗レベル信号端子（ＳＩＧ−Ｄ）は差動アンプ１５の入力端子に接続され、受光素子の信号成分と受光素子の暗レベル信号の差分が出力端子ＯＵＴから外部へ出力される。
【００５５】
次に図１８の構成の場合の動作を図１９を参照して説明する。なお全センサＩＣチップには一様の明るさで光照射し、繰り返し蓄積動作・リセット・読出し動作しているものとする。
【００５６】
全センサＩＣチップ１３を駆動するためのクロック（ΦＣＫ）と第１番目ＩＣチップにスタートパルス（ΦＳＴ）が入力されるとクロック（ΦＣＫ）に同期し、第１番目ＩＣチップの信号出力から順次最終番目ＩＣチップまでは画像信号出力が出力され、暗レベル出力ＩＣチップ１４にはスタートパルス（ΦＳＴ２）がセンサＩＣチップ１個分の信号読出し期間の周期でセンサＩＣ１３のチップの個数分、連続的に入力されており、クロック（ΦＣＫ）に同期し、かつ第１番目ＩＣチップの信号出力から順次最終番目ＩＣチップの出力信号に同期して暗レベル出力が出力され、この２つの信号成分の差分出力が差動アンプにより出力される。
【００５７】
このようにして、各解像度を制御端子Ｘ１，Ｘ２，Ｘ３で複数種類選択することが可能となり、図１に示すようにそれぞれのブロックは同回路でｍ段でイメージセンサーを構成する。受光素子数は２４×ｍビット分の全ての受光素子について走査回路を走査し、データを順次読み出す最高解像度時から、受光素子数は２４×ｍ×１／８ビット相当の構成となる最低解像度では受光素子間のスイッチを選択的にオンし受光素子の平均値出力を任意の走査回路のみ走査しデータを読み飛ばす複数の解像度を多数選択できる。また情報量を最小限に抑えつつ走査速度を上げることができる、またダミースイッチによる固定パターンノイズ対策でき、またＴＥＳＴモードにより品質を向上でき、また初期電位出力モード時はＩＣ内部の同一の受光素子、同一の各サンプル＆ホールド回路、同一の信号共通線を使用するため、長尺ＩＣ特有の電源配線抵抗による電圧降下が原因となるようなＩＣ固有の固定パターンノイズやスイッチングノイズや温度特性を含め暗レベル補正を精度良く行うことが出来るイメージセンサーである。
【００５８】
なお本実施例では便宜上、受光素子のバイアス電圧をＧＮＤ（０Ｖ）としているが、ＶＢＩＡＳ（中間電位）やＶＤＤ（電源電圧）でも構わない。受光素子間スイッチ素子においてはＮＭＯＳで構成しているが、ＰＭＯＳやＣＭＯＳ（トランスミッションゲート）でも構わない。受光素子間を初期化するためのリセット素子においてはＮＭＯＳで構成しているが、ＰＭＯＳでも構わない。
【００５９】
またＸ１，Ｘ２，Ｘ３端子を制御することでの８種類の走査方式が得られる構成としたが、制御端子を増設することでｍ種類となり幾つでも構わない。
【００６０】
また低解像度時の走査回路の出力は受光素子の平均値出力が保持されたサンプル＆ホールド回路に合わせればどこにでも配置を変更し、解像度に応じて読み飛ばす走査回路順は幾つでもかまわない。
【００６１】
またセンサ素子にフォトダイオードを使用したイメージセンサーＩＣとしたが、センサ素子は光電変換素子のフォトトランジスタとすることで、任意の信号を取り出したり、解像度を切り替えることができるリニアイメージセンサーＩＣや光学式の指紋センサーや、センサ素子に静電容量を使用すれば任意の信号を取り出したり、解像度を切り替えることができる静電容量型の指紋センサーに応用できる。またＸ１，Ｘ２，Ｘ３端子を論理を変更し制御することで解像度切替モードの一部やＴＥＳＴモードの一部を削減し暗レベル出力モードに置き換えて使うことも可能である。
【００６２】
【発明の効果】
以上説明したように、本発明により、同一ＩＣで複数の解像度を切り替える事が出来、低解像度時には受光素子の出力端子間を接続することでデータ抜けが無く、かつ平均値を出力するため解像度による受光素子の出力レベルは常に一定となり後段の画像処理の回路の入力電圧、読出し時には解像度に応じて読み飛ばす走査回路により解像度に応じた読取り速度が得られる。また受光素子間のダミースイッチをブロック間および１番目と最終番目の受光素子に接続することで、各受光素子の負荷容量を同一とすることで固定パターンノイズが発生しにくい。また受光素子間のスイッチのプロセス異常による誤動作をＴＥＳＴモードにより検出することで品質が高めることを可能にした。
【００６３】
また暗レベル出力時はＩＣ内部の同一の受光素子、同一の各サンプル＆ホールド回路、同一の信号共通線を使用するため、長尺ＩＣ特有の電源配線抵抗による電圧降下が原因となるようなＩＣ固有の固定パターンノイズやスイッチングノイズや温度特性を含め暗レベル補正を精度良く行うことを可能とした。
【図面の簡単な説明】
【図１】本発明の実施形態におけるイメージセンサーの全体回路図
【図２】図１におけるｎ段目のブロックの回路図
【図３】最高解像度ａの場合のタイムチャート
【図４】最高解像度ａ＊１／２の場合のタイムチャート
【図５】最高解像度ａ＊１／４の場合のタイムチャート
【図６】最高解像度ａ＊１／６の場合のタイムチャート
【図７】最高解像度ａ＊１／８の場合のタイムチャート
【図８】ＴＥＳＴ１モードの場合のタイムチャート
【図９】ＴＥＳＴ２モードの場合のタイムチャート
【図１０】ＴＥＳＴ３モードの場合のタイムチャート
【図１１】初期化電位出力モードのタイムチャート
【図１２】最終番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図
【図１３】図１３のイメージセンサーユニットのタイムチャート
【図１４】第１番目ＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図
【図１５】図１５のイメージセンサーユニットのタイムチャート
【図１６】任意に全センサＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図
【図１７】図１７のイメージセンサーユニットのタイムチャート
【図１８】任意に全センサＩＣチップが暗レベル出力となる密着型イメージセンサーユニットのブロック図
【図１９】図１９のイメージセンサーユニットのタイムチャート
【図２０】従来の回路図
【図２１】図２における各解像度における受光素子間のスイッチ設定
【図２２】図２における受光素子間のスイッチ素子の機能をテストする設定
【図２３】図２における受光素子の初期化電位を出力する設定
【符号の説明】
１ リセット回路素子列
２ 受光素子列
３ 受光素子間スイッチ素子列
４ アンプ１回路列
５ サンプル＆ホールド回路列
６ アンプ２回路列
７ 読出しスイッチ素子列
８ 共通信号線ＳＩＧ
９ 走査回路列
１０ ダミースイッチ
１１ 各解像度およびＴＥＳＴモードの切替制御回路
１２ 初期化電位出力・リセット制御回路
１３ センサＩＣチップ
１４ 暗レベル出力用のイメージセンサーのセンサＩＣチップ
１５ 差動アンプ
Claims (12)
- 複数のリニアイメージセンサーＩＣを直線状に配置実装して構成されるイメージセンサーにおいて、
前記リニアイメージセンサーＩＣは、
受光量に応じた出力信号を出力する複数の受光素子が第１の解像度で配置された受光素子回路列と、
前記受光素子回路列を初期化するリセット回路素子列と、
隣合う複数の前記受光素子の出力端子間を接続するスイッチ素子列と、
前記受光素子回路列の出力のインピーダンス変換を行う第１のアンプ回路列と、
前記第１のアンプ回路列の出力を一時的に保持するサンプル＆ホールド回路列と、
前記サンプル＆ホールド回路列の出力のインピーダンス変換を行う第２のアンプ回路列と、
前記第２のアンプ回路列の出力を読み出す読出しスイッチ素子列と、
前記読出しスイッチ素子列を制御する走査回路列と、を有し、
前記走査回路列は、前記サンプリング＆ホールド回路列の出力信号を任意に読み飛ばせる、読み飛ばし機能を具備し、
前記第１の解像度と前記第１の解像度の１／ｎの解像度とを複数切り替える、
ことを特徴とするイメージセンサー。 - 前記リニアイメージセンサーＩＣは、
第ｉ番目の受光素子の出力端子と隣合う第（ｉ＋１）番目の出力端子間を接続するスイッチが、全ての隣合う受光素子の出力端子間に接続されている、
ことを特徴とする請求項１に記載のイメージセンサー。 - 前記リニアイメージセンサーＩＣは、
隣合うｎ個の受光素子の出力端子間を接続する前記スイッチがオン状態の時、前記隣合うｎ個の受光素子の平均値を出力する、
ことを特徴とする請求項２に記載のイメージセンサー。 - 前記リニアイメージセンサーＩＣは、
第１番目の受光素子の出力端子にダミーのスイッチが接続されている、
ことを特徴とする請求項２に記載のイメージセンサー。 - 前記リニアイメージセンサーＩＣは、
前記受光素子回路列を初期化するリセット回路素子列のリセット素子は複数の制御線で制御されることを特徴とする請求項１に記載のイメージセンサー。 - 前記リニアイメージセンサーＩＣは、
テストモードにより前記スイッチの導通または断線状態を検査出来ることを特徴とする請求項２に記載のイメージセンサー。 - 複数のリニアイメージセンサーＩＣを直線状に配置実装して構成されるイメージセンサーにおいて、
受光量に応じた出力信号を出力する複数の受光素子が配置された受光素子回路列と、
前記受光素子回路列を初期化するリセット回路素子列と、
前記受光素子回路列の出力のインピーダンス変換を行う第１のアンプ回路列と、
前記第１のアンプ回路列の出力を一時的に保持するサンプル＆ホールド回路列と、
前記サンプル＆ホールド回路列の出力のインピーダンス変換を行う第２のアンプ回路列と、
前記第２のアンプ回路列の出力を読み出す読出しスイッチ素子列と、
前記読出しスイッチ素子列を制御する走査回路列と、を有し、
初期化モードにより複数の前記受光素子の出力端子を初期化する前記リセット回路素子を駆動するスイッチを蓄積期間中は常時導通し、前記受光素子の出力端子より初期化電位を任意に出力することを特徴とするイメージセンサー。 - 前記初期化電位の出力は、第１番目のリニアイメージセンサーＩＣのみ出力することを特徴とする請求項７に記載のイメージセンサー。
- 前記初期化電位の出力は、最終番目のリニアイメージセンサーＩＣのみ出力することを特徴とする請求項７に記載のイメージセンサー。
- 前記初期化電位の出力は、全部のリニアイメージセンサーＩＣが出力することを特徴とする請求項７に記載のイメージセンサー。
- 前記初期化電位の出力は、前記受光素子の出力端子より初期化電位を任意に出力するリニアイメージセンサーＩＣより連続して出力することを特徴とする請求項７に記載のイメージセンサー。
- 前記初期化電位の出力は、前記複数のリニアイメージセンサーＩＣと、別の前記受光素子の出力端子より初期化電位を任意に出力するリニアイメージセンサーＩＣより連続した出力との差分をとることを特徴とする請求項７に記載のイメージセンサー。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003149267A JP4071157B2 (ja) | 2003-05-27 | 2003-05-27 | イメージセンサー |
| TW093114999A TWI344785B (en) | 2003-05-27 | 2004-05-26 | Image sensor |
| US10/854,871 US20040245434A1 (en) | 2003-05-27 | 2004-05-27 | Image sensor |
| CN2004100714116A CN1574879B (zh) | 2003-05-27 | 2004-05-27 | 图像传感器 |
| KR1020040037890A KR100886034B1 (ko) | 2003-05-27 | 2004-05-27 | 이미지 센서 |
| US11/346,828 US7501609B2 (en) | 2003-05-27 | 2006-02-03 | Image sensor with linearly mounted image sensor IC's |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003149267A JP4071157B2 (ja) | 2003-05-27 | 2003-05-27 | イメージセンサー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004356724A JP2004356724A (ja) | 2004-12-16 |
| JP4071157B2 true JP4071157B2 (ja) | 2008-04-02 |
Family
ID=33487146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003149267A Expired - Fee Related JP4071157B2 (ja) | 2003-05-27 | 2003-05-27 | イメージセンサー |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20040245434A1 (ja) |
| JP (1) | JP4071157B2 (ja) |
| KR (1) | KR100886034B1 (ja) |
| CN (1) | CN1574879B (ja) |
| TW (1) | TWI344785B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002101261A (ja) * | 2000-09-26 | 2002-04-05 | Rohm Co Ltd | 画像読み取り装置 |
| JP4202303B2 (ja) * | 2004-07-09 | 2008-12-24 | セイコーインスツル株式会社 | 光電変換装置及び信号読み出し回路とイメージセンサ |
| KR100674957B1 (ko) * | 2005-02-23 | 2007-01-26 | 삼성전자주식회사 | 임의의 서브-샘플링 레이트로 아날로그 신호를 평균화하여서브-샘플링하는 고체 촬상 소자 및 그 구동 방법 |
| JP5252817B2 (ja) * | 2006-03-29 | 2013-07-31 | キヤノン株式会社 | 撮像装置、放射線撮像装置、撮像装置の駆動方法、放射線撮像システムおよび撮像装置の製造方法 |
| US20080054320A1 (en) * | 2006-08-31 | 2008-03-06 | Micron Technology, Inc. | Method, apparatus and system providing suppression of noise in a digital imager |
| JP4943942B2 (ja) * | 2007-05-18 | 2012-05-30 | 株式会社Ｐｆｕ | イメージセンサ、イメージセンサユニットおよび画像読取装置 |
| JP2009171563A (ja) * | 2007-12-21 | 2009-07-30 | Canon Inc | 画像処理装置及び画像処理方法並びに画像処理方法を実行するプログラム及び記憶媒体 |
| FR2943178B1 (fr) * | 2009-03-13 | 2011-08-26 | New Imaging Technologies Sas | Capteur matriciel a faible consommation |
| CN104079840B (zh) * | 2013-03-28 | 2017-05-17 | 恒景科技股份有限公司 | 影像传感器 |
| CN103997611B (zh) * | 2014-03-05 | 2017-02-22 | 浙江悍马光电设备有限公司 | 一种基于噪声模板的图像固定模式噪声的抑制方法 |
| CN104333718B (zh) * | 2014-11-12 | 2018-05-01 | 上海集成电路研发中心有限公司 | 10t全局快门像素单元及其信号采集方法和制造方法 |
| CN104333719B (zh) * | 2014-11-12 | 2018-04-06 | 上海集成电路研发中心有限公司 | 全局快门像素单元及其信号采集方法和制造方法 |
| US10429483B2 (en) * | 2017-05-04 | 2019-10-01 | Analog Devices Global | Internal integrated circuit resistance calibration |
| CN107948552B (zh) * | 2017-12-28 | 2020-03-31 | 德淮半导体有限公司 | 图像传感器及其形成方法 |
| WO2020062076A1 (zh) * | 2018-09-28 | 2020-04-02 | 华为技术有限公司 | 初始化同步装置、初始化同步方法及摄像机 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262871A (en) * | 1989-11-13 | 1993-11-16 | Rutgers, The State University | Multiple resolution image sensor |
| US5949483A (en) * | 1994-01-28 | 1999-09-07 | California Institute Of Technology | Active pixel sensor array with multiresolution readout |
| JP2001527342A (ja) * | 1997-12-18 | 2001-12-25 | シメージ オーワイ | 放射線を画像化するためのデバイス |
| US6633029B2 (en) * | 1998-03-16 | 2003-10-14 | Silicon Video, Inc. | Video bus for high speed multi-resolution imagers and method thereof |
| US6133862A (en) * | 1998-07-31 | 2000-10-17 | Intel Corporation | Method and apparatus to reduce row reset noise in photodiode |
| JP3571934B2 (ja) * | 1998-10-23 | 2004-09-29 | セイコーインスツルメンツ株式会社 | イメージセンサー |
| US6249618B1 (en) * | 1998-12-18 | 2001-06-19 | Syscan, Inc. | Circuit architecture and method for switching sensor resolution |
| US6759641B1 (en) * | 2000-09-27 | 2004-07-06 | Rockwell Scientific Licensing, Llc | Imager with adjustable resolution |
| EP1356665A4 (en) * | 2000-11-27 | 2006-10-04 | Vision Sciences Inc | CMOS IMAGE SENSOR WITH PROGRAMMABLE RESOLUTION |
| US6914227B2 (en) * | 2001-06-25 | 2005-07-05 | Canon Kabushiki Kaisha | Image sensing apparatus capable of outputting image by converting resolution by adding and reading out a plurality of pixels, its control method, and image sensing system |
| US6794627B2 (en) * | 2001-10-24 | 2004-09-21 | Foveon, Inc. | Aggregation of active pixel sensor signals |
| JP3944829B2 (ja) * | 2002-01-17 | 2007-07-18 | ソニー株式会社 | 固体撮像装置およびその駆動方法 |
-
2003
- 2003-05-27 JP JP2003149267A patent/JP4071157B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-26 TW TW093114999A patent/TWI344785B/zh not_active IP Right Cessation
- 2004-05-27 CN CN2004100714116A patent/CN1574879B/zh not_active Expired - Fee Related
- 2004-05-27 KR KR1020040037890A patent/KR100886034B1/ko active IP Right Grant
- 2004-05-27 US US10/854,871 patent/US20040245434A1/en not_active Abandoned
-
2006
- 2006-02-03 US US11/346,828 patent/US7501609B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004356724A (ja) | 2004-12-16 |
| KR20040102347A (ko) | 2004-12-04 |
| CN1574879B (zh) | 2010-06-09 |
| KR100886034B1 (ko) | 2009-02-26 |
| US20060192079A1 (en) | 2006-08-31 |
| CN1574879A (zh) | 2005-02-02 |
| US7501609B2 (en) | 2009-03-10 |
| TW200509674A (en) | 2005-03-01 |
| US20040245434A1 (en) | 2004-12-09 |
| TWI344785B (en) | 2011-07-01 |
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| JP2016184871A (ja) | 撮像回路装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051214 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4071157 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
| RD01 | Notification of change of attorney |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140125 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |