KR100735612B1 - 멀티패쓰 억세스블 반도체 메모리 장치 - Google Patents

멀티패쓰 억세스블 반도체 메모리 장치

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KR100735612B1
KR100735612B1 KR1020050127532A KR20050127532A KR100735612B1 KR 100735612 B1 KR100735612 B1 KR 100735612B1 KR 1020050127532 A KR1020050127532 A KR 1020050127532A KR 20050127532 A KR20050127532 A KR 20050127532A KR 100735612 B1 KR100735612 B1 KR 100735612B1
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Abstract

비디오 메모리 등과 같은 멀티포트 메모리 장치와는 달리, 디램 메모리 셀 어레이 내에서 복수의 프로세서들에 의해 랜덤 억세스될 수 있는 메모리 영역을 갖는 멀티패쓰 억세스블 반도체 메모리 장치가 개시되어 있다. 그러한 멀티패쓰 억세스블 반도체 메모리 장치는 핸드 헬드 폰과 같은 휴대용 전자기기에 채용되기 적합하며, 복수의 프로세서들에 대하여 리드 및 라이트 동작을 제공하기 위하여, 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이내에 적어도 하나이상 할당된 공유 메모리 영역을 갖는다. 또한, 상기 장치는, 상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰가 형성되도록 하는 억세스 패쓰 형성부를 구비한다. 본 발명의 반도체 메모리 장치 구성에 따르면, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 되므로, 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 되며 시스템에서 차지하는 메모리의 코스트가 대폭 줄어드는 이점이 있다.
멀티 프로세서, 멀티포트 메모리, 공유 영역, 멀티패쓰 억세스블 메모리

Description

멀티패쓰 억세스블 반도체 메모리 장치{Multi-path accessible semiconductor memory device}
도 1은 휴대용 통신 디바이스에 채용된 통상적인 멀티 프로세서 시스템의 블록도
도 2는 본 발명에 적용되는 메모리를 채용한 멀티 프로세서 시스템의 블록도
도 3은 전형적인 DRAM 메모리의 메모리 셀 어레이의 내부 구조를 보여주는 블록도
도 4는 종래기술에 따른 멀티 프로세서 시스템의 메모리 어레이 포션들을 보여주는 블록도
도 5는 본 발명의 일 실시예에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 플로세서 시스템의 블록도
도 6은 도 5에서의 멀티패쓰 억세스블 DRAM의 메모리 영역들과 포트들의 배치관계를 보인 블록도
도 7은 도 6의 멀티패쓰 억세스블 DRAM의 상세 블록도
도 8은 도 7중 공유 뱅크의 데이터 억세스에 관련된 세부회로 블록도
도 9는 도 7 및 도 8에서 나타나는 패쓰 결정부(201)의 구체적 구현 예를 보 인 회로도
도 10는 도 7 및 도 8에서 나타나는 어드레스 멀티플렉서의 구체적 구현 예를 보인 회로도
도 11은 도 7 및 도 8에서 나타나는 제2 멀티플렉서의 구체적 구현 예를 보인 회로도
도 12는 도 8내의 리드 및 라이트 패쓰를 보다 세부적으로 나타낸 블록도
도 13는 본 발명의 또 다른 실시예에 따라 포트 별 전원 레벨 선택에 대한 퓨즈 옵션을 보인 블록도
도 14는 도 13의 변경 실시예에 따라 포트 별 전원 레벨 선택에 대한 다양한 제어 옵션을 보인 블록도
도 15는 본 발명에 적용되는 DRAM 메모리에 포트별로 인가되는 각종 전원레벨의 형태를 보인 그래프도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 휴대용 통신 시스템에 채용하기 적합한 멀티패쓰 억세스블 반도체 메모리 장치에 관한 것이다.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리 로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며 DRAM 셀로 구성된 메모리 셀 어레이중 공유 메모리 영역을 복수의 억세스 포트를 통하여 리드 또는 라이트 하기 위한 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 발명에서 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 휴대용 전자 시스템 예를 들어 핸드 헬드 폰이나 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 도 1에서 보여지는 바와 같이 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
도 1을 참조하면, 제1 프로세서(10)와 제2 프로세서(12)는 접속라인(L10)을 통해 서로 연결되어 있고, NOR 메모리(14)와 DRAM(16)은 설정된 버스들(B1-B3)을 통해 상기 제1 프로세서(10)에 버싱되고, DRAM(18)과 NAND 메모리(20)는 설정된 버스들(B4-B6)을 통해 상기 제2 프로세서(12)에 버싱되어 있다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능을 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 오락 등의 수행을 위한 어플리케 이션 기능을 가질 수 있다. 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 메모리(14)와 셀 어레이의 구성이 NAND 구성을 갖게 되는 NAND 메모리(20) 모두는 플로팅 게이트를 갖는 트랜지스터 메모리 셀을 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위해 탑재되며, DRAM들은 프로세서의 데이터 처리를 위한 메인 메모리로서 기능한다.
그러나, 도 1과 같은 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM이 각기 대응적으로 할당되고 상대적으로 저속의 UART,SPI,SRAM 인터페이스가 사용되기 때문에, 데이터 전송속도가 충분히 확보되기 어렵고 사이즈의 복잡성이 초래되며 메모리 구성 비용도 부담스럽다. 따라서, 점유 사이즈를 줄임은 물론 데이터 전송속도를 높이고 메모리의 채용 개수를 줄이기 위한 스킴이 도 2에 도시되어 있다.
도 2를 참조하면, 도 1의 시스템에 비해 하나의 DRAM(17)이 제1 및 제2 프로세서(12)에 버스들(B1,B2)을 통해 연결되어 있는 것이 특이하게 보여진다. 도 2의 멀티 프로세서 시스템의 구조와 같이 2개의 패쓰를 통하여 하나의 DRAM(17)을 각각의 프로세서가 억세스 하는 것이 가능하게 될려면, 2개의 포트가 상기 버스들(B1,B2)에 대응적으로 연결될 것이 요구된다. 그렇지만, 통상의 DRAM 은 도 3에서 보여지는 바와 같이 단일 포트(PO)를 갖는 메모리(1)이다.
통상의 DRAM 구조를 보여주는 도 3을 참조하면, 메모리 셀 어레이는 로우 디코더와 컬럼 디코더를 각기 갖는 제1-4뱅크(3,4,5,6)로 구성된다. 상부 입출력 센스앰프 및 드라이버(13)는 멀티플렉서들(11,12)을 통해 상기 제1 뱅크(3) 또는 제3 뱅크(5)와 동작적으로 연결되고, 하부 입출력 센스앰프 및 드라이버(15)는 멀티플렉서들(13,14)을 통해 상기 제2 뱅크(4) 또는 제4 뱅크(6)와 동작적으로 연결된다. 예를 들어, 제1 뱅크(3)내의 메모리 셀이 선택되고 그 선택된 메모리 셀에 저장된 데이터가 리드되는 경우라고 하면 리드되는 데이터의 출력 과정은 다음과 같다. 먼저, 선택된 워드라인이 활성화 된 후 비트라인 센스앰프에 의해 감지 및 증폭되어진 메모리 셀의 데이터는 해당 컬럼 선택 라인(CSL)의 활성화에 따라 로컬 입출력 라인쌍(9)에 전달된다. 상기 로컬 입출력 라인쌍(9)에 전달된 데이터는 제1 멀티플렉서(21)의 스위칭 동작에 의해 글로벌 입출력 라인쌍(10)으로 전달되고, 글로벌 입출력 라인쌍(10)에 연결된 제2 멀티플렉서(11)는 상기 글로벌 입출력 라인쌍(10)의 데이터를 상부 입출력 센스앰프 및 드라이버(13)로 전달한다. 상기 입출력 센스앰프 및 드라이버(13)에 의해 재차로 감지 및 증폭된 데이터는 패쓰부(16)를 통해 데이터 출력라인(L5)으로 출력된다. 한편, 제4 뱅크(6)내의 메모리 셀에 저장된 데이터가 리드되는 경우에 멀티플렉서(24)-멀티플렉서(14)-하부 입출력 센스앰프 및 드라이버(15)-패쓰부(16)-데이터 출력라인(L5)을 차례로 거쳐 데이터가 출력단(DQ)으로 출력된다. 이와 같이, 도 3의 DRAM(1)은 두 뱅크가 입출력 센스앰프 및 드라이버를 공유하는 구조를 가지며 데이터의 입출력이 하나의 포트(PO)를 통해 수행되는 단일 포트 메모리임을 알 수 있다. 결국, 도 3의 DRAM(1)은 도 1의 시스템에 적용이 가능할 뿐이고 도 2와 같은 멀티 프로세서 시스템에는 메모리 뱅크의 구조나 포트의 구조에 기인하여 적용이 어렵게 된다.
도 2와 같은 멀티 프로세서 시스템에 적합한 메모리를 구현하려는 본 발명자 들의 의도와 유사하게, 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있는 도 4의 구성을 갖는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다.
도 4를 참조하면, 메모리 어레이(35)는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이(35)의 제1 포션(33)은 포트(37)를 통해 제1 프로세서(70)에 의해서만 억세스되고 상기 제2 포션(31)은 포트(38)를 통해 제2 프로세서(80)에 의해서만 억세스되며, 제3 포션(32)은 상기 제1,2 프로세서(70,80)모두에 의해 억세스 되는 멀티 프로세서 시스템(50)이 보여진다. 여기서, 상기 메모리 어레이(35)의 제1,2 포션(33,31)의 사이즈는 상기 제1,2 프로세서(70,80)의 동작 부하에 의존하여 유동적으로 변경될 수 있으며, 메모리 어레이(35)의 타입은 메모리 타입 또는 디스크 저장타입으로 구현되어지는 것이 나타나 있다.
DRAM 구조에서 제1,2 프로세서(70,80)에 의해 공유(shared)되는 제3 포션(32)을 메모리 어레이(35)내에 구현하기 위해서는 몇가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나로서, 메모리 어레이(35)내의 메모리 영역들 및 입출력 센스앰프의 배치와 각 포트에 대한 적절한 리드/라이트 패쓰(경로)제어 테크닉은 매우 중요한 과제이다. 또한, 각 포트들을 통하여 출력되는 데이터의 스윙 레벨은 데이터 전송속도와 직결되므로 그에 대한 별도의 제어도 필요해지는 실정이다.
따라서, 따라서 둘 이상의 프로세서들을 가지는 멀티 프로세서 시스템에서 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 공유하기 위한 보다 적절한 해결책이 요망된다.
따라서, 본 발명의 목적은 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 원활히 억세스할 수 있는 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 다른 목적은 하나이상의 프로세서들에 의해 공유되는 메모리 영역을 메모리 셀 어레이 내에 갖는 멀티패쓰 억세스블 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 행과 열의 매트릭스 형태로 구비한 메모리 셀 어레이 내의 메모리 영역이 서로 다른 패쓰를 통해 억세스되어질 수 있게 하는 멀티패쓰 억세스블 다이나믹 랜덤 억세스 메모리를 제공함에 있다.
본 발명의 또 다른 목적은 디램 메모리 셀 어레이 영역에서 선택된 메모리 셀의 데이터를 두 패쓰 이상의 패쓰들 중 원하는 패쓰를 통해 리드아웃 할 수 있는 디램의 리드 동작관련 패쓰 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 디램 메모리 셀 어레이 영역에서 선택된 메모리 셀의 데이터를 두 포트 이상의 포트들 중 점유 허락된 포트를 통해 리드아웃 할 수 있는 디램의 리드 동작관련 패쓰 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 두 패쓰 이상의 패쓰들 중 선택된 하나의 패쓰를 통해 제공되는 라이트 데이터를 디램 메모리 셀 어레이 영역 내에서 선택된 메모리 셀에 라이트할 수 있는 디램의 라이트 동작관련 패쓰 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 두 포트 이상의 포트들 중 선택된 하나의 포트를 통해 제공되는 라이트 데이터를 디램 메모리 셀 어레이 영역 내에서 선택된 디램 메모리 셀에 라이트할 수 있는 디램의 라이트 동작관련 패쓰 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 디램의 내부에 서로 독립된 2 이상의 포트가 설치된 경우에 각 포트들을 통하여 출력되는 데이터의 스윙 레벨을 서로 독립적으로 운영할 수 있는 디램의 출력 레벨 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 디램의 내부에 서로 독립된 2 이상의 포트가 설치된 경우에 사용되는 포트에 따라 어레이 전원전압의 레벨을 서로 독립적으로 운영할 수 있는 디램의 어레이 전원 전압 레벨 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 어레이내의 전용 및 공유 메모리 영역들 및 입출력 센스앰프의 배치와 각 포트에 대한 적절한 리드/라이트 패쓰 제어를 고속의 데이터 프로세싱에 맞도록 구현한 개선 또는 신규한 모바일 오리엔티드 메모리 구조 및 방법을 제공함에 있다.
본 발명의 여전히 또 다른 목적은 데이터 전송 및 처리속도를 개선하고 시스템 사이즈를 콤팩트하게 하고 시스템에서 차지하는 메모리의 코스트를 줄일 수 있는 멀티패쓰 억세스블 다이나믹 랜덤 억세스 메모리를 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명 의 일 구체화(embodiment)에 따른 반도체 메모리 장치는:
복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰가 형성되도록 하는 억세스 패쓰 형성부를 구비한다.
본 발명의 다른 구체화에 따른 반도체 메모리 장치는:
서로 독립적으로 설치된 제1,2 포트들과 동작적으로 연결되고 제1,2 프로세서에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰가 포트별 설정스윙레벨로 형성되도록 하는 억세스 패쓰 형성부를 구비한다.
바람직하기로, 상기 억세스 패쓰 형성부는, 상기 외부신호들을 논리 조합하여 패쓰 결정신호를 생성하는 패쓰 결정부와; 상기 패쓰 결정신호에 응답하여 상기 제1,2 포트를 통해 각기 인가되는 로우 및 컬럼 어드레스들 중에서 하나의 로우 및 컬럼 어드레스를 선택하고 이를 상기 공유 메모리 영역과 연결되어 있는 로우 디코더 및 컬럼 디코더에 각기 인가하기 위한 로우 및 컬럼 어드레스 멀티플렉서와; 상기 패쓰 결정신호에 응답하여 상기 공유 메모리 영역의 글로벌 입출력 라인쌍과 제1 데이터 입출력 라인쌍간 또는 상기 공유 메모리 영역의 글로벌 입출력 라인쌍과 제2 데이터 입출력 라인쌍간을 연결하기 위한 글로벌 제1,2 멀티플렉서와; 상기 글로벌 제1 멀티플렉서와 상기 제1 포트간에 설치된 제1 입출력 관련회로와 상기 글로벌 제2 멀티플렉서와 상기 제2 포트간에 설치된 제2 입출력 관련회로를 포함하는 입출력 관련 패쓰부를 포함할 수 있다.
상기 제1 입출력 관련회로는, 바람직하기로 상기 글로벌 제1 멀티플렉서와 동작적으로 연결된 입출력 센스앰프와, 상기 입출력 센스앰프와 동작적으로 연결된 데이터 멀티플렉서와, 상기 데이터 멀티플렉서와 연결된 데이터 출력버퍼와, 상기 데이터 출력버퍼와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버로 이루어진 데이터 출력 패쓰 회로와;
상기 제1 포트에 연결된 데이터 입력버퍼와, 상기 데이터 입력버퍼에 연결되어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버와, 상기 제1 입력 드라이버에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라이버로 이루어진 데이터 입력 패쓰 회로를 포함할 수 있다.
바람직하기로, 상기 공유 메모리 영역에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀일 수 있으며, 상기 공유 메모리 영역 하나에는 상기 입출력 센스앰프가 2개로 배치될 수 있다.
또한, 바람직하기로 상기 글로벌 제1,2 멀티 플렉서는 서로 반대의 스위칭 동작을 가지며, 상기 패쓰 결정부는, 상기 제1,2 포트를 통해 각기 인가되는 로우 어드레스 스트로브 신호와 라이트 인에이블 신호 및 뱅크 선택 어드레스를 논리 조 합하여 상기 패쓰 결정신호를 생성할 수 있다.
바람직하기로, 상기 제1,2 프로세서들은,
상기 공유 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 상기 제1,2 포트를 통하여 공유할 수 있다.
바람직하기로, 상기 데이터 출력 드라이버는 퓨즈 옵션 또는 메탈 옵션에 따라 상기 데이터를 제1 설정 스윙레벨로 드라이빙할 수 있으며, 상기 제1 설정 스윙레벨은 상기 제2 입출력 관련회로 내에 설치되는 데이터 출력 드라이버의 제2 설정 스윙레벨보다 낮은 레벨일 수 있다.
바람직하기로 상기 데이터 출력 드라이버는 모드 레지스터 세트 명령 또는 확장 모드 레지스터 세트 명령의 인가에 따라 상기 데이터를 제1 설정 스윙레벨로 드라이빙할 수도 있다.
상기 제1 프로세서가 상기 제1포트를 통하여 상기 공유 메모리 영역을 억세스할 때 상기 제2 프로세서는 상기 제2 포트를 통하여 상기 공유 메모리 영역 이외의 다른 메모리 영역을 억세스할 수 있으며, 상기 메모리 셀 어레이 내에는 2개의 공유 메모리 영역과 2개의 전용 메모리 영역이 뱅크 단위로 할당될 수 있다.
본 발명의 또 다른 구체화에 따라, 휴대용 통신 시스템은:
제1 설정 타스크를 수행하는 제1 프로세서;
제2 설정 타스크를 수행하는 제2 프로세서; 및
상기 제1,2 프로세서에 의해서 억세스되는 제1 메모리 영역과 상기 제2 프로세서에 의해서만 억세스되는 제2 메모리 영역을 가지는 메모리 셀 어레이와, 상기 제1,2 프로세서의 버스와 각기 대응적으로 연결되는 제1,2 포트와, 상기 제1,2 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 제1 메모리 영역간의 데이터 억세스 패쓰가 형성되도록 하는 억세스 패쓰 형성부를 포함하는 다이나믹 랜덤 억세스 메모리를 구비한다.
본 발명의 또 다른 구체화에 따라, 반도체 메모리 장치의 데이터 억세스를 제어하는 방법은:
상기 장치의 메모리 셀 어레이 내에 적어도 하나이상의 공유 메모리 영역과 서로 독립적인 적어도 2개 이상의 입출력 포트를 준비하는 단계와;
인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰를 동작적으로 연결하는 단계를 구비한다.
상기한 바와 같은 본 발명의 실시예적 구성들에 따르면, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 되므로, 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 되며, 필요 메모리의 개수를 감소시킴에 의해 메모리의 코스트가 줄어드는 효과가 있다. 그러므로 보다 개선되고 바람직한 멀티 프로세서 시스템이 제공된다.
이하에서는 본 발명에 따라, 멀티 프로세서 시스템에 채용하기 적합한 멀티패쓰 억세스블 반도체 메모리 장치에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 5는 본 발명의 일 실시예에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 플로세서 시스템의 블록도이다. 도 5를 참조하면, 휴대용 통신 시스템은, 제1 설정 타스크를 수행하는 제1 프로세서(10)와, 제2 설정 타스크를 수행하는 제2 프로세서(12)와, 상기 제1,2 프로세서들(10,20)에 의해 억세스되는 메모리 영역을 메모리 셀 어레이 내에 가지는 DRAM(17)을 구비한다. 또한, 상기 휴대용 통신 시스템은 버스(BUS3)를 통해 제2 프로세서(12)와 연결되는 플래시 메모리(102)와, 연결라인(L2)을 통해 상기 제2 프로세서(12)와 연결되는 디스플레이부(14)를 포함할 수 있다.
한정되는 것은 아니지만, 도 5에서 보여지는 상기 DRAM(17)은 서로 독립적인 포트들(A,B)을 갖는다. 편의상 상기 포트(A)를 제1 포트라고 하면 이는 시스템 버스(BUS1)를 통하여 상기 제1 프로세서(10)와 연결된다. 상기 포트(B)를 제2 포트라고 하면 이는 시스템 버스(BUS2)를 통하여 상기 제2 프로세서(12)와 연결된다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능이나 베이스 밴드 처리 기능을 프로세싱 타스크로서 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 동영상, 오락 등의 수행을 위한 어플리케이션 기능을 프로세싱 타스크로서 가질 수 있다. 또한, 상기 시스템 버스(BUS1)가 16비트일 경우에 상기 시스템 버스(BUS2)는 16비트 또는 32비트(x16,x32)로서 설정될 수 있다. 상기 플래시 메모리(102)는 셀 어레이의 구성이 NOR 구조 또는 NAND 구조로 되어 있고 메모리 셀이 플로팅 게이트를 갖는 모오스 트랜지스터로 되어 있는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위한 메모리로서 탑재된다.
도 5에서 보여지는 바와 같이 듀얼 포트를 갖는 상기 DRAM(17)은, 데이터와 프로세서들(10,12)에 실행되어질 수 있는 명령들을 저장하기 위해 사용될 수 있으며, 상기 프로세서들(10,12)의 프로세싱 타스크가 보다 원활히 되도록 하기 위하여 각 포트별로 서로 독립적인 동작 전원전압(VDD_A,VDD_B,VDDQ_A,VDDQ_B) 및 클럭(CLK_A,CLK_B)을 수신할 수 있다.
상기 도 5의 시스템은 이동통신 디바이스(예 셀룰러 폰), 양방향 라디오 통신 시스템, 단방향 페이저, 양방향 페이저, 개인용 통신 시스템, 또는 휴대용 컴퓨터, 등과 같은 휴대용 컴퓨팅 디바이스 또는 휴대용 통신 디바이스가 될 수 있다. 본 발명의 스코프와 응용이 이들에 한정되는 것이 아님은 이해되어야 한다.
상기 도 5의 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
이제부터는 상기 도 5의 DRAM(17)내의 공유 메모리 영역의 배치관계와 프로세서들에 의한 억세스 동작의 상세가 메모리 장치의 내부를 보여주는 도면들을 참조로 본 발명의 이해를 돕기 위한 의도로서만 설명될 것이다.
도 6에는 도 5에서의 멀티패쓰 억세스블 DRAM의 메모리 영역들과 포트들의 배치관계가 블록도로서 보여진다. 도면에서 4개의 메모리 영역들(100-103)이 메모리 셀 어레이 내에 배치되고, 제1,2 메모리 영역들(100,101)은 제1,2 포트들(500,510)을 각기 통하여 상기 제1,2 프로세서들(10,12) 모두에 의해 억세스되어지는 구조가 나타나 있다. 결국, 상기 제1,2 메모리 영역들(100,101) 모두는 공유 메모리 영역이고, 제3,4 메모리 영역들(102,103)은 상기 제2 프로세서(12)에 의해서만 억세스되는 전용 메모리 영역이다.
4개의 메모리 영역들(100-103)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mbit, 128Mbit, 256Mbit, 512Mbit, 또는 1024Mbit 의 스토리지 용량을 가질 수 있다.
도 6에서 예를 들어, 상기 제1 프로세서(10)가 상기 제1포트(50)를 통하여 상기 제1 메모리 영역(100)을 억세스할 때 상기 제2 프로세서(12)는 실질적으로 동시에 상기 제2 포트(510)를 통하여 상기 제2,3,4 메모리 영역들(101-103)중의 하나의 메모리 영역을 억세스할 수 있는데, 이러한 멀티패쓰 억세스 동작은 도 6에서는 나타나 있지 않지만, 도 7에서 보여지는 패쓰 결정부(200)를 기본적으로 포함하는 억세스 패쓰 형성부에 의해 구현된다.
도 7은 도 6의 멀티패쓰 억세스블 DRAM(17)의 상세 블록도이다. 예를 들어 도시한 바와 같이, 4개의 메모리 영역들(100-103)은 대칭적으로 배치되고, 4개의 메모리 영역들 중에서 2개의 영역이 제1,2 프로세서들(10,12)에 의해 모두 억세스되어지는 공유 메모리 영역으로서 할당되고, 나머지 2개의 영역은 제2 프로세서(12)만에 의해 전용으로 억세스 되어지는 전용 메모리 영역으로서 할당되어 있다.
상기 제1,2 프로세서(10,12) 모두에 의해서 억세스될 수 있는 제1 메모리 영역(100)의 경우를 예를 들면, 제1 메모리 영역(100)내의 글로벌 입출력 라인(GIO)은 상기 제1,2 프로세서의 버스와 각기 대응적으로 연결되는 제1,2 포트중의 하나에 선택적으로 연결될 수 있다. 그러한 선택적 연결은 패쓰 결정부(200)의 제어 동작에 의해 실현된다.
상기 억세스 패쓰 형성부에 포함되는 상기 패쓰 결정부(200)는 상기 제1,2 프로세서들(10,12)로부터 인가되는 외부신호들(IN_A,IN_B)에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 제1 메모리 영역(100)간의 데이터 억세스 패쓰가 형 성되도록 하는 패쓰 결정신호(PRB_MA,PRB_MB)를 생성한다.
도 7중 공유 뱅크의 데이터 억세스에 관련된 세부회로 블록을 보인 도 8을 함께 참조하여, 상기 억세스 패쓰 형성부의 상세가 이하에서 설명될 것이다.
외부신호들을 논리 조합하여 패쓰 결정신호를 생성하는 도 7의 패쓰 결정부(200)는 도 8에서 보여지는 바와 같이 두 개의 패쓰 결정부(201,202)로 이루어져 있으며, 하나의 패쓰 결정부(201)의 세부 회로는 도 9에서와 같이 구현될 수 있다. 상기 패스 결정부(200)는 상기 억세스 패쓰 형성부의 중요한 기능 블록이다. 여기서 상기 외부신호들은 도 8에서 보여지는 바와 같이, 상기 제1,2 포트(500,510)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)및 뱅크 선택 어드레스(BA)를 포함할 수 있다.
상기 억세스 패쓰 형성부는 또한, 도 7 및 도 8에서 보여지는 바와 같이, 상기 패쓰 결정신호(PRB_MA,PRB_MB)에 응답하여 상기 제1,2 포트(500,510)를 통해 각기 인가되는 로우 및 컬럼 어드레스들(A_ADD,B_ADD,A_CADD,B_CADD)중에서 하나의 로우 및 컬럼 어드레스(A_ADD,A_CADD)를 선택하고 이를 상기 공유 메모리 영역(100)과 연결되어 있는 로우 디코더(30) 및 컬럼 디코더(40)에 각기 인가하기 위한 로우 및 컬럼 어드레스 멀티플렉서(28,38)와,
상기 패쓰 결정신호(PRB_MA,PRB_MB)에 응답하여 상기 공유 메모리 영역(100)의 글로벌 입출력 라인쌍(GIO,GIOB)과 제1 데이터 입출력 라인쌍(DIO,DIOB:WDIO,WDIOB)간 또는 상기 공유 메모리 영역의 글로벌 입출력 라인쌍(GIO,GIOB)과 제2 데이터 입출력 라인쌍 간을 연결하기 위한 글로벌 제1,2 멀티플 렉서(120,121)와,
상기 글로벌 제1 멀티플렉서(120)와 상기 제1 포트(500)간에 설치된 제1 입출력 관련회로(130,300,400)와 상기 글로벌 제2 멀티플렉서(121)와 상기 제2 포트(510)간에 설치된 제2 입출력 관련회로(131,310,410)를 포함하는 입출력 관련 패쓰부를 포함할 수 있다.
상기 제1 입출력 관련회로는, 도 8내의 리드 및 라이트 패쓰를 보다 세부적으로 나타낸 도 12에서 보여지는 바와 같이, 상기 글로벌 제1 멀티플렉서(120)와 동작적으로 연결된 입출력 센스앰프(133)와, 상기 입출력 센스앰프(133)와 동작적으로 연결된 데이터 멀티플렉서(304)와, 상기 데이터 멀티플렉서(304)와 연결된 데이터 출력버퍼(402)와, 상기 데이터 출력버퍼(402)와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버(404)로 이루어진 데이터 출력 패쓰 회로와;
상기 제1 포트(500)의 패드(PAD1)에 연결된 데이터 입력버퍼(406)와, 상기 데이터 입력버퍼(406)에 연결되어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버(305)와, 상기 제1 입력 드라이버(305)에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라이버(134)로 이루어진 데이터 입력 패쓰 회로를 포함할 수 있다.
상기 공유 메모리 영역(100)에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 도 8에서 보여지는 바와 같이 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(C)로 이루어진 디램 메모리 셀(4)일 수 있다.
도 7 및 도 8에서 보여지는 상기 공유 메모리 영역(100) 하나에는 입출력 센 스앰프 및 라이트 드라이버가 2개(130,131)로 배치되며, 상기 글로벌 제1,2 멀티 플렉서(120,121)는 서로 반대의 스위칭 동작을 가진다.
도 8을 참조시 보다 명확해질 수 있는 바로서, 제1,2 프로세서들(10,12)은, 억세스 동작시에 글로벌 입출력 라인쌍(GIO,GIOB)과 메모리 셀(4)간에 존재하는 회로 소자들 및 라인들을 공통으로 사용하고, 각 포트에서 상기 글로벌 멀티플렉서(120,121)까지의 입출력 관련 회로 소자들 및 라인들을 독립적으로 사용한다.
보다 구체적으로, 상기 공유 메모리 영역(100)의 글로벌 입출력 라인쌍(GIO,GIOB)과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍(LIO,LIOB)과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호(CSL)에 의해 동작적으로 연결되는 비트라인 쌍(BLi,BLBi)과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프(5)와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터(AT)가 연결된 메모리 셀(4) 모두는 상기 제1,2 포트를 통하여 각기 상기 제1,2 프로세서들(10,12)에 의해 공유됨을 주목하여야 한다.
도 9는 도 7 및 도 8에서 나타나는 패쓰 결정부(201)의 구체적 구현 예를 보인 회로도이다. 도 9를 참조하면, 게이팅부(202)는 복수의 논리 게이트들로 구성되어 있고 상기 제1,2 포트(500,510)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB_A,B)와 라이트 인에이블 신호(WEB_A,B)및 뱅크 선택 어드레스(BA_A,B)를 수신하여 도면의 하부에 보여지는 타이밍을 갖는 게이팅 신호들(PA,PB)을 생성한다. 예를 들어, 상기 게이팅 신호(PA)가 논리 로우레벨로 출력되는 경우에 상기 패 쓰 결정신호(PRB_MA)는 논리 로우레벨로서 출력된다. 한편, 상기 게이팅 신호(PA)가 논리 로우레벨로 출력되는 경우에 상기 게이팅 신호(PB)는 논리 하이레벨로 유지되며, 상기 패쓰 결정신호(PRB_MB)는 논리 하이레벨로서 출력된다. 상기 게이팅부(202)는 포트들 중 하나의 포트에서 로우 어드레스 스트로브 신호(RASB)가 먼저 들어오게 되면, 그 들어온 포트에 상기 제1 메모리 영역(100)이 어랜지되도록 한다. 만약, 동시에 로우 어드레스 스트로브 신호(RASB)가 인가될 경우는 시스템의 스펙시피케이션으로써 차단하여 우선권을 부여 받은 프로세서가 상기 제1 메모리 영역(100)을 억세스할 수 있도록 하는 것이 바람직하다.
도 9의 패쓰 결정부(201)는 또한, 인버터들(203,204,212,213)과 낸드 게이트들(205,206), 딜레이 소자들(207,208), 및 낸드 게이트들(209,211)을 포함하며, 도 9에서 보여지는 바와 같은 와이어링 구조를 갖는다. 상기 구성에 의해, 상기 패쓰 결정신호(PRB_MA)는 상기 게이팅 신호(PA)가 일정시간 지연 및 래치된 신호로서 나타나고, 상기 패쓰 결정신호(PRB_MB)는 상기 게이팅 신호(PB)가 일정시간 지연 및 래치된 신호로서 나타난다.
도 10는 도 7 및 도 8에서 나타나는 어드레스 멀티플렉서의 구체적 구현 예를 보인 회로도이다. 도 10에서 보여지는 어드레스 멀티플렉서는 도 7 및 도 8에서 보여지는 로우 어드레스 멀티플렉서(28) 또는 컬럼 어드레스 멀티 플렉서(38) 중의 하나를 보여준다. 결국, 동일 회로소자들을 이용하여 하나의 어드레스 멀티플렉서가 구현되고, 이는 입력되는 신호의 종류에 따라 로우 어드레스 멀티플렉서 또는 컬럼 어드레스 멀티플렉서로서 기능하게 된다.
컬럼 어드레스 멀티플렉서(38)는 두 포트들을 통해 두 개의 컬럼 어드레스 (A_CADD,B_CADD)를 두 입력단으로 각기 수신하고 상기 패쓰 결정신호(PRB_MA,PRB_MB)의 논리 상태에 따라 두 입력 중 하나를 선택하여 선택 컬럼 어드레스(SCADD)로서 출력하기 위해, 피형 및 엔형 모오스 트랜지스터들(P1-P4,N1-N5)로 이루어진 클럭드 씨모오스 인버터들과, 인버터들(INV1,INV2)로 구성된 인버터 래치(LA1)를 포함한다. 엔형 모오스 트랜지스터(N5)와 노아 게이트(NOR1)는 상기 인버터 래치(LA1)의 입력단과 접지 간에 방전경로를 형성하기 위해 마련된다.
예를 들어, 상기 패쓰 결정신호(PRB_MA)가 논리 로우레벨로 인가되면, 제1 포트(500 또는 A 포트)를 통해 인가되는 컬럼 어드레스(A_CADD)가 피형 및 엔형 모오스 트랜지스터(P2,N1)로 구성된 인버터를 통해 반전되고 이는 인버터(INV1)에 의해 다시 인버팅되어 선택 컬럼 어드레스(SCADD)로서 출력된다. 한편, 이 경우에 상기 패쓰 결정신호(PRB_MB)는 논리 하이레벨로 인가되기 때문에, 제2 포트(510 또는 B 포트)를 통해 인가될 수 있는 컬럼 어드레스(B_CADD)는 피형 및 엔형 모오스 트랜지스터(P4,N3)로 구성된 인버터가 비활성화 상태이므로 상기 래치(LA1)의 입력단에 제공되지 못한다. 결국, 제2 포트를 통해 인가될 수 있는 컬럼 어드레스(B_CADD)는 선택 컬럼 어드레스(SCADD)로서 선택되지 못한다.
상기 노아 게이트(NOR1)의 출력이 하이 레벨로 되면 상기 엔형 모오스 트랜지스터(N5)가 턴온되고 상기 래치(LA1)에 래치된 논리 레벨은 로우 레벨로 초기화된다.
도 11은 도 7 및 도 8에서 나타나는 제2 멀티플렉서(121)의 구체적 구현 예 를 보인 회로도이다. 도면을 참조하면, 노아 게이트(122), 인버터(123), 및 4개의 피형 모오스 트랜지스터들(124-127)은 도 11과 같은 와이어링 구조를 형성하여 상기 제2 멀티플렉서(121)를 구성한다. 상기 피형 모오스 트랜지스터들(124,125)과 상기 피형 모오스 트랜지스터들(126,127)은 리드 패쓰 또는 라이트 패쓰 중의 하나를 형성하기 위하여 서로 반대로 동작된다. 예를 들어, 리드 동작 모드에서 상기 피형 모오스 트랜지스터들(124,125)이 턴온되어 상기 글로벌 입출력 라인쌍(GIO,GIOB)과 상기 데이터 입출력 라인쌍(DIO,DIOB)이 서로 동작적으로 연결된다. 한편, 라이트 동작 모드에서 상기 피형 모오스 트랜지스터들(126,127)이 턴온되어 상기 글로벌 입출력 라인쌍(GIO,GIOB)과 상기 라이트 데이터 입출력 라인쌍(WDIO,WDIOB)이 서로 동작적으로 연결된다.
이하에서는 도 12에 보여지는 제1 포트용 출력 드라이버(404) 또는 제2 포트용 출력 드라이버(405)의 동작 전원전압을 동일한 레벨 또는 서로 다른 레벨로 인가하는 방법이 도 13 내지 도 15를 참조로 설명될 것이다.
먼저, 도 13은 본 발명의 또 다른 실시예에 따라 포트 별 전원 레벨 선택에 대한 퓨즈 옵션을 보인 블록도이고, 도 14는 도 13의 변경 실시예에 따라 포트 별 전원 레벨 선택에 대한 다양한 제어 옵션을 보인 블록도이다. 또한, 도 15는 본 발명에 적용되는 DRAM 메모리에 포트별로 인가되는 각종 전원레벨의 형태를 보인 그래프이다.
도 13을 참조하면, 제1,2 퓨즈 옵션부(OPT1,OPT2)의 퓨즈들(F1,F2,F3,F4)의 레이터 커팅 또는 전류 블로잉에 의해 상기 제1 포트용 출력 드라이버(404) 및 제2 포트용 출력 드라이버(405)는 도 15에서 보여지는 바와 같은 제1 전원전압레벨(VDDQ_APO) 또는 제2 전원전압 레벨(VDDQ_BPO)을 동작전압으로서 수신할 수 있다. 예를 들어 제1 퓨즈 옵션부(OPT1)내의 퓨즈(F2)가 커팅될 경우에 상기 출력 드라이버(404)는 단자(VDDQ_A)를 통해 인가되는 제1 전원전압 레벨을 수신한다. 한편, 제2 퓨즈 옵션부(OPT2)내의 퓨즈(F3)가 커팅될 경우에 상기 출력 드라이버(405)는 단자(VDDQ_B)를 통해 인가되는 제2 전원전압 레벨을 수신한다. 결국, 상기 출력 드라이버(405)는 상기 출력 드라이버(404)에 비해 보다 높은 레벨로 출력되는 데이터를 드라이빙하여 출력단(DQ_Bi)으로 제공한다. 이는 제2 포트에 연결된 제2 프로세서가 보다 원활히 데이터의 처리를 행할 수 있도록 하는 이점을 제공할 수 있다.
도 14의 경우에는 외부에서 모드 레지스터 세트(MRS) 명령 또는 확장 모드 레지스터 세트(EMRS) 명령을 인가하거나, 제조공정에서 메탈 옵션을 행함에 의해 옵션부(1)의 스위치(SW)가 제1,2 단자(A,B)중 선택된 단자에 스위칭 되도록 하는 스킴이 보여진다. 도면에서 피형 모오스 트랜지스터(P)와 엔형 모오스 트랜지스터(N)로 구성된 인버터는 출력 드라이버를 등가적으로 표현한 것이고, 옵션부(1)를 제외한 소자들(P10,P11,N10-N15,IN1,IN2)의 구성은 공지의 레벨 시프터 회로를 나타낸다. 상기한 바와 같이, 본 발명의 실시예에 따른 데이터 출력 드라이버는 퓨즈 옵션 또는 메탈 옵션에 따라 출력 데이터를 제1 설정 스윙레벨로 드라이빙할 수 있으며, 상기 제1 설정 스윙레벨은 상기 제2 입출력 관련회로 내에 설치되는 데이터 출력 드라이버의 제2 설정 스윙레벨보다 낮은 레벨일 수 있다.
여태까지는 도면들을 따라 발명의 구성 및 각 블록의 동작 관계가 부분적으 로 설명되었다. 이하에서는 본 발명을 한정할 의도 없이 이해 돕기 위한 설명만을 목적으로, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 어떻게 억세스하는 가에 대한 예가 설명될 것이다. 이 경우에 본 발명에 관련된 도면들이 랜덤하게 참조될 것이다.
먼저, 도 6으로 돌아가서, 제2 프로세서(12)가 제2 포트(510)를 통하여 전용 메모리인 제3 메모리 영역(102) 또는 전용 메모리인 제4 메모리 영역(103)을 억세스 하는 동작은 통상적인 DRAM의 데이터 억세스 동작과 동일하다. 보다 관심있는 사항은 공유 메모리 영역인 제1,2 메모리 영역(100,101)을 제1,2 프로세서(10,12)가 어떠한 방법으로 억세스하는 가일 것이다.
상기 제1 프로세서(10)가 공유 뱅크인 상기 제1 메모리 영역(100)을 억세하는 경우라고 가정하고, 그 때의 동작 모드를 리드동작이라고 가정하면, 도 9의 패쓰 결정부(201)는 제1 프로세서(10)로부터 인가되는 외부신호들(RASB_A, WEB_A, BA_A)을 논리 조합하여 패쓰 결정신호(PRB_MA)를 논리 로우레벨로, 패쓰 결정신호(PRB_MB)를 논리 하이레벨로서 출력한다. 따라서, 도 8에서 보여지는 로우 어드레스 멀티플렉서(28)는 제1 포트(A)를 통해 인가되는 로우(row) 어드레스(A_ADD)를 선택하고 이를 선택 로우 어드레스(SADD)로서 출력한다. 로우 디코더(30)는 결국 상기 제1 프로세서(10)가 억세스하기를 원하는 상기 제1 메모리 영역(100)내의 워드라인(WLi)이 활성화되도록 한다. 상기 워드라인(WLi)이 활성화되면 동일 워드라인에 억세스 트랜지스터(AT)의 게이트가 연결된 메모리 셀들의 데이터는 대응되는 비트라인 쌍에 디벨롭된다. 예를 들어, 메모리 셀(4)을 구성하는 억세스 트랜지스 터(AT)의 게이트가 워드라인 부스팅 동작에 의해 동작전원 전압보다 높은 전압을 받게 되면, 스토리지 커패시터(C)에 저장된 전하의 상태(예컨대 충전상태인 경우 1.8 내지 3볼트, 비충전 상태인 경우 0볼트)에 따라 비트라인(BLi)에 디벨롭 되는 전위가 다르게 나타난다. 결국, 충전상태인 경우와 비충전 상태인 경우에 비트라인과의 차아지 셰어링 동작 상태는 다르게 나타나고, 그 차이는 비트라인 센스앰프(5)에 의해 감지 및 증폭된다. 예컨대 비트라인(BLi)의 전위가 하이 레벨로, 컴플리멘터리 비트라인인 비트라인 바아(BLBi)의 전위가 로우 레벨로 나타나는 경우에 상기 비트라인 쌍(BLi,BLBi)의 전위는, 컬럼 선택 신호(CSL)의 논리 레벨이 하이일 때 응답하는 컬럼 게이트가 턴온될 때, 도 8에서 보여지는 바와 같이 대응되는 로컬 입출력라인쌍(LIO,LIOB)에 비로서 전달된다.
상기 워드라인(WLi)이 활성화되어 상기 비트라인 쌍(BLi,BLBi)에 메모리 셀의 데이터가 하이 또는 로우 레벨의 포텐셜로서 나타난 이후에, 도 10과 같이 구현될 수 있는 상기 컬럼 어드레스 멀티플렉서(38)는 제1 포트(A)의 컬럼 어드레스(A_CADD)를 선택하고 이를 선택(셀렉티드) 컬럼 어드레스(SADD)로서 출력한다. 컬럼 디코더(38)는 결국 상기 제1 프로세서(10)가 억세스하기를 원하는 상기 제1 메모리 영역(100)내의 비트라인쌍(BLi,BLBi)의 전위가 로컬 입출력 라인쌍(LIO,LIOB)에 전달되도록 한다.
전위레벨로써 나타나는 상기 로컬 입출력 라인쌍(LIO,LIOB)의 데이터는, 제1멀티플렉서(20:LIO MUX))를 구성하는 엔형 모오스 트랜지스터들(21,22)이 턴온될 때, 글로벌 입출력 라인쌍(GIO,GIOB)으로 전달된다. 여기서, 상기 트랜지스터들 (21,22)의 게이트에 공통으로 인가되는 스위칭 신호(LIOC)는 상기 로우 디코더(30)에서 출력되는 디코딩 신호에 응답하여 생성되는 신호일 수 있다.
이 경우에는 패쓰 결정신호(PRB_MA)가 논리 로우레벨로 출력되는 경우이므로, 상기 글로벌 입출력 라인쌍(GIO,GIOB)으로 전달된 데이터는 상기 제2 멀티플렉서(120)를 통해 입출력 센스앰프 및 드라이버(130)로 전달된다. 도 12에서 보여지는 바와 같이 입출력 센스앰프(133)는 지금까지의 경로를 통해 전달됨에 따라 레벨 이 미약해진 데이터를 재차로 증폭하여 멀티플렉서 및 드라이버(300)를 통해 출력 버퍼(402)로 전달한다. 상기 출력 버퍼(402)로부터 데이터를 받는 출력 드라이버(404)는 상기 데이터를 제1 설정레벨(VDDQ_A)또는 제2 설정레벨(VDDQ_B)의 전압 스윙으로 구동한다. 제1 설정레벨(VDDQ_A)로 데이터의 스윙레벨이 정해진 경우에 상기 제1 프로세서(10)는 상기 제1 포트(도 7의 500)를 통해 상기 메모리 셀(4)에 저장된 데이터를 리드하게 된다. 한편, 이 경우에 상기 제2 멀티플렉서(121)는 디세이블되므로 상기 제1 메모리 영역(100)에 대한 제2 프로세서(20)의 억세스 동작은 차단된다. 그렇지만, 이 경우에 도 6의 제2 프로세서(12)는 제2포트(510)를 통해 상기 제1 메모리 영역(100)이외의 메모리 영역들(101,102,103)을 억세스 할 수 있다. 결국, 상기 제1 프로세서(10)가 상기 제1포트(500)를 통하여 상기 공유 메모리 영역(100)을 억세스할 때 상기 제2 프로세서(12)는 상기 메모리 영역(100)을 제외한 다른 메모리 영역들을 억세스할 수 있다. 여기서, 상기 공유 메모리 영역의 사이즈나 개수의 설정은 상기 제1,2 프로세서의 동작 부하에 의존하여 변경될 수 있음은 물론이다.
이제부터는 상기 제2 프로세서(10)가 공유 뱅크인 상기 제1 메모리 영역(100)을 억세하는 경우라고 가정하고, 그 때의 동작 모드를 라이트 동작이라고 가정하자. 이 경우에 패쓰 결정부(201)는 제2 프로세서(12)로부터 인가되는 외부신호들(RASB_B, WEB_B, BA_B)을 논리 조합하여 패쓰 결정신호(PRB_MB)를 논리 로우레벨로, 패쓰 결정신호(PRB_MA)를 논리 하이레벨로서 출력한다. 따라서, 도 8에서 보여지는 로우 어드레스 멀티플렉서(28)는 제2 포트(B)를 통해 인가되는 로우(row) 어드레스(B_ADD)를 선택하고 이를 선택 로우 어드레스(SADD)로서 출력한다. 로우 디코더(30)는 결국 상기 제2 프로세서(12)가 억세스하기를 원하는 상기 제1 메모리 영역(100)내의 워드라인(WLi)이 활성화되도록 한다. 상기 워드라인(WLi)이 활성화되면 메모리 셀의 억세스 트랜지스터(AT)가 턴온되어 컬럼 선택된 비트라인 쌍을 통해 인가되어지는 데이터가 스토리지 커패시터(C)에 저장될 수 있는 라이트 준비 상태가 된다.
한편, 제2 포트(B)를 통해 인가되는 라이트 데이터는 도 8의 입력버퍼(410) 및 드라이버(310)를 차례로 거쳐 도 11의 DIO 드라이버(131b)에 인가된다. 상기 DIO 드라이버(131b)는 인가되는 라이트 데이터를 재차로 드라이빙한 후 라이트 데이터 입출력 라인쌍(WDIO,WDIOB)에 전달한다. 도 11의 노아 게이트(122)는 이 경우에 논리 하이레벨을 출력하므로 피형 모오스 트랜지스터들(126,127)은 턴온된다. 이에 따라, 상기 라이트 데이터 입출력 라인쌍(WDIO,WDIOB)의 라이트 데이터는 상기 글로벌 입출력 라인쌍(GIO,GIOB)에 전달된다. 이 때, 도 8의 제2 멀티플렉서(120)는 디세이블 상태로 된다. 상기 글로벌 입출력 라인쌍(GIO,GIOB)의 라이트 데 이터는 제1멀티플렉서(20:LIO MUX))를 구성하는 엔형 모오스 트랜지스터들(21,22)이 턴온될 때 상기 로컬 입출력 라인쌍(LIO,LIOB)으로 전달된다. 이 때 상기 컬럼 선택 신호(CSL)의 논리 레벨이 하이로 주어져 컬럼 게이트(T,T2)가 턴온되므로, 로컬 입출력라인쌍(LIO,LIOB)의 데이터는 대응되는 비트라인 쌍(BLi,BLBi)에 전달되어, 센스앰프(5)를 통해 상기 메모리 셀(4)의 스토리지 커패시터에 저장된다. 한편, 이 경우에도 도 6의 제1 프로세서(10)는 제1포트(500)를 통해 상기 제1 메모리 영역(100)이외의 메모리 영역들(101,102,103)을 억세스(리드/라이트)할 수 있다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 메모리 내부의 뱅크 구성이나 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 4개의 메모리 영역중 1개를 공유 메모리 영역으로 나머지 3개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 듀얼 프로세서인 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 또한, 입출력 센스앰프와 글로벌 데이터 라인쌍간에 패쓰 스위치인 멀티플렉서를 설치한 구조에서 탈피하여 또 다른 위치에 패쓰 절 환을 행할 수 도 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치에 따르면, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 되므로, 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 되며, 필요 메모리의 개수를 감소시킴에 의해 메모리의 코스트가 줄어드는 효과가 있다. 따라서, 본 발명의 메모리를 휴대용 전자기기에서 채용 시 동작 퍼포먼스가 개선되고 코스트가 현저히 저감되는 장점이 있다.

Claims (43)

  1. 반도체 메모리 장치에 있어서:
    복수의 프로세서들의 수에 대응하여 서로 독립적으로 대응 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이내에 적어도 하나이상 할당된 공유 메모리 영역과;
    상기 공유 메모리 영역이 배치된 칩과 동일한 칩 내에 배치되며, 상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰가 프로세서들에 따라 구별적으로 형성되도록 하는 억세스 패쓰 형성부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 억세스 패쓰 형성부는,
    상기 외부신호들을 논리 조합하여 패쓰 결정신호를 생성하는 패쓰 결정부와;
    상기 패쓰 결정신호에 응답하여 상기 포트들을 통해 각기 인가되는 로우 및 컬럼 어드레스들 중에서 하나의 로우 및 컬럼 어드레스를 선택하고 이를 상기 공유 메모리 영역과 연결되어 있는 로우 디코더 및 컬럼 디코더에 각기 인가하기 위한 로우 및 컬럼 어드레스 멀티플렉서와;
    상기 패쓰 결정신호에 응답하여 상기 공유 메모리 영역의 글로벌 입출력 라인쌍과 제1 데이터 입출력 라인쌍간 또는 상기 공유 메모리 영역의 글로벌 입출력 라인쌍과 제2 데이터 입출력 라인쌍간을 연결하기 위한 글로벌 제1,2 멀티플렉서 와;
    상기 글로벌 제1 멀티플렉서와 상기 포트들 중 하나인 제1 포트간에 설치된 제1 입출력 관련회로와 상기 글로벌 제2 멀티플렉서와 상기 포트들 중 다른 하나인 제2 포트간에 설치된 제2 입출력 관련회로를 포함하는 입출력 관련 패쓰부를 포함함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1 입출력 관련회로는,
    상기 글로벌 제1 멀티플렉서와 동작적으로 연결된 입출력 센스앰프와, 상기 입출력 센스앰프와 동작적으로 연결된 데이터 멀티플렉서와, 상기 데이터 멀티플렉서와 연결된 데이터 출력버퍼와, 상기 데이터 출력버퍼와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버로 이루어진 데이터 출력 패쓰 회로와;
    상기 제1 포트에 연결된 데이터 입력버퍼와, 상기 데이터 입력버퍼에 연결되어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버와, 상기 제1 입력 드라이버에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라이버로 이루어진 데이터 입력 패쓰 회로를 포함함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 공유 메모리 영역에 행과 열의 매트릭스 형태로 배치 되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀임을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 공유 메모리 영역 하나에는 상기 입출력 센스앰프가 2개로 배치됨을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 글로벌 제1,2 멀티 플렉서는 서로 반대의 스위칭 동작을 가짐을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 패쓰 결정부는,
    상기 포트들을 통해 각기 인가되는 로우 어드레스 스트로브 신호와 라이트 인에이블 신호 및 뱅크 선택 어드레스를 논리 조합하여 상기 패쓰 결정신호를 생성함을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 복수의 프로세서들은,
    상기 공유 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인 쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 상기 포트들을 통하여 공유함을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치에 있어서:
    서로 독립적으로 설치된 제1,2 포트들과 동작적으로 연결되고 제1,2 프로세서에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과;
    상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰가 포트별 설정스윙레벨로 형성되도록 하는 억세스 패쓰 형성부를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 억세스 패쓰 형성부는,
    상기 외부신호들을 논리 조합하여 패쓰 결정신호를 생성하는 패쓰 결정부와;
    상기 패쓰 결정신호에 응답하여 상기 제1,2 포트를 통해 각기 인가되는 로우 및 컬럼 어드레스들 중에서 하나의 로우 및 컬럼 어드레스를 선택하고 이를 상기 공유 메모리 영역과 연결되어 있는 로우 디코더 및 컬럼 디코더에 각기 인가하기 위한 로우 및 컬럼 어드레스 멀티플렉서와;
    상기 패쓰 결정신호에 응답하여 상기 공유 메모리 영역의 글로벌 입출력 라인쌍과 제1 데이터 입출력 라인쌍간 또는 상기 공유 메모리 영역의 글로벌 입출력 라인쌍과 제2 데이터 입출력 라인쌍간을 연결하기 위한 글로벌 제1,2 멀티플렉서와;
    상기 글로벌 제1 멀티플렉서와 상기 제1 포트간에 설치된 제1 입출력 관련회로와 상기 글로벌 제2 멀티플렉서와 상기 제2 포트간에 설치된 제2 입출력 관련회로를 포함하는 입출력 관련 패쓰부를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제1 입출력 관련회로는,
    상기 글로벌 제1 멀티플렉서와 동작적으로 연결된 입출력 센스앰프와, 상기 입출력 센스앰프와 동작적으로 연결된 데이터 멀티플렉서와, 상기 데이터 멀티플렉서와 연결된 데이터 출력버퍼와, 상기 데이터 출력버퍼와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버로 이루어진 데이터 출력 패쓰 회로와;
    상기 제1 포트에 연결된 데이터 입력버퍼와, 상기 데이터 입력버퍼에 연결되어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버와, 상기 제1 입력 드라이버에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라 이버로 이루어진 데이터 입력 패쓰 회로를 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 공유 메모리 영역에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀임을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 공유 메모리 영역 하나에는 상기 입출력 센스앰프가 2개로 배치됨을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 글로벌 제1,2 멀티 플렉서는 서로 반대의 스위칭 동작을 가짐을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 패쓰 결정부는,
    상기 제1,2 포트를 통해 각기 인가되는 로우 어드레스 스트로브 신호와 라이트 인에이블 신호 및 뱅크 선택 어드레스를 논리 조합하여 상기 패쓰 결정신호를 생성함을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서, 상기 제1,2 프로세서들은,
    상기 공유 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 상기 제1,2 포트를 통하여 공유함을 특징으로 하는 반도체 메모리 장치.
  17. 제11항에 있어서, 상기 데이터 출력 드라이버는 퓨즈 옵션 또는 메탈 옵션에 따라 상기 데이터를 제1 설정 스윙레벨로 드라이빙함을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 제1 설정 스윙레벨은 상기 제2 입출력 관련회로 내에 설치되는 데이터 출력 드라이버의 제2 설정 스윙레벨보다 낮은 레벨임을 특징으로 하는 반도체 메모리 장치.
  19. 제17항에 있어서, 상기 제1 설정 스윙레벨은 상기 제2 입출력 관련회로 내에 설치되는 데이터 출력 드라이버의 제2 설정 스윙레벨보다 같거나 높은 레벨임을 특징으로 하는 반도체 메모리 장치.
  20. 제11항에 있어서, 상기 데이터 출력 드라이버는 모드 레지스터 세트 명령 또는 확장 모드 레지스터 세트 명령의 인가에 따라 상기 데이터를 제1 설정 스윙레벨로 드라이빙함을 특징으로 하는 반도체 메모리 장치.
  21. 제11항에 있어서, 상기 제1 프로세서가 상기 제1포트를 통하여 상기 공유 메모리 영역을 억세스할 때 상기 제2 프로세서는 상기 제2 포트를 통하여 상기 공유 메모리 영역 이외의 다른 메모리 영역을 억세스함을 특징으로 하는 반도체 메모리 장치.
  22. 제11항에 있어서, 상기 메모리 셀 어레이 내에는 2개의 공유 메모리 영역과 2개의 전용 메모리 영역이 뱅크 단위로 할당됨을 특징으로 하는 반도체 메모리 장 치.
  23. 휴대용 통신 시스템에 있어서:
    제1 설정 타스크를 수행하는 제1 프로세서;
    제2 설정 타스크를 수행하는 제2 프로세서; 및
    상기 제1,2 프로세서에 의해서 억세스되는 제1 메모리 영역과 상기 제2 프로세서에 의해서만 억세스되는 제2 메모리 영역을 가지는 메모리 셀 어레이와, 상기 제1,2 프로세서의 버스와 각기 대응적으로 연결되는 제1,2 포트와, 상기 제1,2 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 제1 메모리 영역간의 데이터 억세스 패쓰가 형성되도록 하는 억세스 패쓰 형성부를 포함하는 다이나믹 랜덤 억세스 메모리를 구비함을 특징으로 하는 휴대용 통신 시스템.
  24. 제23항에 있어서,
    상기 제1 프로세서가 상기 제1포트를 통하여 상기 제1 메모리 영역을 억세스할 때 상기 제2 프로세서는 실질적으로 동시에 상기 제2 포트를 통하여 상기 제2 메모리 영역을 억세스 가능함을 특징으로 하는 휴대용 통신 시스템.
  25. 제24항에 있어서, 상기 억세스 패쓰 형성부는,
    상기 외부신호들을 논리 조합하여 패쓰 결정신호를 생성하는 패쓰 결정부와;
    상기 패쓰 결정신호에 응답하여 상기 제1,2 포트를 통해 각기 인가되는 로우 및 컬럼 어드레스들 중에서 하나의 로우 및 컬럼 어드레스를 선택하고 이를 상기 공유 메모리 영역과 연결되어 있는 로우 디코더 및 컬럼 디코더에 각기 인가하기 위한 로우 및 컬럼 어드레스 멀티플렉서와;
    상기 패쓰 결정신호에 응답하여 상기 제1 메모리 영역의 글로벌 입출력 라인쌍과 제1 데이터 입출력 라인쌍간 또는 상기 제1 메모리 영역의 글로벌 입출력 라인쌍과 제2 데이터 입출력 라인쌍간을 연결하기 위한 글로벌 제1,2 멀티플렉서와;
    상기 글로벌 제1 멀티플렉서와 상기 제1 포트간에 설치된 제1 입출력 관련회로와 상기 글로벌 제2 멀티플렉서와 상기 제2 포트간에 설치된 제2 입출력 관련회로를 포함하는 입출력 관련 패쓰부를 포함함을 특징으로 하는 휴대용 통신 시스템.
  26. 제25항에 있어서, 상기 제1 입출력 관련회로는,
    상기 글로벌 제1 멀티플렉서와 동작적으로 연결된 입출력 센스앰프와, 상기 입출력 센스앰프와 동작적으로 연결된 데이터 멀티플렉서와, 상기 데이터 멀티플렉서와 연결된 데이터 출력버퍼와, 상기 데이터 출력버퍼와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버로 이루어진 데이터 출력 패쓰 회로와;
    상기 제1 포트에 연결된 데이터 입력버퍼와, 상기 데이터 입력버퍼에 연결되어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버와, 상기 제1 입력 드라이버에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라이버로 이루어진 데이터 입력 패쓰 회로를 포함함을 특징으로 하는 휴대용 통신 시스템.
  27. 제25항에 있어서, 상기 제1 메모리 영역에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀임을 특징으로 하는 휴대용 통신 시스템.
  28. 제25항에 있어서, 상기 제1 메모리 영역 하나에는 상기 입출력 센스앰프가 2개로 배치되며 그 중 하나는 상기 제2 메모리 영역에 공유됨을 특징으로 하는 휴대용 통신 시스템.
  29. 제26항에 있어서, 상기 글로벌 제1,2 멀티 플렉서는 서로 반대의 스위칭 동작을 가짐을 특징으로 하는 휴대용 통신 시스템.
  30. 제26항에 있어서, 상기 패쓰 결정부는,
    상기 제1,2 포트를 통해 각기 인가되는 로우 어드레스 스트로브 신호와 라이트 인에이블 신호 및 뱅크 선택 어드레스를 논리 조합하여 상기 패쓰 결정신호를 생성함을 특징으로 하는 휴대용 통신 시스템.
  31. 제26항에 있어서, 상기 제1,2 프로세서들은,
    상기 제1 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 상기 제1,2 포트를 통하여 공유함을 특징으로 하는 휴대용 통신 시스템.
  32. 제26항에 있어서, 상기 데이터 출력 드라이버는 퓨즈 옵션 또는 메탈 옵션에 따라 상기 데이터를 제1 설정 스윙레벨로 드라이빙함을 특징으로 하는 휴대용 통신 시스템.
  33. 제26항에 있어서, 상기 제1 설정 스윙레벨은 상기 제2 입출력 관련회로 내에 설치되는 데이터 출력 드라이버의 제2 설정 스윙레벨보다 낮은 레벨임을 특징으로 하는 휴대용 통신 시스템.
  34. 제26항에 있어서, 상기 제1 설정 스윙레벨은 상기 제2 입출력 관련회로 내에 설치되는 데이터 출력 드라이버의 제2 설정 스윙레벨보다 같거나 높은 레벨임을 특징으로 하는 휴대용 통신 시스템.
  35. 제27항에 있어서, 상기 데이터 출력 드라이버는 모드 레지스터 세트 명령 또는 확장 모드 레지스터 세트 명령의 인가에 따라 상기 데이터를 제1 설정 스윙레벨로 드라이빙함을 특징으로 하는 휴대용 통신 시스템.
  36. 디램(DRAM) 반도체 메모리 장치의 데이터 억세스를 제어하는 방법에 있어서:
    상기 장치의 메모리 셀 어레이 내에 적어도 하나 이상의 공유 메모리 영역과, 복수의 프로세서들의 수에 대응되며 상기 공유 메모리 영역에 대하여 상기 복수의 프로세서들이 서로 독립적인 억세스 패쓰를 갖도록 하기 위한 입출력 포트들을 준비하는 단계와;
    상기 디램 칩 내부로 인가되는 외부신호들에 응답하여 상기 입출력 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰를 동작적으로 연결하되 억세스를 요구하는 프로세서에 따라 서로 독립적인 억세스 패쓰를 통해 연결하는 단계를 구비함을 특징으로 하는 방법.
  37. 제36항에 있어서,
    상기 선택된 하나의 포트를 통해 제1 프로세서가 상기 공유 메모리 영역을 억세스할 경우에 실질적으로 동시에 제2 프로세서가 또 다른 포트를 통하여 상기 공유 메모리 영역 이외의 영역을 억세스할 수 있음을 특징으로 하는 방법.
  38. 제37항에 있어서,
    상기 데이터 억세스 패쓰를 동작적으로 연결하는 단계는 포트 공용의 글로벌 입출력 라인쌍을 두 개의 입출력 센스앰프 및 드라이버중의 하나에 스위칭 하는 것에 의해 달성됨을 특징으로 하는 방법.
  39. 제37항에 있어서,
    상기 외부신호들은 프로세서들로부터 제공되는 뱅크 선택 정보 및 액티브 마스터 인터널 신호를 포함함을 특징으로 하는 방법.
  40. 메모리 셀 어레이와 메모리 셀을 선택하는 선택부를 구비하며, 메모리 셀 데이터를 증폭하는 제1 신호 감지부와 상기 제1 신호 감지부에 동작적으로 차례로 연결된 제1 신호선 및 제2 신호선을 공유하는 구조를 갖는 반도체 메모리 장치에 있어서:
    상기 제2 신호선에 연결된 제1,2 멀티플렉서와;
    외부 코멘드에 응답하여 상기 제1,2 멀티플렉서를 제2 신호 감지부 및 글로벌 드라이버에 선택적으로 연결하여 제1 또는 제2 데이터 패쓰를 통해 각기 연결되는 프로세서가 데이터를 억세싱할 수 있도록 하는 제어 스위칭부를 구비함을 특징으로 하는 반도체 메모리 장치.
  41. 제40항에 있어서,
    상기 제1 데이터 패쓰와 상기 제2 데이터 패쓰는 서로 다른 데이터 스윙레벨을 가짐을 특징으로 하는 반도체 메모리 장치.
  42. 제40항에 있어서,
    인가되는 클럭 주파수가 서로 다를 경우에 상기 제1 데이터 패쓰의 출력전원전압(VDDQ)의 파워레벨은 상기 제2 데이터 패쓰의 그것과 다름을 특징으로 하는 반 도체 메모리 장치.
  43. 반도체 메모리 장치에 있어서:
    서로 독립적으로 설치된 제1,2 포트들과 동작적으로 연결되고 제1,2 프로세서에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과;
    상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰가 포트별 설정스윙레벨로 형성되도록 하는 억세스 패쓰 형성부와;
    인가되는 선택신호에 따라 상기 제1,2 포트들의 출력 데이터 스윙레벨이 제1레벨 또는 제2 레벨이 되도록 하는 파워 선택신호를 현재로서 선택된 데이터 억세스 패쓰에 인가하는 파워 공급 선택부를 구비함을 특징으로 하는 반도체 메모리 장치.
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