CN113870919A - 存储器装置及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器装置及其操作方法。存储器装置包括输入输出数据锁存电路与位线感测放大电路。输入输出数据锁存电路耦接于主输入输出线对与区域输入输出线对之间。区域输入输出线对通过位线感测放大电路耦接多个位线对。存储器装置执行二阶段式操作以输入或输出这些位线对中的选定位线对的数据，其中，选定位线对仅在二阶段式操作的其中一阶段操作中与区域输入输出线对接通，以及，在二阶段式操作的其中另一阶段操作中，锁存在输入输出数据锁存电路中的选定位线对的数据被传输至主输入输出线对。

Description

存储器装置及其操作方法
技术领域
本发明涉及一种存储器装置，尤其涉及一种能够改善访问速度的存储器装置及其操作方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)的操作速度受限于本身的访问机制，因此如何提升DRAM的访问速度一直是重要的研究课题，尤其是对于具备修正错误(Error-correcting code，ECC)电路的DRAM来说。ECC电路虽然可以提升数据的可靠度，但却会造成DRAM的列地址到列地址的延迟时间(Column-to-Column Delay，tCCD)增加。因此如何提出一种具有高可靠度却又速度快的存储器装置成为目前存储器技术发展的一个重要问题。
发明内容
本发明提供一种存储器装置及其操作方法，其具有流水线(pipeline)结构，能够缩短存储器装置的操作周期。
本发明的一实施例提供一种存储器装置，包括输入输出数据锁存电路与位线感测放大电路。输入输出数据锁存电路耦接于一主输入输出线对与一区域输入输出线对之间。区域输入输出线对通过一位线感测放大电路耦接多个位线对。当存储器装置执行读取操作或写入操作时，存储器装置执行二阶段式操作以输入或输出这些位线对中的选定位线对的数据，其中，选定位线对仅在二阶段式操作的其中一阶段操作中与区域输入输出线对接通，以及，在二阶段式操作的其中另一阶段操作中，锁存在输入输出数据锁存电路中的选定位线对的数据被传输至主输入输出线对。
本发明的一实施例提供一种存储器装置的操作方法，包括以下步骤。在第一阶段操作中，将感测放大数据锁存器存储的选定位线对的数据锁存至一输入输出数据锁存电路。在第二阶段操作中，将锁存在输入输出数据锁存电路的选定位线对的数据传输到一主输入输出线对，以执行读取操作。
基于上述，本发明提出一种存储器装置及其操作方法。在主输入输出线对与区域输入输出线对之间设置输入输出数据锁存电路以锁存要写入或是要读取的数据。通过将目标数据暂存在主输入输出线对与区域输入输出线对之间，藉此达到可将存取动作分为第一阶段操作与第二阶段操作，使得存取操作具有流水线架构。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例的一种存储器装置的电路示意图；
图2A是依照本发明一实施例的一种读取操作的时序图；
图2B是依照本发明一实施例的一种写入操作的时序图；
图3是依照本发明一实施例的一种读写同步(read-while-write，RWW)操作的时序图；
图4是依照本发明另一实施例的一种存储器装置的电路示意图；
图5是依照本发明一实施例的一种写屏蔽(masked-write)操作的时序图；
图6是依照本发明一实施例的一种写屏蔽操作的时序图；
图7为根据本发明的一实施例的一种存储器装置的操作方法的流程图；
图8为根据本发明的另一实施例的一种存储器装置的操作方法的流程图。
附图标记说明
100:存储器装置
110:输入输出数据锁存电路
120:主感测与驱动电路
210:ECC电路
301、302、401、402:读取-修改-写入操作
310:错误检查和纠正步骤
320:数据传输步骤
330:产生校验数据步骤
BLSA:位线感测放大电路
BL1、BL2:位线对
BLT1、BLT2:位线
BLB1、BLB2:互补位线
CSL1、CSL2:列选择信号
DR_EN:驱动使能信号
LIO:区域输入输出线对
LIOT:区域输入输出线
LIOB:互补区域输入输出线
MA:存储单元数组
MIO:主输入输出线对
MIOT:主输入输出线
MIOB:互补主输入输出线
MC1、MC2:存储单元
MWR1:第一写屏蔽指令
MWR2:第二写屏蔽指令
m:整数
RD:读取数据
RDIN:读取输入信号
RDOUT:读取输出信号
RDL:读取数据锁存电路
READ:读取操作
RWW:读写同步操作
SADL:感测放大数据锁存器
SA_EN:感测使能信号
ST1:第一阶段操作
ST2:第二阶段操作
TC:开关
T0:时间
tCCD:时间间隔
tCOR、tCOW、T:时间长度
WD:写入数据
WDL:写入数据锁存电路
WDIN:写入输入信号
WDOUT:写入输出信号
WL:字线
WRITE:写入操作
S710、S720、S810、S820:存储器装置的操作方法的步骤
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
在以下实施例中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)将作为实施范例，以说明本发明的存储器装置及其操作方法。然而，本发明并不限制存储器装置的型态。
图1是依照本发明一实施例的一种存储器装置的电路示意图。请参照图1，存储器装置100至少包含输入输出数据锁存电路110、位线感测放大电路BLSA以及存储单元数组MA。存储单元数组MA由呈数组排列的多个存储单元所构成。这些存储单元连接多条字线与多条位线对。为了简化说明，图1的存储单元数组MA仅显示字线WL上的2个存储单元MC1与MC2作为示例。存储单元MC1耦接位线对BL1。位线对BL1包括位线BLT1与互补位线BLB1。存储单元MC2耦接位线对BL2。位线对BL2包括位线BLT2与互补位线BLB2。
输入输出数据锁存电路110耦接于主输入输出线对MIO与区域输入输出线对LIO之间。主输入输出线对MIO包括主输入输出线MIOT与互补主输入输出线MIOB。区域输入输出线对LIO包括区域输入输出线LIOT与互补区域输入输出线LIOB。输入输出数据锁存电路110用以锁存要写入存储单元数组MA的数据或是从区域输入输出线对LIO输出的存储单元数组MA的数据。
区域输入输出线对LIO通过位线感测放大电路BLSA耦接多个位线对，例如位线对BL1、BL2。列选择信号CSLn控制开关TC来接通区域输入输出线对LIO与位线对BLn，其中n为整数。位线感测放大电路BLSA用于感测并放大位线对上的电位信号。位线感测放大电路BLSA还包括多个感测放大数据锁存器SADL。这些感测放大数据锁存器SADL连接于这些位线对之间，用于存储这些位线对的数据。
主感测与驱动电路120耦接主输入输出线对MIO，且受控于驱动使能信号DR_EN与感测使能信号SA_EN。当驱动使能信号DR_EN使能主感测与驱动电路120时，存储器装置100对存储单元数组MA执行写入操作。主输入输出线对MIO从主感测与驱动电路120接收写入数据，而区域输入输出线对LIO通过输入输出数据锁存电路110从主输入输出线对MIO接收写入数据，再将写入数据传输到对应的位线对上的感测放大数据锁存器SADL。当感测使能信号SA_EN使能主感测与驱动电路120时，存储器装置100对存储单元数组MA执行读取操作。存储在感测放大数据锁存器SADL的读取数据经过区域输入输出线对LIO传输至输入输出数据锁存电路110且被锁存在输入输出数据锁存电路110。接着，由输入输出数据锁存电路110将读取数据传输至主输入输出线对MIO。最后主感测与驱动电路120感测主输入输出线对MIO的读取数据。
简言之，在本实施例中，当存储器装置100执行读取操作或写入操作时，存储器装置100会执行一种二阶段式操作以输入或输出这些位线对中的一选定位线对的数据。举例来说，要被存取的存储单元为存储单元MC1，因此选定位线对为位线对BL1。选定位线对BL1仅在所述二阶段式操作的其中一个阶段操作中与区域输入输出线对LIO接通。在二阶段式操作的其中另一阶段操作中，锁存在输入输出数据锁存电路110中的选定位线对BL1的数据被传输至主输入输出线对MIO。
更具体而言，上述的二阶段式操作包括第一阶段操作与第二阶段操作。当存储器装置100要对存储单元MC1执行读取操作时，在第一阶段操作中，选定位线对BL1的数据从对应的感测放大数据锁存器SADL被锁存至输入输出数据锁存电路110，以及在第二阶段操作中，锁存在输入输出数据锁存电路110的数据被传输到主输入输出线对MIO。当存储器装置100要对存储单元MC1执行写入操作时，在第一阶段操作中，写入数据从主输入输出线对MIO被锁存至输入输出数据锁存电路110，以及在第二阶段操作中，锁存在输入输出数据锁存电路110的写入数据被传输到对应于选定位线对BL1的感测放大数据锁存器SADL。
以下将进一步说明实施细节。
图2A是依照本发明一实施例的一种读取操作的时序图，图2B是依照本发明一实施例的一种写入操作的时序图。请一并参照图1至图2B。在本实施例中，输入输出数据锁存电路110包括读取数据锁存电路RDL与写入数据锁存电路WDL。读取数据锁存电路RDL耦接于主输入输出线对MIO与区域输入输出线对LIO之间，受控于读取输入信号RDIN与读取输出信号RDOUT。写入数据锁存电路WDL耦接于主输入输出线对MIO与区域输入输出线对LIO之间，受控于写入输入信号WDIN与写入输出信号WDOUT。
请参照图2A，当存储器装置100执行读取操作READ时，每次读取操作READ被分为二个阶段：第一阶段操作ST1与第二阶段操作ST2。在第一阶段操作ST1中，列选择信号CSL1选择接通位线对BL1与区域输入输出线对LIO。位于位线BLT1与互补位线BLB1之间的感测放大数据锁存器SADL将读取数据RD传输至区域输入输出线对LIO。除此之外，读取输入信号RDIN让读取数据锁存电路RDL从区域输入输出线对LIO接收并锁存读取数据RD。在第二阶段操作ST2中，读取输出信号RDOUT让锁存在读取数据锁存电路RDL的读取数据RD被传输到主输入输出线对MIO，以及感测使能信号SA_EN让主感测与驱动电路120感测主输入输出线对MIO上的读取数据RD。
特别说明的是，在读取操作READ的第二阶段操作ST2中，列选择信号CSL1已处在失能状态，位线对BL1断开区域输入输出线对LIO。在本实施例的读取操作READ中，第一阶段操作ST1的时间长度与第二阶段操作ST2相同，时间长度都为tCOR，并且时间长度tCOR相同于存储器装置100的列选择周期。列选择周期即每个列(column)被启动的脉冲周期。
请参照图2B，当存储器装置100执行写入操作WRITE时，每次写入操作WRITE同样被分为二个阶段：第一阶段操作ST1与第二阶段操作ST2。在第一阶段操作ST1中，驱动使能信号DR_EN处于使能状态，主感测与驱动电路120将写入数据WD传输至主输入输出线对MIO。写入输入信号WDIN让写入数据锁存电路WDL从主输入输出线对MIO接收写入数据WD，并且锁存之。在第二阶段操作ST2中，写入输出信号WDOUT让写入数据锁存电路WDL将锁存的写入数据WD输出至区域输入输出线对LIO。除此之外，列选择信号CSL1使位线对BL1接通区域输入输出线对LIO。写入数据WD被传输到对应于位线对BL1的感测放大数据锁存器SADL。最后写入数据WD被写入至存储单元MC1。
特别说明的是，在写入操作WRITE的第一阶段操作ST1中，列选择信号CSL1处在失能状态，位线对BL1尚未被连接至区域输入输出线对LIO。在本实施例的写入操作WRITE中，第一阶段操作ST1的时间长度与第二阶段操作ST2相同，时间长度都为tCOW，并且时间长度tCOW相同于存储器装置100的列选择周期。
在本实施例中，不论是写入操作WRITE或者是读取操作READ的二阶段式操作，每一个阶段操作的时间长度相同。读取操作READ的第一阶段操作ST1与第二阶段操作ST2的时间都是tCOR。写入操作WRITE的第一阶段操作ST1与第二阶段操作ST2的时间都是tCOW。另外，本实施例的二阶段式操作的时间长度在写入操作WRITE中与在读取操作READ中相同。读取操作READ的时间长度tCOR与写入操作WRITE的时间长度tCOW相同。在此，每一个阶段操作的时间长度都为一个列选择周期。
鉴于通过输入输出数据锁存电路110锁存写入数据WD以及读取数据RD，存储器装置100无论是执行写入操作WRITE或者是读取操作READ都可以采用二阶段式操作，因此让存储器装置100具有流水线架构，可并列执行多个指令。
图3是依照本发明一实施例的一种读写同步(read-while-write，RWW)操作的时序图。请参照图3，当存储器装置100执行读写同步操作RWW时，每次读写同步操作RWW被分为二个阶段：第一阶段操作ST1与第二阶段操作ST2。在第一阶段操作ST1中，驱动使能信号DR_EN处于使能状态，主感测与驱动电路120将写入数据WD传输至主输入输出线对MIO。写入输入信号WDIN使能写入数据锁存电路WDL从主输入输出线对MIO接收写入数据WD，并且锁存写入数据WD。同时，读取输入信号RDIN使能读取数据锁存电路RDL以从区域输入输出线对LIO接收并锁存读取数据RD。在第一阶段操作ST1中，列选择信号CSL1选择位线对BL1接通区域输入输出线对LIO。读取数据RD会从连接位线对BL1的感测放大数据锁存器SADL被传输至读取数据锁存电路RDL。
简言之，在第一阶段操作ST1中，存储器装置100可并列执行将写入数据WD输入至写入数据锁存电路WDL以及将存储单元MC1的读取数据RD输入至读取数据锁存电路RDL。
在第二阶段操作ST2中，写入输出信号WDOUT控制写入数据锁存电路WDL将被锁存的写入数据WD输出至区域输入输出线对LIO。同时，读取输出信号RDOUT控制读取数据锁存电路RDL将读取数据RD输出至主输入输出线对MIO，以让主感测与驱动电路120感测来自存储单元MC1的读取数据RD。除此之外，列选择信号CSL2选择位线对BL2接通区域输入输出线对LIO。写入数据WD被传输到对应于位线对BL2的感测放大数据锁存器SADL。写入数据WD会被写入至存储单元MC2。
简言之，在第二阶段操作ST2中，存储器装置100可并列执行从写入数据锁存电路WDL输出写入数据WD以及从读取数据锁存电路RDL输出存储单元MC1的读取数据RD。存储器装置100在第二阶段操作ST2中可以一边感测存储单元MC1的读取数据，一边将写入数据WD写入至存储单元MC2。
在本实施例中，读写同步操作RWW的第一阶段操作ST1的时间长度与第二阶段操作ST2的时间长度相同，而且可为一个列选择周期。举例来说，读写同步操作RWW的时间长度可以等于2倍的时间长度tCOR(2*tCOR)或是2倍的时间长度tCOW(2*tCOW)。
图4是依照本发明另一实施例的一种存储器装置的电路示意图。请参照图4，存储器装置200与存储器装置100相似，并且可实施上述的各种实施例。存储器装置200与存储器装置100的差异在于存储器装置200还包括了修正错误(ECC)电路210。ECC电路210用以对从选定位线对的数据进行错误检查与校正。
图5是依照本发明一实施例的一种写屏蔽(masked-write)操作的时序图。存储器装置200可实施图5的实施例，请搭配图4参照图5。存储器装置200先后接收第一写屏蔽指令MWR1与第二写屏蔽指令MWR2，并且对应地执行读取-修改-写入(read-modify-write)操作301与读取-修改-写入操作302。在执行读取-修改-写入操作301或302的过程中，执行读取操作READ之后，ECC电路210会对读取的数据进行错误检查和纠正步骤310。另外，在进行写入操作WRITE前，存储器装置200还需要进行数据传输步骤320以及产生校验数据(paritygeneration)步骤330。读取操作READ与写入操作WRITE的实施细节可参照上述的实施例的说明。在从接收写屏蔽指令(MWR1或MWR2)开始经过时间T0后，存储器装置200才会开始执行数据传输步骤320以及产生校验数据步骤330。在产生校验数据步骤330中，例如包括将写入数据与读取数据进行结合，以产生校验数据。
在本实施例中，读取操作READ与写入操作WRITE的周期长度一样，都是时间长度T。在此时间长度T等于二个列选择周期，例如2*tCOR或2*tCOW。对于读取操作READ与写入操作WRITE来说，二阶段式操作的每一个阶段操作的时间长度都可以等于一个列选择周期。当存储器装置200对选定位线进行读取-修改-写入操作301或302时，施加在选定位线对的读取操作READ的开始时间比施加在选定位线对的写入操作WRITE的开始时间早至少2倍时间长度T，即，存储器装置200会在读取操作READ开始进行后，经过至少4个列选择周期再开始进行写入操作WRITE。换言之，在本实施例的读取-修改-写入操作中，读取操作READ开始的时间点会比写入操作WRITE开始的时间点早m*T，其中m是大于或等于2的整数。
值得一提的是，第一写屏蔽指令MWR1与第二写屏蔽指令MWR2的时间间隔tCCD可以缩短到n*T，其中n是大于或等于1的整数。也就是说，本实施例的最小列地址到列地址的延迟时间可以缩短为至少二个列选择周期，因此可以提升存储器装置200的操作速度。
图6是依照本发明一实施例的一种写屏蔽操作的时序图。存储器装置200可实施图6的实施例，请搭配图4参照图6。存储器装置200先后接收第一写屏蔽指令MWR1与第二写屏蔽指令MWR2，并且对应地执行读取-修改-写入(read-modify-write)操作401与读取-修改-写入操作402。在执行读取-修改-写入操作401或402的过程中，执行读取操作READ之后，ECC电路210会对读取的数据进行错误检查和纠正步骤310。类似图5的实施例的流程，存储器装置200会在数据写回存储单元之前进行数据传输步骤320以及产生校验数据步骤330。
在本实施例中，存储器装置200具有读写同步功能。存储器装置200在步骤330之后可以执行读写同步操作RWW。存储器装置200在执行读取-修改-写入操作401中将数据写回存储单元的动作时，同时能够执行读取-修改-写入操作402中从存储单元读取数据的动作。如此一来，并能够加速存储器装置200的访问速度。读写同步操作RWW、读取操作READ与写入操作WRITE的实施细节可参照上述的实施例。
在本实施例中，读写同步操作RWW、读取操作READ与写入操作WRITE的周期长度一样，都是时间长度T。在此时间长度T等于二个列选择周期，例如2*tCOR或2*tCOW。当存储器装置200对选定位线进行读取-修改-写入操作401或402时，读取操作READ的开始时间点比读写同步操作RWW或写入操作WRITE早m*T，其中m是大于或等于2的整数。
值得一提的是，第一写屏蔽指令MWR1与第二写屏蔽指令MWR2的时间间隔tCCD也是缩短到m*T。也就是说，本实施例的最小列地址到列地址的延迟时间可以缩短为至少4个列选择周期。
图7为根据本发明的一实施例的一种存储器装置的操作方法的流程图。请参照图7，图7的操作方法适用于图1到图6的实施例的读取操作READ。以下搭配上述实施例的组件符号来说明图7的操作方法。
在步骤S710中，在第一阶段操作ST1中，将感测放大数据锁存器SADL存储的选定位线对的数据锁存至输入输出数据锁存电路110。在步骤S720中，在第二阶段操作ST2中，将锁存在输入输出数据锁存电路110的选定位线对的数据传输到主输入输出线对MIO，以执行读取操作READ。
图8为根据本发明的另一实施例的一种存储器装置的操作方法的流程图。请参照图8，图7的操作方法适用于图1到图6的实施例的写入操作WRITE。以下搭配上述实施例的组件符号来说明图8的操作方法。
在步骤S810中，在第一阶段操作ST1中，将主输入输出线对MIO的写入数据锁存至输入输出数据锁存电路110。在步骤S820中，在第二阶段操作ST2中，将锁存在输入输出数据锁存电路110的写入数据传输到对应于选定位线对的感测放大数据锁存器SADL，以执行写入操作。
图7与图8的每一步骤已在图1到图6的实施例中详细描述过，本领域技术人员可从上述的说明获致足够的建议与教示，在此不再赘述。
综上所述，本发明的存储器装置通过设置在主输入输出线对与区域输入输出线对之间的输入输出数据锁存电路将存取操作分为二个阶段：数据从位线对上的感测放大数据锁存器传输到输入输出数据锁存电路以及将锁存在输入输出数据锁存电路的数据传输到主输入输出线对。因此存储器装置可以具有流水线架构而并列执行多个指令。藉此改善存储器装置的访问速度。本发明的实施例亦提出一种适用于上述的存储器装置的操作方法。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (14)

1.一种存储器装置，其特征在于，包括：
输入输出数据锁存电路，耦接于主输入输出线对与区域输入输出线对之间；以及
位线感测放大电路，其中所述区域输入输出线对通过所述位线感测放大电路耦接多个位线对，
其中，当所述存储器装置执行读取操作或写入操作时，所述存储器装置执行二阶段式操作以输入或输出所述位线对中的选定位线对的数据，
其中，所述选定位线对仅在所述二阶段式操作的其中一阶段操作中与所述区域输入输出线对接通，以及，在所述二阶段式操作的其中另一阶段操作中，锁存在所述输入输出数据锁存电路中的所述选定位线对的数据被传输至所述主输入输出线对。
2.根据权利要求1所述的存储器装置，其特征在于，所述位线感测放大电路包括：
多个感测放大数据锁存器，用以存储所述位线对的数据，
其中所述二阶段式操作包括第一阶段操作与第二阶段操作，
其中，当所述存储器装置执行所述读取操作时，在所述第一阶段操作中，所述选定位线对的数据从对应的所述感测放大数据锁存器被锁存至所述输入输出数据锁存电路，以及在所述第二阶段操作中，锁存在所述输入输出数据锁存电路的数据被传输到所述主输入输出线对，
其中，当所述存储器装置执行所述写入操作时，在所述第一阶段操作中，写入数据从所述主输入输出线对被锁存至所述输入输出数据锁存电路，以及在所述第二阶段操作中，锁存在所述输入输出数据锁存电路的所述写入数据被传输到对应于所述选定位线对的所述感测放大数据锁存器。
3.根据权利要求2所述的存储器装置，其特征在于，所述输入输出数据锁存电路包括：
读取数据锁存电路，耦接于所述主输入输出线对与所述区域输入输出线对之间，其中，当所述存储器装置执行所述读取操作时，在所述第一阶段操作中，所述读取数据锁存电路接收所述选定位线对的数据，以及在所述第二阶段操作中，锁存在所述读取数据锁存电路的数据被传输到所述主输入输出线对；以及
写入数据锁存电路，耦接于所述主输入输出线对与所述区域输入输出线对之间，其中，当所述存储器装置执行所述写入操作时，在所述第一阶段操作中，所述写入数据锁存电路接收所述写入数据，以及在所述第二阶段操作中，锁存在所述写入数据锁存电路的所述写入数据被传输到对应于所述选定位线对的所述感测放大数据锁存器。
4.根据权利要求1所述的存储器装置，其特征在于，当所述存储器装置执行读写同步操作时，读写同步周期包括二个列选择周期，且所述输入输出数据锁存电路包括读取数据锁存电路与写入数据锁存电路，
其中，在所述读写同步周期中的第一个所述列选择周期，所述读取数据锁存电路从第一感测放大数据锁存器接收第一位线对的数据，且所述写入数据锁存电路从所述主输入输出线对接收写入数据，以及
在所述读写同步周期中的第二个所述列选择周期，所述写入数据锁存电路将所述写入数据提供至第二感测放大数据锁存器，且所述读取数据锁存电路将所述第一位线对的数据传输至所述主输入输出线对，
其中，所述第一位线对与第二位线对是所述位线对的其中之二，所述第一感测放大数据锁存器与所述第二感测放大数据锁存器分别存储所述第一位线对与所述第二位线对的数据。
5.根据权利要求4所述的存储器装置，其特征在于，还包括：
修正错误电路，用以对从所述选定位线对的数据进行错误检查与校正，
其中，所述存储器装置在进行读取-修改-写入操作的过程中执行所述读写同步操作，其中，施加在所述选定位线对的所述读取操作的开始时间比施加在所述选定位线对的所述读写同步操作或所述写入操作的开始时间早至少二个所述读写同步周期。
6.根据权利要求5所述的存储器装置，其特征在于，列地址到列地址的延迟时间为至少一个所述读写同步周期，并且为所述读写同步周期的整数倍。
7.根据权利要求1所述的存储器装置，其特征在于，还包括：
修正错误电路，用以对从所述选定位线对的数据进行错误检查与校正，
其中，所述读取操作与所述写入操作的周期长度都等于二个列选择周期，所述二阶段式操作的每一个所述阶段操作的时间长度都等于一个所述列选择周期，
其中，当所述存储器装置对所述选定位线进行读取-修改-写入操作时，施加在所述选定位线对的所述读取操作的开始时间比施加在所述选定位线对的所述写入操作的开始时间早至少4个所述列选择周期。
8.根据权利要求7所述的存储器装置，其特征在于，列地址到列地址的延迟时间为至少所述二个列选择周期，并且为所述二个列选择周期的整数倍。
9.根据权利要求1所述的存储器装置，其特征在于，所述二阶段式操作的每一个所述阶段操作的时间长度相同。
10.根据权利要求9所述的存储器装置，其特征在于，所述二阶段式操作的时间长度在所述写入操作中与在所述读取操作中相同。
11.一种存储器装置的操作方法，其特征在于，包括：
在第一阶段操作中，将感测放大数据锁存器存储的选定位线对的数据锁存至输入输出数据锁存电路；以及
在第二阶段操作中，将锁存在所述输入输出数据锁存电路的所述选定位线对的数据传输到主输入输出线对，以执行读取操作。
12.根据权利要求11所述的操作方法，其特征在于，还包括：
在所述第一阶段操作中，将主输入输出线对的写入数据锁存至所述输入输出数据锁存电路；以及
在所述第二阶段操作中，将锁存在所述输入输出数据锁存电路的所述写入数据传输到对应于所述选定位线对的所述感测放大数据锁存器，以执行写入操作。
13.根据权利要求12所述的操作方法，其特征在于，执行所述读取操作与所述写入操作的步骤还包括：
当所述存储器装置执行所述读取操作时，在所述第一阶段操作中，由所述输入输出数据锁存电路中的读取数据锁存电路接收所述选定位线对的数据，以及在所述第二阶段操作中，锁存在所述读取数据锁存电路的数据被传输到所述主输入输出线对；以及
当所述存储器装置执行所述写入操作时，在所述第一阶段操作中，由所述输入输出数据锁存电路中的写入数据锁存电路接收所述写入数据，以及在所述第二阶段操作中，锁存在所述写入数据锁存电路的所述写入数据被传输到对应于所述选定位线对的所述感测放大数据锁存器。
14.根据权利要求13所述的操作方法，其特征在于，还包括：
读写同步操作的读写同步周期包括二个列选择周期；
在所述读写同步周期中的第一个所述列选择周期，由所述读取数据锁存电路从第一感测放大数据锁存器接收第一位线对的数据，且由所述写入数据锁存电路从所述主输入输出线对接收所述写入数据；以及
在所述读写同步周期中的第二个所述列选择周期，由所述写入数据锁存电路将所述写入数据提供至第二感测放大数据锁存器，且所述读取数据锁存电路将所述第一位线对的数据传输至所述主输入输出线对，
其中，所述第一位线对与第二位线对是所述位线对的其中之二，所述第一感测放大数据锁存器与所述第二感测放大数据锁存器分别存储所述第一位线对与所述第二位线对的数据。
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