JP2007067027A - 埋め込み型不揮発性メモリーの製作方法 - Google Patents

Abstract

【課題】従来の技術による諸問題を解決するため、１回のマスク工程を省略する埋め込み型不揮発性メモリーの製作方法を提供する。
【解決手段】メモリーの製作方法は、メモリーアレイ領域と周辺回路領域を有する基板を提供し、周辺回路領域の第一アクティブ領域と第二アクティブ領域を仕切る溝型絶縁膜を基板に形成し、基板に電荷保存構造を形成し、周辺回路領域にある電荷保存構造を除去し、周辺回路領域の両アクティブ領域にそれぞれ第一ゲート酸化膜と第二ゲート酸化膜を形成し、両ゲート酸化膜にそれぞれ第一ゲートと第二ゲートを、メモリーアレイ領域にある電荷保存構造に第三ゲートを形成し、マスクでメモリーアレイ領域の第三ゲートに覆われない電荷保存構造を除去してメモリーアレイ領域の第三ゲートの両側にある基板にメモリーセル低ドープ領域を形成し、更にマスクを除去するなどのステップを含む。
【選択図】図９

Description

この発明は半導体製作工程に関し、特に不揮発性メモリーを製作する方法に関する。

半導体素子の集積度が高まるにつれ、現在のメモリー集積回路の製作において、メモリーセルアレイとその他の素子を一個の埋め込み型メモリーに統合して製作することが多く見られる。例えばメモリーアレイと高速ロジック回路素子を一つのチップに製作することによって、面積を節約するとともに信号の処理速度を速めることは一般である。

現在、ＳＯＮＯＳ（珪素−酸化珪素−窒化珪素−酸化珪素−珪素）構造の不揮発性メモリーは広範囲に応用されている。その他のメモリー（例えばフローティングゲート技術によるもの）と比較すれば、ＳＯＮＯＳ構造は低電圧でプログラム及び消去を可能にし、テールビットを生じさせないのみならず、更に製作工程を簡素化することができる。かかる構造は窒化珪素膜を電荷捕獲媒質とし、更にトンネル効果またはソースサイド注入を利用して電子または正孔を窒化珪素膜に捕獲することによって、ビットを保存する。

従来の技術による不揮発性メモリー製作工程にはマスクが必要とされる。マスクは、周辺回路領域を遮蔽しながらメモリーアレイ領域を開き、当該領域内チャンネル領域の電気的特性を調整する工程で使用されるものであり、この工程は、イオンウェルの製作、メモリーセルの閾値電圧と特性を調整する際に完成されるか、またはＬＤＤ（低ドープドレイン）を製作する際に行われる。また、マスクがコスト高につながることは言うまでもない。

この発明は前述の問題を解決するため、１回のマスク工程を省略する埋め込み型不揮発性メモリーの製作方法を提供することを課題とする。

この発明による埋め込み型不揮発性メモリーの製作方法は、メモリーアレイ領域と周辺回路領域を有する半導体基板を提供し、周辺回路領域において第一アクティブ領域と第二アクティブ領域を仕切ってメモリーアレイ領域においてメモリーセル同士を絶縁させる溝型絶縁膜を半導体基板に形成し、半導体基板に電荷保存構造を形成し、周辺回路領域にある電荷保存構造を除去し、周辺回路領域の第一アクティブ領域と第二アクティブ領域にそれぞれ第一ゲート酸化膜と第二ゲート酸化膜を形成し、第一ゲート酸化膜と第二ゲート酸化膜に第一ゲートと第二ゲートをそれぞれ形成し、更にメモリーアレイ領域にある電荷保存構造に第三ゲートを形成し、周辺回路領域を覆いながらメモリーアレイ領域を露出させるマスクを半導体基板に形成し、それによってメモリーアレイ領域の第三ゲートに覆われない電荷保存構造をエッチングで除去し、マスクをイオン注入マスクとしてメモリーアレイ領域をドープすることによって、第三ゲートの両側にある半導体基板にメモリーセル低ドープ領域を形成し、マスクを除去するステップを含む。

この発明による埋め込み型不揮発性メモリーの製作方法は、１回のマスク工程を省略するため、製作工程を簡素化するとともにコストを節約することができる。

かかる方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。

図１から図１２を参照する。これらの図示はこの発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す断面図である。図１によれば、Ｐ型シリコン基板などの基板１００にはメモリーアレイ領域１０１と周辺回路領域１０２が設けられる。その製作について、まずイオン注入工程で基板１００のメモリーアレイ領域１０１にＮ型イオンウェル１１０を形成し、同時に周辺回路領域１０２にＮ型イオンウェル１２０を形成する。続いて基板１００の表面に例えばＳＴＩ（シャロートレンチ分離）構造などの溝型絶縁構造１３０を形成する。もっとも以上の手順を逆にして、溝型絶縁構造１３０をまず形成してからイオンウェル１１０、１２０のイオン注入を行うことも可能である。

説明の便利のため、図示の中の絶縁構造１３０の周辺回路領域１０２における部分では、４つのアクティブ領域１４１−１４４のみ示される。そのうちアクティブ領域１４１は高電圧ＮＭＯＳトランジスターを、アクティブ領域１４２は低電圧ＮＭＯＳトランジスターを、アクティブ領域１４３は高電圧ＰＭＯＳトランジスターを、アクティブ領域１４４は低電圧ＰＭＯＳトランジスターをそれぞれ形成する。もっともその他の製作工程を利用すれば、ＮＭＯＳトランジスターとＰＭＯＳトランジスターを備えた周辺回路領域は厚さが単一である酸化膜を有することも可能である。これはコスト減を念頭において開発された特殊の製作工程である。

続いて図２に示されるように、ＯＮＯ工程を行い、基板１００にＯＮＯ（酸化珪素−窒化珪素−酸化珪素）堆積膜１５０を順次に形成する。ＯＮＯ堆積膜１５０は下酸化珪素膜１５１と、窒化珪素捕獲膜１５２と、上酸化珪素膜１５３とを含む。この発明では、下酸化珪素膜１５１の厚さを２０〜３５オングストロームに、窒化珪素捕獲膜１５２の厚さを５０〜１００オングストロームに、上酸化珪素膜１５３の厚さを４５〜１００オングストロームにするのが望ましい。このＯＮＯ堆積膜１５０は電荷保存構造とされ、その他の応用として、ＯＮＯ堆積膜１５０の代わりに下酸化珪素膜と窒化珪素捕獲膜（Ｓｉ_３Ｎ_４またはＳｉＯＮ）からなるＮＯ堆積膜、または酸化膜とナノ結晶膜を組み合わせたものを利用することも可能である。

続いて図３に示されるように、メモリーアレイ領域１０１にマスク１６０を形成し、周辺回路領域１０２のＯＮＯ堆積膜１５０を露出させる。更にマスク１６０をエッチングマスクとして周辺回路領域１０２のＯＮＯ堆積膜１５０を除去する。その後マスク１６０自体をも除去する。

続いて図４に示されるように、熱酸化法で周辺回路領域１０２に比較的に厚い酸化珪素膜１７０を生成する。酸化珪素膜１７０は周辺回路領域１０２内の高電圧ＭＯＳトランジスターのゲート酸化膜とされる。それに続いて、マスク１８０で周辺回路領域１０２の低電圧ＭＯＳトランジスター領域を定め、更に図５に示されるように、マスク１８０を利用して酸化珪素膜１７０をエッチングしてから、マスク１８０自体を除去する。その後、低電圧ＭＯＳトランジスター領域に比較的に薄い酸化珪素膜１７２を形成する。酸化珪素膜１７２は周辺回路領域１０２内の低電圧ＭＯＳトランジスターのゲート酸化膜とされる。もっとも、周辺回路領域１０２に厚さの異なるゲート酸化膜を形成する方法はそれ以外にもあるので、前述工程は例示に過ぎない。

続いて図６に示されるように、メモリーアレイ領域１０１と周辺回路領域１０２にドープポリシリコン膜１９０を堆積し、更にドープポリシリコン膜１９０にメモリーアレイ領域１０１と周辺回路領域１０２のゲート構造を定めるためのマスク２００を形成する。それに続いて図７に示されるように、マスク２００をエッチングマスクとして異方性ドライエッチング工程を行い、ドープポリシリコン膜１９０と酸化珪素膜１７０、１７２のマスク２００に覆われない部分を除去し、周辺回路領域１０２にゲート構造１９１〜１９４を形成するとともにメモリーアレイ領域１０１にもゲート構造２０５を形成する。ここで注意すべきなのは、メモリーアレイ領域１０１において、ゲート２０５以外の部分では上酸化珪素膜１５３のみ除去することである。

続いて図８に示されるように、基板１００にマスク２１０を形成する。マスク２１０は周辺回路領域１０２のＰＭＯＳトランジスター領域（アクティブ領域１４３、１４４）とメモリーアレイ領域１０１を覆いながら周辺回路領域１０２のＮＭＯＳトランジスター領域（アクティブ領域１４１、１４２）を露出させる。その後、マスク２１０とゲート構造１９１、１９２をイオン注入マスクとしてイオン注入工程を行い、ＮＭＯＳトランジスター領域のゲート構造１９１、１９２の両側にある基板１００に低ドープ領域３１１、３１２を形成する。その他の応用として、ここで傾斜角を有するイオン注入工程を実行することも可能である。この場合、ゲート構造１９１、１９２の下方にはポケット型のイオンドープ領域（非表示）が形成される。それに続いてマスク２１０を除去する。

続いて図９に示されるように、基板１００にマスク２２０を形成する。マスク２２０は周辺回路領域１０２を覆いながらメモリーアレイ領域１０１を露出させる。その後、マスク２２０とメモリーアレイ領域１０１のゲート２０５をエッチングマスクとしてエッチング工程を行い、メモリーアレイ領域１０１のゲート２０５に覆われない酸化珪素膜１５１と窒化珪素捕獲膜１５２を除去する。更に同様のマスク２２０とメモリーアレイ領域１０１のゲート２０５をイオン注入マスクとし、メモリーアレイ領域１０１に対してイオン注入工程を行い、Ｐ型低ドープ領域３１５を形成するとともにメモリーアレイ領域１０１のチャンネル領域の電気的特性を調整する。その後、マスク２２０を除去する。

この発明は、メモリーアレイ領域１０１のチャンネルの電気的特性に対する調整を、周辺回路領域１０２の電気的特性調整と別途に行うことを主要な特徴とする。したがって、メモリーアレイ領域１０１のチャンネルの電気的特性の調整は独立して行われ、更に、イオン注入はメモリーアレイ領域１０１を形成するのと同一のマスク２２０を利用して行われる。このように１回のマスク工程を省略することができる。

続いて図１０に示されるように、基板１００にマスク２３０を形成する。マスク２３０はメモリーアレイ領域１０１と周辺回路領域１０２のＮＭＯＳトランジスター領域（アクティブ領域１４１、１４２）を覆いながら、周辺回路領域１０２のＰＭＯＳトランジスター領域（アクティブ領域１４３、１４４）を露出させる。その後、マスク２３０とゲート構造１９３、１９４をイオン注入マスクとしてイオン注入工程を行い、ＰＭＯＳトランジスター領域のゲート構造１９３、１９４の両側にある基板１００に低ドープ領域３１３、３１４を形成する。

続いて図１１に示されるように側壁膜工程を行い、周辺回路領域１０２のゲート構造の側壁とメモリーアレイ領域１０１のゲート構造２０５の側壁に側壁膜４００を形成する。それは、化学気相堆積法で基板１００に酸化珪素膜などの誘電膜を均一に堆積してから、異方性エッチング工程で誘電膜をエッチングすることによって製作されるものである。

続いて基板１００にマスク２４０を形成する。マスク２４０は周辺回路領域１０２のＮＭＯＳトランジスター領域（アクティブ領域１４１、１４２）を覆いながら、メモリーアレイ領域１０１と周辺回路領域１０２のＰＭＯＳトランジスター領域（アクティブ領域１４３、１４４）を露出させる。その後、マスク２４０をイオン注入マスクとしてドレーンソース高ドープ注入工程を行い、ＰＭＯＳトランジスター領域のゲート構造１９３、１９４の両側にある基板１００にドレーンソース高ドープ領域３２３、３２４を形成するとともに、メモリーアレイ領域１０１のゲート構造２０５の両側にある基板にもドレーンソース高ドープ領域３２５を形成する。

最後に図１２に示されるように、基板１００にマスク２５０を形成する。マスク２５０はメモリーアレイ領域１０１と周辺回路領域１０２のＰＭＯＳトランジスター領域（アクティブ領域１４３、１４４）を覆いながら、周辺回路領域１０２のＮＭＯＳトランジスター領域（アクティブ領域１４１、１４２）を露出させる。その後、マスク２５０をイオン注入マスクとしてドレーンソース高ドープ注入工程を行い、ＮＭＯＳトランジスター領域のゲート構造１９１、１９２の両側にある基板１００にそれぞれドレーンソース高ドープ領域３２１、３２２を形成する。

前記図８、図９と図１１に示される低ドープ注入工程の順序は前述に限らず、製作工程の要求または素子の特性によって変更することができる。なお、図１１と図１２に示されるドレーンソース高ドープ工程の順序も前述に限らず、図１２のＮＭＯＳトランジスターのドレーンソース高ドープ工程を先に行ってから、また図１１のメモリーアレイ領域１０１とＰＭＯＳトランジスターのドレーンソース高ドープ工程を行うことも可能である。

以上はこの発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。

この発明による埋め込み型不揮発性メモリーの製作方法は、１回のマスク工程を省略するため、製作工程を簡素化するとともにコストを節約することができる。

この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第一断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第二断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第三断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第四断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第五断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第六断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第七断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第八断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第九断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第十断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第十一断面図である。 この発明による埋め込み型ＳＯＮＯＳ不揮発性メモリーの製作方法を表す第十二断面図である。

符号の説明

１００ 基板
１０１ メモリーアレイ領域
１０２ 周辺回路領域
１１０、１２０ Ｎ型イオンウェル
１３０ 溝型絶縁構造
１４１〜１４４ アクティブ領域
１５０ ＯＮＯ堆積膜
１５１ 下酸化珪素膜
１５２ 窒化珪素捕獲膜
１５３ 上酸化珪素膜
１６０、１８０、２００、２１０ マスク
２２０、２３０、２４０、２５０
１７０、１７２ 酸化珪素膜
１９０ ドープポリシリコン膜
１９１〜１９４、２０５ ゲート構造
３１１〜３１５ 低ドープ領域
３２１〜３２５ ドレーンソース高ドープ領域
４００ 側壁膜

Claims (6)

1. 埋め込み型不揮発性メモリーの製作方法であって、
   メモリーアレイ領域と周辺回路領域を有する半導体基板を提供し、
   周辺回路領域において第一アクティブ領域と第二アクティブ領域を仕切り、メモリーアレイ領域においてメモリーセル同士を絶縁させる溝型絶縁膜を半導体基板に形成し、
   半導体基板に電荷保存構造を形成し、
   周辺回路領域にある電荷保存構造を除去し、
   周辺回路領域の第一アクティブ領域と第二アクティブ領域にそれぞれ第一ゲート酸化膜と第二ゲート酸化膜を形成し、
   第一ゲート酸化膜に第一ゲートを形成し、第二ゲート酸化膜に第二ゲートを形成し、更にメモリーアレイ領域にある電荷保存構造に第三ゲートを形成し、
   周辺回路領域を覆いながらメモリーアレイ領域を露出させるマスクを半導体基板に形成し、それによってメモリーアレイ領域の第三ゲートに覆われない電荷保存構造をエッチングで除去し、
   マスクをイオン注入マスクとしてメモリーアレイ領域をドープすることによって、第三ゲートの両側にある半導体基板にメモリーセル低ドープ領域を形成し、
   マスクを除去するステップを含むことを特徴とする埋め込み型不揮発性メモリーの製作方法。
2. 前記電荷保存構造は下酸化珪素膜と、窒化珪素捕獲膜（Ｓｉ_３Ｎ_４またはＳｉＯＮ）と、上酸化珪素膜からなるＯＮＯ堆積膜を含むことを特徴とする請求項１記載の埋め込み型不揮発性メモリーの製作方法。
3. 前記電荷保存構造は下酸化珪素膜と窒化珪素捕獲膜（Ｓｉ_３Ｎ_４またはＳｉＯＮ）からなるＮＯ堆積膜を含むことを特徴とする請求項１記載の埋め込み型不揮発性メモリーの製作方法。
4. 前記電荷保存構造は酸化膜とナノ結晶膜からなることを特徴とする請求項１記載の埋め込み型不揮発性メモリーの製作方法。
5. 前記第一ゲート酸化膜の厚さが第二ゲート酸化膜の厚さより大きいかまたはそれと同一であることを特徴とする請求項１記載の埋め込み型不揮発性メモリーの製作方法。
6. 前記メモリーアレイ領域は、電荷保存構造のないトランジスター素子と電荷保存構造のあるトランジスター素子の組み合わせにより構成されることを特徴とする請求項１記載の埋め込み型不揮発性メモリーの製作方法。

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