KR100732141B1

KR100732141B1 - Ｐｗｍ 출력 회로

Info

Publication number: KR100732141B1
Application number: KR1020060082065A
Authority: KR
Inventors: 사토시 마츠이
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2006-03-27
Filing date: 2006-08-29
Publication date: 2007-06-27
Also published as: TWI320264B; JP4704260B2; TW200737730A; CN101047372A; JP2007266763A; EP1841068A2; CN100566162C; EP1841068A3; US7315158B1

Abstract

종래의 멀티레이트 PWM 출력 회로는 PWM 출력의 여러 주기에 한 번의 비율로 하이 레벨 기간을 증가시킴으로써, 1 클록분 이하의 고정밀도의 제어가 가능하지만, 하이 레벨 기간을 증가하지 않는 주기와, 증가하는 주기가 혼재하여 PWM 출력의 신호 파형에 지터가 발생하는 문제점이 있었다.

본 발명의 PWM 출력 회로는 카운터, 주기 기억부, 주기 검출부, 펄스폭 기억부, 펄스폭 검출부, 추가 펄스 기억부, 전압 생성부, 셀렉터, 및 전압 제어부로 구성한다. 전압 제어부는 주기 검출부가 출력하는 주기 검출 신호와 펄스폭 검출부가 출력하는 펄스폭 검출 신호와 추가 펄스 레지스터가 출력하는 제1 추가 펄스의 제1 전압을 나타내는 설정치로부터 펄스폭 뒤에 제1 추가 펄스의 추가 펄스를 제1 전압으로 부가하도록 셀렉터를 제어하여 PWM 출력 회로에서 출력하는 전압과 기간을 결정한다.

Description

ＰＷＭ 출력 회로{PULSE WIDTH MODULATION CIRCUIT}

도 1은 본 발명의 제1 실시예에 따른 멀티레이트 PWM 출력 회로(101)의 블럭도.

도 2는 셀렉터(110) 및 전압 제어 회로(108)의 논리를 설명하는 설명도.

도 3은 제1 실시예의 동작 파형을 도시하는 설명도.

도 4는 논리 회로(107)의 일례를 도시하는 회로도.

도 5는 추가 펄스의 차이로 인한 멀티레이트 PWM 출력 회로의 파형을 도시하는 설명도.

도 6은 본 발명의 제2 실시예에 따른 멀티레이트 PWM 출력 회로(201)의 블럭도.

도 7은 제2 실시예의 동작 파형을 도시하는 설명도.

도 8은 본 발명의 제3 실시예에 따른 멀티레이트 PWM 출력 회로(301)의 블럭도.

도 9는 제3 실시예의 동작 파형을 도시하는 설명도.

도 10은 전압 제어 회로(303)의 논리를 설명하는 설명도.

도 11은 본 발명의 제4 실시예에 따른 멀티레이트 PWM 출력 회로(401)의 블럭도.

도 12는 제4 실시예의 동작 파형을 도시하는 설명도.

도 13은 제5 실시예의 동작 파형을 도시하는 설명도.

도 14는 본 발명의 제6 실시예에 따른 멀티레이트 PWM 출력 회로(601)의 블럭도.

도 15는 제6 실시예의 동작 파형을 도시하는 설명도.

〈도면의 주요부분에 대한 부호의 설명〉

101, 201, 301, 401, 601 : 멀티레이트 PWM 출력 회로

102 : 업 카운터

103, 403 : 주기 레지스터

104 : H 폭 레지스터

105, 106, 203, 404 : 비교기

107, 204, 302, 405, 602 : 논리 회로

108, 303, 603 : 전압 제어 회로

109, 304 : 추가 펄스 레지스터

110 : 셀렉터

111 : 출력 신호

151, 152 : 셋/리셋 플립플롭(SRFF)

153 : 인버터

CLK : 클록

C1, C2 : 신호

LG1, LG2, LG3, LG4 : 신호

VSEL : 신호

S1, S2, S3 : 선택 신호

본 발명은 멀티레이트 방식의 PWM(Pulse width modulation) 출력 회로에 관한 것이다.

종래부터 모터의 속도 제한이나 조명 기기의 광 조정 등을 행하기 위해서, 펄스 신호의 듀티비를 가변하여 부하에 부여하는 에너지를 제어하는 PWM 출력 회로가 사용되고 있다. 이러한 PWM 출력 회로는 하이 레벨 기간을 길게 하면 모터나 조명 기기에 부여되는 에너지가 증가하여, 모터의 회전 속도는 빨라지고 조명은 밝아진다. 반대로, 하이 레벨 기간을 짧게 하면 모터나 조명 기기에 부여되는 에너지가 감소하여, 모터의 회전 속도는 늦어지고 조명은 어두워진다. (예컨대, 특허 문헌 1 참조)

또한, 하이 레벨 기간의 가변은 통상 기준 클록을 카운트하는 카운트수를 바꾸는 것으로 제어하기 때문에, 하이 레벨 기간의 가변 폭은 기준 클록의 1 클록분 마다 바뀔 수 밖에 없다. 예컨대, PWM 출력 회로의 1 주기를 생성하는 기준 클록수를 10000 클록으로 한 경우, 하이 레벨 기간을 1 클록분만큼 추가하면 1/10000의 비율로 하이 레벨 기간이 증가할 수 있지만, 1/10000 이하의 정밀도로 하이 레벨 기간을 길게 할 수는 없다. 기준 클록을 높게 하면 1 클록분의 폭이 작아지기 때문에, 고정밀도의 가변이 가능해지지만, 고속 동작을 하는 카운터 등이 필요해져서 동작에 한계가 있을 뿐만 아니라, 비용이 비싸져 버린다. 그래서, 기준 클록의 1 클록분 이하의 제어를 가능하게 하는 방법으로서, 멀티레이트 방식에 의한 PWM 출력 회로가 사용되고 있다.

종래의 멀티레이트 방식에 의한 PWM 출력 회로는 예컨대, PWM 출력의 펄스 신호의 주기를 유지한 채로 펄스 신호의 몇 주기에 한 번의 비율로 하이 레벨 기간을 1 클록분만큼 추가함으로써, 모터 등에 부여하는 에너지를 기준 클록의 1 클록분 이하의 정밀도로 제어한다. 예컨대, PWM 출력 회로의 1 주기를 생성하는 기준 클록수를 10000 클록으로 한 경우, 2 주기에 한 번의 비율로 하이 레벨 기간을 1 클록분만큼 추가하면 1/20000의 비율로 하이 레벨 기간을 증가한 것이 된다. 마찬가지로, 4 주기에 한 번의 비율로 하이 레벨 기간을 l 클록분만큼 추가하면 1/40000의 비율로 하이 레벨 기간을 증가할 수 있어 기준 클록의 주파수에 따르지 않고, 고정밀도의 제어가 가능해진다.

[특허 문헌 1] 일본 특개평07-183779호 공보

그런데, 종래의 멀티레이트 방식에 의한 PWM 출력 회로는 PWM 출력의 여러 주기에 한 번의 비율로 하이 레벨 기간을 증가함으로써, 1 클록분 이하의 고정밀도의 제어가 가능하지만, 하이 레벨 기간을 증가하지 않는 주기와 하이 레벨 기간을 증가하는 주기가 혼재하여 PWM 출력의 신호 파형에 지터가 발생한다. PWM 출력의 신호 파형에 지터가 생기면 모터나 조명 기기 등의 부하에 부여하는 신호에 왜곡 성분이 포함되게 되어 기기의 동작에 영향을 주는 문제가 있다.

이러한 왜곡을 제거하기 위해서 필터 등을 사용하는 것도 생각할 수 있지만, 회로 규모가 커져서 비용이 비싸져 버리는 문제도 있다.

상기 문제에 감안하여 본 발명의 목적은 PWM 출력 회로에서, PWM 출력의 신호 파형에 지터가 생기는 일이 없이 고정밀도의 제어를 가능하게 하고 또한 작은 회로 규모로 저비용의 PWM 출력 회로를 제공하는 것이다.

본 발명의 일 형태로서는 PWM 출력 회로는 카운터와, 주기 기억부와, 주기 검출부와, 펄스폭 기억부와, 펄스폭 검출부와, 추가 펄스 기억부와, 전압 생성부와, 셀렉터와, 전압 제어부로 구성된다.

카운터는 기준 클록을 카운트한다. 주기 검출부는 카운터의 출력치가 주기 기억부에 기억된 주기를 나타내는 설정치가 되었는지 아닌지를 검출한다. 펄스폭 검출부는 카운터의 출력치가 펄스폭 기억부에 기억된 펄스폭을 나타내는 설정치가 되었는지 아닌지를 검출한다. 셀렉터는 복수의 전압을 생성하는 전압 생성부와, 이 전압 생성부가 생성하는 복수의 전압으로부터 하나의 전압을 선택한다. 추가 펄스 기억부는 펄스폭에 부가하는 제1 추가 펄스의 출력 전압(제1 전압)을 설정한다.

전압 제어부는 셀렉터를 제어하여 PWM 출력 회로에서 출력하는 전압과 기간을 결정한다. 즉, 주기 검출부가 출력하는 주기 검출 신호와 펄스폭 검출부가 출력하는 펄스폭 검출 신호와 추가 펄스 기억부가 출력하는 제1 추가 펄스의 제1 전압 을 나타내는 설정치로부터, 펄스폭 뒤에 제1 추가 펄스의 추가 펄스를 제1 전압으로 부가하도록 셀렉터를 제어한다.

이와 같이 본 발명에 따른 PWM 출력 회로는 복수의 전압을 선택하여 출력할 수 있다. 그 결과, 예컨대, 추가 펄스의 기간에 출력하는 전압을 펄스폭의 기간에 출력하는 전압의 절반 전압으로 함으로써, PWM 출력 파형에 지터가 생기는 일이 없이 고정밀도의 부하 제어를 실현할 수 있다.

상술한 형태에 있어서의 바람직한 예로서, 카운터의 출력치와 미리 설정된 제1 추가 펄스의 기간을 검출하는 추가 펄스 검출부를 설치함으로써, 추가 펄스의 가변이 가능하게 된다. 예컨대, 기준 클록의 1 클록분의 추가 펄스뿐만 아니라, 2 클록분 등 복수 클록분의 추가 펄스를 설정할 수 있다. 그 결과, PWM 출력 회로의 출력 전압을 시간을 들이면서 순조롭게 변화시킬 수 있어 부하에의 영향을 적게 할 수 있다. 또는, 추가 펄스 기억부에 제1 추가 펄스의 제1 전압을 나타내는 설정치와, 제2 추가 펄스의 제2 전압을 나타내는 설정치를 설정할 수 있도록 하여 전압 제어부가 펄스폭에 제1 추가 펄스와 제2 추가 펄스를 연속하여 부가하도록 셀렉터를 제어한다. 예컨대, 펄스폭의 출력 전압의 2/3의 전압을 제1 전압, 1/3의 전압을 제2 전압으로 한 경우, PWM 출력 회로의 출력 전압은 펄스폭의 출력 전압으로부터 서서히 2 단계의 전압으로 내릴 수 있고, 보다 순조로운 전압 변화를 실현할 수 있다. 또한, 카운터는 업 카운터나 다운 카운터 등으로 구성할 수 있고, 전압 생성부는 간이한 저항 분압 회로에 의해서 구성할 수 있다. 또한, 제1 추가 펄스 또는 제2 추가 펄스의 기간을 펄스폭의 앞이나 뒤 또는 앞뒤에 부가함으로써, 보다 순조로 운 제어가 가능해진다.

예컨대, 추가 펄스의 기간에 출력하는 전압을 펄스폭의 기간에 출력하는 전압의 절반 전압으로 함으로써 PWM 출력 파형에 지터가 생기는 일이 없이 고정밀도의 부하 제어를 할 수 있다.

본 발명의 실시예에 관해서 도면을 이용하여 설명한다.

(제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 멀티레이트 방식의 PWM 출력 회로의 블럭도이다. 멀티레이트 PWM 출력 회로(101)는 업 카운터(102)와 주기 레지스터(103)와 H 폭 레지스터(104)와 비교기(105 및 106)와 논리 회로(107)와 전압 제어 회로(108)와 추가 펄스 레지스터(109)와 셀렉터(110)와 저항 분압 회로를 구성하는 저항(R1, R2, R3, R4)으로 구성된다. 또한, 기준 클록(CLK), 개시 신호(START) 및 각 설정치는 발진기나 CPU 등 외부에서 주어지는 것으로 한다.

업 카운터(102)는 개시 신호(START)가 입력되면 기준 클록(CLK)의 1 클록마다 카운터를 인크리멘트하고 16 비트의 카운트치를 출력한다. 또한, 업 카운터(102)의 초기 상태의 카운트치는 O 으로 하고, 비교기(105)로부터 클리어(CLR) 신호가 들어간 경우도 카운트치는 0 으로 리셋된다.

주기 레지스터(103)는 예컨대, 설정치로서 10000 을 미리 기억해 두고, 16 비트의 설정치(10000)를 비교기(105)에 항상 출력하고 있다.

비교기(105)는 업 카운터(102)가 출력하는 16 비트의 카운트치가 주기 레지스터(103)의 설정치(l0000)가 되었는지 여부를 비교하고, 카운트 값이 10000 이 되 었을 때, 기준 클록의 1 클록분을 신호(C1)로서 논리 회로(107)에 출력한다. 또한 주기 레지스터(103)는 주기 기억부를 비교기(105)는 주기 검출부를 각각 구성한다.

H 폭 레지스터(104)는 예컨대, 설정치로서 5000 을 미리 기억해 두고, 16 비트의 설정치(5000)를 비교기(106)에 항상 출력한다.

비교기(106)는 업 카운터(102)가 출력하는 16 비트의 카운트치가 H 폭 레지스터(104)의 설정치(5000)가 되었는지 여부를 비교하고, 카운트치가 5000 이 되었을 때 기준 클록의 1 클록분을 신호(C2)로서 논리 회로(107)에 출력한다. 또한, H 폭 레지스터(104)는 펄스폭 기억부를, 비교기(106)는 펄스폭 검출부를 각각 구성한다.

논리 회로(107)는 비교기(105)의 출력 및 비교기(106)의 출력으로부터 멀티레이트 PWM 출력 회로(101)가 출력하는 하이 레벨 기간의 폭과 로우 레벨 기간의 폭과 하이 레벨 기간으로부터 로우 기간으로 변화될 때의 추가 펄스 기간의 3가지 기간의 타이밍을 신호(LG1, LG2, LG3)로서 전압 제어 회로(108)에 출력한다. 또한, 논리 회로(107)에 관해서는 나중에 자세히 설명한다.

추가 펄스 레지스터(109)는 추가 펄스 기간의 출력 전압(V2)을 설정하는 레지스터로, 설정치는 신호(VSEL)로서 전압 제어 회로(108)에 출력된다. 또한, 추가 펄스 레지스터(109)는 추가 펄스 기억부에 해당한다.

여기서, 저항 R1 에서 R4로 전압 생성부를 구성하는 저항 분압 회로와, 셀렉터(110) 및 멀티레이트 PWM 출력 회로(1O1)의 출력 신호(111)에 관해서 설명한다. 저항 R1 에서 R4는 전원(Vcc)과 접지(GND) 사이에 직렬로 접속되어 GND의 전압을 V0, 저항 R1 과 R2 사이의 전압을 V1, 저항 R2 와 R3 사이의 전압을 V2, 저항 R3 와 R4 사이의 전압을 V3, Vcc의 전압을 V4 로 하여 셀렉터(110)에 입력된다. 셀렉터(110)는 전압 제어 회로(108)로부터의 선택 신호(S1, S2, S3)에 의해서 입력 전압 V0 에서 V4 중 어느 하나의 전압을 선택하여 출력 신호(111)로서 출력한다. 이때의 셀렉터(110)의 논리를 도 2의 (a)에 도시한다. 도 2(a)에 있어서 전압 제어 회로(108)로부터의 선택 신호(S1, S2, S3)의 논리가 전부 "0" 일 때는 출력 전압 V0 이 선택된다. 선택 신호(S1, S2, S3)의 논리가 순차로 "1", "0", "0" 일 때는 출력 전압 V1 이 선택되고, 마찬가지로 선택 신호(S1, S2, S3)의 논리가 순차로 "0", "1", "0" 일 때는 출력 전압 V2 가 선택되고, "1", "1", "0" 일 때는 출력 전압 V3가 "0", "0", "l" 일 때는 출력 전압 V4 가 각각 선택된다.

다음에, 도 1의 전압 제어 회로(108)의 논리를 도 2(b)에 도시한다. 논리 회로(107)로부터 출력되는 신호(LG1 내지 LG3)의 상태에 기초하여 셀렉터(110)에 출력하는 선택 신호(S1 내지 S3)의 상태를 결정한다. 즉, 신호(LG1, LG2, LG3)의 논리가 순차로 "1","0","0" 일 때는 출력 전압 V4 를 선택하기 위해서 선택 신호(S1, S2, S3)의 논리로서 "0","0","1" 을 셀렉터(110)에 출력한다. 마찬가지로, 신호(LG1, LG2, LG3)의 논리가 순차로 "0","1","0" 일 때는 출력 전압 V0 을 선택하기 위해서 선택 신호(S1, S2, S3)의 이론으로서 "0","0","0" 을 셀렉터(110)에 출력한다. 특히, 신호(LG1, LG2, LG3)의 논리가 순차로 "0","0","1" 일 때는 추가 펄스 레지스터(109)가 출력하는 신호(VSEL)에 의해서 지정되는 전압 V2 를 선택하기 위해서 선택 신호(S1, S2, S3)의 논리로서 "0","1","0" 을 셀렉터(110)에 출력한 다. 또한, 논리 회로(107)를 전압 제어 회로(108)에 포함시켜 구성해도 상관없다.

다음에, 도 1의 멀티레이트 PWM 출력 회로(101)의 동작에 관해서 도 3을 이용하여 설명한다. 업 카운터(102)에 입력되는 기준 클록(CLK)의 카운트수가 주기 레지스터(103)의 설정치가 되었을 때, 비교기(105)로부터 기준 클록의 1 클록분의 폭 t1의 신호(C1)가 논리 회로(107)에 출력된다. 마찬가지로 기준 클록(CLK)의 카운트수가 H 폭 레지스터(104)의 설정치가 되었을 때, 비교기(106)로부터 기준 클록의 1 클록분의 폭 t2의 신호(C2)가 논리 회로(107)에 출력된다.

여기서, 논리 회로(107)의 회로예를 도 4에 도시한다. 논리 회로(107)는 셋/리셋 플립플롭(SRFF)(151 와 152) 및 인버터(153)로 구성된다. SRFF(151 및 152)은 입력 S에 신호가 들어가면 그 신호의 수직 상승으로 셋트되어, 출력 Q에는 논리 "1"(하이 레벨)이 출력된다. 반대로, 입력 R에 신호가 들어가면 그 신호의 수직 상승으로 리셋되고, 출력 Q에는 논리 "0"(로우 레벨)이 출력된다.

SRFF(151)의 입력 S에는 신호(C1)가 입력되고 입력 R에는 신호(C2)가 입력된다. 또한, SRFF(152)의 입력 S에는 신호(C2)가 인버터(153)를 통해 입력되고, 입력 R에는 신호(C1)가 입력된다.

지금, 초기 상태에 있어서, SRFF(151)의 출력 Q는 "0"이고 SRFF(152)의 출력 Q는 "1"로 되어 있는 것으로 한다. 신호(C1)가 들어가면 SRFF(151)는 셋트되어 신호(LG1)는 "1"이 된다. 한편, SRFF(152)은 리셋되어 신호(LG2)는 "0"이 된다. 다음에, 신호(C2)가 들어가면 SRFF(151)은 리셋되어 신호(LG1)는 "0"이 된다. 한편, SRFF(152)는 인버터(153)를 통해 있기 때문에 신호(C2)가 반전되고, 신호(C2)의 하 강 엣지로 셋트되어 신호(LG2)는 "1"이 된다. 즉, 도 3의 신호(C2)의 폭 t2 만큼 지연되어 셋트된다. 또한, 신호(LG3)는 신호(C2)가 그대로 출력된다. 또한, 논리 회로(107)는 도 4에 도시한 바와 같은 비동기로 동작하는 회로가 아니라, 기준 클록(CLK)에 동기하여 동작하는 플립플롭 회로 등을 이용하여 구성하여, 신호(LG1 내지 LG3)를 기준 클록(CLK)에 동기하여 출력하도록 해도 상관없다. 이와 같이 하여 도 3에 도시하는 기준 클록(CLK), 비교기(105)의 출력 신호(C1) 및 비교기(106)의 출력 신호(C2)로부터 신호(LG1 내지 LG3)를 생성할 수 있다.

도 1의 전압 제어 회로(108)는 논리 회로(107)가 생성한 신호(LG1 내지 LG3)에 의해서 도 2(b)에 도시한 논리에 따라서 셀렉터(110)의 선택 신호(S1 내지 S3)를 생성하여 출력 전압을 선택한다. 그 결과, 도 3에 도시한 바와 같은 출력 신호(111)를 얻을 수 있다.

이 때, PWM의 출력 신호(111)의 주기는 신호(C1)의 간격이 되어 10000개의 기준 클록(CLK)에 해당한다. 또한, 부하를 동작시키는 하이 레벨 기간의 펄스폭은 폭 t3의 부분으로, 그 때의 출력 신호(111)의 전압은 V4 이다. 또한, 펄스폭 뒤에 부가되는 추가 펄스는 폭 t4의 부분으로, 그 때의 출력 신호(111)의 전압은 V2 이다. 마찬가지로, 추가 펄스와 다음 펄스폭 사이의 로우 레벨 기간은 폭 t4의 부분으로, 그 때의 출력 신호(111)의 전압은 V0 이 된다. 이하, 하이 레벨 기간과 추가 펄스와 로우 레벨 기간이 마찬가지로 반복된다.

다음에, 도 5를 이용하여 제1 실시예와 마찬가지로 추가 펄스의 전압을 바꾸는 경우와, 추가 펄스의 전압을 바꾸지 않고 같은 제어를 하는 경우의 차이에 관해 서 설명한다. 도 5는 위에서부터 순서로 추가 펄스가 없을 때의 PWM 출력 파형과 추가 펄스의 전압을 바꾸지 않는 경우의 PWM 출력 파형과 본 실시예의 경우의 PWM 출력 파형을 보이고 있다.

기본 파형은 하이 레벨 기간과 로우 레벨 기간이 동일한 주기(Ts)의 기본 파형으로, 하이 레벨 기간의 전압은 V4, 로우 레벨 기간의 전압은 V0가 되어 있다. 지금, 기본 파형의 주기가 10000 개의 기준 클록의 길이로 되어 있다고 하면, 하이 레벨 기간은 5000 개의 기준 클록의 길이로 되어 있다. 여기서, 1 주기의 1/20000의 폭만큼 하이 레벨 기간을 증가시키고자 하는 경우, 만약에 기본 파형의 모든 하이 레벨 기간에 l 클록분의 기간을 추가하면 1/10000의 폭만큼 증가하여 버리기 때문에 2 주기에 l 회씩 하이 레벨 기간에 1 클록분의 기간을 추가한다. 이것이 도 5의 중앙의 파형으로, 1 주기째의 하이 레벨 기간은 THs1 가 되고, 2 주기째의 하이 레벨 기간은 THs2 가 되고, 하이 레벨 기간이 폭(TB)만큼 다르다. 마찬가지로, 1 주기 번째의 로우 레벨 기간은 TLs1 이 되고, 2 주기째의 로우 레벨 기간은 TLs2 가 되며, 로우 레벨 기간도 폭(TB)만큼 다르다. 또한, 기본 파형과 마찬가지로 하이 레벨 기간의 전압은 V4, 로우 레벨 기간의 전압은 V0 이다.

이에 대하여 본 실시예의 PWM 출력 파형은 매 주기마다 전압 V2의 추가 펄스를 하이 레벨 기간의 뒤에 부가하고 있기 때문에, 하이 레벨 기간은 반드시 THs 가 되고, 로우 레벨 기간은 반드시 TLs 가 된다. 더구나, V2의 전압을 V4 전압의 1/2로 하면, 하이 레벨 기간에 부하로 부여하는 에너지는 기본 파형에 1/20000의 폭만큼 하이 레벨 기간을 증가시킨 것과 동일하다.

이와 같이 멀티레이트 PWM 출력 회로(101)의 출력 신호(111)는 하이 레벨 기간과 로우 레벨 기간의 폭이 변하지 않기 때문에, 출력 신호(111)의 파형에 지터가 발생하지 않는다. 그 결과, 지터에 의한 변동의 영향을 적게 할 수 있다.

(제2 실시예)

다음에, 본 발명의 제2 실시예에 따른 멀티레이트 방식의 PWM 출력 회로를 도 6에 도시한다. 또한, 제1 실시예의 도 1과 같은 부호인 것은 같은 것을 도시한다. 멀티레이트 PWM 출력 회로(201)에 있어서 제1 실시예와 다른 것은 추가 폭 레지스터(202)와 비교기(203)가 추가된 것과, 논리 회로(107)를 대신해서 논리 회로(204)를 설치한 것이다.

추가 폭 레지스터(202)는 예컨대, 설정치로서 5002를 미리 기억해 두고, 16 비트의 설정치(5002)를 비교기(203)에 항상 출력하고 있다.

비교기(203)는 업 카운터(102)가 출력하는 16비트의 카운트치가 추가 폭 레지스터(202)의 설정치(5002)가 되었는지 아닌지를 비교하여, 카운트치가 5002 가 되었을 때 기준 클록의 1 클록분을 신호(C3)로서 논리 회로(204)에 출력한다. 또한, 추가 폭 레지스터(202)와 비교기(203)는 추가 펄스 검출부에 해당한다.

논리 회로(204)는 제1 실시예의 논리 회로(107)와 마찬가지로 신호(LG1, LG2, LG3)를 생성하여 전압 제어 회로(108)에 출력하지만, 신호(LG1, LG2, LG3)를 생성할 때에 신호(C1, C2)만이 아니라 비교기(203)가 출력하는 신호(C3)도 참조한다.

다음에, 도 6의 멀티레이트 PWM 출력 회로(201)의 동작에 관해서 도 7을 이 용하여 설명한다. 도 7에 있어서, 폭 t1, t2, t3는 도 3과 마찬가지로 출력된다. 업 카운터(102)에 입력되는 기준 클록(CLK)의 카운트수가 추가 폭 레지스터(202)의 설정치가 되었을 때, 비교기(203)로부터 기준 클록의 1 클록분의 폭 t21의 신호(C3)가 논리 회로(204)에 출력된다.

논리 회로(204)는 폭 t2의 신호(C2)의 수직 상승 엣지와 폭 t21의 신호(C3)의 수직 상승 엣지에서 폭 t23의 신호(LG3)를 생성한다. 또한, 폭 t21의 신호(C3)의 수직 상승 엣지와 폭 t1의 신호(C1)의 수직 상승 엣지에서 폭 t22의 신호(LG2)가 생성된다. 또한, 신호 LG2 및 LG3을 생성하는 회로는 도 4에서 설명한 SRFF(151)를 이용하는 것에 의해 실현된다.

논리 회로(204)가 생성된 신호(LG1 내지 LG3)를 전압 제어 회로(108)에 출력한 후의 동작은 제1 실시예와 동일하고, 도 2에 도시하는 논리에 따라서 셀렉터(110)로부터 출력 신호(111)가 출력된다. 즉, 도 7에 있어서 PWM의 출력 신호(111)의 주기는 신호(C1)의 간격으로 10000 개의 기준 클록(CLK)에 해당한다. 또한, 부하를 동작시키는 하이 레벨 기간의 펄스폭은 폭 t3의 부분으로, 그 때의 출력 신호(111)의 전압은 V4이다. 또한, 펄스폭 뒤에 부가되는 추가 펄스는 폭 t23의 부분으로, 그 때의 출력 신호(111)의 전압은 V2이다. 마찬가지로 추가 펄스와 다음 펄스폭 사이의 로우 레벨 기간은 폭 t22의 부분으로, 그 때의 출력 신호(111)의 전압은 V0 가 된다. 이하, 하이 레벨 기간과 추가 펄스와 로우 레벨 기간이 마찬가지로 반복된다.

또한, 도 7에서는 추가 펄스 기간의 전압 V2를 하이 레벨 기간의 전압 V4의 1/2 이기 때문에, 기본 파형의 매 주기에 1 클록 분 만큼 하이 레벨 기간을 증가시키는 것과 동일해지지만, 예컨대 1/20000의 폭만큼 하이 레벨 기간을 증가시키고자 하는 경우는, 추가 펄스 기간의 전압 V2 를 하이 레벨 기간의 전압 V4의 1/4로 하면 된다.

이와 같이, 멀티레이트 PWM 출력 회로(201)의 출력 신호(111)는 하이 레벨 기간과 로우 레벨 기간의 폭이 주기마다 변하지 않기 때문에, 출력 신호(111)의 파형에 지터가 발생하지 않는다. 더구나, 추가 펄스의 폭을 2 클록분으로 하고 있기 때문에, 하이 레벨 기간에서 로우 레벨 기간으로 이동할 때의 출력 전압의 변화를 보다 순조롭게 할 수 있다.

(제3 실시예)

다음에, 본 발명의 제3 실시예에 따른 멀티레이트 방식의 PWM 출력 회로를 도 8에 도시한다. 또한, 도 1 및 도 6과 같은 부호인 것은 같은 것을 도시한다. 멀티레이트 PWM 출력 회로(301)에 있어서 제2 실시예와 다른 것은 논리 회로(302)와 전압 제어 회로(303)와 추가 펄스 레지스터(304)이다.

논리 회로(302)는 입력하는 신호 C1 내지 C3는 제2 실시예와 동일하지만, 생성되는 신호는 4개의 신호(LGI, LG2, LG3, LG4)이다. 또한, 신호(LG1 과 LG2)를 출력하는 동작은 도 7과 동일하다. 신호(LG3)는 신호(C2)와 동일한 신호로 출력된다. 신호(LG4)는 폭 t2의 신호(C2)의 하강 엣지와 폭 t21의 신호(C3)의 수직 상승 엣지로 생성된다. 또한, 신호(LG4)를 생성하는 회로는 도 4에서 설명한 SRFF(152) 및 인버터(153)를 이용하는 것에 의해 실현된다.

추가 펄스 레지스터(304)는 추가 펄스 기간의 제1 출력 전압(V3)과 제2 출력 전압(Vl)을 설정하는 레지스터로, 설정치는 신호(VSEL1 및 VSEL2)로서 전압 제어 회로(303)에 출력된다.

전압 제어 회로(303)는 도 10에 도시한 바와 같은 논리로 동작한다. 즉, 신호(LG1, LG2, LG3, LG4)의 논리가 순차로 "1", "0", "0", "0" 일 때는 출력 전압 V4를 선택하기 위해서, 선택 신호(S1, S2, S3)의 논리로서 "0", "0", "1" 을 셀렉터(110)에 출력한다. 마찬가지로, 신호(LGl, LG2, LG3, LG4)의 논리가 순차로 "0", "1", "O ", "0" 일 때는 출력 전압 VO 을 선택하기 위해서 선택 신호(S1, S2, S3)의 논리로서 "0", "0", "0" 을 셀렉터(110)에 출력한다. 특히, 신호(LG1, LG2, LG3, LG4)의 논리가 순차로 "0", "0", "1", "0" 일 때는 추가 펄스 레지스터(304)가 출력하는 신호(VSEL1)에 의해서 지정되는 전압 V3 을 선택하기 위해서 선택 신호(S1, S2, S3)의 논리로서 "1", "1", "0" 을 셀렉터(110)에 출력한다. 또한, 신호(LG1, LG2, LG3, LG4)의 논리가 순차로 "0", "0", "0","1" 일 때는 추가 펄스 레지스터(304)가 출력하는 신호(VSEL2)에 의해서 지정되는 전압 V1 을 선택하기 위해서 선택 신호(S1, S2, S3)의 논리로서 "0", "0", "1" 을 셀렉터(110)에 출력한다.

그 결과, 도 9에 도시한 바와 같이 PWM의 출력 신호(111)의 주기는 신호 C1의 간격으로 1OOOO 개의 기준 클록(CLK)에 해당한다. 또한, 부하를 동작시키는 하이 레벨 기간의 펄스폭은 폭 t3의 부분으로, 그 때의 출력 신호(111)의 전압은 V4이다. 또한, 펄스폭 뒤에 부가되는 제1 추가 펄스는 폭 t2로, 그 때의 출력 신호(111)의 전압은 V3 이다. 제1 추가 펄스의 뒤에 부가되는 제2 추가 펄스는 폭 t31로, 그 때의 출력 신호(111)는 전압은 V1 이다. 마찬가지로, 제2 추가 펄스의 다음 로우 레벨 기간은 폭 t22의 부분으로, 그 때의 출력 신호(111)의 전압은 V0 가 된다. 이하, 하이 레벨 기간과 제1 추가 펄스와 제2 추가 펄스와 로우 레벨 기간이 마찬가지로 반복된다.

이와 같이 멀티레이트 PWM 출력 회로(301)의 출력 신호(111)는 하이 레벨 기간과 로우 레벨 기간의 폭이 주기마다 변하지 않기 때문에, 출력 신호(111)의 파형에 지터가 발생하지 않는다. 게다가, 하이 레벨 기간에서 로우 레벨 기간으로 이동할 때에, 하이 레벨 기간의 전압보다 조금 낮은 전압인 제1 추가 펄스와, 제1 추가 펄스의 전압보다 낮은 전압인 제2 추가 펄스를 부가하고 있기 때문에, 출력 전압의 변화를 더욱 순조롭게 할 수 있다.

(제4 실시예)

다음에, 본 발명의 제4 실시예에 따른 멀티레이트 방식의 PWM 출력 회로를 도 11에 도시한다. 또한, 도 1과 같은 부호인 것은 같은 것을 도시한다. 멀티레이트 PWM 출력 회로(401)에 있어서 제1 실시예와 크게 다른 것은 업카운터가 아니라다운 카운터(402)를 이용하는 것이다. 또한, 주기 레지스터(403)와 비교기(404)와 논리 회로(405)가 다르다.

다운 카운터(402)는 개시 신호(START)와 기준 클록(CLK), 프리셋(PRST)과, 카운터가 0 으로부터 더욱 다운 카운트되었을 때에 출력하는 바로우 신호(BR)와 16 비트의 프리셋치 입력을 갖고 있다. 또한, 프리셋(PRST)에는 개시 신호(START)와 바로우 신호(BR)가 논리합(OR)을 통해 입력되어 있다. 프리셋(PRST)의 수직 상승 엣지로, 16 비트의 프리셋치 입력에 들어가 있는 값이 카운터에 셋트된다. 지금, 개시 신호(START)가 입력되면 주기 레지스터(403)로 설정되어 있는 값 10000 이 다운 카운터(402)에 셋트된다. 이 상태로 기준 클록(CLK)이 입력될 때마다, 다운 카운터(402)는 하나씩 디크리먼트된다.

다운 카운터(402)가 출력하는 16 비트의 카운트치는 비교기(404)에 출력된다. 비교기(404)는 H 폭 레지스터(104)에 설정된 값 5000 과, 다운 카운터(402)가 출력하는 16 비트의 카운트치를 비교하여 일치하면 신호(C2b)를 논리 회로(405)에 출력한다.

논리 회로(405)에는 비교기(404)가 출력하는 신호(C2b)와, 논리합(OR)이 출력하는 프리셋(PRST)이 신호(C1b)로서 입력되어 있다. 논리 회로(405)의 동작은 도 12에 도시한 바와 같이 제1 실시예의 논리 회로(107)의 동작을 도시한 도 3에 있어서, C1 를 C1b 로, C2 를 C2b 로, LG1 을 LG1b 로, LG2 를 LG2b 로, LG3 을 LG3b로 각각 치환한 경우와 동일하다.

즉, 부하를 동작시키는 하이 레벨 기간의 펄스폭은 폭 t3의 부분으로, 그 때의 출력 신호(111)의 전압은 V4 이다. 게다가, 펄스폭 뒤에 부가되는 추가 펄스는 폭 t4의 부분으로, 그 때의 출력 신호(111)의 전압은 V2 이다. 마찬가지로, 추가 펄스와 다음 펄스폭 사이의 로우 레벨 기간은 폭 t4의 부분으로, 그 때의 출력 신호(111)의 전압은 V0 가 된다. 이하, 하이 레벨 기간과 추가 펄스와 로우 레벨 기간이 마찬가지로 반복된다.

이와 같이, 멀티레이트 PWM 출력 회로(401)의 출력 신호(111)는 하이 레벨 기간과 로우 레벨 기간의 폭이 변하지 않기 때문에, 출력 신호(111)의 파형에 지터가 발생하지 않는다. 그 결과, 지터에 의한 변동의 영향을 적게 할 수 있다.

(제5 실시예)

다음에, 제4 실시예의 논리 회로(405)의 동작만을 바꾼 제5 실시예에 대해서, 도 13을 이용하여 설명한다.

제5 실시예에 있어서의 논리 회로(405)는 입력하는 신호(Clb 및 C2b)는 제4 실시예와 동일하지만, 전압 제어 회로(303)에 출력하는 신호(LG1b 내지 LG3b)가 다르다. 도 13에 있어서, 신호(LG1b)는 폭 t1의 신호(C1b)의 하강 엣지와, 폭 t2의 신호(C2b)의 수직 상승 엣지로 생성된다. 신호(LG2b)는 폭 t2의 신호(C2b)의 수직 상승 엣지와, 폭 t1의 신호(C1b)의 수직 상승 엣지로 생성된다. 신호(LG3b)는 신호(C1b)와 동일한 신호가 출력된다. 또한, 이들 신호(LGb1 내지 LGb3)를 생성하는 회로는 도 4에서 설명한 SRFF(151), SRFF(152) 및 인버터(153)를 이용한 회로와 동일한 사고 방식으로 실현된다.

그 결과, 멀티레이트 PWM 출력 회로(401)의 PWM의 출력 신호(111)는 부하를 동작시키는 하이 레벨 기간의 펄스폭은 폭 t51의 부분으로, 그 때의 출력 신호(111)의 전압은 V4 이다. 또한, 펄스폭의 앞에 부가되는 추가 펄스는 폭 t53의 부분으로, 그 때의 출력 신호(111)의 전압은 V2 이다. 마찬가지로, 로우 레벨 기간은 폭 t52의 부분으로, 그 때의 출력 신호(111)의 전압은 VO 가 된다. 이하, 추가 펄스와 하이 레벨 기간과 로우 레벨 기간이 마찬가지로 반복된다.

이와 같이 멀티레이트 PWM 출력 회로(401)의 출력 신호(111)는 하이 레벨 기 간과 로우 레벨 기간의 폭이 변하지 않기 때문에, 출력 신호(111)의 파형에 지터가 발생하지 않는다. 그 결과, 지터에 의한 변동의 영향을 적게 할 수 있다.

(제6 실시예)

다음에, 본 발명의 제6 실시예에 따른 멀티레이트 방식의 PWM 출력 회로를 도 14에 도시한다. 또한, 도 11과 같은 부호인 것은 같은 것을 도시한다. 멀티레이트 PWM 출력 회로(601)에 있어서 제4 및 제5 실시예와 크게 다른 것은 논리 회로(602)와 전압 제어 회로(603)이다.

논리 회로(602)는 입력하는 신호(C1b 및 C2b)는 제4 및 제5 실시예와 동일하지만, 전압 제어 회로(603)에 출력하는 신호가 다르고, 신호 LG1b 내지 LG4b 4개가 있다. 도 15에 있어서, 신호(LG1b 와 LG4b)는 제5 실시예의 도 13과 동일하다. 신호(LC2b)는 폭 t2의 신호(C2b)의 하강 엣지와, 폭 t1의 신호(C1b)의 수직 상승 엣지로 생성된다. 신호(LG3b)는 신호(C2b)와 동일한 신호가 출력된다.

전압 제어 회로(603)는 제1 실시예의 도 2의 (b)의 전압 제어 회로(108)의 논리에 있어서 신호 LG1 을 LG1b 로, 신호 LG2 를 LG2b 로, 신호 LG3 을 LG3b 와 LG4b로 각각 치환한 것과 동일하게 동작한다. 즉, 신호(LG1b)의 기간에서는 전압 V4를 출력하고, 신호(LG2b)의 기간에서는 전압 V0 을 출력한다. 또한, 신호(LGb3 및 LG4b)의 기간에서는 전압 V2 를 출력한다.

그 결과, 도 15에 있어서 멀티레이트 PWM 출력 회로(601)의 PWM의 출력 신호(111)는 부하를 동작시키는 하이 레벨 기간의 펄스폭은 폭 t51의 부분으로, 그 때의 출력 신호(111)의 전압은 V4 이다. 또한, 펄스폭의 앞에 부가되는 추가 펄스 는 폭 t53의 부분으로, 그 때의 출력 신호(111)의 전압은 V2이다. 펄스폭 뒤에 부가되는 추가 펄스는 폭 t62의 부분으로, 그 때의 출력 신호(111)의 전압은 V2이다. 마찬가지로, 로우 레벨 기간은 폭 t61의 부분으로, 그 때의 출력 신호(111)의 전압은 V0 가 된다. 이하, 앞의 추가 펄스와 하이 레벨 기간과 뒤의 추가 펄스와 로우 레벨 기간이 마찬가지로 반복된다.

이와 같이 멀티레이트 PWM 출력 회로(601)의 출력 신호(111)는 하이 레벨 기간과 로우 레벨 기간의 폭이 변하지 않기 때문에, 출력 신호(111)의 파형에 지터가 발생하지 않는다. 게다가, 하이 레벨 기간에서 로우 레벨 기간으로 이동할 때와, 로우 레벨 기간에서 하이 레벨 기간으로 이동할 때, 하이 레벨 기간의 전압의 1/2 전압의 추가 펄스를 부가하고 있기 때문에, 출력 전압의 변화를 순조롭게 할 수 있다.

이상, 본 발명에 관해서 상세히 설명했지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이에 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 명백하다.

본 발명에 따른 PWM 출력 회로는 복수의 전압을 선택하여 제어함으로써, PWM 출력 파형에 지터가 생기는 일이 없이 정밀도가 높은 부하 제어를 할 수 있다.

Claims

기준 클록을 카운트하는 카운터와;

주기를 나타내는 설정치를 기억하는 주기 기억부와;

상기 카운터의 출력치와 상기 주기 기억부에 기억된 주기를 나타내는 설정치를 비교하는 주기 검출부와;

펄스폭을 나타내는 설정치를 기억하는 펄스폭 기억부와;

상기 카운터의 출력치와 상기 펄스폭 기억부에 기억된 펄스폭을 나타내는 설정치를 비교하는 펄스폭 검출부와;

복수의 전압을 생성하는 전압 생성부와;

상기 전압 생성부가 생성하는 복수의 전압으로부터 하나의 전압을 선택하여 출력하는 셀렉터와;

상기 펄스폭에 부가하는 제1 추가 펄스의 제1 전압을 기억하는 추가 펄스 기억부와;

상기 주기 검출부가 출력하는 주기 검출 신호와, 상기 펄스폭 검출부가 출력하는 펄스폭 검출 신호와, 상기 추가 펄스 기억부가 출력하는 상기 제1 전압으로부터 상기 셀렉터가 출력하는 전압과 기간을 제어하는 전압 제어부

를 포함하고,

상기 전압 제어부는 상기 펄스폭 뒤에 상기 제1 추가 펄스를 부가하도록 상기 셀렉터를 제어하는 것을 특징으로 하는 PWM 출력 회로.
제1항에 있어서,

상기 카운터의 출력치와 제1 추가 펄스의 폭을 검출하는 추가 펄스 검출부를 설치하고,

상기 전압 제어부는 상기 주기 검출부가 출력하는 주기 검출 신호와, 상기 펄스폭 검출부가 출력하는 펄스폭 검출 신호와, 상기 추가 펄스 검출부가 출력하는 추가 펄스 검출 신호와, 상기 추가 펄스 기억부가 출력하는 상기 제1 전압을 나타내는 설정치로부터 상기 셀렉터가 출력하는 전압과 기간을 제어하는 것을 특징으로 하는 PWM 출력 회로.
제1항에 있어서,

상기 전압 생성부를 저항 분압 회로에 의해 구성하는 것을 특징으로 하는 PWM 출력 회로.
제1항에 있어서,

상기 카운터를 업 카운터(up counter)로 구성하는 것을 특징으로 하는 PWM 출력 회로.
제1항에 있어서,

상기 카운터를 다운 카운터(down counter)로 구성하는 것을 특징으로 하는 PWM 출력 회로.
제1항에 있어서,

상기 추가 펄스 기억부는 제1 추가 펄스의 제1 전압과 제2 추가 펄스의 제2 전압을 설정하고,

상기 전압 제어부는 상기 펄스폭 뒤에 상기 제1 추가 펄스와 상기 제2 추가 펄스를 연속하여 부가하도록 상기 셀렉터를 제어하는 것을 특징으로 하는 PWM 출력 회로.
제1항에 있어서,

상기 전압 제어부는 상기 펄스폭 앞에 상기 제1 추가 펄스를 부가하도록 상기 셀렉터를 제어하는 것을 특징으로 하는 PWM 출력 회로.
제1항에 있어서,

상기 전압 제어부는 상기 펄스폭의 앞뒤에 상기 제1 추가 펄스를 부가하도록 상기 셀렉터를 제어하는 것을 특징으로 하는 PWM 출력 회로.