KR100719345B1 - 자기 기억 장치의 형성 방법 - Google Patents

자기 기억 장치의 형성 방법 Download PDF

Info

Publication number
KR100719345B1
KR100719345B1 KR1020050032001A KR20050032001A KR100719345B1 KR 100719345 B1 KR100719345 B1 KR 100719345B1 KR 1020050032001 A KR1020050032001 A KR 1020050032001A KR 20050032001 A KR20050032001 A KR 20050032001A KR 100719345 B1 KR100719345 B1 KR 100719345B1
Authority
KR
South Korea
Prior art keywords
layer
pattern
upper magnetic
tunnel barrier
forming
Prior art date
Application number
KR1020050032001A
Other languages
English (en)
Other versions
KR20060109718A (ko
Inventor
배준수
박종봉
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050032001A priority Critical patent/KR100719345B1/ko
Priority to US11/350,545 priority patent/US7541199B2/en
Publication of KR20060109718A publication Critical patent/KR20060109718A/ko
Application granted granted Critical
Publication of KR100719345B1 publication Critical patent/KR100719345B1/ko
Priority to US12/435,664 priority patent/US20090230445A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

자기 기억 장치의 형성 방법을 제공한다. 이 방법에 따르면, 캐핑 도전 패턴을 마스크로 사용하여 상부 자성막을 산화시킨다. 상부 자성막의 산화된 부분과 터널 베리어막의 식각선택비는 매우 우수하다. 이로써, 터널 베리어막을 식각정지층으로 하여 상부 자성막의 산화된 부분을 제거하여 상부 자성 패턴의 측벽 및 터널 베리어막을 노출시킨다. 상부 자성 패턴은 캐핑 도전 패턴 아래의 상부 자성막의 산화되지 않은 부분이다. 상부 자성막의 산화된 부분을 제거하는 동안에, 하부 자성막은 터널 베리어막에 의해 덮혀 있다. 이로써, 식각 부산물이 발생될지라도, 상부 자성 패턴과 하부 자성막의 쇼트 현상을 방지할 수 있다. 또한, 반강자성체 특성을 갖는 상부 자성막의 산화된 부분을 완전히 제거함으로써, 상부 자성 패턴의 특성 열화를 방지할 수 있다.

Description

자기 기억 장치의 형성 방법{METHODS OF FORMING A MAGNETIC MEMORY DEVICE}
도 1 및 도 2는 종래의 자기 기억 장치의 형성 방법을 설명하기 위한 단면도들,
도 3 내지 도 10은 본 발명의 실시예에 따른 자기 기억 장치의 형성 방법을 설명하기 위한 단면도들.
본 발명은 반도체 장치의 형성 방법에 관한 것으로, 특히, 자기 기억 장치의 형성 방법에 관한 것이다.
반도체 장치들 중 자기 기억 장치는 자기장을 이용하여 데이타를 기입 또는 소거하는 기억 장치이다. 자기 기억 장치는 고속 기입 및 고속 읽기 동작이 가능하고, 고집적화가 가능하다. 또한, 자기 기억 장치는 재기입의 제한이 없는 비휘발성 특성을 갖는다. 이러한 특성들에 의하여 자기 기억 장치는 새로운 기억 장치로서 각광 받고 있다.
통상적으로, 자기 기억 장치는 데이타를 저장하는 요소로서 자기 터널 접합 패턴(Magnetic Tunnel Junction pattern; MTJ pattern)을 채택하고 있다. 자기 터 널 접합 패턴은 외부의 자기장에 의해 그것의 저항값이 변화된다. 저항값의 변화에 따라, 자기 터널 접합 패턴을 통하여 흐르는 전류량이 변화되고, 이러한 전류량의 변화를 감지하여 논리 "1" 또는 논리 "0"을 판별할 수 있다.
일반적으로, 자기 터널 접합 패턴은 두개의 자성체막들, 및 두개의 자성체막들 사이에 개재된 터널 베리어막을 포함한다. 두개의 자성체막들 중에 어느 하나는 인가되는 자기장에 의해 자화 방향이 변경되고, 다른 하나는 자기장이 인가될지라도 자화 방향이 고정되어 있다. 이에 따라, 두개의 자성체막들의 자화 방향들은 서로 동일하거나, 서로 반대방향일 수 있다. 두개의 자성체막들의 자화 방향들이 서로 동일한 상태의 저항값이 서로 반대방향인 상태의 저항값에 비하여 낮다.
이러한 자기 터널 접합 패턴을 갖는 자기 기억 장치의 종래 형성 방법을 도면들을 참조하여 설명한다.
도 1 및 도 2는 종래의 자기 기억 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 하부 자성막(2), 터널 베리어막(3), 상부 자성막(4) 및 캐핑 도전막(5)을 차례로 형성한다. 상기 하부 자성막(2)은 자화 방향이 일 방향으로 고정되어 있다. 외부로 부터 자기장이 공급될지라도, 상기 하부 자성막(2)의 자화 방향은 고정된 상태를 유지한다. 상기 상부 자성막(4)은 외부의 자기장에 의해 그것의 자화 방향이 변경 가능하다.
도 2를 참조하면, 상기 캐핑 도전막(5), 상기 상부 자성막(4), 상기 터널 절연막(3) 및 상기 하부 자성막(2)을 연속적으로 패터닝하여 차례로 적층된 하부 자 성 패턴(2a), 터널 베리어 패턴(3a), 상부 자성 패턴(4a) 및 캐핑 패턴(5a)이 형성된다. 상기 하부 자성 패턴(2a), 터널 베리어 패턴(3a) 및 상부 자성 패턴(4a)은 자기 터널 접합 패턴을 구성한다.
상술한 종래의 자기 기억 장치의 형성 방법에 있어서, 상기 자기 터널 접합 패턴의 형성을 위한 식각 공정시, 상기 자기 터널 접합 패턴의 측벽에는 식각 부산물(6)이 형성될 수 있다. 상기 식각 부산물(6)은 상기 하부 및 상부 자성 패턴들(3a,5a)의 도전 물질을 포함하여 도전성을 가질 수 있다. 이에 따라, 상기 식각 부산물(6)에 의해 상기 하부 및 상부 자성 패턴들(3a,5a)이 서로 전기적으로 쇼트(short)될 수 있다. 그 결과, 상기 자기 터널 접합 패턴은 고유한 특성(즉, 상기 자성 패턴들(3a,5a)의 자화 방향들에 따라 저항 값이 변경되는 것)을 잃어버려 자기 기억 장치의 불량이 유발될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 제반적인 문제점들을 해결할 수 있는 자기 기억 장치의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 자기 터널 접합 패턴의 특성 열화를 방지할 수 있는 자기 기억 장치의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 터널 베리어 패턴의 아래 및 위에 배치된 자성 패턴들 간의 쇼트(short)를 방지할 수 있는 자기 기억 장치의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 자기 기억 장치의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 상기 형성 방법은 다음의 단계들을 포함할 수 있다. 반도체 기판 상에 하부 자성막, 터널 베리어막 및 상부 자성막을 차례로 형성한다. 상기 하부 자성막은 자화 방향이 고정되어 있으며, 상기 상부 자성막은 자화 방향의 변경이 가능하다. 상기 상부 자성막의 소정영역 상에 캐핑 도전 패턴을 형성한다. 상기 캐핑 도전 패턴을 마스크로 사용하여 상기 상부 자성막을 산화시킨다. 이로써, 상기 캐핑 도전 패턴 아래에 상기 상부 자성막의 비산화된 부분인 상부 자성 패턴이 형성된다. 상기 상부 자성막의 산화된 부분을 완전히 제거하여 상기 터널 베리어막 및 상기 상부 자성 패턴의 측벽을 노출시킨다. 상기 상부 자성막은 철, 니켈 및 코발트 중에 적어도 하나를 포함하는 강자성체로 형성한다.
구체적으로, 상기 상부 자성막의 산화된 부분은 적어도 아르곤 가스 및 염소 가스를 포함하는 식각 가스를 사용하는 식각 공정으로 제거할 수 있다. 상기 식각 공정은 상기 염소 가스의 유입량이 상기 아르곤 가스의 유입량의 0.1% 내지 2%인 조건으로 수행할 수 있다. 상기 식각 공정은 30W 내지 70W의 낮은 바이어스 파워를 사용할 수 있다. 상기 하부 자성막은 차례로 적층된 피닝층(pinning layer), 제1 핀드층(first pinned layer), 반전층 및 제2 핀드층(second pinned layer)을 포함할 수 있다. 상기 피닝층은 상기 제1 핀드층의 자화 방향을 고정시키고, 상기 반전층은 상기 제2 핀드층의 자화 방향을 상기 제1 핀드층의 자화 방향의 반대 방향으로 고정시킨다. 바람직하게는, 상기 제1 및 제2 핀드층들은 강자성체로 형성하고, 상기 피닝층은 반강자성체로 형성하며, 상기 반전층은 루세늄(Ru), 이리듐(Ir) 및 로듐(Rh) 중에 선택된 적어도 하나로 형성한다. 상기 제1 핀드층은 상기 제2 핀드층에 비하여 두껍게 형성할 수 있다. 상기 방법은 상기 노출된 터널 베리어막 및 상기 하부 자성막을 연속적으로 패터닝하여 차례로 적층된 하부 자성 패턴 및 터널 베리어 패턴을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 터널 베리어 패턴의 상부면은 상기 상부 자성 패턴의 하부면에 비하여 넓게 형성한다.
상기 방법은 상기 하부 자성막을 형성하기 전에 다음의 단계들을 더 포함할 수 있다. 상기 반도체 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 관통하는 콘택 플러그를 형성한다. 상기 제1 층간 절연막 상에 상기 콘택 플러그와 접촉하는 하부 전극막을 형성한다. 이 경우에, 상기 터널 베리어 패턴 및 하부 자성 패턴을 형성하는 단계는 상기 노출된 터널 베리어막, 상기 하부 자성막 및 상기 하부 전극막을 연속적으로 패터닝하여 차례로 적층된 하부 전극, 하부 자성 패턴 및 터널 베리어 패턴을 형성하는 단계를 포함할 수 있다. 상기 하부 전극은 상기 콘택 플러그와 접속한다.
상기 방법은 다음의 단계들을 더 포함할 수 있다. 상기 반도체 기판 상에 디짓 라인을 형성한다. 이때, 상기 제1 층간 절연막은 상기 디짓 라인을 덮도록 형성한다. 상기 캐핑 도전 패턴, 상기 상부 자성 패턴, 상기 터널 베리어 패턴, 상기 하부 자성 패턴 및 상기 하부 전극을 덮는 제2 층간 절연막을 형성하고, 상기 캐핑 도전 패턴의 상부면을 노출시킨다. 상기 제2 층간 절연막 상에 상기 캐핑 도전 패턴의 상부면과 접속하고, 상기 디짓 라인을 가로지르는 비트 라인을 형성한다. 상기 상부 자성 패턴은 상기 디짓 라인과 상기 비트 라인 사이에 배치되고, 상기 콘 택 플러그는 상기 디짓 라인과 옆으로 이격된다.
상기 터널 베리어막은 알루미늄 산화막 및 마그네슘 산화막 중에 선택된 적어도 하나로 형성하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 자기 기억 장치의 형성 방법은 다음의 단계들을 포함할 수 있다. 반도체 기판 상에 자화 방향이 고정된 하부 자성막, 터널 베리어막, 및 붕소화철코발트(CoFeB)로 이루어진 상부 자성막을 차례로 형성한다. 상기 상부 자성막의 소정영역 상에 캐핑 도전 패턴을 형성한다. 상기 캐핑 도전 패턴을 마스크로 사용하여 상기 상부 자성막을 산화시키되, 상기 캐핑 도전 패턴 아래에 상기 상부 자성막의 비산화된 부분인 상부 자성 패턴을 형성한다. 상기 상부 자성막의 산화된 부분을 완전히 제거하여 상기 터널 베리어막 및 상기 상부 자성 패턴의 측벽을 노출시킨다. 상기 노출된 터널 베리어막 및 상기 하부 자성막을 연속적으로 패터닝하여 차례로 적층된 하부 자성 패턴 및 터널 베리어 패턴을 형성한다. 상기 터널 베리어 패턴의 상부면은 상기 상부 자성 패턴의 하부면에 비하여 넓게 형성되고, 상기 상부 자성막의 산화된 부분은 아르곤 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 사용하는 식각 공정으로 제거한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3 내지 도 10은 본 발명의 실시예에 따른 자기 기억 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)의 소정영역에 소자분리막(미도시함)을 형성하여 활성영역을 한정한다. 게이트 절연막(102)을 개재하여 상기 활성영역 상을 가로지르는 게이트 전극(104)을 형성한다. 상기 게이트 절연막(102)은 실리콘 산화막 또는 고유전막을 포함할 수 있다. 상기 고유전막은 실리콘 질화막에 비하여 높은 유전상수를 갖는 금속산화막(ex, 하프늄산화막 또는 알루미늄산화막등)일 수 있다. 상기 게이트 전극(104)은 도전막으로 형성한다. 예컨대, 상기 게이트 전극(104)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 또는 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에 적어도 하나를 포함할 수 있다.
상기 게이트 전극(104)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극(104) 양측의 활성영역에 불순물 확산층(106)을 형성한다. 상기 불순물 확산층(106)은 소오스/드레인 영역에 해당한다. 상기 게이트 전극(104) 및 불순물 확산층(106)은 모스 트랜지스터를 구성한다. 도시하지 않았지만, 상기 게이트 전극 (104) 상에는 캐핑 절연 패턴(미도시함)이 형성될 수 있다. 또한, 상기 게이트 전극(104) 양측벽에 게이트 스페이서(미도시함)를 형성할 수 있다.
상기 모스 트랜지스터를 갖는 반도체 기판(100) 전면 상에 하부 층간 절연막(108)을 형성한다. 상기 하부 층간 절연막(108)의 상부면은 평탄화된 상태일 수 있다. 상기 하부 층간 절연막(108)은 실리콘 산화막으로 형성할 수 있다.
상기 하부 층간 절연막(108) 상에 디짓 라인(110, digit line)을 형성한다. 상기 디짓 라인(110)은 상기 게이트 전극(104)과 평행하게 형성될 수 있다. 고집적화를 위하여, 상기 디짓 라인(110)은 상기 게이트 전극(104)과 중첩되도록 형성할 수 있다. 물론, 상기 디짓 라인(110)과 상기 게이트 전극(104)은 상기 하부 층간 절연막(108)에 의하여 절연된다.
도 4를 참조하면, 상기 디짓 라인(110)을 갖는 반도체 기판(100) 전면 상에 중간 층간 절연막(112)을 형성한다. 상기 중간 층간 절연막(112)의 상부면은 평탄화된 상태일 수 있다. 상기 중간 층간 절연막(112)은 실리콘 산화막으로 형성할 수 있다.
상기 디짓 라인(110) 일측의 상기 중간 및 하부 층간 절연막들(112,108)을 연속적으로 관통하여 상기 불순물 확산층(106)을 노출시키는 콘택홀(114)을 형성하고, 상기 콘택홀(114)을 채우는 콘택 플러그(116)를 형성한다. 상기 콘택 플러그(116)는 상기 디짓 라인(110)과 이격되어 서로 전기적으로 절연된다.
상기 콘택홀(114)의 종횡비를 감소시키기 위하여, 상기 콘택홀(114)은 상기 하부 층간 절연막(108)과 상기 중간 층간 절연막(112) 사이에 형성된 버퍼 패턴(미 도시함)을 노출시킬 수 있다. 이 경우, 상기 콘택 플러그(116)는 상기 버퍼 패턴과 전기적으로 접속한다. 상기 버퍼 패턴은 상기 디짓 라인(110)과 서로 이격된다. 상기 버퍼 패턴은 상기 디짓 라인(110)과 동일한 물질층으로 형성할 수 있다. 상기 버퍼 패턴은 상기 하부 층간 절연막(108)을 관통하여 상기 불순물 확산층(106)과 접속하는 하부 콘택 플러그(미도시함)의 상부면과 접속한다.
상기 중간 층간 절연막(112) 상에 하부 전극막(118), 하부 자성막(128), 터널 베리어막(130), 상부 자성막(132) 및 캐핑 도전막(135)을 차례로 형성한다. 상기 하부 전극막(118)은 상기 콘택 플러그(116)의 상부면과 전기적으로 접속한다. 상기 하부 전극막(118)은 반응성이 낮아 베리어 역할을 수행할 수 있는 도전막으로 형성하는 것이 바람직하다. 예컨대, 상기 하부 전극막(118)은 티타늄질화막, 탄탈늄질화막 또는 텅스텐질화막등과 같은 도전성 금속질화막으로 형성할 수 있다.
상기 하부 자성막(128)은 자화 방향이 고정되어 있다. 상기 하부 자성막(128)은 차례로 적층된 피닝층(120, pinning layer), 제1 핀드층(122, first pinned layer), 반전층(124) 및 제2 핀드층(126, second pinned layer)을 포함하는 것이 바람직하다.
상기 제1 및 제2 핀드층들(122,126)은 철(Fe), 니켈(Ni) 및 코발트(Co) 중에 선택된 적어도 하나를 포함하는 강자성체로 형성하는 것이 바람직하다. 예컨대, 상기 제1 및 제2 핀드층들(122,126)은 철코발트(CoFe), 철니켈(NiFe) 또는 붕소화철코발트(CoFeB)등으로 형성할 수 있다. 또한, 상기 제1 및 제2 핀드층들(122,126) 중에 상기 상부 자성막(132)에 가까이 배치된 상기 제2 핀드층(126)은 상기 제1 핀 드층(122)에 비하여 얇게 형성할 수 있다.
상기 피닝층(120)은 상기 제1 핀드층(122)의 자화 방향을 일방향으로 고정시키는 물질로 형성한다. 상기 피닝층(120)은 반강자성체로 형성하는 것이 바람직하다. 예컨대, 상기 피닝층(120)은 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO) 및 크롬(Cr)중에 선택된 적어도 하나로 형성할 수 있다. 상기 반전층(124)은 상기 제2 핀드층(126)의 자화 방향을 상기 제1 핀드층(122)의 고정된 자화 방향의 반대 방향으로 고정시키는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 반전층(124)은 루테늄(Ru), 이리듐(Ir) 및 로듐(Rh) 중에 선택된 적어도 하나로 형성할 수 있다.
상기 터널 베리어막(130)은 알루미늄산화막 또는 마그네슘산화막 중에 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 상부 자성막(132)은 외부의 자기장에 의하여 자화 방향의 변경이 가능한 물질로 형성한다. 상기 상부 자성막(132)은 철(Fe), 니켈(Ni) 및 코발트(Co) 중에 선택된 적어도 하나를 포함하는 강자성체로 형성하는 것이 바람직하다. 예컨대, 상기 상부 자성막(132)은 철코발트(CoFe), 철니켈(NiFe) 또는 붕소화철코발트(CoFeB)등으로 형성할 수 있다.
상기 캐핑 도전막(135)은 티타늄질화막, 탄탈늄질화막 또는 텅스텐질화막등과 같은 도전성 금속질화막으로 형성할 수 있다.
도 5를 참조하면, 상기 캐핑 도전막(135)을 패터닝하여 상기 상부 자성막(132)의 소정영역 상에 캐핑 도전 패턴(135a)을 형성한다. 상기 캐핑 도전 패턴(135a)은 상기 디짓 라인(110)과 중첩되도록 형성하는 것이 바람직하다. 이때, 상기 캐핑 도전 패턴(135a)이 형성된 영역을 제외한 나머지 영역의 상기 상부 자성막(132)이 노출된다. 상기 캐핑 도전 패턴(135a)은 평면적으로 섬형태로 형성된다. 특히, 상기 캐핑 도전 패턴(135a)은 평면적으로 장방형인 것이 바람직하다.
도 6 및 도 7을 참조하면, 상기 캐핑 도전 패턴(135a)을 갖는 반도체 기판(100)에 산화 공정을 수행하여 상기 상부 자성막(132)을 산화시킨다. 즉, 상기 캐핑 도전 패턴(135a)을 마스크로 사용하여 상기 상부 자성막(132)을 산화시킨다. 이에 따라, 상기 상부 자성막(132)은 상기 캐핑 도전 패턴(135a) 아래의 비산화된 부분(132a)과, 상기 비산화된 부분(132a) 주위의 산화된 부분(132b)으로 구분된다.
상기 상부 자성막의 비산화된 부분(132a)은 상부 자성 패턴(132a)으로 정의한다. 상기 상부 자성막(132)은 강자성체로 형성함으로, 상기 상부 자성 패턴(132a)은 강자성체로 이루어져 있으며, 상기 상부 자성막의 산화된 부분(132b)은 산화된 강자성체(132b)이다. 이하, 참조부호 132b는 상부 자성막의 산화된 부분(132b) 및 산화된 강자성체(132b)를 혼용하여 사용한다.
이어서, 식각 공정을 수행하여 상기 상부 자성막의 산화된 부분(132b)을 완전히 제거하여 상기 상부 자성 패턴(132a)의 측벽 및 상기 터널 베리어막(130)을 노출시킨다. 상기 캐핑 도전 패턴(135a)을 마스크로 사용하여 상기 상부 자성 패턴(132a)이 형성됨으로써, 상기 상부 자성 패턴(132a)은 상기 디짓 라인(110)과 중첩 된다. 상기 산화된 강자성체(132b)를 식각하는 공정의 식각 가스는 적어도 아르곤(Ar) 가스 및 염소 가스를 포함하는 것이 바람직하다. 이에 더하여, 상기 식각 공정의 식각 가스는 산소 가스를 더 포함할 수 있다. 상기 식각 공정에서, 상기 염소 가스의 유입량은 상기 아르곤 가스의 유입량에 비하여 매우 적은 것이 바람직하다. 좀 더 구체적으로, 상기 염소 가스의 유입량은 상기 아르곤 가스의 유입량에 0.1% 내지 2%인 것이 바람직하다. 또한, 상기 식각 공정의 바이어스 파워는 30W 내지 70W로 낮은 것이 바람직하다.
상기 산화된 강자성체(132b)와 상기 터널 베리어막(130)간의 식각 선택비는 매우 높다. 특히, 상기 산화된 강자성체(132b)와 상기 터널 베리어막(130)간의 식각 선택비는 상기 상부 자성 패턴(132a, 즉, 산화되지 않은 강자성체)와 상기 터널 베리어막(130)간의 식각 선택비에 비하여 높다. 이는, 상기 산화된 강자성체(132b)내 산소 원소들이 상기 산화된 강자성체(132b)내 다른 원소들간의 결합력을 감소시키는 것에 기인한다. 이에 따라, 상기 터널 베리어막(130)이 10Å 내외로 매우 얇을지라도, 상기 터널 베리어막(130)을 식각정지층으로 사용하여 상기 산화된 강자성체(132b)를 제거할 수 있다. 즉, 상기 식각 공정시, 상기 터널 베리어막(130) 아래의 상기 하부 자성막(128)이 노출되지 않는다. 그 결과, 상기 식각 공정시, 식각 부산물이 발생될지라도, 상기 상부 자성 패턴(132a)과 상기 하부 자성막(128)이 서로 쇼트되는 현상을 방지할 수 있다.
산화된 강자성체와 터널 베리어막의 식각선택비 및 강자성체와 터널 베리어막의 식각선택비를 확인하기 위한 실험을 수행하였다. 실험을 위하여, 시료 1, 시 료 2 및 시료 3을 준비하였다. 상기 시료 1에는 터널 베리어막인 알루미늄산화막(Al2O3)을 형성하였고, 상기 시료 2에는 강자성체막인 붕소화철코발트막(CoFeB)을 형성하였으며, 상기 시료 3에는 산화된 강자성체막인 산화된 붕소화철코발트막(CoFeBOx)을 형성하였다. 상기 시료들에 동일한 조건의 식각 공정을 수행하였다.
상기 실험에 사용된 상기 식각 공정은 아르곤 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 사용하였다. 상기 식각 공정은 다음의 조건으로 수행하였다. 공정 챔버내 압력은 10 mTorr 였으며, 아르곤 가스의 유입량은 200 sccm 이었다. 염소 가스의 유입량은 1 sccm 이었으며, 산소 가스의 유입량은 20 sccm 이었다. 상기 식각 가스들을 플라즈화하기 위한 소오스 파워(source power)는 1500W 였으며, 상기 시료들이 로딩된 척(chuck)에 인가되는 바이어스 파워(bias power)는 50W 로 낮은 파워를 사용하였다. 상기 식각 공정에 의한 상기 물질막들의 식각율을 표 1에 나타내었다.
막의 종류 식각율(Å/초)
알루미늄산화막 0.0014
붕소화철코발트막 0.0260
산화된 붕소화철코발트막 0.0339
표 1에 나타난 바와 같이, 상기 시료 3의 산화된 붕소화철코발트막의 식각율이 상기 시료 2의 산화되지 않은 붕소화철코발트막의 식각율에 비하여 높게 나타났다. 즉, 상기 산화된 붕소화철코발트막이 상기 산화되지 않은 붕소화철코발트막에 비하여 빠르게 식각됨을 알수 있다. 표 1의 식각율들을 이용하여 상기 물질막들간의 식각선택비를 산출하였으며, 이를, 표 2에 나타내었다.
식각선택비
붕소화철코발트막/알루미늄산화막 18.5
산화된 붕소화철코발트막/알루미늄산화막 24.2
표 2에 도시된 바와 같이, 산화된 붕소화철코발트막과 알루미늄산화막간의 식각선택비는 24.2로서, 붕소화철코발트막과 알루미늄산화막간의 식각선택비(18,5)에 비하여 높음을 알 수 있다.
상술한 실험을 통하여 알 수 있듯이, 산화된 강자성체는 산화되지 않은 강자성체에 비하여 높은 식각율을 갖는다. 이에 따라, 상기 상부 자성막의 산화된 부분(132b)과 상기 터널 베리어막(130)과의 식각선택비는 매우 향상된다. 그 결과, 상기 터널 베리어막(130)을 식각정지층으로 하여 상기 상부 자성막의 산화된 부분(132b)을 매우 효율적으로 제거할 수 있다. 이로써, 상기 식각 공정시, 식각 부산물이 발생될지라도, 상기 하부 자성막(128)은 상기 터널 베리어막(130)에 의해 덮혀 있음으로, 상기 상부 자성 패턴(132a)과 상기 하부 자성막(128)간의 쇼트(short)가 방지된다.
또한, 상술한 바와 같이, 상기 염소 가스의 유입량은 아르곤 가스의 유입량의 0.1% 내지 2%로서, 상기 염소 가스는 상기 아르곤 가스에 비하여 매우 적은 량이 사용된다. 즉, 반응성이 높은 염소 가스를 아르곤 가스에 비하여 적게 사용함으로써, 상기 식각 공정은 화학적 반응에 의한 식각성 보다 물리적 반응에 의한 식각성이 높다. 또한, 상기 식각 공정의 바이어스 파워는 30W 내지 70W로 매우 낮다. 이로 인하여, 상기 터널 베리어막(130)의 식각 손상을 최소화함과 동시에, 산소 원소들에 의해 원자 결합력이 약한 상기 상부 자성막의 산화된 부분(132b)과 상기 터널 베리어막(130)의 식각선택비를 더욱 향상시킬 수 있다.
상기 터널 베리어막(130)을 마그네슘산화막으로 형성한 경우에도 상술한 것과 동일한 효과를 획득할 수 있다.
한편, 상기 상부 자성막의 산화된 부분(132b)은 상기 식각 공정에 의하여 완전히 제거한다. 이로써, 강자성체로 형성된 상기 상부 자성 패턴(132a)의 측벽이 노출된다.
상기 상부 자성막의 산화된 부분(132b), 즉, 상기 산화된 강자성체(132b)는 반강자성체 특성을 갖는다. 이로 인하여, 만약, 상기 산화된 강자성체(132b)가 상기 상부 자성 패턴(132a)의 측벽에 일부 잔존할 경우, 잔존하는 상기 산화된 강자성체(132b)에 의하여 상기 상부 자성 패턴(132a)의 자화 방향이 고정될 수 있다. 이로 인하여, 자기 터널 접합 패턴의 고유특성을 상실하게 되어 자기 기억 장치의 불량이 유발될 수 있다.
하지만, 본 발명에서는, 상술한 바와 같이, 상기 식각 공정에 의하여 상기 산화된 강자성체(132b)를 완전히 제거함으로써, 상기 상부 자성 패턴(132a)의 자화 방향이 고정되는 현상이 방지된다. 그 결과, 자기 터널 접합 패턴의 불량을 방지할 수 있다.
계속해서, 도 7을 참조하면, 상기 상부 자성막의 산화된 부분(132b)이 완전히 제거된 반도체 기판(100) 상에 마스크 패턴(137)을 형성한다. 상기 마스크 패턴(137)은 상기 캐핑 도전 패턴(135a) 및 상기 상부 자성 패턴(132a)을 덮는다. 특히, 상기 마스크 패턴(137)은 상기 상부 자성 패턴(132a)의 모든 측벽을 완전히 덮는다. 즉, 상기 마스크 패턴(137)의 평면적은 상기 캐핑 도전 패턴(135a)의 상부면에 비하여 넓게 형성된다. 이로써, 상기 마스크 패턴(137)은 상기 캐핑 도전 패턴(135a)의 인접한 주변의 상기 터널 베리어막(130)의 일부도 덮는다. 또한, 상기 마스크 패턴(137)은 옆으로 연장되어 상기 콘택 플러그(116)를 덮는다. 상기 마스크 패턴(137)은 감광막 패턴으로 형성할 수 있다.
도 8을 참조하면, 상기 마스크 패턴(137)을 마스크로 사용하여 상기 터널 베리어막(130), 상기 하부 자성막(128) 및 상기 하부 전극막(118)을 연속적으로 식각하여 차례로 적층된 하부 전극(118a), 하부 자성 패턴(128a) 및 터널 베리어 패턴(130a)을 형성한다. 상기 하부 자성 패턴(128a)은 차례로 적층된 피닝 패턴(120a), 제1 핀드 패턴(122a), 반전 패턴(124a) 및 제2 핀드 패턴(126a)을 포함한다. 상기 하부 자성 패턴(128a), 터널 베리어 패턴(130a) 및 상부 자성 패턴(132a)은 자기 터널 접합 패턴(140)을 구성한다.
상기 터널 베리어 패턴(130a)의 상부면은 상기 상부 자성 패턴(132a)의 하부면에 비하여 넓게 형성되고, 상기 하부 자성 패턴(128a)은 상기 터널 베리어 패턴(130a)의 측벽에 정렬된 측벽을 갖는다. 이에 따라, 상기 상부 자성 패턴(132a)의 측벽과 상기 하부 자성 패턴(128a)의 측벽은 종래에 비하여 매우 이격되어 있다.
상기 터널 베리어 패턴(130a) 및 상기 하부 자성 패턴(128a)을 형성하기 위한 식각 공정시, 상기 상부 자성 패턴(132a)의 상부면은 상기 캐핑 도전 패턴(135a)에 의해 덮혀 있고, 또한, 상기 상부 자성 패턴(132a)의 노출된 측벽은 상기 마스크 패턴(137)에 의해 덮혀 있다. 이에 따라, 상기 패턴들(130a,128a)을 형성하기 위한 식각 공정시, 식각 부산물이 발생할지라도, 상기 상부 자성 패턴(130a)과 상기 하부 자성 패턴(128a)간의 쇼트되는 현상이 방지된다.
상기 제1 및 제2 핀드 패턴들(122a,126a)은 일방향들로 고정된 자화 방향을 갖는 강자성체들이다. 이에 따라, 상기 제1 및 제2 핀드 패턴들(122a,126a)로 부터 발생된 자기장들이 상기 상부 자성 패턴(132a)에 영향을 줄수 있다. 이때, 상기 제1 및 제2 핀드 패턴들(122a,126a)의 자화 방향들은 상기 반전 패턴(124a)에 의해 서로 반대방향이다. 이에 따라, 상기 제1 및 제2 핀드 패턴들(122a,126a)에 의해 상기 상부 자성 패턴(132a)에 영향을 주는 자기장들은 서로 상쇄된다. 그 결과, 상기 상부 자성 패턴(132a)은 상기 제1 및 제2 핀드 패턴들(122a,126a)에 의한 자기장들에 영향을 받지 않는다. 이에 더하여, 상기 제2 핀드 패턴(126a)은 상기 제1 핀드 패턴(122a)에 비하여 두껍게 형성된다. 이에 따라, 상기 제1 및 제2 핀드 패턴들(122a,126a)과 상기 상부 자성 패턴들(132a)간의 거리 차이에 따른 자기장의 세기의 차이를 서로 상쇄시킬 수 있다.
도 9를 참조하면, 상기 마스크 패턴(137)을 제거한다. 이어서, 상기 반도체 기판(100) 전면 상에 상부 층간 절연막(142)을 형성한다. 상기 상부 층간 절연막(142)은 상기 캐핑 도전 패턴(135a) 및 상기 자기 터널 접합 패턴(140)을 덮는다. 상기 상부 층간 절연막(142)은 실리콘 산화막으로 형성할 수 있다.
이어서, 상기 캐핑 도전 패턴(135a)의 상부면을 노출시킨다. 상기 캐핑 도전 패턴(135a)의 상부면을 노출시키는 일 방법을 설명한다. 도시된 바와 같이, 상기 상부 층간 절연막(142)을 상기 캐핑 도전 패턴(135a)의 상부면이 노출될때까지 평탄화시킨다. 이에 따라, 상기 캐핑 도전 패턴(135a)의 상부면이 노출될 수 있다. 이와는 다르게, 도시하지 않았지만, 상기 상부 층간 절연막(142)을 관통하는 콘택홀(미도시함)을 형성할 수 있다. 즉, 상기 상부 층간 절연막(142)을 관통하는 콘택홀에 의하여 상기 캐핑 도전 패턴(135a)의 상부면이 노출될 수 있다.
한편, 상술한 상기 상부 자성막(132)을 산화하는 과정에서, 상기 캐핑 도전 패턴(135a)의 상부면에 산화층이 형성될 수 있다. 이 경우에, 상기 캐핑 도전 패턴(135a)의 상부면을 노출시킬때, 상기 캐핑 도전 패턴(135a)의 상부면의 산화층도 함께 제거한다. 즉, 상기 평탄화 공정 또는 상기 콘택홀(미도시함) 형성 공정시, 상기 캐핑 도전 패턴(135a)의 상부면의 산화층이 함께 제거한다.
도 10을 참조하면, 상기 상부 층간 절연막(142) 상에 상기 디짓 라인(110)을 가로지르는 비트 라인(144)을 형성한다. 상기 비트 라인(144)은 상기 노출된 캐핑 도전 패턴(135a)과 전기적으로 접속한다. 상기 비트 라인(144)은 상기 상부 자성 패턴(132a)을 덮는다. 상기 상부 자성 패턴(132a)은 상기 비트 라인(144)과 상기 디짓 라인(110) 사이에 배치된다. 다시 말해서, 상기 상부 자성 패턴(132a)은 상기 비트 라인(144)과 상기 디짓 라인(110)이 교차하는 지점에 배치된다. 이로써, 상기 비트 라인(144)과 상기 디짓 라인(110)으로부터 발생된 자기장들에 의해 상기 상부 자성 패턴(135a)의 자화방향이 변경될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 캐핑 도전 패턴을 마스크로 사용하여 상부 자성막을 산화시킴으로써, 상부 자성막의 제거되는 부분과 터널 베리어막간의 식각선택비를 향상시킨다. 이로 인하여, 터널 베리어막을 식각정지층으로 사용하여 상기 상부 자성막의 산화된 부분을 효율적으로 제거한다. 결과적으로, 상기 상부 자성막의 산화된 부분을 제거하는 식각 공정시, 하부 자성막이 상기 터널 베리어막에 의해 덮혀 있다. 이로써, 상기 상부 자성 패턴과 상기 하부 자성막간의 식각 부산물에 의한 쇼트 현상을 방지할 수 있다.
또한, 상기 상부 자성막의 산화된 부분을 완전히 제거하여 상부 자성 패턴의 측벽을 노출시킨다. 반강자성체 특성을 갖는 상기 상부 자성막의 산화된 부분을 완전히 제거함으로써, 상기 상부 자성 패턴의 특성 열화를 방지할 수 있다.

Claims (16)

  1. 반도체 기판 상에 자화 방향이 고정된 하부 자성막, 터널 베리어막 및 자화 방향이 변경 가능한 상부 자성막을 차례로 형성하는 단계;
    상기 상부 자성막의 소정영역 상에 캐핑 도전 패턴을 형성하는 단계;
    상기 캐핑 도전 패턴을 마스크로 사용하여 상기 상부 자성막을 산화시키되, 상기 캐핑 도전 패턴 아래에 상기 상부 자성막의 비산화된 부분인 상부 자성 패턴을 형성하는 단계; 및
    상기 상부 자성막의 산화된 부분을 완전히 제거하여 상기 터널 베리어막 및 상기 상부 자성 패턴의 측벽을 노출시키는 단계를 포함하되, 상기 상부 자성막은 철, 니켈 및 코발트 중에 적어도 하나를 포함하는 강자성체로 형성하고, 상기 상부 자성막의 산화된 부분은 적어도 아르곤 가스 및 염소 가스를 포함하는 식각 가스를 사용하는 식각 공정으로 제거하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 가스는 산소 가스를 더 포함하는 자기 기억 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 식각 공정은 상기 염소 가스의 유입량이 상기 아르곤 가스의 유입량의 0.1% 내지 2%인 조건으로 수행하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  4. 제 1 항에 있어서,
    상기 식각 공정은 30W 내지 70W의 낮은 바이어스 파워를 사용하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  5. 제 1 항에 있어서,
    상기 하부 자성막은 차례로 적층된 피닝층(pinning layer), 제1 핀드층(first pinned layer), 반전층 및 제2 핀드층(second pinned layer)을 포함하되,
    상기 피닝층은 상기 제1 핀드층의 자화 방향을 고정시키고, 상기 반전층은 상기 제2 핀드층의 자화 방향을 상기 제1 핀드층의 자화 방향의 반대 방향으로 고정시키는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 핀드층들은 강자성체로 형성하고, 상기 피닝층은 반강자성체로 형성하고, 상기 반전층은 루세늄(Ru), 이리듐(Ir) 및 로듐(Rh) 중에 선택된 적어도 하나로 형성하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  7. 제 5 항에 있어서,
    상기 제1 핀드층은 상기 제2 핀드층에 비하여 두껍게 형성하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  8. 제 1 항 내지 제 7 항 중에 어느 한 항에 있어서,
    상기 노출된 터널 베리어막 및 상기 하부 자성막을 연속적으로 패터닝하여 차례로 적층된 하부 자성 패턴 및 터널 베리어 패턴을 형성하는 단계를 더 포함하되, 상기 터널 베리어 패턴의 상부면은 상기 상부 자성 패턴의 하부면에 비하여 넓게 형성되는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  9. 제 8 항에 있어서,
    상기 하부 자성막을 형성하기 전에,
    상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하는 콘택 플러그를 형성하는 단계; 및
    상기 제1 층간 절연막 상에 상기 콘택 플러그와 접촉하는 하부 전극막을 형성하는 단계를 더 포함하되,
    상기 터널 베리어 패턴 및 하부 자성 패턴을 형성하는 단계는 상기 노출된 터널 베리어막, 상기 하부 자성막 및 상기 하부 전극막을 연속적으로 패터닝하여 차례로 적층된 하부 전극, 하부 자성 패턴 및 터널 베리어 패턴을 형성하는 단계를 포함하고,
    상기 하부 전극은 상기 콘택 플러그와 접속하는 것을 특징으로 하는 자기 기 억 장치의 형성 방법.
  10. 제 9 항에 있어서,
    상기 반도체 기판 상에 디짓 라인을 형성하는 단계;
    상기 캐핑 도전 패턴, 상기 상부 자성 패턴, 상기 터널 베리어 패턴, 상기 하부 자성 패턴 및 상기 하부 전극을 덮는 제2 층간 절연막을 형성하는 단계;
    상기 캐핑 도전 패턴의 상부면을 노출시키는 단계; 및
    상기 제2 층간 절연막 상에 상기 캐핑 도전 패턴의 상부면과 접속하고, 상기 디짓 라인을 가로지르는 비트 라인을 형성하는 단계를 더 포함하되,
    상기 제1 층간 절연막은 상기 디짓 라인을 덮도록 형성하고, 상기 상부 자성 패턴은 상기 디짓 라인과 상기 비트 라인 사이에 배치되며, 상기 콘택 플러그는 상기 디짓 라인과 옆으로 이격된 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  11. 제 1 항 내지 제 7 항 중에 어느 한 항에 있어서,
    상기 터널 베리어막은 알루미늄 산화막 및 마그네슘 산화막 중에 선택된 적어도 하나로 형성하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  12. 반도체 기판 상에 자화 방향이 고정된 하부 자성막, 터널 베리어막, 및 붕소화철코발트(CoFeB)로 이루어진 상부 자성막을 차례로 형성하는 단계;
    상기 상부 자성막의 소정영역 상에 캐핑 도전 패턴을 형성하는 단계;
    상기 캐핑 도전 패턴을 마스크로 사용하여 상기 상부 자성막을 산화시키되, 상기 캐핑 도전 패턴 아래에 상기 상부 자성막의 비산화된 부분인 상부 자성 패턴을 형성하는 단계;
    상기 상부 자성막의 산화된 부분을 완전히 제거하여 상기 터널 베리어막 및 상기 상부 자성 패턴의 측벽을 노출시키는 단계; 및
    상기 노출된 터널 베리어막 및 상기 하부 자성막을 연속적으로 패터닝하여 차례로 적층된 하부 자성 패턴 및 터널 베리어 패턴을 형성하는 단계를 포함하되,
    상기 터널 베리어 패턴의 상부면은 상기 상부 자성 패턴의 하부면에 비하여 넓게 형성되고, 상기 상부 자성막의 산화된 부분은 아르곤 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 사용하는 식각 공정으로 제거하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  13. 제 12 항에 있어서,
    상기 식각 공정은 상기 아르곤 가스의 유입량이 200 sccm, 상기 염소 가스의 유입량이 1 sccm, 상기 산소 가스의 유입량이 20 sccm 및 바이어스 파워가 50W인 조건으로 수행하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 하부 자성막은 차례로 적층된 피닝층, 제1 핀드층, 반전층 및 제2 핀드층을 포함하되,
    상기 제1 및 제2 핀드층들은 강자성체로 형성하고, 상기 피닝층은 상기 제1 핀드층의 자화 방향을 고정시키는 반강자성체로 형성하고, 상기 반전층은 상기 제2 핀드층의 자화 방향을 상기 제1 핀드층의 자화 방향의 반대 방향으로 고정시키는 물질인 루세늄(Ru), 이리듐(Ir) 및 로듐(Rh) 중에 선택된 적어도 하나로 형성하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  15. 제 12 항 또는 제 13 항에 있어서,
    상기 터널 베리어막은 알루미늄산화막 및 마그네슘산화막 중에 선택된 적어도 하나로 형성하는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
  16. 반도체 기판 상에 자화 방향이 고정된 하부 자성막, 터널 베리어막 및 자화 방향이 변경 가능한 상부 자성막을 차례로 형성하는 단계;
    상기 상부 자성막의 소정영역 상에 캐핑 도전 패턴을 형성하는 단계;
    상기 캐핑 도전 패턴을 마스크로 사용하여 상기 상부 자성막을 산화시키되, 상기 캐핑 도전 패턴 아래에 상기 상부 자성막의 비산화된 부분인 상부 자성 패턴을 형성하는 단계;
    상기 상부 자성막의 산화된 부분을 완전히 제거하여 상기 터널 베리어막 및 상기 상부 자성 패턴의 측벽을 노출시키는 단계; 및
    상기 노출된 터널 베리어막 및 상기 하부 자성막을 연속적으로 패터닝하여 차례로 적층된 하부 자성 패턴 및 터널 베리어 패턴을 형성하는 단계를 포함하되, 상기 상부 자성막은 철, 니켈 및 코발트 중에 적어도 하나를 포함하는 강자성체로 형성하고, 상기 터널 베리어 패턴의 상부면은 상기 상부 자성 패턴의 하부면에 비하여 넓게 형성되는 것을 특징으로 하는 자기 기억 장치의 형성 방법.
KR1020050032001A 2005-04-18 2005-04-18 자기 기억 장치의 형성 방법 KR100719345B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050032001A KR100719345B1 (ko) 2005-04-18 2005-04-18 자기 기억 장치의 형성 방법
US11/350,545 US7541199B2 (en) 2005-04-18 2006-02-09 Methods of forming magnetic memory devices including oxidizing and etching magnetic layers
US12/435,664 US20090230445A1 (en) 2005-04-18 2009-05-05 Magnetic Memory Devices Including Conductive Capping Layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050032001A KR100719345B1 (ko) 2005-04-18 2005-04-18 자기 기억 장치의 형성 방법

Publications (2)

Publication Number Publication Date
KR20060109718A KR20060109718A (ko) 2006-10-23
KR100719345B1 true KR100719345B1 (ko) 2007-05-17

Family

ID=37234962

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050032001A KR100719345B1 (ko) 2005-04-18 2005-04-18 자기 기억 장치의 형성 방법

Country Status (2)

Country Link
US (2) US7541199B2 (ko)
KR (1) KR100719345B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8158445B2 (en) 2009-11-11 2012-04-17 Samsung Electronics Co., Ltd. Methods of forming pattern structures and methods of manufacturing semiconductor devices using the same
US8334148B2 (en) 2009-11-11 2012-12-18 Samsung Electronics Co., Ltd. Methods of forming pattern structures

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5096702B2 (ja) * 2005-07-28 2012-12-12 株式会社日立製作所 磁気抵抗効果素子及びそれを搭載した不揮発性磁気メモリ
US20080273375A1 (en) * 2007-05-02 2008-11-06 Faiz Dahmani Integrated circuit having a magnetic device
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
US8564079B2 (en) * 2008-04-21 2013-10-22 Qualcomm Incorporated STT MRAM magnetic tunnel junction architecture and integration
US7935435B2 (en) * 2008-08-08 2011-05-03 Seagate Technology Llc Magnetic memory cell construction
US8766341B2 (en) * 2009-10-20 2014-07-01 The Regents Of The University Of California Epitaxial growth of single crystalline MgO on germanium
KR101676821B1 (ko) * 2010-03-18 2016-11-17 삼성전자주식회사 자기 메모리 소자 및 그 형성방법
JP2012160671A (ja) * 2011-02-02 2012-08-23 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
KR102200497B1 (ko) 2014-07-07 2021-01-11 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
KR102264601B1 (ko) 2014-07-21 2021-06-14 삼성전자주식회사 자기 메모리 소자 및 이의 제조 방법
KR102376480B1 (ko) 2014-12-17 2022-03-21 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
KR102458921B1 (ko) * 2016-03-10 2022-10-25 삼성전자주식회사 메모리 소자 제조 방법
KR102674358B1 (ko) * 2016-03-28 2024-06-11 타호 리서치 리미티드 Mram 디바이스의 통합을 위한 인터커넥트 캡핑 공정 및 결과적 구조체

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020076107A (ko) * 2001-03-26 2002-10-09 후지쯔 가부시끼가이샤 터널 자기저항 효과형 자기 헤드 및 그 제조 방법
KR20030002142A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층형성 방법
KR20040110482A (ko) * 2003-06-19 2004-12-31 주식회사 하이닉스반도체 마그네틱 램의 형성방법
KR20040110380A (ko) * 2003-06-19 2004-12-31 주식회사 하이닉스반도체 자기 에지도메인 고정을 이용한 자기메모리셀의 셀균일도향상방법
KR20050017042A (ko) * 2003-08-11 2005-02-21 삼성전자주식회사 산화된 버퍼층을 갖는 자기터널 접합 구조체 및 그 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331490B1 (en) * 1998-03-13 2001-12-18 Semitool, Inc. Process for etching thin-film layers of a workpiece used to form microelectric circuits or components
CN1149678C (zh) * 1999-06-04 2004-05-12 精工爱普生株式会社 强电介质存储元件及其制造方法
US6611405B1 (en) * 1999-09-16 2003-08-26 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic memory device
US6544801B1 (en) * 2000-08-21 2003-04-08 Motorola, Inc. Method of fabricating thermally stable MTJ cell and apparatus
US6602653B1 (en) * 2000-08-25 2003-08-05 Micron Technology, Inc. Conductive material patterning methods
US6365419B1 (en) * 2000-08-28 2002-04-02 Motorola, Inc. High density MRAM cell array
JP3531628B2 (ja) * 2001-07-13 2004-05-31 ソニー株式会社 磁気記憶装置の製造方法
JP4845301B2 (ja) 2001-08-31 2011-12-28 キヤノン株式会社 スピントンネル磁気抵抗効果膜の製造方法
KR20030039816A (ko) * 2001-11-14 2003-05-22 유영덕 인터넷을 통한 광고 모집과 전단제작 및 지역별 배포대행등 비즈니스 모델
US6689622B1 (en) * 2002-04-26 2004-02-10 Micron Technology, Inc. Magnetoresistive memory or sensor devices having improved switching properties and method of fabrication
KR100829556B1 (ko) * 2002-05-29 2008-05-14 삼성전자주식회사 자기 저항 램 및 그의 제조방법
AU2003246251A1 (en) * 2002-07-09 2004-01-23 Nec Corporation Magnetic random access memory
US6781173B2 (en) * 2002-08-29 2004-08-24 Micron Technology, Inc. MRAM sense layer area control
JP3906139B2 (ja) * 2002-10-16 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
KR100536592B1 (ko) * 2002-11-01 2005-12-14 삼성전자주식회사 자기 메모리 및 그 제조 방법
JP2004214459A (ja) * 2003-01-06 2004-07-29 Sony Corp 不揮発性磁気メモリ装置及びその製造方法
KR100923299B1 (ko) 2003-01-28 2009-10-23 삼성전자주식회사 자기 램의 자기 터널 접합층 형성 방법
JP4008857B2 (ja) * 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
US7183130B2 (en) * 2003-07-29 2007-02-27 International Business Machines Corporation Magnetic random access memory and method of fabricating thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020076107A (ko) * 2001-03-26 2002-10-09 후지쯔 가부시끼가이샤 터널 자기저항 효과형 자기 헤드 및 그 제조 방법
KR20030002142A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층형성 방법
KR20040110482A (ko) * 2003-06-19 2004-12-31 주식회사 하이닉스반도체 마그네틱 램의 형성방법
KR20040110380A (ko) * 2003-06-19 2004-12-31 주식회사 하이닉스반도체 자기 에지도메인 고정을 이용한 자기메모리셀의 셀균일도향상방법
KR20050017042A (ko) * 2003-08-11 2005-02-21 삼성전자주식회사 산화된 버퍼층을 갖는 자기터널 접합 구조체 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8158445B2 (en) 2009-11-11 2012-04-17 Samsung Electronics Co., Ltd. Methods of forming pattern structures and methods of manufacturing semiconductor devices using the same
US8334148B2 (en) 2009-11-11 2012-12-18 Samsung Electronics Co., Ltd. Methods of forming pattern structures

Also Published As

Publication number Publication date
US20090230445A1 (en) 2009-09-17
KR20060109718A (ko) 2006-10-23
US20060246604A1 (en) 2006-11-02
US7541199B2 (en) 2009-06-02

Similar Documents

Publication Publication Date Title
KR100719345B1 (ko) 자기 기억 장치의 형성 방법
KR102368033B1 (ko) 자기 저항 메모리 소자의 제조 방법
KR100626390B1 (ko) 자기 메모리 소자 및 그 형성 방법
US7897412B2 (en) Method of manufacturing magnetic random access memory including middle oxide layer
US7271010B2 (en) Nonvolatile magnetic memory device and manufacturing method thereof
KR102552896B1 (ko) 자기 저항 메모리 소자 및 그 제조 방법
US7569401B2 (en) Magnetic random access memory cells having split subdigit lines having cladding layers thereon and methods of fabricating the same
US20110049657A1 (en) Semiconductor device and method of manufacturing the same
US20130171743A1 (en) Magnetic device and method of manufacturing the same
US8092698B2 (en) Methods of forming semiconductor devices formed by processes including the use of specific etchant solutions
JP5990130B2 (ja) 半導体記憶装置
KR20160049140A (ko) 자기 메모리 소자 및 자기 메모리 소자의 제조 방법
KR100500455B1 (ko) 산화된 버퍼층을 갖는 자기터널 접합 구조체 및 그 제조방법
US6958503B2 (en) Nonvolatile magnetic memory device
US20040227172A1 (en) Magnetic random access memory (MRAM) cells having split sub-digit lines
JP2009290050A (ja) 磁気抵抗効果素子及びその製造方法
KR100727486B1 (ko) 자기 기억 소자 및 그 형성 방법
KR100541555B1 (ko) 도금층으로 둘러싸인 분할된 서브 디지트 라인들을 갖는자기 램 셀들 및 그 제조방법들
TW202310467A (zh) 半導體結構
US9196822B2 (en) Magnetoresistive effect element
KR100570475B1 (ko) 도금층으로 둘러싸인 분할된 서브 디지트 라인들을 갖는자기 램 셀의 제조방법들
CN116981340A (zh) 半导体元件及其制作方法
KR20080105612A (ko) 자기 메모리 소자 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 13