KR100712507B1 - 두 종류의 소자분리영역들을 포함하는 씨모스 이미지센서및 그 제조 방법 - Google Patents
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Abstract
두 종류의 소자분리영역을 포함하는 씨모스(CMOS) 이미지 센서 및 그 제조 방법이 제공된다. 본 발명에 따른 CMOS 이미지 센서는, 포토다이오드가 형성되는 활성영역의 적어도 일 측면을 둘러싸는 불순물 도핑으로 형성된 소자분리영역과, 그 위에 제어 게이트들이 형성되는 활성영역과 포토다이오드가 형성되는 활성영역의 일부를 둘러싸는 절연층으로 형성된 소자분리영역을 포함한다.
Description
도 1은 종래 CMOS 이미지센서를 보여주는 평면도이고;
도 2는 도 1의 CMOS 이미지센서의 A-A'에서 취한 단면도이고;
도 3은 본 발명의 실시예에 따른 CMOS 이미지센서를 보여주는 평면도이고;
도 4는 도 3의 CMOS 이미지센서의 A-A'에서 취한 단면도이고;
도 5는 도 3의 CMOS 이미지센서의 B-B'에서 취한 단면도이고;
도 6은 도 3의 CMOS 이미지센서의 C-C'에서 취한 단면도이고;
도 7a 내지 도 9a는 본 발명의 실시예에 따른 CMOS 이미지센서의 제조 방법을 보여주는, 도 3의 CMOS 이미지센서의 A-A'에서 취한 단면도들이고; 그리고
도 7b 및 도 9b는 본 발명의 실시예에 따른 CMOS 이미지센서의 제조 방법을 보여주는, 도 3의 CMOS 이미지센서의 B-B'에서 취한 단면도들이다.
본 발명은 반도체 기판을 이용한 이미지소자(image device) 및 그 제조 방법 에 관한 것으로서, 특히 포토다이오드(photo diode)를 구비하는 씨모스(CMOS; complementary metal oxide semiconductor) 이미지센서(image sensor) 및 그 제조에 관한 것이다.
이미지센서는 광학 영상(optical image)을 전기 신호로 변환시키는 반도체 소자를 말한다. 이 중에서, CMOS 이미지센서는 광 신호를 수신하여 저장할 수 있는 포토다이오드를 포함하고, 또한 광 신호를 제어 또는 처리할 수 있는 제어소자를 주변회로로 사용하여 이미지를 구현할 수 있다. 주변회로는 CMOS 제조 기술을 이용하여 제조될 수 있다. 이에 따라, CMOS 이미지센서는 그 제조 공정이 단순하고, 여러 신호 처리소자를 하나의 칩(chip)으로 제조할 수 있다는 장점을 가지고 있다.
이하 도 1 및 도 2를 참조하여 종래 CMOS 이미지센서의 문제점을 설명한다.
도 1 및 도 2를 참조하면, 종래 CMOS 이미지센서는 어레이로 배열된 포토다이오드들(140)과, 각각의 제어 게이트들(162, 172, 180, 185)을 구비하고 있다. 포토다이오드들(140)은 편의상 배열에 따라서 PD1, PD2, PD3 및 PD4로 구분한다. 하나의 포토다이오드(예컨대, PD1)와 그 제어 게이트들(162, 172, 180, 185)은 하나의 화소(pixel)를 형성한다. 각 화소들은 실질적으로 동일한 구조를 이루고 있다.
포토다이오드(140)는 반도체 기판(105)의 활성영역(108)의 일부에 형성된다. 예컨대, 포토다이오드(140)는 상부의 p형 불순물 영역(135)과 하부의 n형 불순물 영역(130)의 접합 구조일 수 있다. 그리고, 하부의 n형 불순물 영역(130)은 그 아래의 깊은 p형 웰(110)에 접해 있다.
포토다이오드(140, 예컨대 PD1)와 인근 포토다이오드(140, 예컨대 PD3)는 둘 사이에서 발생할 수 있는 신호 간섭 또는 오버플로우(over flow) 현상 등을 방지하기 위해 소자분리영역(115)에 의해 절연되어 있다. 소자분리영역(115)은 절연층, 예컨대 실리콘 산화막으로 형성될 수 있다. 또한, 소자분리영역(115)은 채널 스톱 영역(120)에 의해 둘러싸여 있을 수 있다. 채널 스톱 영역(120)은 p형 불순물 영역일 수 있다.
포토다이오드(140)에 광이 입사하면 전하가 생성된다. 생성된 전하는 제어 게이트들(162, 172, 180, 185)을 통해서 이동될 수 있다. 예컨대, 제어 게이트들(162, 172, 180, 185)은 전하 운송을 제어하기 위한 트랜스퍼 게이트(172), 플로팅 확산영역의 전위를 세팅하기 위한 리셋 게이트(162), 소스 팔로우어(source follower) 역할을 하는 드라이브 게이트(180), 및 어드레싱 역할을 하는 선택 게이트(185)로 구성될 수 있다.
도 2를 참조하면, 위와 같은 씨모스 이미지센서 구조에서, 소자분리영역(115)은 경계부(a1)에 결정 결함을 가지고 있는 경우가 많다. 이러한 결정 결함은 소자분리영역(115)의 형성 과정에서 축적되거나, 또는 그 이후 단계에서 유입될 수 있다. 결정 결함은 전자들을 포획할 수 있는 트랩(trap) 역할을 하기 때문에, 각 화소의 결함이나 잡음(noise) 성분으로 작용하여 암전류(dark current)를 증가시킬 수 있다. 따라서, 소자분리영역(115)의 결정 결함은 CMOS 이미지센서의 이미지 구현 특성을 악화시키는 요인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 암전류 발생을 억제할 수 있는 CMOS 이미지센서를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 암전류 발생을 억제할 수 있는 CMOS 이미지센서의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 포토다이오드가 형성된 반도체 기판의 제 1 활성영역; 상기 제 1 활성영역의 일 측면과 연결된 상기 반도체 기판의 제 2 활성영역; 상기 제 2 활성영역, 상기 제 1 활성영역의 상기 일 측면 및 대향하는 다른 측면을 둘러싸는 절연층으로 형성된 상기 반도체 기판의 제 1 소자분리영역; 및 상기 제 1 활성영역의 상기 제 2 활성영역이 연결되지 않는 적어도 대향된 두 측면을 둘러싸고 불순물 도핑에 의해 형성된 상기 반도체 기판의 제 2 소자분리영역을 포함하는 CMOS 이미지센서가 제공된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 서로 이격되어 행과 열로 배열된 제 1 영역과, 상기 행으로 배치된 제 1 영역 사이에 상기 제 1 영역과 연결되어 각각 배치된 제 2 영역을 포함하는 반도체 기판의 복수의 활성영역들; 상기 각 활성영역의 상기 제 1 영역에 형성된 포토다이오드; 상기 각 소자활성영역의 상기 제 2 영역 상에 형성된 적어도 하나 이상의 제어 게이트; 상기 제 2 영역 및 상기 행으로 배치된 상기 포토다이오드들 사이에 개재되고 절연층으로 형성된 상기 반도체 기판의 제 1 소자분리영역; 및 상기 열로 배치된 포토다이오드들 사이에 개재되고, 불순물로 도핑되어 형성된 상기 반도체 기판의 제 2 소자분리영역을 포함하는 CMOS 이미지센서가 제공된다.
상기 본 발명의 태양들의 일 측면에 따르면, 상기 포토다이오드는 상부의 제 1 도전형 불순물 영역과 하부의 제 2 도전형 불순물 영역을 포함할 수 있다. 나아가, 상기 제 2 소자분리영역은 상기 제 1 도전형 불순물로 도핑되어 형성될 수 있다. 더 나아가, 상기 제 1 도전형 불순물은 p-형 불순물이고, 상기 제 2 도전형 불순물은 n-형 불순물일 수 있다.
상기 본 발명의 태양들의 다른 측면에 따르면, 상기 반도체 기판은 제 1 도전형 불순물로 도핑되고, 상기 제 2 소자분리영역은 제 2 도전형 불순물로 도핑될 수 잇다.
상기 본 발명의 태양들의 또 다른 측면에 따르면, 상기 제 1 활성영역에는 제 1 도전형 웰이 형성되어 있고, 상기 제 2 소자분리영역은 상기 제 1 도전형 불순물로 도핑될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 태양에 따르면, 다음 단계로 이루어진 CMOS 이미지센서의 제조 방법이 제공된다. 먼저, 반도체 기판에 예비활성영역을 한정하는 반도체 기판에 절연층이 매립되어 형성된 제 1 소자분리영역을 형성한다. 이어서, 상기 예비활성영역에 일 방향으로 배치된 포토다이오드 영역을 정의하고, 상기 포토다이오드 영역들 사이에 불순물을 도핑하여 제 2 소자분리영역을 형성한다. 이에 따라, 상기 제 1 소자분리영역과 상기 제 2 소자분리영역으로 둘러싸인 상기 반도체 기판의 활성영역이 형성된다. 이어서, 상기 포토다이오드 영역에 포토다이오드를 형성한다.
상기 본 발명의 태양의 일 측면에 따르면, 상기 제 1 소자분리영역은 상기 반도체 기판에 트렌치를 형성하고, 상기 트렌치에 평탄화된 상기 절연층을 매립하여 형성할 수 있다.
상기 본 발명의 태양의 다른 측면에 따르면, 상기 제 2 소자분리영역은 제 1 도전형 불순물로 도핑하여 형성할 수 있다. 나아가, 상기 포토다이오드는 상부에 상기 제 1 도전형 불순물을 도핑하고, 하층에 제 2 도전형 불순물을 도핑하여 형성할 수 있다.
상기 본 발명의 태양의 또 다른 측면에 따르면, 상기 제 1 도전형 불순물은 p형 불순물이고, 상기 제 2 도전형 불순물은 n형 불순물일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 3은 본 발명의 실시예에 따른 CMOS 이미지센서를 설명하기 위한 평면도이고, 도 4는 도 3의 CMOS 이미지센서의 A-A'에서 취한 단면도이고, 도 5는 도 3의 CMOS 이미지센서의 B-B'에서 취한 단면도이고, 도 6은 도 3의 CMOS 이미지센서의 C-C'에서 취한 단면도이다.
도 3 내지 도 6을 참조하면, 본 발명의 실시예에 따른 CMOS 이미지센서는 행과 열의 어레이로 배열된 포토다이오드들(240)과, 각각의 제어 게이트들(262, 272, 280, 285)을 포함한다. 포토다이오드들(240)은 편의상 배열에 따라서 PD1, PD2, PD3 또는 PD4로 구분할 수 있다. 하나의 포토다이오드(240, PD1)와 그 제어 게이트들(262, 272, 280, 285)은 하나의 화소(pixel)를 형성한다. 각 화소들은 실질적으로 동일한 구조를 이루고 있다.
포토다이오드(240)와 반도체 기판(205)의 활성영역(208) 내에 형성되고, 제어 게이트들(262, 272, 280, 285)은 활성영역(208) 위에 형성되어 있다. 활성영역(208)은 뒤에 보다 상세히 설명되듯이 반도체 기판(205)의 제 1 소자분리영역(215) 및 제 2 소자분리영역(217)에 의해 한정되어 있다.
예를 들어, 포토다이오드(240)는 제 1 활성영역(206)에 형성되고, 제어 게이트들(262, 272, 280, 285)은 제 2 활성영역(207) 상에 형성될 수 있다. 제 2 활성영역(207)은 제 1 활성영역(206)의 측면과 연결되어 있다. 예를 들어, 제 2 활성영역(207)은 행으로 배열된 포토다이오드들(240) 사이에 배치될 수 있다. 하지만, 행과 열의 구분은 임의적인 것이므로, 제 2 활성영역(207)이 열로 배열된 포토다이오드들(240) 사이에 배치될 수도 있다.
도 4를 참조하면, 포토다이오드(240)는 상부의 제 1 도전형 불순물 영역(235)과 하부의 제 2 도전형 불순물 영역(230)의 접합 구조일 수 있다. 예를 들어, 제 1 도전형 불순물 영역(235)은 p형 불순물 영역이고, 제 2 도전형 불순물 영역(230)은 n형 불순물 영역일 수 있다. 하부의 n형 불순물 영역(230)은 그 아래의 깊은 p형 웰(well, 210)에 접해 있다. p형 불순물은 예컨대 붕소(B) 또는 BF2일 수 있다. n형 불순물은 예컨대 비소(As) 또는 인(P)일 수 있다. 따라서, 단면 구조로 보면 포토다이오드(240)는 PN 접합 다이오드 구조를 갖고, 포토다이오드(240)와 깊은 p형 웰(210)은 PNP 접합 다이오드 구조를 갖는다. 이 경우, 반도체 기판(205)은 n형 또는 p형 불순물로 도핑될 수 있으며, 바람직하게는 n형 불순물로 도핑되어 있을 수 있다.
열로 배치된 포토다이오드(240)들 사이, 예컨대 PD1과 PD3의 사이, 또는 PD2와 PD4 사이에는 불순물로 도핑된 제 2 소자분리영역(217)이 형성되어 있다. 제 2 소자분리영역(217)은 포토다이오드들(240)과 다이오드 접합을 형성함으로써, 포토다이오드(240)들 사이, 예컨대 PD1과 PD3의 사이, 또는 PD2와 PD4의 사이를 절연시킬 수 있다. 보다 구체적으로는, 제 2 소자분리영역(217)은 포토다이오드(240)의 제 2 도전형 불순물 영역(230)들과 다이오드 접합을 형성한다.
예를 들어, 제 2 도전형 불순물 영역(230)이 n형 불순물로 도핑된 경우, 제 2 소자분리영역(217)은 반도체 기판(205)에 p형 불순물로 도핑된 영역일 수 있다. 예를 들어, p형 불순물은 붕소 또는 BF2일 수 있다. 이에 따르면, 열로 배치된 n형 불순물 영역(235)들은 그 사이에 p형 불순물로 도핑된 제 2 소자분리영역(217)을 개재하여, NPN 다이오드 접합 구조를 형성한다. 즉, p형 불순물로 도핑된 소자분리 영역(217)은 n형 불순물 영역(230)들과의 사이에 역 바이어스(revere bias) 조건을 유지함으로써 n형 불순물 영역(230)들을 전기적으로 절연시킬 수 있게 된다.
즉, 종래 절연층으로 형성된 소자분리영역(도 2의 115) 대신, 불순물로 도핑 된 제 2 소자분리영역(217)을 갖는 본 발명에 따른 CMOS 이미지센서는 암전류 형성을 종래 보다 감소시킬 수 있다.
다시, 도 3을 참조하면, 제 2 활성영역(207) 상에는 제어 게이트들(262, 272, 280, 285)이 형성된다. 제어 게이트들(262, 272, 280, 285)은 포토다이오드(240)를 제어하기 위한 트랜지스터 게이트들이다. 예를 들어, 제어 게이트들(262, 272, 280, 285)은 트랜스퍼 게이트(272), 리셋 게이트(262), 드라이브 게이트(280) 및 선택 게이트(285)를 포함할 수 있다. 트랜스퍼 게이트(272)는 포토 다이오드(240)에서 생성된 전하, 예컨대 전자 또는 정공(hole)의 플로팅 확산영역(250)으로의 운송을 제어할 수 있다. 리셋 게이트(262)는 플로팅 확산영역(250)의 전위를 구동 전압으로 리셋하는 역할을 할 수 있다. 드라이브 게이트(280)는 플로팅 확산영역(250)의 전위를 입력받는 소스 팔로우어(source follower) 역할을 수행할 수 있다. 선택 게이트(285)는 화소, 예컨대 특정 포토다이오드(140)를 선택하기 위한 것이다.
도 3 및 5를 참조하면, 리셋 게이트(262)는 리셋 게이트 전극(260)과 리셋 게이트 절연막(255)을 포함한다. 리셋 게이트 전극(260)은 폴리실리콘, 금속 또는 이들의 복합막으로 형성될 수 있다. 리셋 게이트 절연막(255)은 산화막, 질화막 또는 이들의 복합막으로 형성될 수 있다. 리셋 게이트(262) 아래의 제 2 활성영역(207)에는 불순물, 예컨대 p형 불순물로 도핑된 p형 웰(225)이 형성되어 있다. 즉, 리셋 게이트(262)를 포함하는 트랜지스터는 NMOS 트랜지스터가 될 수 있다.
리셋 게이트(262) 아래의 p형 웰(225)의 상부에는 리셋 게이트(262)의 문턱 전압을 조절하기 위한 p형 불순물로 도핑된 제 1 문턱전압 조절영역(245)이 형성되어 있다. 예를 들어, 리셋 게이트(262)의 문턱전압을 높이기 위해서는 제 1 문턱전압 조절영역(245)의 불순물 도핑 농도를 높게 하고, 반대로 문턱전압을 낮추기 위해서는 제 1 문턱전압 조절영역(245)의 불순물 농도를 낮게 할 수 있다.
도 3 및 6을 참조하면, 트랜스퍼 게이트(272)는 트랜스퍼 게이트 전극(270)과 트랜스퍼 게이트 절연막(265)을 포함한다. 트랜스퍼 게이트(272) 아래의 제 2 활성영역(207)에는 p형 불순물로 도핑된 p형 웰(225)이 형성되어 있다. 트랜스퍼 게이트(272)를 사이에 두고, 활성영역(208)의 일측에는 포토다이오드(240)가 구비되고, 타측에는 플로팅 확산영역(250)이 구비될 수 있다. 플로팅 확산영역(250)은 n형 불순물로 도핑되어 있을 수 있다. 즉, 트랜스퍼 게이트(272)를 포함하는 트랜지스터는 NMOS 트랜지스터가 될 수 있다.
트랜스퍼 게이트(272) 아래의 p형 웰(225)의 상부에는 트랜스퍼 게이트(272)의 문턱전압을 조절하기 위해 p형 불순물로 도핑된 제 2 문턱전압 조절영역(245')이 형성되어 있다. 이에 따르면, 트랜스퍼 게이트(272)를 턴-온 시킴으로써, 포토다이오드(240)에 발생된 전하를 플로팅 확산영역(250)으로 이동시킬 수 있다.
도 3, 도 5 및 도 6을 같이 참조하면, 제 2 활성영역(207)은 절연층으로 형성된 제 1 소자분리영역(215)으로 둘러싸여 있다. 또한, 행으로 배열된 포토다이오드들(240)의 사이에는 제 1 소자분리영역(215)이 개재되어 있다. 보다 구체적으로 예를 들면, PD1의 우측면과 PD2의 좌측면 또는 PD3의 우측면과 PD4의 좌측면은 제 1 소자분리영역(215)으로 둘러싸여 있다. 또한, 도 5에 도시된 바와 같이 포토다이 오드(240)와 p형 웰(225)도 제 1 소자분리영역(215)에 의해 전기적으로 절연될 수 있다. 또한, 도 6에 도시된 바와 같이, 플로팅 확산영역(250)의 일측은 제 1 소자분리영역(215)에 의해 둘러싸여 있을 수 있다.
제 1 소자분리영역(215)은 반도체 기판(205)의 채널 스톱 영역(220)에 의해 둘러싸여 있을 수 있다. 채널 스톱 영역(220)은 플로팅 확산영역(250)과 반대형의 불순물, 예컨대 p형 불순물로 도핑되어 있을 수 있다. 채널 스톱 영역(220)은 하부의 깊은 p형 웰(210)과 접해 있을 수 있다.
제 1 소자분리영역(215)은 반도체 기판(205), 예컨대 실리콘을 산화시켜 형성한 로코스(LOCOS; local oxidation of silicon) 또는 트렌치에 절연층, 예컨대 산화막을 매립하여 형성한 STI(shallow trench isolation)일 수 있다. 바람직하게는 제 1 소자분리영역(215)은 고집적 회로에서 소자 절연 특성이 우수한 STI로 형성될 수 있다. 예를 들어, STI는 협폭 효과(narrow width effect)를 감소시키는 데 우수하다고 알려져 있다. 협폭 효과는 게이트 폭이 감소할수록 문턱전압이 증가하는 현상을 말한다.
도 5를 참조하여, 리셋 게이트(262)를 포함하는 트랜지스터 구조를 예를 들어서 협폭 효과를 보다 구체적으로 설명한다. 채널은, 리셋 게이트(262)가 턴-온 되는 경우, 제 1 문턱전압 조절영역(245) 근방에 형성될 수 있다. 채널이 형성되는 폭은 제 1 문턱전압 조절영역(245) 양측의 제 1 소자분리영역(215)들간의 물리적인 간격에 의해 1차로 결정된다. 하지만, 만일 제 1 소자분리영역(215)을 제 2 소자분리영역(217)과 같이 불순물 영역으로 형성하면, 불순물 영역의 공핍 영역의 확장으 로 채널 폭은 물리적인 간격보다 작게 형성된다. 이에 따라, 협폭 효과는 더욱 악화될 수 있다.
따라서, 본 발명에 따른 CMOS 이미지센서에 따르면, 그 위에 제어 게이트들(262, 272, 280, 285)이 형성된 제 2 활성영역(207)은 절연층으로 형성된 제 1 소자분리영역(215)으로 둘러싸여 있다. 그 결과, 제어 게이트들(262, 272, 280, 285)을 포함하는 트랜지스터들의 협폭 효과를 억제할 수 있다. 하지만, 제어 게이트들(262, 272, 280, 285)이 형성되지 않은 열로 배열된 제 1 활성영역(206) 또는 포토다이오드(240)들 사이에는 불순물이 도핑되어 형성된 제 2 소자분리영역(217)을 형성한다. 그 결과, 열로 배열된 포토다이오드(240)들 사이에서는 불필요한 전하 생성을 억제하여 암전류를 줄일 수 있다.
이하에서는 도 7a 내지 도 9b를 참조하여 본 발명의 실시예에 따른 CMOS 이미지센서의 제조 방법을 설명한다. CMOS 이미지 센서의 구조는 도 3 내지 도 6을 참조할 수 있다. 같은 참조 번호는 실질적으로 동일한 구성 요소를 지칭한다.
도 7a 및 도 7b를 참조하면, 반도체 기판(205)의 내부에 깊은 p형 웰(210)을 형성한다. 예를 들어, 이온 주입 장치를 이용하여 붕소 또는 BF2를 반도체 기판(205)의 내부에 깊게 도핑할 수 있다. 이어서, 제 1 소자분리영역(215)을 형성하여 예비 활성영역(208')을 한정한다. 제 1 소자분리영역(215)은 소정 깊이의 트렌치(미도시)를 형성하고 여기에 절연층(미도시)을 매립하고 평탄화하여 형성할 수 있다. 절연층은 예컨대 HDP(high density plasma) 산화막 또는 오존 산화막일 수 있 다.
예비 활성영역(208')은 예비 제 1 활성영역(206')과 제 2 활성영역(207)을 포함한다. 예비 제 1 활성영역(206')은 포토다이오드가 형성될 영역을 포함하여 형성되고, 제 2 활성영역(207)은 그 위에 제어 게이트들이 형성될 영역이다. 제 2 활성영역(207)은 예비 제 1 활성영역(206')의 일 측면과 연결되어 있다.
도 8a를 참조하면, 이어서 소정 간격으로 이격되고 일 방향으로 배치된 포토다이오드 영역 또는 제 1 활성영역(206)을 정의하는 제 2 소자분리영역(217)을 예비 활성영역(208')에 형성한다. 이에 따라, 제 1 소자분리영역(215)과 제 2 소자분리영역(217)에 의해 한정되는 활성영역(206, 207)이 형성된다. 제 2 소자분리영역(217)은 반도체 기판(205)에 불순물, 예컨대 p형 불순물을 도핑하여 형성할 수 있다. 여기에서 제 1 소자분리영역(215)은 협폭 효과를 억제하기 위한 것이고, 제 2 소자분리영역(217)은 암전류 발생을 억제하기 위한 것이다.
도 9a 및 도 9b를 참조하면, 이어서 포토다이오드 영역 또는 제 1 활성영역(206)에 포토다이오드(240)를 형성한다. 예를 들면, 포토다이오드(240)는 상부에 제 1 도전형 불순물 영역(235)을 형성하고, 하부에 제 2 도전형 불순물 영역(230)을 형성함으로써 제조할 수 있다. 예를 들어, 제 1 도전형 불순물은 p형 불순물이고, 제 2 도전형 불순물은 n형 불순물일 수 있다.
포토다이오드(240)를 형성하기 전 또는 후에 제 2 활성영역(207)에 p형 웰(225)을 형성할 수 있다. p형 웰(225) 내에는 문턱전압 조절영역(245)을 더 형성할 수 있다. 또는, p형 웰(225)은 제 2 소자분리영역(217)과 동시에 형성할 수도 있 다. p형 웰(225)과 제 2 소자분리영역(217)을 동시에 형성하는 경우, 그 둘은 실질적으로 동일한 불순물 농도를 갖게 될 수 있다. 또한, 포토다이오드(240)를 형성하기 전 또는 후에 제 1 소자분리영역(215)을 감싸는 채널 스톱 영역(220)을 형성할 수도 있다.
이어서, 본 발명이 속하는 기술분야에서 알려진 통상의 방법에 따라 CMOS 이미지 센서를 제조할 수 있다.
전술한 본 발명의 실시예에 따르면, 협폭 효과를 억제하면서도, 암전류를 줄일 수 있는 CMOS 이미지센서를 제조할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 CMOS 이미지센서에 따르면, 제어 게이트들(262, 272, 280, 285)이 그 위에 형성된 제 2 활성영역(207)은 절연층으로 형성된 제 1 소자분리영역(215)으로 둘러싸여 있다. 그 결과, 제어 게이트들(262, 272, 280, 285)을 포함하는 트랜지스터들의 협폭 효과를 억제할 수 있다.
또한, 제어 게이트들(262, 272, 280, 285)이 형성되지 않은 열로 배열된 제 1 활성영역(206) 또는 포토다이오드(240)들 사이에는 불순물이 도핑되어 형성된 제 2 소자분리영역(217)이 형성되어 있다. 그 결과, 열로 배열된 포토다이오드(240)들 사이에서는 불필요한 전하 생성을 억제하여 암전류를 줄일 수 있다.
따라서, 본 발명에 따른 CMOS 이미지센서는 협폭 효과를 억제하면서 동시에 암전류를 줄일 수 있다.
Claims (20)
- 포토다이오드가 형성된 반도체 기판의 제 1 활성영역;상기 제 1 활성영역의 일 측면과 연결된 상기 반도체 기판의 제 2 활성영역;상기 제 2 활성영역, 상기 제 1 활성영역의 상기 일 측면 및 대향하는 다른 측면을 둘러싸는 절연층으로 형성된 상기 반도체 기판의 제 1 소자분리영역; 및상기 제 1 활성영역의 상기 제 2 활성영역이 연결되지 않는 적어도 대향된 두 측면을 둘러싸고 불순물 도핑에 의해 형성된 상기 반도체 기판의 제 2 소자분리영역을 포함하는 것을 특징으로 하는 씨모스 이미지센서.
- 제 1 항에 있어서, 제 2 활성영역 상에 형성된 적어도 하나 이상의 제어 게이트를 더 포함하는 것을 특징으로 하는 씨모스 이미지센서.
- 제 2 항에 있어서, 상기 제어 게이트는 상기 포토다이오드의 전하 운송을 제어하는 트랜스퍼 게이트(transfer gate)를 포함하는 것을 특징으로 하는 씨모스 이미지센서.
- 제 1 항에 있어서, 상기 포토다이오드는 상부의 제 1 도전형 불순물 영역과 하부의 제 2 도전형 불순물 영역을 포함하는 것을 특징으로 하는 씨모스 이미지센서.
- 제 4 항에 있어서, 상기 제 2 소자분리영역은 상기 제 1 도전형 불순물로 도핑되어 형성된 것을 특징으로 하는 씨모스 이미지센서.
- 제 5 항에 있어서, 상기 제 1 도전형 불순물은 p-형 불순물이고, 상기 제 2 도전형은 n-형 불순물인 것을 특징으로 하는 씨모스 이미지센서.
- 제 1 항에 있어서, 상기 반도체 기판은 제 1 도전형 불순물로 도핑되고, 상기 제 2 소자분리영역은 제 2 도전형 불순물로 도핑된 것을 특징으로 하는 씨모스 이미지센서.
- 제 1 항에 있어서, 상기 제 1 소자분리영역은 트렌치에 상기 절연층이 매립된 STI(shallow trench isolation)로 형성된 것을 특징으로 하는 씨모스 이미지센서.
- 제 1 항에 있어서, 상기 제 1 활성영역에는 제 1 도전형 웰이 형성되어 있고, 상기 제 2 소자분리영역은 상기 제 1 도전형 불순물로 도핑된 것을 특징으로 하는 씨모스 이미지센서.
- 서로 이격되어 행과 열로 배열된 제 1 영역과, 상기 행으로 배치된 제 1 영역 사이에 상기 제 1 영역과 연결되어 각각 배치된 제 2 영역을 포함하는 반도체 기판의 복수의 활성영역들;상기 각 활성영역의 상기 제 1 영역에 형성된 포토다이오드;상기 각 활성영역의 상기 제 2 영역 상에 형성된 적어도 하나 이상의 제어 게이트;상기 제 2 영역 및 상기 행으로 배치된 상기 포토다이오드들 사이에 개재되고 절연층으로 형성된 상기 반도체 기판의 제 1 소자분리영역;상기 열로 배치된 포토다이오드들 사이에 개재되고, 불순물로 도핑되어 형성된 상기 반도체 기판의 제 2 소자분리영역을 포함하는 것을 특징으로 하는 씨모스 이미지센서.
- 제 10 항에 있어서, 상기 포토다이오드는 상부의 제 1 도전형 불순물 영역과 하부의 제 2 도전형 불순물 영역을 포함하는 것을 특징으로 하는 씨모스 이미지센서.
- 제 11 항에 있어서, 상기 제 2 소자분리영역은 상기 제 1 도전형 불순물로 도핑된 것을 특징으로 하는 씨모스 이미지센서.
- 제 12 항에 있어서, 상기 제 1 도전형은 p-형 불순물이고, 상기 제 2 도전형 불순물은 n-형 불순물인 것을 특징으로 하는 씨모스 이미지센서.
- 제 10 항에 있어서, 상기 제 1 소자분리영역은 트렌치에 상기 절연층이 매립된 STI(shallow trench isolation)로 형성된 것을 특징으로 하는 씨모스 이미지센서.
- 제 10 항에 있어서, 상기 제어 게이트 하부의 상기 제 2 영역에는 제 1 도전형 웰이 형성되어 있고, 상기 제 2 소자분리영역은 상기 제 1 도전형 불순물로 도핑된 것을 특징으로 하는 씨모스 이미지센서.
- 제 1 활성영역 및 상기 제 1 활성영역의 일 측면과 연결된 제 2 활성영역이 정의된 반도체 기판을 제공하는 단계;상기 반도체 기판의 상기 제 1 활성영역의 일측면 및 대향하는 다른 측면을 둘러싸도록 상기 반도체 기판에 절연층을 매립하여 제 1 소자분리영역을 형성하는 단계;상기 제 2 활성영역과 연결되지 않는 상기 제 1 활성 영역의 대향된 두 측면을 둘러싸도록 불순물을 도핑하여 제 2 소자분리영역을 형성하는 단계; 및상기 제 1 활성 영역에 포토다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 16 항에 있어서, 제 1 소자분리영역은 상기 반도체 기판에 트렌치를 형성하고, 상기 트렌치에 평탄화된 상기 절연층을 매립하여 형성하는 것을 특징으로 하 는 씨모스 이미지 센서의 제조 방법.
- 제 16 항에 있어서, 상기 제 2 소자분리영역은 제 1 도전형 불순물로 도핑하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 18 항에 있어서, 상기 포토다이오드는 상층에 상기 1 도전형 불순물을 도핑하고, 하층에 제 2 도전형 불순물을 도핑하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 19 항에 있어서, 상기 제 1 도전형 불순물은 p형 불순물이고, 상기 제 2 도전형 불순물은 n형 불순물인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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