KR100697289B1 - 반도체 장치의 형성 방법 - Google Patents

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Abstract

고에너지 이온 주입 공정을 구비하는 반도체 장치의 형성 방법을 제공한다. 이 방법은 고에너지 이온주입 공정을 진행한 후에 그리고 열처리 공정을 진행하기 전에, 고에너지 이온주입 공정 동안 생성될 수 있는 오염물이 개재된 버퍼막을 일부 제거하는 것을 특징으로 한다. 이로써 상기 오염물이 열처리 공정에서 확산하여 상기 반도체 기판의 표면에 결함을 발생시키는 것을 방지할 수 있다.
Figure 112005044171578-pat00001
고에너지 이온주입 공정

Description

반도체 장치의 형성 방법{Method of forming semiconductor device}
도 1 내지 6은 본 발명의 일 예에 따른 반도체 장치의 형성 방법을 나타내는 공정 단면도들이다.
도 7은 본 발명의 다른 예에 따른 반도체 장치의 형성 방법을 나타내는 공정 단면도이다.
도 8 내지 12는 본 발명의 또 다른 예에 따른 반도체 장치의 형성 방법을 나타내는 공정 단면도들이다.
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 고에너지 이온 주입 공정을 구비하는 반도체 장치의 형성 방법에 관한 것이다.
반도체 제조 과정 중에 고에너지 이온 주입 공정은 예를 들면 딥 웰(deep well)을 형성하는데 사용된다. 딥 웰은, 예를 들면, 디램이나 플래쉬 메모리 장치와 같은 반도체 장치에서, 블럭 또는 페이지등 일정 구획 별로 반도체 기판의 벌크에 전압을 인가하기 위해 형성될 수 있으며, 포켓 웰과 기판을 격리시키기는 역할을 한다.
종래의 딥웰을 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 버퍼막과 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 고에너지로 상기 반도체 기판에 불순물을 주입하는 고에너지 이온 주입 공정을 진행한다. 그리고 상기 포토레지스트 패턴을 제거하고, 열처리 공정을 진행하여 상기 주입된 불순물들을 활성화하여 상기 딥 웰을 완성한다.
한편, 상기 고에너지 이온주입 공정에서는 상기 포토레지스트 패턴에 대해 종종 하드 베이크(hard bake)를 하지 않는다. 왜냐하면, 충분한 블로킹(blocking) 특성 확보를 위해 2㎛ 이상의 두꺼운 포토레지스트를 사용하며, 이에 대해 하드 베이크 공정을 진행하였을 경우, 포토레지스트의 측벽 플로우(sidewall flow) 현상이 심각하기 때문이다. 이렇게 하드 베이크하지 않은 포토레지스트 패턴을 이용하여 고에너지 이온 주입 공정을 진행할 경우, 수소(H2), 질소(N2) 및 일산화탄소(CO)등이 발생할 수 있다. 상기 포토레지스트 패턴에 대해 하드 베이크를 하였을지라도, 상기 가스들이 발생할 수 있다.
발생된 일산화탄소(CO)는 이온 주입 공정시 고에너지로 인해 상기 버퍼막의 상부로 침투할 수 있다. 일산화탄소는 열처리 공정시 확산되어 상기 반도체 기판에 도달하고, 상기 일산화탄소 중에서 산소(O)는 상기 반도체 기판과 반응하여 실리콘산화막을 형성할 수 있다. 이렇게 형성된 실리콘 산화막은 버퍼막인 산화막을 제거할 때 함께 제거되어, 반도체 기판 상에 우묵한 구멍(pit)이 형성된다.
또한 고에너지 이온 주입 공정시, 상기 버퍼막의 상부가 고에너지로 인해 손상을 받을 수 있다. 이로써 상기 버퍼막의 상부에 실리콘 원자들과 산소 원자들 사 이의 격자들이 깨질 수 있다. 이렇게 격자들이 깨진 상기 버퍼막의 상부에, 상기 일산화탄소를 비롯하여, 이온주입 챔버 내의 설비 오염물이나 포토레지스트 패턴의 부산물들과 같은 다양한 이물질이 침투할 수 있다. 이러한 것들은 후속의 열처리 공정시 확산하여 반도체 기판에 결함들을 발생시킬 수 있다. 상기 결함들은 고에너지 이온 주입 공정을 수행한 후에 더욱 발생할 가능성이 크다. 그리고 상기 결함들에 의해 반도체 장치의 신뢰성이 저하된다.
따라서, 본 발명의 기술적 과제는 고에너지 이온 주입 공정을 수행할 지라도 반도체 기판의 표면에 결함들이 발생하지 않는 반도체 장치의 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 형성 방법은 고에너지 이온주입 공정을 진행한 후에 그리고 열처리 공정을 진행하기 전에, 고에너지 이온주입 공정 동안 발생할 수 있는 오염물이 개재된 버퍼막을 일부 제거하는 것을 특징으로 한다. 이로써 상기 오염물이 열처리 공정에서 확산하여 상기 반도체 기판의 표면에 결함을 발생시키는 것을 방지할 수 있다. 여기서 상기 오염물이란 종래 기술에서 설명한 일산화탄소나, 포토레지스트 패턴의 부산물, 불활성 가스 또는 불순물등 다양할 수 있으며, 후에 열처리 공정에서 확산하여 반도체 기판의 표면에 결함을 발생시키는 원인이 되는 물질을 의미한다.
좀 더 상세하게, 상기 반도체 장치의 형성 방법은 반도체 기판 상에 버퍼막 을 형성하는 단계; 상기 반도체 기판에 제 1 불순물을 주입하는 단계; 상기 버퍼막을 소정 두께 만큼 제거하는 단계; 및 열처리 공정을 진행하여 상기 주입된 제 1 불순물을 활성화시키는 단계를 구비한다.
일 예에 있어서, 상기 방법은 상기 반도체 기판에 제 1 불순물을 주입하기 전에, 상기 버퍼막 상에 포토레지스트 패턴을 형성하는 단계를 더 구비하며, 상기 버퍼막을 소정 두께 만큼 제거 하기 전에, 상기 포토레지스트 패턴을 제거하는 단계를 더 구비할 수 있다. 이때, 상기 반도체 기판에 제 1 불순물을 주입하는 단계는 상기 포토레지스트 패턴을 이온주입 마스크로 이용한다.
다른 예에 있어서, 상기 방법은 상기 반도체 기판에 제 1 불순물을 주입하기 전에, 상기 버퍼막 상에 포토레지스트 패턴을 형성하는 단계를 더 구비하며, 상기 버퍼막을 소정 두께 만큼 제거한 후에, 상기 포토레지스트 패턴을 제거하는 단계를 더 구비할 수 있다. 이때 상기 반도체 기판에 제 1 불순물을 주입하는 단계는 상기 포토레지스트 패턴을 이온주입 마스크로 이용하며, 상기 버퍼막을 소정 두께 만큼 제거하는 단계는 상기 포토레지스트 패턴을 식각 마스크로 이용할 수 있다.
상기 방법에 있어서, 상기 소정 두께에 해당하는 상기 버퍼막 안에 오염물이 존재한다. 상기 소정두께는 바람직하게는 상기 버퍼막의 두께의 10~60%이다.
바람직하게는 상기 반도체 기판에 제 1 불순물을 주입하는 단계는 800 KeV 이상에서 설비가 허용할 수 있는 높은 에너지까지의 에너지를 이용하여 진행될 수 있다. 이때 설비가 허용할 수 있는 에너지는 예를 들면 3000KeV일 수 있다.
상기 방법은 상기 열처리 공정을 진행한 후에, 상기 반도체 기판 상에 남은 상기 버퍼막을 제거하여 상기 반도체 기판을 노출시키는 단계; 상기 노출된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴에 인접하는 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 더 구비할 수 있다.
상기 버퍼막을 소정 두께 만큼 제거하는 단계는, 습식 식각 공정 또는 건식 식각 공정으로 진행될 수 있다. 상기 제 1 불순물은 N타입이며, 상기 반도체 기판에 제 1 불순물을 주입하는 단계는 N형의 딥 웰(deep well)을 형성할 수 있다.
상기 제 1 불순물은 P타입일 수도 있다.
상기 반도체 기판에 제 1 불순물을 주입하는 단계는 웰 깊이보다 더 깊은 영역에 고립된 매몰 주입층을 형성할 수 있다. 상기 매몰 주입층은 불순물이나 결함등의 싱크(sink) 영역으로 활용될 수 있다.
상기 소정 두께에 해당하는 상기 버퍼막을 제거하는 단계 전에, 상기 반도체 기판에 제 1 불순물을 주입하는 단계에서 이용하는 에너지 보다 낮은 에너지로 상기 반도체 기판에 제 2 불순물을 주입하는 단계를 더 구비할 수 있다. 이때, 상기 낮은 에너지는 예를 들면, 100~799 KeV일 수 있다. 상기 반도체 기판에 제 2 불순물을 주입하는 단계는 딥 웰보다 얕은 깊이를 갖는 웰을 형성하거나, 채널 영역을 도핑하거나, 소자분리막 하단 영역에 전기적 분리를 위한 채널 필드 스탑 주입(channel field stop implant) 영역을 형성할 수 있다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다.
도 1 내지 6은 본 발명의 일 예에 따른 반도체 장치의 형성 방법을 나타내는 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 소자분리막(3)을 형성한다. 상기 소자분리막(3)은 예를 들면 얕은 트렌치 격리(Shallow Trench Isolation) 방법으로 형성될 수 있다. 상기 소자분리막(3)이 형성된 상기 반도체 기판(1) 상에 버퍼막(5)을 형성한다. 상기 버퍼막(5)은 예를 들면 열산화 공정 또는 화학 기상 증착 방법에 의한 실리콘 산화막으로 형성될 수 있다.
도 2를 참조하면, 상기 반도체 기판(1) 상에 포토레지스트 패턴(7)을 형성한다. 상기 포토레지스트 패턴(7)을 이온 주입 마스크로 이용하여 고에너지로 상기 반도체 기판(1)에 제 1 불순물(8)을 주입하는 고에너지 이온 주입 공정을 진행하여 제 1 웰(9)을 형성한다. 상기 제 1 불순물(8)은 예를 들면 N형일 수 있으며, 인(P)이나 비소(As)일 수 있다. 상기 제 1 웰(9)은 딥 웰(deep well)일 수 있다. 이때 상기 포토레지스트 패턴(7)은 예를 들면 2㎛의 두께로 형성될 수 있으며, 하드베이크(hard bake)되거나 되지 않을 수 있다. 상기 고에너지는 예를 들면 800KeV일 수 있다. 이때, 종래 기술에서 설명한 바와 같이, 고에너지에 의해 상기 포토레지스트 패턴(7)에서 일산화탄소(CO)나 기타 부산물들이 발생하여 상기 버퍼막(5) 내부에 오염물(X)로써 박힐 수 있다. 또한 설비 자체 내의 오염물들이 상기 버퍼막(5) 내부에 박힐 수 있다.
도 3을 참조하면, 상기 포토레지스트 패턴(7)을 제거한다. 상기 포토레지스트 패턴(7)은 애싱 및 스트립 공정으로 제거될 수 있다.
도 3 및 4를 참조하면, 상기 오염물(X)이 내재된 버퍼막의 두께인 소정 두께(T) 만큼 상기 버퍼막(5)을 제거하여 잔여 버퍼막(5a)을 형성한다. 상기 소정 두께(T)는 상기 버퍼막(5)의 최초 형성 두께의 10~60%일 수 있다. 상기 소정 두께의 상기 버퍼막은 습식 식각 공정 또는 건식 식각 공정으로 제거될 수 있다. 상기 잔여 버퍼막(5a)은 적어도, 후속의 열처리 공정에서, 상기 주입된 제 1 불순물들이 확산하여 형성될 웰이 원하는 프로파일을 갖게 할 수 있는 정도의 두께를 갖아야 한다. 예를 들면, 상기 잔여 버퍼막(5a)의 두께는 40Å 이상일 수 있다.
도 4 및 5를 참조하면, 상기 버퍼막(5)이 상기 소정 두께(T) 만큼 제거되어 잔여 버퍼막(5a)이 형성된 상태에서 열처리 공정을 진행하여, 격자의 손상을 회복시켜주고, 상기 주입된 불순물을 전기적으로 활성화시킨다. 이때 상기 열처리 공정은 예를 들면 600~1200℃의 온도로 진행된다. 상기 열처리 공정이 완료된 후에, 상기 잔여 버퍼막(5a)을 제거하여 상기 반도체 기판(1)을 노출시킨다. 상기 잔여 버퍼막(5a)은 예를 들면 불산을 이용하는 습식 식각 공정으로 제거될 수 있다. 상기 잔여 버퍼막(5a)내에는 상기 오염물(X)이 존재하지 않으므로 상기 열처리 공정동안 반도체 기판의 표면에 결함이 발생되지 않는다.
도 6을 참조하면, 상기 노출된 반도체 기판 상에 열산화 공정등을 통해 게이트 절연막(11)을 형성한다. 그리고 게이트 전극막을 형성하고 패터닝하여 게이트 전극(13)을 형성한다. 상기 게이트 전극(13)을 이온주입 마스크로 이용하여 상기 반도체 기판(1)에 제 2 불순물을 주입하여 소오스/드레인 영역(14)을 형성한다.
도 7은 본 발명의 다른 예에 따른 반도체 장치의 형성 방법을 나타내는 공정 단면도이다.
도 7을 참조하면, 도 2에서처럼 상기 포토레지스트 패턴(7)을 이온주입 마스크로 이용하여 상기 반도체 기판(1)에 제 1 불순물(8)들을 주입한 후에, 상기 포토레지스트 패턴(7)을 식각 마스크로 이용하여 상기 버퍼막(5)을 상기 소정 두께(T) 만큼 제거하여 잔여 버퍼막(5b)을 형성한다.
도시하지는 않았지만, 상기 포토레지스트 패턴(7)을 제거한 후에, 열처리 공정을 진행하여 상기 반도체 기판(1)에 주입된 제 1 불순물(8)들을 활성화시킨다. 그리고 상기 잔여 버퍼막(5b)을 제거하여 도 5와 같이 반도체 기판(1)을 노출시키고, 후속으로 도 6과 같이 게이트 절연막(11), 게이트 전극(13) 및 소오스/드레인 영역(14)을 형성한다.
도 8 내지 12는 본 발명의 또 다른 예에 따른 반도체 장치의 형성 방법을 나타내는 공정 단면도들이다.
도 8을 참조하면, 도 3의 상태에서 상기 제 1 웰(9)보다 얕은 깊이를 갖는 제 2 웰을 정의하는 포토레지스트 패턴(15)을 상기 버퍼막(5) 상에 형성한다. 상기 포토레지스트 패턴(15)을 이온주입 마스크로 이용하여 상기 반도체 기판(1)에 제 2 불순물(17)을 주입하여 제 2 웰(19)을 형성한다. 이때, 이온주입 에너지는 상기 제 1 웰을 형성하기 위한 이온주입 에너지보다 낮으며, 예를 들면 100~799KeV이다. 상기 제 2 불순물(17)은 예를 들면 P타입이며, 붕소(B)나 불화붕소(BF2)일 수 있고, 상기 제 2 웰(19)은 P형 웰 또는/그리고 상기 제 1웰(9)인 N형 딥웰에 의해 둘러싸여지는 P형 포켓 웰일 수 있다. 상기 제 2 웰(19)을 형성하기위한 이온주입 공정에서 상기 버퍼막(5) 내에 오염물(X)이 더 개재될 수 있다.
도시하지는 않았지만, 상기 제 2 웰(19) 외에, 채널 영역을 도핑하거나, 상기 소자분리막(3) 하단 영역에 전기적 분리를 위한 채널 필드 스탑 주입(channel field stop implant) 영역을 형성할 수 있다.
도 9를 참조하면, 상기 포토레지스트 패턴(7)을 제거한다. 상기 포토레지스트 패턴(7)은 애싱 및 스트립 공정으로 제거될 수 있다.
도 9 및 10을 참조하면, 상기 오염물(X)이 내재된 버퍼막의 두께인 소정 두께(T) 만큼 상기 버퍼막(5)을 제거하여 잔여 버퍼막(5a)을 형성한다. 상기 소정 두께(T)는 상기 버퍼막(5)의 최초 형성 두께의 10~60%일 수 있다. 상기 소정 두께의 상기 버퍼막은 습식 식각 공정 또는 건식 식각 공정으로 제거될 수 있다. 상기 잔여 버퍼막(5a)은 적어도, 후속의 열처리 공정에서, 상기 주입된 제 1 불순물들이 확산하여 형성될 웰이 원하는 프로파일을 갖게 할 수 있는 정도의 두께를 갖아야 한다. 예를 들면, 상기 잔여 버퍼막(5a)의 두께는 40Å 이상일 수 있다.
도 10 및 11을 참조하면, 상기 버퍼막(5)이 상기 소정 두께(T) 만큼 제거되어 잔여 버퍼막(5a)이 형성된 상태에서 열처리 공정을 진행하여, 격자의 손상을 회복시켜주고, 상기 제 1 웰(9) 및 상기 제 2 웰(19) 내의 상기 주입된 불순물들(8, 17)을 전기적으로 활성화시킨다. 이때 상기 열처리 공정은 예를 들면 600~1200℃의 온도로 진행된다. 상기 열처리 공정이 완료된 후에, 상기 잔여 버퍼막(5a)을 제거하여 상기 반도체 기판(1)을 노출시킨다. 상기 잔여 버퍼막(5a)은 예를 들면 불산을 이용하는 습식 식각 공정으로 제거될 수 있다.
도 12를 참조하면, 상기 노출된 반도체 기판 상에 열산화 공정등을 통해 게이트 절연막(11)을 형성한다. 그리고 게이트 전극막을 형성하고 패터닝하여 게이트 전극(13)을 형성한다. 상기 게이트 전극(13)을 이온주입 마스크로 이용하여 상기 반도체 기판(1)에 제 2 불순물을 주입하여 소오스/드레인 영역(14)을 형성한다.
도시하지는 않았지만, 상기 게이트 전극(13)은 부유 게이트와 제어게이트를 구비할 수 있으며, 상기 부유 게이트와 상기 제어게이트 사이에 게이트 층간절연막이 개재되어 플래쉬 메모리 셀의 게이트 패턴을 구성할 수 있다. 또는 상기 게이트 절연막(11)은 터널 절연막, 전하저장막 및 블로킹절연막으로 구성되어 부유 트랩형 비휘발성 메모리 셀의 게이트 패턴을 구성할 수 있다.
본 발명에 따른 방법은 디램이나 플래쉬 메모리 장치와 같은 다양한 반도체 장치를 제조하는데 적용될 수 있음은 당업자에게 자명한 것이다.
따라서, 본 발명에 따른 반도체 장치의 형성 방법은 고에너지 이온주입 공정 을 진행한 후에 그리고 열처리 공정을 진행하기 전에, 고에너지 이온주입 공정 동안 생성될 수 있는 오염물이 개재된 버퍼막을 일부 제거하는 것을 특징으로 한다. 이로써 상기 오염물이 열처리 공정에서 확산하여 상기 반도체 기판의 표면에 결함을 발생시키는 것을 방지할 수 있다.

Claims (20)

  1. 반도체 기판 상에 버퍼막을 형성하는 단계;
    상기 반도체 기판에 제 1 불순물을 주입하는 단계;
    상기 버퍼막을 소정 두께 만큼 제거하는 단계; 및
    열처리 공정을 진행하여 상기 주입된 제 1 불순물을 활성화시키는 단계를 구비하며,
    상기 소정 두께에 해당하는 상기 버퍼막 안에 오염물이 존재하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판에 제 1 불순물을 주입하기 전에, 상기 버퍼막 상에 포토레지스트 패턴을 형성하는 단계; 그리고
    상기 버퍼막을 소정 두께 만큼 제거 하기 전에, 상기 포토레지스트 패턴을 제거하는 단계를 더 구비하되,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계는 상기 포토레지스트 패턴을 이온주입 마스크로 이용하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판에 제 1 불순물을 주입하기 전에, 상기 버퍼막 상에 포토레지스트 패턴을 형성하는 단계; 그리고,
    상기 버퍼막을 소정 두께 만큼 제거한 후에, 상기 포토레지스트 패턴을 제거 하는 단계를 더 구비하되,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계는 상기 포토레지스트 패턴을 이온주입 마스크로 이용하며,
    상기 버퍼막을 소정 두께 만큼 제거하는 단계는 상기 포토레지스트 패턴을 식각 마스크로 이용하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  4. 제 1 항에 있어서,
    상기 소정두께는 상기 버퍼막의 두께의 10~60%인 것을 특징으로 하는 반도체 장치의 형성 방법.
  5. 제 1 항에 있어서,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계는 800 KeV 이상의 에너지를 이용하여 진행되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  6. 제 1 항에 있어서,
    상기 버퍼막을 소정 두께 만큼 제거하는 단계는, 습식 식각 공정 또는 건식 식각 공정으로 진행되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 불순물은 N타입이며,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계는 N형의 딥웰(deep well)을 형성하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  8. 제 1 항에 있어서,
    상기 소정 두께에 해당하는 상기 버퍼막을 제거하는 단계 전에,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계에서 이용하는 에너지 보다 낮은 에너지로 상기 반도체 기판에 제 2 불순물을 주입하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  9. 제 8 항에 있어서,
    상기 낮은 에너지는 100~799KeV인 것을 특징으로 하는 반도체 장치의 형성 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 열처리 공정을 진행한 후에,
    상기 반도체 기판 상에 남은 상기 버퍼막을 제거하여 상기 반도체 기판을 노출시키는 단계;
    상기 노출된 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴에 인접하는 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  11. 삭제
  12. 반도체 기판 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판에 제 1 불순물을 주입하는 단계;
    상기 버퍼막을 소정 두께 만큼 제거하는 단계; 및
    열처리 공정을 진행하여 상기 주입된 제 1 불순물을 활성화시키는 단계를 구비하며,
    상기 소정 두께에 해당하는 상기 버퍼막 안에 오염물이 존재하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  13. 제 12 항에 있어서,
    상기 버퍼막을 소정 두께 만큼 제거 하기 전에, 상기 포토레지스트 패턴을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  14. 제 12 항에 있어서,
    상기 버퍼막을 소정 두께 만큼 제거한 후에, 상기 포토레지스트 패턴을 제거 하는 단계를 더 구비하되,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계는 상기 포토레지스트 패턴을 이온주입 마스크로 이용하며,
    상기 버퍼막을 소정 두께 만큼 제거하는 단계는 상기 포토레지스트 패턴을 식각 마스크로 이용하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  15. 제 12 항에 있어서,
    상기 소정두께는 상기 버퍼막의 두께의 10~60%인 것을 특징으로 하는 반도체 장치의 형성 방법.
  16. 제 12 항에 있어서,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계는 800 KeV 이상의 에너지를 이용하여 진행되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  17. 제 12 항에 있어서,
    상기 제 1 불순물은 N형이며,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계는 N형의 딥웰(deep well)을 형성하는 단계인 것을 특징으로 하는 반도체 장치의 형성 방법.
  18. 제 12 항에 있어서,
    상기 소정 두께에 해당하는 상기 버퍼막을 제거하는 단계 전에,
    상기 반도체 기판에 제 1 불순물을 주입하는 단계에서 이용하는 에너지 보다 낮은 에너지로 상기 반도체 기판에 제 2 불순물을 주입하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  19. 제 12 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 열처리 공정을 진행한 후에,
    상기 반도체 기판 상에 남은 상기 버퍼막을 제거하여 상기 반도체 기판을 노출시키는 단계;
    상기 노출된 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴에 인접하는 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  20. 삭제
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