KR100426486B1 - 플래시 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 컨트롤 게이트를 형성하기 위하여 식각 공정을 실시한 후 세정 공정을 실시하는 과정에서 텅스텐 실리사이드층의 측벽에 폴리머를 잔류시켜 후속의 자기 정렬 식각 공정으로부터 텅스텐 실리사이드층의 측벽을 보호함과 동시에, 자기 정렬 식각 공정 시 HBr/O2가 혼합된 가스를 사용하여 텅스텐 실리사이드층과 폴리실리콘층의 식각 선택비를 충분히 확보하므로써 텅스텐 실리사이드층의 측벽에 식각 손상이 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
Description
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 특히 컨트롤 게이트와 플로팅 게이트를 형성하기 위한 식각 공정 시 스택 게이트의 측벽에 식각 손상이 발생되는 것을 방지하기 위한 플래시 메모리 셀의 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 셀은 터널 산화막, 제 1 폴리실리콘층으로 이루어진 플로팅 게이트, 유전체막, 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트, 및 텅스텐 실리사이드층이 적층된 구조로 이루어지며, 터널 산화막의 양측에는 소오스 및 드레인이 구비된다.
상기의 구조로 이루어진 플래시 메모리 셀은, 식각 공정으로 텅스텐 실리사이드층, 제 2 폴리실리콘층 및 유전체막을 패터닝한 후 자기 정렬 식각(Self-Aligned Etch; SAE) 공정으로 제 1 폴리실리콘층 및 터널 산화막을 패터닝함으로써 형성된다.
이때, 자기 정렬 식각(Self-Aligned Etch; SAE) 공정으로 제 1 폴리실리콘층 및 터널 산화막을 패터닝하는 과정에서, 상부층인 유전체막, 제 2 폴리실리콘층 및 텅스텐 실리사이드층의 식각 프로파일(Profile)과 식각 가스인 Cl2에 의해 텅스텐 실리사이드층의 측벽에 식각 손상이 발생된다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 플래시 메모리 셀의 제조 방법을 설명하기로 한다.
도 1은 플래시 메모리 셀의 래이 아웃도이다. 도 2a 내지 도 2d는 도 1에 도시된 래이 아웃을 X-X' 방향으로 절취한 상태에서 종래 기술에 따른 플래시 메모리 셀의 제조 방법을 단계별로 설명하기 위하여 도시한 단면도이다. 도 3a 내지 도 3e는 도 1에 도시된 래이 아웃을 Y-Y' 방향으로 절취한 상태에서 종래 기술에 따른 플래시 메모리 셀의 제조 방법을 단계별로 설명하기 위하여 도시한 단면도이다.
도 1, 도 2a 및 도 3a를 참조하면, 반도체 기판(11)의 소자 분리 영역에 소자 분리막(12)을 형성한 후 소자 분리막(12)이 형성되지 않은 반도체 기판(11)의 표면에 터널 산화막(13)을 형성한다. 이후, 전체 상부에 플로팅 게이트를 형성하기 위한 제 1 폴리실리콘층(14)을 형성한다.
도 1 및 도 2b를 참조하면, 식각 공정으로 소자 분리막(12) 상부의 제 1 폴리실리콘층(14)을 제거하여 전기적으로 각각 분리한다.
도 1, 도 2c 및 도 3b를 참조하면, 전체 상부에 유전체막(15), 컨트롤 게이트용 제 2 폴리실리콘층(16), 텅스텐 실리사이드층(17) 및 반사 방지막(18)을 순차적으로 형성한다.
텅스텐 실리사이드층(17)은 컨트롤 게이트의 접속 저항을 줄이기 위하여 형성되며, 반사 방지막(18)은 질화물로 이루어져 후속 식각 공정 시 패터닝 특성을 향상시키기 위하여 형성된다.
이후, 반사 방지막(18) 상부에는 포토레지스트나 하드 마스크로 이루어진 컨트롤 게이트 마스크 패턴(19)을 형성한다.
도 1 및 도 3c를 참조하면, 컨트롤 게이트 마스크 패턴(19)에 의해 노출된 영역의 반사 방지막(18), 텅스텐 실리사이드층(17), 제 2 폴리실리콘층(16) 및 유전체막(15)을 식각 공정으로 제거한다. 이로써, 제 2 폴리실리콘층(16) 및 텅스텐 실리사이드층(17)으로 이루어진 컨트롤 게이트가 형성되며, 식각 공정이 실시된 영역에는 제 1 폴리실리콘층(14)이 노출된다.
식각 공정을 통해 컨트롤 게이트가 형성된 후에는 컨트롤 게이트 건식식각 시 발생된 폴리머(Polymer)와 산화물(Oxide) 계열의 파티클(Particle)을 제거하기 위하여 300:1 내지 100:1의 BOE를 이용하여 세정 공정을 실시한다.
도 1, 도 2d 및 도 3d를 참조하면, 자기 정렬 식각 공정으로 제 1 폴리실리콘층(14) 및 터널 산화막(13)을 패터닝한 후 컨트롤 게이트 마스크 패턴을 제거한다. 이로써, 제 1 폴리실리콘층(14)으로 이루어진 플로팅 게이트가 형성된다.
이때, 플로팅 게이트를 형성하기 위한 자기 정렬 식각 공정은 Cl2/O2가 혼합된 가스를 이용한 건식 식각 공정으로 진행된다. Cl2/O2가 혼합된 가스를 이용할 경우 폴리실리콘층과 텅스텐 실리사이드층의 식각 선택비는 1.2:1 내지 1.5:1이 된다. 따라서, 건식 식각 공정은 폴리실리콘층과 텅스텐 실리사이드층의 식각 선택비를 충분히 확보하지 못한 상태에서 실시된다. 또한, 건식 식각 공정은 세정 공정에 의해 폴리머나 파티클이 제거되고 텅스텐 실리사이드층(17)의 측벽이 노출된 상태에서 실시되므로, 식각 챔버의 분위기나 식각 조건에 따라서 텅스텐 실리사이드층(17)의 측벽에 식각 손상(100)이 발생된다.
도 1 및 도 3e를 참조하면, 이온 주입 공정으로 제 1 폴리실리콘층(14)의 양측에 소오스 및 드레인(20a 및 20b)을 형성한다. 이온 주입 공정은 질화막(18)을 이온 주입 마스크로 이용하는 자기 정렬 이온 주입 공정으로 실시한다.
이때, 소오스(20a)는 소정 영역의 소자 분리막(12)을 제거한 후 소자분리막(12)이 제거된 영역에도 불순물을 주입하여, 컨트롤 게이트를 공유하는 셀의 소오스를 모두 연결시킨다. 이로써, 소오스(20a)는 공통 소오스 라인의 형태로 형성된다.
상기의 공정을 통해, 플로팅 게이트, 컨트롤 게이트, 소오스 및 드레인으로 이루어진 플래시 메모리 셀이 제조된다.
상기에서 설명한 바와 같이, 플래시 메모리 셀을 제조하는 과정에서 컨트롤 게이트와 플로팅 게이트를 형성하기 위해서는 두 번의 건식 식각 공정과 세정 공정이 이루어진다. 이때, 플로팅 게이트를 형성하기 위하여 건식 식각 공정 시 노출된 텅스텐 실리사이드층의 측벽에는 식각 손상이 발생된다. 이로 인하여, 컨트롤 게이트의 면저항(Rs)이 증가하고 소자의 전기적 특성이 저하된다.
도 4a 및 도 4b는 텅스텐 실리사이드층의 측벽에 식각 손상이 발생된 상태를 도시한 소자의 단면 SEM 사진으로써, 도 4a는 컨트롤 게이트 마스크 패턴을 포토레지스트로 형성한 경우의 단면 SEM 사진이며, 도 4b는 컨트롤 게이트 마스크 패턴을 하드 마스크로 형성한 경우의 단면 SEM 사진이다.
도 4a 및 도 4b를 참조하면, 폴리머나 파티클이 제거된 후 텅스텐 실리사이드층의 측벽이 노출된 상태에서 플로팅 게이트를 형성하기 위한 자기 정렬 식각 공정이 실시되므로, 컨트롤 게이트 마스크 패턴의 물질에 상관없이 텅스텐 실리사이드층의 측벽에 식각 손상이 발생되는 것을 알 수 있다. 이러한 식각 손상은 항상 발생되는 것이 아니라, 식각 챔버의 분위기나 식각 조건에 따라 발생된다.
따라서, 공정의 신뢰성이 저하되는 문제점뿐만 아니라 소자의 전기적 특성이저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 식각 공정으로 컨트롤 게이트를 형성한 후 세정 공정을 실시하는 과정에서 텅스텐 실리사이드층의 측벽에 폴리머를 잔류시켜 텅스텐 실리사이드층의 측벽을 보호함과 동시에, 자기 정렬 식각 공정 시 HBr/O2가 혼합된 가스를 이용하여 텅스텐 실리사이드층과 폴리실리콘층의 식각 선택비를 충분히 확보함으로써, 텅스텐 실리사이드층의 측벽에 식각 손상이 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 플래시 메모리 셀의 래이 아웃도.
도 2a 내지 도 2d는 도 1에 도시된 래이 아웃을 X-X' 방향으로 절취한 상태에서 종래 기술에 따른 플래시 메모리 셀의 제조 방법을 단계별로 설명하기 위하여 도시한 단면도.
도 3a 내지 도 3e는 도 1에 도시된 래이 아웃을 Y-Y' 방향으로 절취한 상태에서 종래 기술에 따른 플래시 메모리 셀의 제조 방법을 단계별로 설명하기 위하여 도시한 단면도.
도 4a 및 도 4b는 텅스텐 실리사이드층의 측벽에 식각 손상이 발생된 상태를 도시한 소자의 단면 SEM 사진.
도 5는 본 발명에 따른 플래시 메모리 셀의 래이 아웃도.
도 6a 내지 도 6d는 도 5에 도시된 래이 아웃을 X-X' 방향으로 절취한 상태에서 본 발명에 따른 플래시 메모리 셀의 제조 방법을 단계별로 설명하기 위하여 도시한 단면도.
도 7a 내지 도 7f는 도 5에 도시된 래이 아웃을 Y-Y' 방향으로 절취한 상태에서 본 발명에 따른 플래시 메모리 셀의 제조 방법을 단계별로 설명하기 위하여 도시한 단면도.
도 8a 및 도 8b는 텅스텐 실리사이드층의 측벽에 식각 손상이 발생되지 않은 상태를 도시한 소자의 단면 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
11, 51 : 반도체 기판 12, 52 : 소자 분리막
13, 53 : 터널 산화막 14, 54 : 제 1 폴리실리콘층
15, 55 : 유전체막 16, 56 : 제 2 폴리실리콘층
17, 57 : 텅스텐 실리사이드층 18, 58 : 반사 방지막
19, 59 : 컨트롤 게이트 마스크 패턴 20a, 60a : 소오스
20b, 60b : 드레인 100 : 식각 손상 영역
200 : 폴리머
본 발명의 제 1 실시예에 따른 플래시 메모리 셀의 제조 방법은 터널 산화막 및 제 1 폴리실리콘층을 소정의 패턴으로 형성하고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성한 후 패터닝 공정을 통해 텅스텐 실리사이드층 및 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하고, 자기 정렬 식각 공정을 통해 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 플래시 메모리 셀의 제조 방법에 있어서, 패터닝 공정을 실시한 후 세정 공정을 통해 폴리머를 잔류시키면서 산화물 계열의 파티클을 제거하고 폴리머를 잔류시켜 반사 방지막, 텅스텐 실리사이드층, 제 2 폴리실리콘층 및 유전체막의 측벽에 폴리머막이 형성되도록 함으로써, 자기정렬 식각 공정 시 텅스텐 실리사이드층의 측벽을 식각 손상으로부터 보호하는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 플래시 메모리 셀의 제조 방법은 터널 산화막 및 제 1 폴리실리콘층을 소정의 패턴으로 형성하고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성한 후 패터닝 공정을 통해 텅스텐 실리사이드층 및 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하고, 자기 정렬 식각 공정을 통해 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 플래시 메모리 셀의 제조 방법에 있어서, 자기 정렬 식각 공정 시 HBr/O2혼합 가스를 사용하여 제 1 폴리실리콘층과 텅스텐 실리사이드층의 식각 선택비를 확보함으로써 텅스텐 실리사이드층의 측벽을 식각 손상으로부터 보호하는 것을 특징으로 한다.
본 발명의 제 3 실시예에 따른 플래시 메모리 셀의 제조 방법은 터널 산화막 및 제 1 폴리실리콘층이 소정의 패턴으로 형성되고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성된 반도체 기판이 제공되는 단계와, 반사 방지막, 텅스텐 실리사이드층, 제 2 폴리실리콘층 및 유전체막을 패터닝하여 텅스텐 실리사이드층 및 제 2 폴리실리콘층으로 이루어진컨트롤 게이트를 형성하는 단계와, 세정 공정을 통해 산화물 계열의 파티클을 제거하고, 폴리머를 잔류시켜 반사 방지막, 텅스텐 실리사이드층, 제 2 폴리실리콘층 및 유전체막의 측벽에 폴리머막이 형성되도록 하는 단계와, 자기 정렬 식각 공정으로 제 1 폴리실리콘층 및 터널 산화막을 식각하여 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계와, 터널 산화막의 양측에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 제 4 실시예에 따른 플래시 메모리 셀의 제조 방법은 터널 산화막 및 제 1 폴리실리콘층이 소정의 패턴으로 형성되고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성된 반도체 기판이 제공되는 단계와, 반사 방지막, 텅스텐 실리사이드층, 제 2 폴리실리콘층 및 유전체막을 패터닝하여 텅스텐 실리사이드층 및 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하는 단계와, HBr/O2혼합 가스를 이용한 자기 정렬 식각 공정으로 제 1 폴리실리콘층 및 터널 산화막을 식각하여 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계와, 터널 산화막의 양측에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 제 5 실시예에 따른 플래시 메모리 셀의 제조 방법은 터널 산화막 및 제 1 폴리실리콘층이 소정의 패턴으로 형성되고, 전체 상부에 유전체막, 제 2폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성된 반도체 기판이 제공되는 단계와, 반사 방지막, 텅스텐 실리사이드층, 제 2 폴리실리콘층 및 유전체막을 패터닝하여 텅스텐 실리사이드층 및 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하는 단계와, 세정 공정을 통해 산화물 계열의 파티클을 제거하고, 폴리머를 잔류시켜 반사 방지막, 텅스텐 실리사이드층, 제 2 폴리실리콘층 및 유전체막의 측벽에 폴리머막이 형성되도록 하는 단계와, HBr/O2혼합 가스를 이용한 자기 정렬 식각 공정으로 제 1 폴리실리콘층 및 터널 산화막을 식각하여 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계와, 터널 산화막의 양측에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기와 같이, 본 발명은 식각 공정을 통해 컨트롤 게이트를 형성한 후, 세정 공정의 공정 조건을 조절하거나, 플로팅 게이트를 형성하기 위한 자기 정렬 식각 공정의 공정 조건을 조절하거나, 또는 상기의 2가지 공정 조건을 동시에 조절하여 텅스텐 실리사이드층의 측벽에 식각 손상이 발생되는 것을 방지하므로써, 공정의 신뢰성 및 플래시 메모리 셀의 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하면 본 발명에 따른 플래시 메모리 셀의 제조 방법을 보다 더 상세히 설명하기로 한다.
도 5는 본 발명에 따른 플래시 메모리 셀의 래이 아웃도이다. 도 6a 내지 도 6d는 도 5에 도시된 래이 아웃을 X-X' 방향으로 절취한 상태에서 본 발명에 따른 플래시 메모리 셀의 제조 방법을 단계별로 설명하기 위하여 도시한 단면도이다. 도 7a 내지 도 7f는 도 5에 도시된 래이 아웃을 Y-Y' 방향으로 절취한 상태에서 본 발명에 따른 플래시 메모리 셀의 제조 방법을 단계별로 설명하기 위하여 도시한 단면도이다.
도 5, 도 6a 및 도 7a를 참조하면, 반도체 기판(51)의 소자 분리 영역에 소자 분리막(52)을 형성한 후 소자 분리막(52)이 형성되지 않은 반도체 기판(51)의 표면에 터널 산화막(53)을 형성한다. 이후, 전체 상부에 플로팅 게이트를 형성하기 위한 제 1 폴리실리콘층(54)을 형성한다.
도 5 및 도 6b를 참조하면, 식각 공정으로 소자 분리막(52) 상부의 제 1 폴리실리콘층(54)을 제거하여 전기적으로 각각 분리한다.
도 5, 도 6c 및 도 7b를 참조하면, 전체 상부에 유전체막(55), 컨트롤 게이트용 제 2 폴리실리콘층(56), 텅스텐 실리사이드층(57) 및 반사 방지막(58)을 순차적으로 형성한다.
텅스텐 실리사이드층(57)은 컨트롤 게이트의 접속 저항을 줄이기 위하여 형성되며, 반사 방지막(58)은 질화물로 이루어져 후속 식각 공정 시 패터닝 특성을 향상시키기 위하여 형성된다.
이후, 반사 방지막(58) 상부에는 포토레지스트나 하드 마스크로 이루어진 컨트롤 게이트 마스크 패턴(59)을 형성한다.
도 5 및 도 7c를 참조하면, 컨트롤 게이트 마스크 패턴(59)에 의해 노출된 영역의 반사 방지막(58), 텅스텐 실리사이드층(57), 제 2 폴리실리콘층(56) 및 유전체막(55)을 식각 공정으로 제거한다. 이로써, 제 2 폴리실리콘층(56) 및 텅스텐 실리사이드층(57)으로 이루어진 컨트롤 게이트가 형성되며, 식각 공정이 실시된 영역에는 제 1 폴리실리콘층(54)이 노출된다.
이때, 식각 공정은 RIE 타입의 식각 장비나 MERIE 타입의 식각 장비에서 실시한다.
도 5 및 도 7d를 참조하면, 식각 공정을 통해 컨트롤 게이트가 형성된 후에는 컨트롤 게이트 건식식각 시 발생된 산화물(Oxide) 계열의 파티클(Particle)을 제거하기 위하여 세정 공정을 실시한다.
상기의 세정 공정은 다조식(Multi Bath Type) 타입의 세정 장치에서 B 세정(CLN B)으로 실시하거나, B 세정 및 N 세정(CLN N)이 동시에 이루어지는 BN 세정(CLN BN)으로 실시한다. B 세정은 Piraha 세정(Piraha cleaning), SPM 또는 D 세정(CLN D)이라고도 하며, 질량이 큰 유기물 불순물(Heavy Organic Impurity)을 제거하기 위하여 실시된다. B 세정은 100 내지 130℃의 온도에서 H2SO4와 H2O2가 3:1 내지 4:1로 혼합된 용액을 사용하여 실시되며, 주 반응은 유기물과의 탈수소 반응 및 산화 반응으로 이루어진다. N 세정은 SC(Standard Cleaning)-1, AMP 세정(AMP Cleaning)이라고도 하며, 파티클이나 가벼운 유기물 불순물(Light Organic Impurity)을 제거하기 위하여 실시된다. N 세정은 NH4OH, H2O2및 H2O가 1:1:5 내지1:4:20으로 혼합된 용액을 사용하여 실시된다.
또한, 상기의 세정 공정은 세정 특성을 향상시키기 위하여, 다조식 타입의 세정 장치에서 세정 용액이 담긴 세정조에 약 10MHz의 고주파를 인가하여 파티클을 용이하게 제거할 수 있는 메가 소닉 온(Mega Sonic On)이나, 세정조를 흔들어 줌으로써 파티클을 용이하게 제거할 수 있는 락킹(Rocking)을 적용하여 실시할 수 있다.
상기에서, 세정 공정을 BN 세정으로 실시하므로써, 파티클이 제거되는 반면에 반사 방지막(58), 텅스텐 실리사이드층(57), 제 2 폴리실리콘층(56) 및 유전체막(55)의 측벽에는 폴리머(200)가 잔류된다. 이로써, 반사 방지막(58), 텅스텐 실리사이드층(57), 제 2 폴리실리콘층(56) 및 유전체막(55)의 측벽은 폴리머(200)에 의해 노출되지 않는다.
이때, 감광막 DICD(Developed Inspection Critical Dimension)보다 전도막 FICD(Final Inspection Critical Dimension)가 15 내지 25% 정도 커지는 게인 프로세스(Gain Process)에 상기의 세정 공정을 적용할 경우, 세정 공정에 의해 잔류된 폴리머(200)를 이용하여 텅스텐 실리사이드층(57)의 측벽을 보호하는 효과는 더욱 더 커진다. 상기에서, DICD는 감광막을 패턴닝한 후 측정된 CD를 나타내며, FICD는 건식식각 공정과 후처리 공정을 실시한 후에 측정한 CD를 나타낸다.
도 5, 도 6d 및 도 7e를 참조하면, 자기 정렬 식각 공정으로 제 1 폴리실리콘층(54) 및 터널 산화막(53)을 패터닝한 후 컨트롤 게이트 마스크 패턴을 제거한다.
이때, 플로팅 게이트를 형성하기 위한 자기 정렬 식각 공정은 100 내지 5000W의 바이어스 파워(Bias Power)가 인가된 상태에서 HBr/O2가 50:1 내지 100:1로 혼합된 가스를 이용한 건식 식각 공정으로 진행된다. 이때, 플라즈마의 안정화를 위하여 50 내지 200sccm의 He 가스를 첨가 가스(Additive Gas)로 공급하여 준다. 이로써, 자기 정렬 식각 공정 시 HBr/O2가 혼합된 가스를 이용할 경우 폴리실리콘층과 텅스텐 실리사이드층의 식각 선택비는 100:1 내지 300:1이 된다. 상기와 같이, 폴리실리콘층과 텅스텐 실리사이드층의 식각 선택비를 충분히 확보함으로써 자기 정렬 식각 공정 시 텅스텐 실리사이드층(57)의 측벽이 식각되는 것을 최대한 억제할 수 있다.
또한, 세정 공정을 통해 파티클이 제거되고 반사 방지막(58), 텅스텐 실리사이드층(57), 제 2 폴리실리콘층(56) 및 유전체막(55)의 측벽에 폴리머(200)가 잔류된 상태에서 건식 식각 공정이 실시되므로, 폴리머(200)에 의해 텅스텐 실리사이드층(57)의 측벽이 보호되어 식각 손상이 발생되는 것을 방지할 수 있다.
제 1 폴리실리콘층(54)의 자기 정렬 식각 공정이 완료되면, 폴리머를 제거한다. 이로써, 제 1 폴리실리콘층(54)으로 이루어진 플로팅 게이트가 형성된다.
도 7c 및 도 7e에서 설명한 식각 공정 및 자기 정렬 식각 공정은 WAC(Waferless Auto Plasma Cleaning) 프로세스를 적용한 챔버에서 실시한다. WAC 프로세스는 건식 식각 장비의 챔버 내부에 증착된 폴리머를 건식 식각 조건에서 제거하여 챔버의 PM(Periodic Maintenace) 주기를 향상시켜준다. 여기서, PM이란, 건식 식각 장비의 챔버 내벽에 증착된 폴리머를 제거하기 위하여 습식 식각으로 챔버 내부를 세정하는 것을 말한다.
도 5 및 도 7f를 참조하면, 이온 주입 공정으로 제 1 폴리실리콘층(54)의 양측에 소오스 및 드레인(60a 및 60b)을 형성한다. 이온 주입 공정은 질화막(58)을 이온 주입 마스크로 이용하는 자기 정렬 이온 주입 공정으로 실시한다.
이때, 소오스(60a)는 소정 영역의 소자 분리막(52)을 제거한 후 소자 분리막(52)이 제거된 영역에도 불순물을 주입하여, 컨트롤 게이트를 공유하는 셀의 소오스를 모두 연결시킨다. 이로써, 소오스(60a)는 공통 소오스 라인의 형태로 형성된다.
상기의 공정을 통해, 플로팅 게이트, 컨트롤 게이트, 소오스 및 드레인으로 이루어진 플래시 메모리 셀이 제조된다.
상기에서와 같이, 본 발명은 컨트롤 게이트를 형성하기 위하여 건식 식각을 실시한 후 BOE 세정 공정 대신에 B 세정 공정이나 BN 세정 공정을 실시하여 텅스텐 실리사이드층의 측벽에 폴리머를 잔류시키므로써 후속의 자기 정렬 식각 공정 시 텅스텐 실리사이드층을 식각 공정으로부터 보호한다. BOE 세정 공정 대신에 BN 세정 공정을 실시할 경우 HBr/O2혼합 가스가 아닌 Cl2/O2혼합 가스로 자기 정렬 식각 공정을 실시하더라도, 도 8a에 도시된 바와 같이, 폴리머에 의해 텅스텐 실리사이드층의 측벽이 보호되므로, 세정 공정의 변경만으로도 자기 정렬 식각 공정의 마진을 충분히 확보할 수 있다. 실제로, 자기 정렬 식각 공정을 실시한 후에 측정한 제 1 폴리실리콘층의 식각 특성은 세정 공정의 종류에 상관없이 일정한 특성값을 갖는다. 한편, 자기 정렬 식각 공정을 실시한 후 BOE 세정 공정을 실시한 상태에서도 측정 장비를 통한 결함 측정(Defect Review) 결과가 거의 동일하다.
또한, 텅스텐 실리사이드층의 측벽에 폴리머의 존재 여부에 상관없이, 자기 정렬 식각 공정 시 Cl2/O2혼합 가스 대신에 HBr/O2혼합 가스를 이용하여 폴리실리콘층과 텅스텐 실리사이드층의 식각 선택비를 충분히 확보함으로써, 도 8b에 도시된 바와 같이, 텅스텐 실리사이드층에 폴리머가 형성되지 않더라도 텅스텐 실리사이드층의 측벽이 식각되는 것을 방지할 수 있다.
상기와 같이, 본 발명은 세정 공정의 공정 조건을 조절하거나, 자기 정렬 식각 공정의 공정 조건을 조절하여 텅스텐 실리사이드층의 식각 프로파일 특성을 향상시킬 수 있으며, 두 가지의 공정 조건을 모두 조절하여 텅스텐 실리사이드층의 식각 프로파일 특성을 더욱 더 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 컨트롤 게이트의 식각 공정 후 실시하는 세정 공정의 공정 조건 및 자기 정렬 식각 공정의 공정 조건을 조절하여 텅스텐 실리사이드층의 측벽이 식각되는 것을 방지하고 식각 프로파일 특성을 향상시키므로써, 컨트롤 게이트의 면저항이 증가되는 것을 방지할 수 있다.
또한, 텅스텐 실리사이드층의 식각 프로파일 특성을 향상시키므로써, 하부의 제 2 폴리실리콘층 및 유전체막에 손상이 발생되는 것을 근본적으로 차단하여 유전체막의 누설 전류 특성 등과 같은 전기적 특성을 향상시키고 수율을 증가시켜 공정의 신뢰성을 향상시킬 수 있다.
Claims (14)
- 터널 산화막 및 제 1 폴리실리콘층을 소정의 패턴으로 형성하고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성한 후 패터닝 공정을 통해 상기 텅스텐 실리사이드층 및 상기 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하고, 자기 정렬 식각 공정을 통해 상기 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 플래시 메모리 셀의 제조 방법에 있어서,상기 패터닝 공정을 실시한 후 세정 공정을 통해 산화물 계열의 파티클을 제거하되 폴리머는 상기 반사 방지막, 상기 텅스텐 실리사이드층 및 상기 제2 폴리실리콘층의 측벽에 잔류시켜 폴리머막이 형성되도록 함으로써, 상기 자기정렬 식각 공정 시 상기 텅스텐 실리사이드층의 측벽을 식각 손상으로부터 보호하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 터널 산화막 및 제 1 폴리실리콘층을 소정의 패턴으로 형성하고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성한 후 패터닝 공정을 통해 상기 텅스텐 실리사이드층 및 상기 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하고, 자기 정렬 식각 공정을 통해 상기 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 플래시 메모리 셀의 제조 방법에 있어서,상기 자기 정렬 식각 공정 시 식각 가스로 HBr/O2혼합 가스를 사용하여 상기 제 1 폴리실리콘층과 상기 텅스텐 실리사이드층의 식각 선택비를 확보함으로써 상기 텅스텐 실리사이드층의 측벽을 식각 손상으로부터 보호하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 터널 산화막 및 제 1 폴리실리콘층이 소정의 패턴으로 형성되고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성된 반도체 기판이 제공되는 단계와,상기 반사 방지막, 상기 텅스텐 실리사이드층, 상기 제 2 폴리실리콘층 및 상기 유전체막을 패터닝하여 상기 텅스텐 실리사이드층 및 상기 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하는 단계와,세정 공정을 통해 산화물 계열의 파티클을 제거하되 폴리머는 상기 반사 방지막, 상기 텅스텐 실리사이드층 및 상기 제2 폴리실리콘층의 측벽에 잔류시켜 폴리머막이 형성되도록 하는 단계와,자기 정렬 식각 공정으로 상기 제 1 폴리실리콘층 및 상기 터널 산화막을 식각하여 상기 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계와,상기 터널 산화막의 양측에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 터널 산화막 및 제 1 폴리실리콘층이 소정의 패턴으로 형성되고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성된 반도체 기판이 제공되는 단계와,상기 반사 방지막, 상기 텅스텐 실리사이드층, 상기 제 2 폴리실리콘층 및 상기 유전체막을 패터닝하여 상기 텅스텐 실리사이드층 및 상기 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하는 단계와,식각 가스로 HBr/O2혼합 가스를 이용한 자기 정렬 식각 공정으로 상기 제 1 폴리실리콘층 및 상기 터널 산화막을 식각하여 상기 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계와,상기 터널 산화막의 양측에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 터널 산화막 및 제 1 폴리실리콘층이 소정의 패턴으로 형성되고, 전체 상부에 유전체막, 제 2 폴리실리콘층, 텅스텐 실리사이드층, 반사 방지막을 순차적으로 형성된 반도체 기판이 제공되는 단계와,상기 반사 방지막, 상기 텅스텐 실리사이드층, 상기 제 2 폴리실리콘층 및 상기 유전체막을 패터닝하여 상기 텅스텐 실리사이드층 및 상기 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트를 형성하는 단계와,세정 공정을 통해 산화물 계열의 파티클을 제거하되 폴리머는 상기 반사 방지막, 상기 텅스텐 실리사이드층 및 상기 제2 폴리실리콘층의 측벽에 잔류시켜 폴리머막이 형성되도록 하는 단계와,식각 가스로 HBr/O2혼합 가스를 이용한 자기 정렬 식각 공정으로 상기 제 1 폴리실리콘층 및 상기 터널 산화막을 식각하여 상기 제 1 폴리실리콘층으로 이루어진 플로팅 게이트를 형성하는 단계와,상기 터널 산화막의 양측에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 패터닝 공정은 RIE 타입의 식각 장비 및 MERIE 타입의 식각 장비 중 어느 하나의 장비에서 실시되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항, 제 3 항, 제 4 항 및 제 5 항 중 어느 한 항에 있어서,상기 세정 공정은 다조식 타입의 세정 장치에서 B 세정 및 BN 세정 중 어느 하나의 세정으로 실시하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 B 세정은 100 내지 130℃의 온도에서 H2SO4와 H2O2가 3:1 내지 4:1로 혼합된 용액을 사용하여 실시되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 N 세정은 NH4OH, H2O2및 H2O가 1:1:5 내지 1:4:20으로 혼합된 용액을 사용하여 실시되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 세정 공정은 상기 다조식 타입의 세정 장치에서 세정 용액이 담긴 세정조에 약 10MHz의 고주파를 인가하는 메가 소닉 온 및, 세정조를 흔들어주는 락킹중 어느 하나를 적용하여 세정 특성을 향상시키는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 7 항에 있어서,상기 세정 공정은 감광막 DICD보다 전도막 FICD가 15 내지 25% 정도 커지는 게인 프로세스에 적용하여 폴리머의 잔류 특성을 향상시키는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 자기 정렬 식각 공정은 100 내지 5000W의 바이어스 파워가 인가된 상태에서 실시되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,상기 HBr/O2는 50:1 내지 100:1의 비율로 혼합된 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,상기 자기 정렬 식각 공정 시 50 내지 200sccm의 He 가스를 첨가 가스로 공급하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
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