KR100688748B1 - 비트 축소 장치 - Google Patents

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다카히사 하타노
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

계조성이 확보되고, 비트 노이즈의 시인을 방지한 비트 축소 장치가 제공된다. 본 발명의 비트 축소 장치는 적어도 입력 신호의 상태와 사용자의 설정 상태와 장치의 설정 상태 중 어느 하나에 근거하여, 단순한 절사 처리와 노이즈 쉐이핑(shaping) 처리를 사용하여 비트 축소 동작을 전환한다.

Description

비트 축소 장치{BIT REDUCTION DEVICE}
본 발명은 영상 신호의 계조성을 확보한 채로 그 비트수의 삭감을 실행하는 비트 축소 장치에 관한 것이다.
일반적으로, 디지털 신호 처리에서는 디지털화하는 비트수가 많으면 많을수록 계조성은 향상한다. 그러나, 비트수의 증가에 의해 회로 규모나 장치의 핀수가 증대한다고 하는 과제가 발생한다. 디지털 신호 처리에서 계조성을 가능한 한 확보한 채, 비트수를 삭감하는 방법이 여러 가지로 제안되고 있으며, 일본 특허 공개 제2000-224047호 공보는 그 일례이다.
또한, 더욱 일반적인 회로로서는, 노이즈 쉐이핑(shaping)으로서 가산기와 지연기를 이용한 비트수 삭감 회로가 잘 이용되고 있다. 이 선행 기술을, 종래예로서 도 5, 도 6, 도 7을 이용하여 설명한다.
도 5는 종래예의 구성을 나타내는 블록도이다. 동일 도면에서, 화질 보정 회로(500)는 입력 단자(520)를 거쳐서 인가된 m비트(m은 정수)의 입력 신호에 대하여 여러 가지의 디지털 신호 처리를 실시한다. 그 때, m비트로 구성된 입력 신호 의 비트 정밀도를 손상하지 않도록 신호 처리의 내용에 따라서 비트 처리가 이루어진다. 다음에, 가산기(511)와 지연기(512)로 구성되는 노이즈 쉐이핑 회로(510)가 비트수의 삭감을 실행하여, m비트로 구성된 신호를 n비트(n은 정수이며, m보다도 작은 값)로 구성된 신호로 변환한다.
도 6은 그 때의 상태를 나타내고 있다. 도 6은 도 5에서의 m은 10, n은 8로 하고 있다. 값 600은 화질 보정 회로(500)의 출력을 나타내고 있으며, 화질 보정 회로(500)의 출력이 16진수로 30F인 경우를 가정하고 있다. 16진수의 30F를 10진수로 나타내면 783이다.
이것을 8비트로 변환하면 195.75이지만, 단순한 절사에 의해서는 195로 된다. 그 때문에, 소수점 이하의 성분, 즉 10비트의 하위 2비트의 성분이 무시되어 버린다. 노이즈 쉐이핑 회로(510)는 그 잃어지는 2비트의 성분을 PWM(Pulse Width Modulation)화하여 상위 비트에 가산함으로써, 적분 효과에 의해 하위 비트의 정보를 유사적으로 재현하는 것이다.
가산기(511)는 지연기(512)의 출력의 하위 2비트를 m비트의 화질 보정 회로(500)의 출력과 가산한 후, 지연기(512)에 입력한다. 지연기(512)의 출력의 하위 2비트를 제외한 상위 8비트를 출력으로 함으로써, 하위 비트의 PWM 처리가 가능해진다. 여기서, 일반적으로 가산기(511)에서는 오버플로우하기 때문에 후단에 리미터(limiter)를 마련하는 것은 말할 필요도 없다.
값 601은 노이즈 쉐이핑 회로(510)에 의해 비트수가 8비트로 변환된 후의 타이밍 챠트를 나타내고 있다. 값 602는 값 601의 다음의 주사 기간, 값 603은 값 602의 다음의 주사 기간, 값 604는 값 603의 다음의 주사 기간에서의 타이밍 챠트이다. 10비트에서 30F의 신호는 C3, C4, C4, C4, C3, C4, C4, C4 …로 변환되어 있다. C3는 10진수로 195, C4는 196이다. C3, C4, C4, C4를 적분하면 195.75로 되고, 유사적으로 10비트의 정밀도가 나타나 있는 것을 알 수 있다.
도 7은 상술한 처리가 실시된 경우에, 디스플레이에 표시되는 영상의 상태를 나타내고 있다. 도 7에서, 주사선 702는 주사선 701의 다음의 주사선, 주사선 703은 주사선 702의 다음의 주사선, 주사선 704는 주사선 703의 다음의 주사선이다. 값 601은 주사선 701로, 값 602는 주사선 702로, 값 603은 주사선 703으로, 값 604는 주사선 704로 각각 표시된다. 검은 사각은 값 「C3」의 화소를, 흰 사각은 값 「C4」의 화소를 각각 나타내고 있다. 따라서, 휘도가 조금 상이한 화소가 혼재한다. 그 혼재 패턴은 별로 변화되지 않고서 고정 상태에 가까운 경우도 있다.
그러나, 상술한 바와 같은 처리에서는, 입력 신호가 일정 휘도인 경우, 특히, 대형이고 저해상도인 액정 패널, 예를 들면 20V형이고 해상도 VGA(640×480도트)와 같은 1화소가 큰 경우에는, PWM 성분이 비트 노이즈 또는 종선 노이즈로서 시인되어 버린다.
일반적으로 영상 신호는 시시각각 변화되는 신호이어서, PWM 성분은 그렇게 눈에 띄지 않는다. 한편, 입력 신호가 무입력인 경우는, DC적으로 "0" 의 신호이다. DC적으로 "0"이라고 하는 것은 흑(black)이고, 통상은 노이즈가 있었다고 해도 눈에 띄지 않지만, 화질 보정 회로(500)에서 영상 신호에 오프셋을 가하는 경우(사용자 조정으로 흑레벨(black level)을 올리는 것에 상당함)는, PWM 성분이 노이 즈로서 시인된다고 하는 문제가 있다.
발명의 개시
비트 축소 장치는, 입력 영상 신호의 화질을 보정하는 화질 보정 회로와, 화질 보정 회로의 출력의 비트수를 삭감하는 제 1 비트 축소부와, 화질 보정 회로의 출력의 비트수를 삭감하는 제 2 비트 축소부와, 적어도 입력 영상 신호의 동기 신호의 검출 결과를 판단 요인의 하나로서, 판별 신호를 생성하는 판별 회로와, 판별 회로로 제어되고, 제 1 비트 축소부의 출력과 상기 제 2 비트 축소부의 출력 중 어느 한쪽을 선택하는 제 1 선택기를 구비하고, 제 1 비트 축소부는 화질 보정 회로의 출력을 노이즈 쉐이핑하고, 또한 비트수를 삭감하는 제 1 노이즈 쉐이핑 회로를 갖는다.
도 1은 본 발명의 비트 축소 장치의 블록도,
도 2는 본 발명의 비트 축소 장치의 상세한 구성예를 나타내는 블록도,
도 3은 본 발명에서 비트수를 삭감하는 부분의 다른 구성예를 나타내는 블록도,
도 4는 본 발명에서 비트수를 삭감하는 부분의 또 다른 구성예를 나타내는 블록도,
도 5는 종래의 비트 축소 장치의 일례를 나타내는 블록도,
도 6은 비트 축소 장치에서의 동작을 나타낸 타이밍 챠트,
도 7은 종래의 비트 축소 장치를 사용한 경우에 디스플레이에 표시되는 영상의 상태이다.
발명을 실시하기 위한 최선의 형태
본 발명의 비트 축소 장치는 적어도 입력 신호의 상태와 사용자의 설정 상태와 장치의 설정 상태 중 어느 하나에 근거하여 비트 축소 동작을 전환한다. 이렇게 함으로써, 본 발명의 비트 축소 장치는 계조성을 확보하고, 또한 비트 노이즈의 발생을 방지할 수 있어, 앞서 설명한 종래 방식에서의 과제도 해결할 수 있다.
(실시예)
도 1은 본 발명의 비트 축소 장치의 구성도의 일례이다. 도 1에서, 화질 보정 회로(100)는 단자(150)를 거쳐서 입력된 입력 영상 신호의 화질을 보정한다. 화질 보정 회로(100)의 출력은 제 1 비트 축소부인 제 1 노이즈 쉐이핑 회로(110)(이후, 노이즈 쉐이핑 회로(110)라고 기재함)와 제 2 비트 축소부(120)에 입력된다. 도 1에서는, 제 1 비트 축소부는 가산기(111)와 지연기(112)로 구성된 노이즈 쉐이핑 회로(110)로 구성되고, 제 2 비트 축소부(120)는 제 1 상위 비트 선택 회로(121)(이후, 상위 비트 선택 회로(121)라고 기재함)로 각각 구성된 경우를 예로 들고 있다. 가산기(111)는 지연기(112)의 출력에서의 소정의 하위 비트와 화질 보정 회로(100)의 출력을 가산한다. 지연기(112)는 가산기(111)의 출력을 지연한다. 제 1 선택기(130)(이후, 선택기(130)라고 기재함)는 지연기(112)의 출력의 소정의 상위 비트를 제 1 입력으로 하고, 상위 비트 선택 회로(121)의 출력을 제 2 입력으로 하여, 그 어느 하나를 선택한다. 판별 회로(140)는 단자(160)를 거쳐서 입력된 영상 신호의 동기 신호의 유무를 검출하고, 그 검출 결과 등에 근거하여 선택기(130)를 제어한다. 도 1에서는 판별 회로(140)는 동기 검출 회로(141)로 구성된 경우를 예로 들고 있다.
이하에 구체적인 동작을 설명한다. 화질 보정 회로(100)는 m비트(m은 정수)로 구성되어 있는 입력 신호에 여러 가지의 디지털 신호 처리를 실행한다. 그 때, m비트의 입력 신호의 비트 정밀도를 손상하지 않도록 신호 처리의 내용에 따라서 비트 처리가 이루어진다. 예를 들면, 입력 신호의 흑레벨 조정을 실행하는 경우는, 입력 영상 신호에 일정한 값을 가산함으로써 흑레벨 조정이 실행된다. 화질 보정 회로(100)의 출력은 입력 신호와 동일한 m비트의 비트 정밀도를 유지하고 있다.
선택기(130)의 출력은 단자(170)를 거쳐서 후단에 공급된다. 후단은, 예를 들면 액정 패널로서, 취급할 수 있는 비트수가 n비트(n은 정수이며, m보다도 작은 값)라고 하면, 어딘가에서 비트수의 삭감을 실행할 필요가 있다. 그래서, 가산기(111)와 지연기(112)로 구성되는 노이즈 쉐이핑 회로(110)와 상위 비트 선택 회로(121)에서 비트 삭감이 실시된다. 즉, m비트로 구성되어 있던 신호가 n비트로 구성되는 신호로 변환된다. 제 1 비트 축소부(110)는 노이즈 쉐이핑 회로로 구성되어 있기 때문에, 노이즈 쉐이핑도 실시한다. 이 노이즈 쉐이핑에 대해서 도 1과 도 6을 이용하여 설명한다.
도 1 및 도 6의 예에서는, m은 10, n은 8로 하고, 화질 보정 회로(100)의 출력이 16진수로 30F인 경우를 가정하고 있다. 화질 보정 회로(100)의 출력은 값 600이며, 16진수의 30F를 10진수로 나타내면 783이다. 이것을 8비트로 변환하면 195.75이다. 도 6의 값 601, 602, 603, 604는 가산기(111)와 지연기(112)로 구성되어 있는 노이즈 쉐이핑 회로(110)에 의해 비트수가 8비트로 변환된 후의 타이밍 챠트를 나타내고 있다. 종래 방식인 도 5에서 기재한 것과 마찬가지로, 10비트에서 30F의 신호는 C3, C4, C4, C4, C3, C4, C4, C4 …로 변환되어 있다. 즉, 노이즈 쉐이핑 회로(110)의 출력은 앞서 설명한 PWM을 따르고 있다.
C3는 10진수로 195, C4는 196이다. C3, C4, C4, C4를 적분하면 195.75로 되어, 유사적으로 10비트의 정밀도가 나타나 있는 것을 알 수 있다.
실제는 입력 신호는 30F 고정이 아니라, 차차 화상 내용에 따라서 변화되고 있다. 또한, 화질 보정 회로(100)로 입력하는 신호에는 아날로그ㆍ디지털 변환될 때의 양자화 오차 등이 포함되어 있으며, 항상 입력 신호는 변화되고 있는 것으로 된다.
한편, 입력 신호가 무입력인 경우는, 완전한 디지털적으로 "0"의 신호가 입력된 것과 동등하다. 화질 보정 회로(100)는 이 때 흑레벨의 조정을 실행하여 30F를 출력했다고 하면, 화질 보정 회로(100)의 출력은 항상 30F 고정이며, 노이즈 쉐이핑 후의 신호는 C3과 C4를 규칙적으로 반복하는 것으로 되어, 이 경우는 노이즈로서 눈에 띄게 된다.
그런데, 판별 회로(140)를 구성하는 동기 검출 회로(141)는 동기의 유무를 검지함으로써 무입력인지 여부를 검출한다. 무입력인 경우는, 판별 회로(140)는 선택기(130)가 제 2 비트 축소부(120)의 출력을 선택하도록 선택기(130)를 제어한다. 제 2 비트 축소부(120)는 화질 보정 회로(100)의 출력의 상위 비트만을 선택하는 상위 비트 선택 회로(121)로 구성되어 있다. 즉, 선택기(130)에 의해서 노이즈 쉐이핑을 받지 않은 신호가 출력된다. 이러한 구성을 취하는 것에 의해, 무입력시의 노이즈와 통상 동작시의 계조성을 양립할 수 있다.
도 2는 도 1에 나타낸 본 발명의 실시예의 더욱 상세한 구성예를 나타내고 있다. 도 2에서, 도 1과 동일한 번호가 부여되어 있는 부분은 도 1과 마찬가지이고, 그들의 상세한 설명은 생략한다.
단자(150)를 거쳐서 입력된 콤포지트 영상 신호는 아날로그ㆍ디지털 변환기(210)(도 2에서는, A/D로 기재하고, 이후 A/D 변환기(210)로 기재함)에서 디지털 신호로 변환된다. 비디오 디코더(220)는 A/D 변환기(210)로부터 출력되는 콤포지트 영상 신호의 디지털 신호를 콤포넌트 영상 신호의 디지털 신호로 변환한다. 도 2에서는, 화질 보정 회로(100)가 해상도 변환기(101)와 계조ㆍ밝기 조정기(102)와 γ보정기(103)로 구성되는 예를 나타내고 있다. 해상도 변환기(101)는 A/D 변환기(210)의 출력의 해상도를 변환한다. 해상도 변환기(101)의 구체적인 처리예로서는, 1수평 주사 기간내에 존재하는 화소의 수(수평 화소수)나 1화면내에 존재하는 주사선의 수(수직 화소수)를 변환하는 처리를 들 수 있다. 이 처리는, 후단에서 필요로 되는 화소수의 구성에 합치시키기 위해서 필요한 처리이다. 해상도 변환기 (101)는 화소수의 구성을 변환함에 있어서, 화질 열화를 가능한 한 방지하기 위해서 필터 처리도 실시하는 경우가 많다. 이렇게 하여, A/D 변환기(210)의 출력을 후단의 회로나 디스플레이 등에서 취급할 수 있는 수평 화소수와 수직 화소수에 맞출 수 있다. 계조ㆍ밝기 조정기(102)는 해상도 변환기(101)로부터의 영상 데이터의 값을 변환하여, 디스플레이에 표시되는 영상의 계조나 밝기나 색상 등을 조정한다. γ보정기(103)는 계조ㆍ밝기 조정기(102)로부터의 영상 데이터에 대하여 γ보정을 실시하여, 디스플레이에 표시되는 영상의 휘도나 색상의 선형성을 보정한다. 해상도 변환기(101)와 계조ㆍ밝기 조정기(102)와 γ보정기(103)에 의해, 후단의 디스플레이에 표시되는 영상의 화질이 보정된다.
단자(150)를 거쳐서 입력된 콤포지트 영상 신호는 판별 회로(140)에도 입력되고 있다. 도 2에서는, 판별 회로(140)가 동기 분리 회로(142)와 마이크로 컴퓨터(143)와 메모리(144)로 구성되는 예를 나타내고 있다. 동기 분리 회로(142)는 단자(150)를 거쳐서 입력된 콤포지트 영상 신호로부터 동기 신호를 분리하고, 분리한 동기 신호를 마이크로 컴퓨터(143)와 제 2 선택기(250)(이후, 선택기(250)라고 기재함)에 공급한다. 마이크로 컴퓨터(143)에는 동기 분리 회로(142)에서 분리된 동기 신호와, 사용자가 설정 입력 단자(270)를 거쳐서 입력한 설정 정보가 공급되고 있다. 또한, 메모리(144)가 마이크로 컴퓨터(143)에 접속되어 있다. 마이크로 컴퓨터(143)는 입력되는 동기 신호의 상태와, 설정 입력 단자(270)를 거쳐서 입력된 설정 정보와, 메모리(144)에 수납되어 있는 데이터 등을 기초로 하여 판별 신호를 생성한다. 메모리(144)에 수납되어 있는 데이터는 화질 보정 회로(100)의 여러 설정 정보나, 설정 입력 단자로부터 이미 입력되어 있는 사용자의 여러 설정값이나, 마이크로 컴퓨터(143)에서의 판단 알고리즘에 관한 정보 등이 저장되어 있다. 이 판별 회로(140)는 계조ㆍ밝기 조정기(102)와 선택기(140)와 선택기(250)를 제어한다.
자주(自走) 동기 신호 생성 회로(240)는 자주의 동기 신호를 생성한다. 선택기(250)의 한쪽의 입력 단자에는 자주 동기 신호 생성 회로(240)에서 생성된 동기 신호가 입력되고, 다른 입력 단자에는 동기 분리 회로(142)에서 분리된 동기 신호가 입력되고 있다. 선택기(250)는 마이크로 컴퓨터(143)에 의해서 제어되고, 동기 신호 분리 회로로부터 동기 신호가 출력되고 있는 경우는, 그 동기 신호를 선택한다. 한편, 선택기(250)는 마이크로 컴퓨터(143)에 의해서 제어되고, 동기 신호 분리 회로로부터 동기 신호가 출력되고 있지 않은 경우는, 자주 동기 신호 생성 회로(240)로부터의 동기 신호를 선택한다.
도 2에서는, 디스플레이의 일례로서 액정 패널 모듈(260)이 도시되어 있다. 액정 패널 모듈(260)에는 선택기(140)로부터의 영상 데이터와, 선택기(250)로부터의 동기 신호가 입력되고 있다. 액정 패널 모듈(260)은 선택기(250)로부터의 동기 신호에 의해 표시의 동기가 취해지고, 선택기(140)로부터의 영상 데이터를 받아서 영상을 표시한다.
이상의 구성에 의해, 도 1에 나타낸 본 발명의 실시예와 마찬가지의 효과를 얻을 수 있다.
부가하여, 도 2에 나타낸 본 발명의 실시예에서는, 사용자의 설정 상황이나 화질 보정 회로(100)의 설정 상황이나 메모리(144)에 수납되어 있는 여러 정보와, 동기 신호 분리 결과 등을 기초로 하여 선택기(140)가 제어되고 있다. 즉, 화소 단위에서의 제어나, 영상의 성질을 기초로 한 제어나, 신호 처리의 설정 상황을 기초로 한 제어가 가능하다. 그 결과, 적응적 또한 고품질의 비트 축소 장치를 실현할 수 있다.
또한, 도 2에 나타낸 본 발명의 실시예에서는, 단자(150)에 영상 신호가 입력되고 있지 않은 경우나, 품질이 좋지 않은 동기 신호를 따른 영상 신호가 입력되고 있는 경우이어도, 동기 신호가 액정 패널 모듈(260)에 공급된다. 따라서, 액정 패널 모듈(260)의 주사 동작을 안정하게 실행할 수 있는 비트 축소 장치를 실현할 수 있다.
다음에, 도 1 및 도 2에 도시된 비트 축소 장치에서의 제 2 비트 축소부(120)의 다른 구성예를 도 3과 함께 설명한다.
도 3은 도 1 및 도 2에 도시된 비트 축소 장치에서의 제 2 비트 축소부(120)의 다른 구성예를 나타내는 블록도이다. 도 3에서, 도 1 또는 도 2와 동일한 번호의 부분은 도 1 또는 도 2와 마찬가지다. 화질 보정 회로(100)의 출력은 단자(330)를 거쳐서 제 1 비트 축소부인 노이즈 쉐이핑 회로(110)와, 제 2 비트 축소부(120)에 입력된다. 제 2 비트 축소부(120)는 제 2 노이즈 쉐이핑 회로(122)(이후, 노이즈 쉐이핑 회로(122)라고 기재함)와 제 2 상위 비트 선택 회로(123)(이후, 상위 비트 선택 회로(123)라고 기재함)의 직렬 접속으로 구성되어 있다. 선택기(140)는 노이즈 쉐이핑 회로(110)의 출력과 상위 비트 선택 회로(123)의 출력을 받 아, 어느 한쪽을 선택하여 단자(170)를 거쳐서 출력한다.
단자(330)에 입력되고 있는 영상 신호는 10비트로서, 단자(170)로부터 6비트로 출력하는 경우를 가정한다. 즉, m이 10이고, n이 6인 경우를 가정한다. 노이즈 쉐이핑 회로(110)는 10비트의 신호를 노이즈 쉐이핑 처리하고, 또한 6비트로 비트수를 삭감한 신호를 선택기(140)에 공급한다. 한편, 노이즈 쉐이핑 회로(122)는 입력되고 있는 10비트의 신호를 노이즈 쉐이핑 처리하고, 또한 8비트로 비트수를 삭감한 신호를 상위 비트 선택 회로(123)에 공급한다. 상위 비트 선택 회로(123)는 노이즈 쉐이핑 회로(122)의 출력 신호의 하위 2비트를 버리고 상위 6비트를 선택기(170)에 공급한다.
노이즈 쉐이핑 회로(122)는 8비트로 비트수를 삭감하고 있기 때문에, 최하위 1비트에 상당하는 값, 즉 다이나믹 레인지(dynamic range)의 256분의 1의 레벨로 PWM이 발생하고 있다. 이 신호의 하위 2비트가 상위 비트 선택 회로(123)에서 삭제된다. 노이즈 쉐이핑 회로(122)의 출력은 PWM을 따르고 있는 것이지만, 그 출력 신호의 하위 2비트가 11과 00으로 변동하여 PWM을 따르고 있는 경우는, 최상위 비트(MSB: Most Significant Bit)로부터 6비트째도 1과 0으로 변동하고 있다. 따라서, 이러한 경우는, 상위 비트 선택 회로(123)의 출력도 이 6비트째에 상당하는 값, 즉 다이나믹 레인지의 64분의 1의 레벨로 PWM이 발생하고 있다. 노이즈 쉐이핑 회로(122)의 출력의 하위 2비트가 11과 00으로 출현하여 PWM이 발생하고 있는 경우 이외에서는, 6비트째는 변동하지 않기 때문에, 상위 비트 선택 회로(123)의 출력은 PWM을 따르지 않는다.
즉, 도 3의 구성에서는, 제 2 비트 축소부(120)에서도 적은 빈도로 PWM을 따르게 된다. 이렇게 동작시킴으로써, 도 1이나 도 2의 경우보다도 좋은 화질을 얻을 수 있는 경우가 있다.
다음에, 도 1 및 도 2에 도시된 비트 축소 장치에서의 제 2 비트 축소부(120)의 또 다른 구성예를 도 4와 함께 설명한다.
도 4는 도 1 및 도 2에 도시된 비트 축소 장치에서의 제 2 비트 축소부(120)의 또 다른 구성예를 나타내는 블록도이다. 도 4에서, 도 1 또는 도 2와 동일한 번호의 부분은 도 1 또는 도 2와 마찬가지다. 화질 보정 회로(100)의 출력은 단자(330)를 거쳐서 제 1 비트 축소부인 노이즈 쉐이핑 회로(110)와, 제 2 비트 축소부(120)에 입력된다. 제 2 비트 축소부(120)는 제 3 상위 비트 선택 회로(124)(이후, 상위 비트 선택 회로(124)라고 기재함)와 제 3 노이즈 쉐이핑 회로(125)(이후, 노이즈 쉐이핑 회로(125)라고 기재함)의 직렬 접속으로 구성되어 있다. 선택기(140)는 노이즈 쉐이핑 회로(110)의 출력과 노이즈 쉐이핑 회로(125)의 출력을 받아, 어느 한쪽을 선택하여 단자(170)를 거쳐서 출력한다.
단자(330)에 입력되고 있는 영상 신호는 10비트로서, 단자(170)로부터 6비트로 출력하는 경우를 가정한다. 즉, m이 10이고, n이 6인 경우를 가정한다. 노이즈 쉐이핑 회로(110)는 10비트의 신호를 노이즈 쉐이핑 처리하고, 또한 6비트로 비트수를 삭감한 신호를 선택기(140)에 공급한다. 한편, 상위 비트 선택 회로(124)는 단자(330)에 입력되고 있는 10비트의 영상 신호의 하위 2비트를 버리고 상위 8비트만을 노이즈 쉐이핑 회로(125)에 공급한다. 노이즈 쉐이핑 회로(125)는 입력 되고 있는 8비트의 신호를 노이즈 쉐이핑 처리하고, 또한 6비트로 비트수를 삭감하여 선택기(140)에 공급한다.
노이즈 쉐이핑 회로(110)는 최하위 비트(LSB: Most Least Bit)인 10비트째까지 사용하여 노이즈 쉐이핑 동작을 실행하고 있기 때문에, 섬세하고 치밀한 처리를 실시할 수 있다. 환언하면, 노이즈 쉐이핑 회로(110)는 최하위 1비트에 상당하는 값, 즉 다이나믹 레인지의 1024분의 1의 레벨까지 포함시킨 연산에 의해 PWM을 발생시켜, 그 결과의 상위 6비트를 출력하고 있다.
한편, 노이즈 쉐이핑 회로(125)는 상위 8비트의 신호를 6비트로 비트수를 삭감하고 있다. 노이즈 쉐이핑 회로(125)는 9비트째와 10비트째는 사용할 수 없고, 8비트째까지를 사용하여 노이즈 쉐이핑 동작을 실행하고 있다. 노이즈 쉐이핑 회로(125)는 MSB로부터 8비트째에 상당하는 값, 즉 다이나믹 레인지의 256분의 1의 레벨까지 포함시킨 연산에 의해 PWM을 발생시키고 있다. 따라서, 노이즈 쉐이핑 회로(110)의 쪽이 노이즈 쉐이핑 회로(125)보다도 섬세하고 치밀한 처리를 실시할 수 있다.
즉, 도 4의 구성에서는, 제 1 비트 축소부(110)에서는 섬세하고 치밀한 노이즈 쉐이핑이 실행되고, 제 2 비트 축소부(120)에서 제 1 비트 축소부(110)보다도 정밀하지 않은 노이즈 쉐이핑이 실행된다. 이렇게 동작시킴으로써, 도 1이나 도 2나 도 3의 경우보다도 좋은 화질을 얻을 수 있는 경우가 있다.
이상과 같이, 본 발명의 비트 축소 장치는 적어도 입력 신호의 상태와 사용자의 설정 상태와 장치의 설정 상태 중 어느 하나에 근거하여 비트 축소 동작을 전 환한다. 이렇게 함으로써, 본 발명의 비트 축소 장치는 계조성을 확보하고, 또한 비트 노이즈의 발생을 방지할 수 있어, 종래 방식에서의 과제도 해결할 수 있다.
본 발명에 의한 비트 축소 장치는 계조성을 확보하고, 또한 비트 노이즈의 발생을 방지할 수 있다. 또한, 본 발명에 의한 비트 축소 장치는 입력 신호가 일정 휘도인 경우이어도, PWM 성분에 의한 비트 노이즈 또는 종선 노이즈로서 시인되는 것을 방지할 수 있다.

Claims (5)

  1. 입력 영상 신호의 화질을 보정하는 화질 보정 회로와,
    상기 화질 보정 회로의 출력의 비트수를 삭감하는 제 1 비트 축소부와,
    상기 화질 보정 회로의 출력의 비트수를 삭감하는 제 2 비트 축소부와,
    적어도 상기 입력 영상 신호의 동기 신호의 검출 결과를 판단 요인으로 하여, 판별 신호를 생성하는 판별 회로와,
    상기 판별 회로로 제어되고, 상기 제 1 비트 축소부의 출력과 상기 제 2 비트 축소부의 출력 중 어느 한쪽을 선택하는 제 1 선택기
    를 구비하고,
    상기 제 1 비트 축소부는 상기 화질 보정 회로의 출력을 노이즈 쉐이핑(shaping)하고, 또한 비트수를 삭감하는 제 1 노이즈 쉐이핑 회로를 갖고,
    상기 제 2 비트 축소부는 입력되는 비트로부터 상위 소정 수의 비트를 선택하는 비트 선택 회로를 갖는
    비트 축소 장치.
  2. 제 1 항에 있어서,
    자주(自走) 동기 신호를 발생하는 자주 동기 신호 생성 회로와,
    상기 입력 영상 신호로부터 동기 신호를 분리하는 동기 분리 회로와,
    상기 판별 회로에 의해 제어되어, 상기 동기 분리 회로의 출력과 상기 자주 동기 신호 중 어느 한쪽을 선택하는 제 2 선택기와,
    상기 제 2 선택기로부터 출력되는 동기 신호로 주사하여, 상기 제 1 선택기의 출력을 표시하는 디스플레이
    를 더 구비하고,
    상기 판별 회로는
    상기 동기 분리 회로와, 마이크로 컴퓨터와, 메모리와, 사용자의 설정 정보를 입력하는 설정 입력 단자를 구비하며,
    상기 동기 분리 회로의 출력과 사용자의 화질 설정 상황 중 적어도 어느 한쪽을 기초로 하여 상기 판별 신호를 출력하고,
    상기 제 1 선택기는 상기 판별 회로에 의해 제어되어, 상기 제 1 비트 축소부의 출력과 상기 제 2 비트 축소부의 출력 중 어느 한쪽을 선택하는
    비트 축소 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비트 선택 회로는 상기 화질 보정 회로가 출력하는 비트의 상위 소정 수의 비트만을 선택하여 출력하는 비트 축소 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 비트 축소부는,
    상기 화질 보정 회로의 출력을 노이즈 쉐이핑하고, 또한 비트 수를 삭감하는 제 2 노이즈 쉐이핑 회로를 더 갖고,
    상기 비트 선택 회로는, 상기 제 2 노이즈 쉐이핑 회로가 출력하는 비트 중, 상위 소정수의 비트만을 선택하여 출력하는
    비트 축소 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 비트 선택 회로는 상기 화질 보정 회로가 출력하는 비트 중 상위 소정 수의 비트를 선택하여 출력하고,
    상기 제 2 비트 축소부는, 상기 비트 선택 회로의 출력을 노이즈 쉐이핑하고, 또한 비트 수를 삭감하는 제 2 노이즈 쉐이핑 회로를 더 갖는
    비트 축소 장치.
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