JP3657191B2 - アップ／ダウングレーコードカウンタおよびこれを備えた固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、グレーコードカウンタに関するものである。特に、アップカウントとダウンカウントとのいずれも行えるアップ／ダウングレーコードカウンタに関するものである。
【０００２】
【従来の技術】
従来のカウンタは、図３に示すバイナリーコードを用いたバイナリーコードカウンタであった。尚、図３においては５ビット構成のバイナリーコードを示している。バイナリーコードカウンタでは１０進カウントが１つ遷移する際に複数個のビット遷移を有する場合があった。例えば、１０進カウントが「０」から「１」に遷移する場合は、バイナリーコードでは「０００００」から「００００１」に変化するのでビット遷移数は１個であるが、１０進カウントが「１５」から「１６」に状態が遷移するときには、バイナリーコードでは「０１１１１」から「１００００」に変化するのでビット遷移数は５個になる。ビット遷移数が多くなれば遷移するときに電源電流が多く流れて、電気的ノイズが発生する。その際にカウンタ内の信号間に干渉が起こり、システムが誤動作するおそれがあった。
【０００３】
このような複数個のビット遷移に起因する電気的ノイズの発生を抑制することのできるカウンタとして、図３に示すグレーコードを用いたグレーコードカウンタが提案されている。尚、図３においては５ビット構成のグレーコードを示している。グレーコードでは連続した１０進カウントでは、１ビットだけ異なる符号となり、その他のビットは同じ符号となる。つまり、連続する１０進カウントでは、ビット遷移数が常に１個となる。これにより、グレーコードカウンタはビット遷移による電流をバイナリーコードカウンタより少なくすることができ、複数個のビット遷移に起因する電気的ノイズの発生を抑制することができる。
【０００４】
一方、固体撮像装置においてデコーダ型の走査回路を用いる場合がある。デコーダ型の走査回路の場合、カウンタが出力する値と一致するアドレスを走査する。固体撮像装置において、小さい値のアドレスから走査していくと正像モードになり、大きい値のアドレスから走査していくと鏡像モードになる。従って、固体撮像装置に正像モードと鏡像モードの動作を行わせたい場合は、アップ／ダウンカウントが可能なカウンタが必要となる。
【０００５】
電気的ノイズの発生が抑制でき、かつアップ／ダウンカウントが可能である従来のアップ／ダウングレーコードカウンタの代表的な論理回路を図６に示す。尚、図６に示す従来のアップ／ダウングレーコードカウンタは５ビットカウンタである。従来のアップ／ダウングレーコードカウンタ１０は、アップカウント用クロック生成回路１１とダウンカウント用クロック生成回路１２とを備えており、クロック切替回路１３が指示信号ＭＩＲに基づいてアップカウント用クロック生成回路１１から出力される信号かダウンカウント用クロック生成回路１２から出力される信号かのいずれかを選択してフリップフロップＦＦ１１〜ＦＦ１５に出力する。すなわち、クロック切替回路１３は、アップカウント時にはアップカウント用クロック生成回路１１の信号を出力し、ダウンカウント時にはダウンカウント用クロック生成回路１２の信号を出力する。
【０００６】
アップカウントさせる場合の論理回路部とダウンカウントさせる場合の論理回路部とを備えたアップ／ダウングレーコードカウンタとしては、図６に示したアップ／ダウングレーコードカウンタの他にも例えば特開平１−２５１８２２号公報に開示されたグレーコードカウンタが挙げられる。
【０００７】
【発明が解決しようとする課題】
上述した従来のアップ／ダウングレーコードカウンタはアップカウントさせる場合の論理回路部とダウンカウントさせる場合の論理回路部の両方を備えていた。このような構成では、アップカウントのみのグレーコードカウンタにはなかったダウンカウント時に動作する論理回路部が必要になり、回路規模が増大するという問題があった。
【０００８】
本発明は、上記の問題点に鑑み、回路規模の小さいアップ／ダウングレーコードカウンタを提供することを目的とする。また、小型化を図ることができる正像モードと鏡像モードの切替が可能な固体撮像装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るアップ／ダウングレーコードカウンタにおいては、アップカウントまたはダウンカウントのいずれか一方向のみしかカウントできない一方向カウントグレーコードカウンタと、該一方向カウントグレーコードカウンタから出力されるデータの最上位ビットを入力し、前記データの最上位ビットをそのまま出力するか反転したのち出力するかを選択する最上位ビットデータ選択手段と、カウントを開始する１０進カウントに対応するグレーコードデータに応じて前記一方向カウントグレーコードカウンタの初期状態を制御するカウント開始データ設定手段とを備える。
【００１０】
そして、前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と同一方向のカウント動作を行うときは、前記最上位ビットデータ選択手段が前記データの最上位ビットをそのまま出力し、前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、前記最上位ビットデータ選択手段が前記データの最上位ビットを反転して出力し、前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、前記カウント開始データ設定手段が、カウントを開始する１０進カウントに対応するグレーコードデータの最上位ビットのみを反転させ、前記一方向カウントグレーコードカウンタが、その最上位ビットのみが反転したグレーコードデータからカウントを開始する。
【００１１】
また、カウントを終了する１０進カウントに対応するグレーコードデータに応じて前記一方向カウントグレーコードカウンタの動作を制御するカウント終了データ設定手段を備えるようにしてもよい。
【００１２】
また、上記目的を達成するために、本発明に係る固体撮像装置においては、光電変換素子と、該光電変換素子からの信号を順次読み出すための走査手段と、を備えるとともに、前記走査手段が上述した構成のアップ／ダウングレーコードカウンタを有し、該アップ／ダウングレーコードカウンタが出力するカウントに基づいてアドレス指定を行うようにする。
【００１３】
【発明の実施の形態】
本発明者は、アップ／ダウングレーコードカウンタの回路規模を小さくする手段について鋭意検討を重ねた結果、グレーコードにおける最上位ビット以外のビット構成の対称性を利用することによってアップ／ダウングレーコードカウンタの回路規模を小さくできることを見い出した。ここで、グレーコードにおける最上位ビット以外のビット構成の対称性とは、図３に示した５ビットのグレーコードでは１０進カウント「１５」と「１６」は最上位ビット以外は、同じビット構成をなしていることである。このことは、１０進カウント「１４」と「１７」、１０進カウント「１３」と「１８」、１０進カウント「１２」と「１９」、…、１０進カウント「１」と「３０」、１０進カウント「０」と「３１」でも同様の関係である。つまり、１０進カウント「１５」と「１６」との中間値を対称の中心にして、最上位ビットを除いた下位４ビットが同じビット構成をなしている。尚、５ビットカウンタの場合は１０進カウント「１５」と「１６」との中間値が対称の中心となっているが、一般にＮビットカウンタの場合は、１０進カウント「２N-1−１」と「２N-1」との中間値が対称の中心となる。
【００１４】
次に、図３に示したグレーコードの最上位ビットを反転させた場合の対応図を図４に示す。１０進カウント「０」のグレーコードは「０００００」であり、この最上位ビットを反転させたものは「１００００」である。グレーコードの「１００００」は１０進カウント「３１」に相当する。最上位ビットを反転して出力すれば、１０進カウント「０」は「３１」、１０進カウント「１」は「３０」、１０進カウント「２」は「２９」、…、１０進カウント「３０」は「１」、「３１」は「０」となる。
【００１５】
１０進カウント「０」から「３１」までアップカウントしている出力の最上位ビットを反転させて出力すれば、出力される値は１０進カウント「３１」から「０」までダウンカウントするときの出力値と同じ値となる。つまり、５ビットグレーコードカウンタに１０進カウント「０」から「３１」までアップカウント動作を行わせ、最上位ビットの出力を反転して出力させることによって、１０進カウント「３１」から「０」までダウンカウントすることができる。尚、一般にＮビットグレーコードカウンタに１０進カウント「０」から「２N−１」までアップカウント動作を行わせ、最上位ビットの出力を反転して出力させることによって、１０進カウント「２N−１」から「０」までダウンカウントすることができる。
【００１６】
上述したグレーコードにおける最上位ビット以外のビット構成の対称性を利用した本発明に係るアップ／ダウングレーコードカウンタの一実施形態について図面を参照して以下に説明する。
【００１７】
本発明に係る第一実施形態のアップ／ダウングレーコードカウンタの構成を図１に示す。第一実施形態のアップ／ダウングレーコードカウンタ１は、アップカウントグレーコードカウンタ３と最上位ビット選択手段４により構成されている。アップカウントグレーコードカウンタ３はアップカウントしたカウント数をグレーコードで最上位ビット選択手段４に出力する。
【００１８】
尚、アップカウントグレーコードカウンタ３がＮビットのカウンタであれば、アップカウントグレーコードカウンタ３が最上位ビット選択手段４に出力する信号は、Ｑ０、Ｑ１、…、Ｑ（Ｎ−２）、Ｑ（Ｎ−１）からなるＮビットのデータである。ここで、Ｑ０は最下位ビットであり、Ｑ（Ｎ−１）は最上位ビットであるとする。
【００１９】
最上位ビット選択手段４はカウント方向制御信号ＭＩＲも入力する。カウント方向制御信号ＭＩＲがカウントアップを指示する旨の信号である場合、最上位ビット選択手段４は、アップカウントグレーコードカウンタ３から入力した信号であるＱ０、Ｑ１、…、Ｑ（Ｎ−２）、Ｑ（Ｎ−１）からなるＮビットのデータをそのまま出力し、アップ／ダウングレーコードカウンタ１の出力とする。一方、カウント方向制御信号ＭＩＲがカウントダウンを指示する旨の信号である場合、最上位ビット選択手段４は、アップカウントグレーコードカウンタ３から入力した信号であるＱ０、Ｑ１、…、Ｑ（Ｎ−２）、Ｑ（Ｎ−１）からなるＮビットのデータのうち、最上位ビットＱ（Ｎ−１）を反転してＱ（Ｎ−１）Ｘとしたのち、Ｑ０、Ｑ１、…、Ｑ（Ｎ−２）、Ｑ（Ｎ−１）ＸからなるＮビットのデータをアップ／ダウングレーコードカウンタ１の出力とする。
【００２０】
次に、図１に示したアップ／ダウングレーコードカウンタ１の論理回路の一実施態様を図７に示す。尚、図７はアップ／ダウングレーコードカウンタ１が５ビットカウンタであるときの論理回路を示している。
【００２１】
フリップフロップＦＦ６のＱ出力端子はバッファＢＵＦ１を介してフリップフロップＦＦ１のＣ入力端子に接続される。また、フリップフロップＦＦ６のＸＱ出力端子は、ＮＡＮＤ回路ＮＡ１〜ＮＡ４それぞれの第１入力端子に接続される。
【００２２】
ＮＡＮＤ回路ＮＡ１の第２入力端子は、フリップフロップＦＦ１のＱ出力端子と接続される。ＮＡＮＤ回路ＮＡ１の出力端子は、インバータ回路ＩＮＶ１を介してフリップフロップＦＦ２のＣ入力端子に接続される。
【００２３】
また、ＮＡＮＤ回路ＮＡ２の第２入力端子はフリップフロップＦＦ１のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ２の第３入力端子はフリップフロップＦＦ２のＱ出力端子と接続される。ＮＡＮＤ回路ＮＡ２の出力端子は、インバータ回路ＩＮＶ２を介してフリップフロップＦＦ３のＣ入力端子に接続される。
【００２４】
また、ＮＡＮＤ回路ＮＡ３の第２入力端子はフリップフロップＦＦ１のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ３の第３入力端子はフリップフロップＦＦ２のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ３の第４入力端子はフリップフロップＦＦ３のＱ出力端子と接続される。ＮＡＮＤ回路ＮＡ３の出力端子は、インバータ回路ＩＮＶ３を介してフリップフロップＦＦ４のＣ入力端子に接続される。
【００２５】
また、ＮＡＮＤ回路ＮＡ４の第２入力端子はフリップフロップＦＦ１のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ４の第３入力端子はフリップフロップＦＦ２のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ４の第４入力端子はフリップフロップＦＦ３のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ４の第５入力端子はフリップフロップＦＦ４のＱ出力端子と接続される。ＮＡＮＤ回路ＮＡ４の出力端子は、インバータ回路ＩＮＶ４を介してフリップフロップＦＦ５のＣ入力端子に接続される。
【００２６】
さらに、フリップフロップＦＦ１〜ＦＦ６それぞれにおいて、ＸＱ出力端子とＤ入力端子とが接続されている。これにより、フリップフロップＦＦ１〜ＦＦ６各々において、Ｃ入力端子に入力されるクロック信号が立ち上がる毎にＱ出力端子から出力される出力信号が反転する。
【００２７】
そして、フリップフロップＦＦ５のＱ出力端子がセレクタＳ１に接続される。
【００２８】
バッファＢＵＦ１、ＮＡＮＤ回路ＮＡ１〜ＮＡ４、及びインバータ回路ＩＮＶ１〜ＩＮＶ４からなるクロック生成回路３１は、アップカウントグレーコードカウンタの各出力の反転タイミングを決めるクロックを生成する回路として機能し、このクロック生成回路およびフリップフロップＦＦ１〜ＦＦ６がアップカウントグレーコードカウンタ３として機能し、セレクタ４が図１に示した最上位ビット選択手段４として機能する。
【００２９】
尚、フリップフロップＦＦ１〜ＦＦ６および図６で示したフリップフロップＦＦ１１〜Ｆ１６の一実施態様としては、図１０に示すような構成が挙げられる。各フリップフロップは３つの入力端子を有するＮＡＮＤ回路を６個備えている。
【００３０】
フリップフロップのＸＳ端子はＮＡＮＤ回路ＮＡ２１の第１入力端子およびＮＡＮＤ回路ＮＡ２５の第１入力端子に接続される。また、フリップフロップのＸＲ端子はＮＡＮＤ回路ＮＡ２２の第２入力端子、ＮＡＮＤ回路ＮＡ２４の第２入力端子、およびＮＡＮＤ回路ＮＡ２６の第２入力端子に接続される。また、フリップフロップのＣ入力端子はＮＡＮＤ回路ＮＡ２２の第３入力端子およびＮＡＮＤ回路ＮＡ２３の第２入力端子に接続される。また、フリップフロップのＤ入力端子はＮＡＮＤ回路ＮＡ２４の第３入力端子に接続される。
【００３１】
そして、ＮＡＮＤ回路ＮＡ２１の第２入力端子と、ＮＡＮＤ回路ＮＡ２３の第３入力端子とが、ＮＡＮＤ回路ＮＡ２４の出力端子に接続される。また、ＮＡＮＤ回路ＮＡ２１の第３入力端子と、ＮＡＮＤ回路ＮＡ２２の出力端子と、ＮＡＮＤ回路ＮＡ２３の第１入力端子との接続点が、ＮＡＮＤ回路ＮＡ２５の第２入力端子に接続される。また、ＮＡＮＤ回路ＮＡ２１の出力端子とＮＡＮＤ回路ＮＡ２２の第１入力端子とが互いに接続される。また、ＮＡＮＤ回路ＮＡ２３の出力端子とＮＡＮＤ回路ＮＡ２４の第１入力端子とが、ＮＡＮＤ回路ＮＡ２６の第３入力端子に接続される。
【００３２】
さらに、ＮＡＮＤ回路ＮＡ２５の出力端子とＮＡＮＤ回路ＮＡ２６の第１入力端子との接続点をフリップフロップのＱ出力端子とし、ＮＡＮＤ回路ＮＡ２５の第３入力端子とＮＡＮＤ回路ＮＡ２６の出力端子との接続点をフリップフロップのＸＱ出力端子とする。
【００３３】
次に、図７に示した第一実施形態のアップ／ダウングレーコードカウンタの動作について図５および図７を参照して説明する。尚、フリップフロップＦＦ１〜ＦＦ６のＸＳ端子それぞれに入力されるセット信号ＳＥＴＱ０〜ＳＥＴＱ４及びＳＥＴＮＣＫは、すべて常時１とする。また、フリップフロップＦＦ１〜ＦＦ６のＸＲ端子それぞれに入力されるリセット信号ＲＥＳＥＴＱ０〜ＲＥＳＥＴＱ４及びＲＥＳＥＴＮＣＫは、すべて常時１とする。
【００３４】
フリップフロップＦＦ６は、基準クロック信号ＣＫを入力し、基準クロック信号ＣＫの２分周となる２分周クロック信号ＮＣＫを生成して、次段のクロック生成回路３１に２分周クロック信号ＮＣＫとその反転信号ＮＣＫＸを出力している。
【００３５】
クロック生成回路３１は、２分周クロック信号ＮＣＫと同一であるクロック信号Ｑ０ＣＫＮを生成する。フリップフロップＦＦ１は、クロック生成回路３１からクロック信号Ｑ０ＣＫＮを入力するので、２分周クロック信号ＮＣＫが立ち上がるごとに反転する出力信号Ｑ０およびその反転信号Ｑ０Ｘを出力する。
【００３６】
クロック生成回路３１は、出力信号Ｑ０が１でかつ２分周クロック信号ＮＣＫが立ち下がるときに立ち上がるクロック信号Ｑ１ＣＫＮも生成する。フリップフロップＦＦ２は、クロック生成回路３１からクロック信号Ｑ１ＣＫＮを入力するので、クロック信号Ｑ１ＣＫＮが立ち上がるごとに反転する出力信号Ｑ１およびその反転信号であるＱ１Ｘを出力する。
【００３７】
クロック生成回路３１は、出力信号Ｑ０が０、出力信号Ｑ１が１、かつ２分周クロック信号ＮＣＫが立ち下がるときに立ち上がるクロック信号Ｑ２ＣＫＮも生成する。フリップフロップＦＦ３は、クロック生成回路３１からクロック信号Ｑ２ＣＫＮを入力するので、クロック信号Ｑ２ＣＫＮが立ち上がるごとに反転する出力信号Ｑ２およびその反転信号であるＱ２Ｘを出力する。
【００３８】
クロック生成回路３１は、出力信号Ｑ０が０、出力信号Ｑ１が０、出力信号Ｑ２が１、かつ２分周クロック信号ＮＣＫが立ち下がるときに立ち上がるクロック信号Ｑ３ＣＫＮも生成する。フリップフロップＦＦ４は、クロック生成回路３１からクロック信号Ｑ３ＣＫＮを入力するので、クロック信号Ｑ３ＣＫＮが立ち上がるごとに反転する出力信号Ｑ３およびその反転信号であるＱ３Ｘを出力する。
【００３９】
クロック生成回路３１は、出力信号Ｑ０が０、出力信号Ｑ１が０、出力信号Ｑ２が０、出力信号Ｑ３が１、かつ２分周クロック信号ＮＣＫが立ち下がるときに立ち上がるクロック信号Ｑ４ＣＫＮも生成する。フリップフロップＦＦ５は、クロック生成回路３１からクロック信号Ｑ４ＣＫＮを入力するので、クロック信号Ｑ４ＣＫＮが立ち上がるごとに反転する出力信号Ｑ４およびその反転信号であるＱ４Ｘを出力する。
【００４０】
出力信号Ｑ０を０ビット目すなわち最下位ビットの出力、出力信号Ｑ１を１ビット目の出力、出力信号Ｑ２を２ビット目の出力、出力信号Ｑ３を３ビット目の出力、出力信号Ｑ４を４ビット目すなわち最上位ビットの出力とすると、アップカウントグレーコードカウンタはクロック信号ＣＫの１０進カウントに応じて、図３に示したグレーコードを出力することになる。
【００４１】
セレクタＳ１は、フリップフロップＦＦ５から出力信号Ｑ４を入力する。セレクタＳ１は、カウント方向制御信号ＭＩＲがアップカウント動作を指示する内容である場合入力した信号Ｑ４を出力信号Ｑ４’として出力する。すなわち、最上位ビットの出力を反転しない。これにより、アップ／ダウングレーコードカウンタは、図４に示した最上位ビット反転前のグレーコードを出力することになるので、アップカウントを行うことができる。
【００４２】
一方、セレクタＳ１は、カウント方向制御信号ＭＩＲがダウンカウント動作を指示する内容である場合入力した信号Ｑ４を反転し出力信号Ｑ４’として出力する。すなわち、最上位ビットの出力を反転する。これにより、アップ／ダウングレーコードカウンタは、図４に示した最上位ビット反転後のグレーコードを出力することになるので、ダウンカウントを行うことができる。
【００４３】
このように、アップカウント動作のみしか行えないアップカウントグレーコードカウンタ３にセレクタＳ１を付加することでアップ／ダウンカウントが可能となる。図７に示した第一実施形態のアップ／ダウングレーコードカウンタはクロック生成回路を１つにできるので、図６に示した２つのクロック生成回路を必要とする従来のアップ／ダウングレーコードカウンタに比べて、回路規模を小さくすることができる。
【００４４】
尚、セレクタＳ１の一実施態様としては、図１１の（ａ）に示すような構成が挙げられる。エクスクルーシブＯＲ回路Ｅ１の第１入力端子には最上位ビットの出力Ｑ４を入力し、第２入力端子にカウント方向制御信号ＭＩＲを入力する。アップカウント動作を行わせるときはカウント方向制御信号ＭＩＲを０とし、ダウンカウント動作を行わせるときはカウント方向制御信号ＭＩＲを１とする。これにより、エクスクルーシブＯＲ回路Ｅ１の出力端子から出力される信号Ｑ４’はアップカウント動作時には出力信号Ｑ４となり、ダウンカウント動作時には出力信号Ｑ４の反転信号となる。
【００４５】
また、セレクタＳ１の他の実施態様としては、図１１の（ｂ）に示すような構成が挙げられる。尚、この実施態様の場合、図７に示すフリップフロップＦＦ５のＱ出力端子に加えてＸＱ出力端子もセレクタＳ１に接続されている。ＡＮＤ回路Ａ１の第１入力端子は最上位ビットの出力Ｑ４を入力し、ＡＮＤ回路Ａ１の第２入力端子はカウント方向制御信号ＭＩＲを反転したのち入力する。ＡＮＤ回路Ａ２の第１入力端子は最上位ビットの出力Ｑ４の反転信号であるＱ４Ｘを入力し、ＡＮＤ回路Ａ２の第２入力端子はカウント方向制御信号ＭＩＲを入力する。ＯＲ回路Ｏ１はＡＮＤ回路Ａ１およびＡ２の出力信号を入力し、Ｑ４’を出力する。アップカウント動作を行わせるときはカウント方向制御信号ＭＩＲを０とし、ダウンカウント動作を行わせるときはカウント方向制御信号ＭＩＲを１とする。これにより、ＯＲ回路Ｏ１の出力端子から出力される信号Ｑ４’はアップカウント動作時には信号Ｑ４となり、ダウンカウント動作時には信号Ｑ４Ｘとなる。
【００４６】
次に、本発明に係る第二実施形態のアップ／ダウングレーコードカウンタについて図２を参照して説明する。尚、図２に示す第二実施形態のアップ／ダウングレーコードカウンタにおいて、図１のアップ／ダウングレーコードカウンタと同一部分には同一の符号を付し説明を省略する。また、第二実施形態のアップ／ダウングレーコードカウンタも第一実施形態のアップ／ダウングレーコードカウンタと同様５ビットカウンタとする。
【００４７】
カウント開始データ設定手段５は、グレーコードで示されたカウントを開始する値ｎｓおよびカウント方向制御信号ＭＩＲを入力する。カウント方向制御信号ＭＩＲがアップカウント動作を指示する内容であれば、カウント開始データ設定手段５は、アップカウントグレーコードカウンタ３の初期設定がグレーコードで示されたカウントを開始する値ｎｓになるようにアップカウントグレーコードカウンタ３に制御信号を出力する。一方、カウント方向制御信号ＭＩＲがダウンカウント動作を指示する内容であれば、カウント開始データ設定手段５は、アップカウントグレーコードカウンタ３の初期設定がグレーコードで示されたカウントを開始する値ｎｓの最上位ビットのみ反転した値になるようにアップカウントグレーコードカウンタ３に制御信号を出力する。
【００４８】
カウント終了データ設定手段６は、グレーコードで示されたカウントを終了する値ｎｅと、アップカウントグレーコードカウンタ３から出力されるグレーコードで示されたカウントと、カウント方向制御信号ＭＩＲとを入力する。
【００４９】
カウント方向制御信号ＭＩＲがアップカウント動作を指示する内容であるときは、カウント終了データ設定手段６は、グレーコードで示されたカウントを終了する値ｎｅとアップカウントグレーコードカウンタ３から出力されるグレーコードで示されたカウントとが一致すると、アップカウントグレーコードカウンタ３がカウンタ動作を終了するように制御する。
【００５０】
一方、カウント方向制御信号ＭＩＲがダウンカウント動作を指示する内容であるときは、カウント終了データ設定手段６は、グレーコードで示されたカウントを終了する値ｎｅの最上位ビットを反転させた値とアップカウントグレーコードカウンタから出力されるグレーコードで示されたカウントとが一致すると、アップカウントグレーコードカウンタ３がカウンタ動作を終了するように制御する。
【００５１】
次に、カウント開始データ設定手段５およびカウント終了データ設定手段６の具体な実施態様を順に説明する。
【００５２】
カウント開始データ設定手段５の一実施態様の回路ブロック図を図８に示す。最上位ビット選択手段５１は、グレーコードで示されたカウントｎｓを入力する。グレーコードで示されたカウントｎｓは、０ビット目すなわち最下位ビットがＱ０ＤＡＴＡ、１ビット目がＱ１ＤＡＴＡ、２ビット目がＱ２ＤＡＴＡ、３ビット目がＱ３ＤＡＴＡ、４ビット目すなわち最上位ビットがＱ４ＤＡＴＡである５ビットのデータである。
【００５３】
最上位ビット選択手段５１は、アップカウント時にはＱ４ＤＡＴＡを出力信号の最上位ビットＱ４ＤＡＴＡ’とする。すなわち、入力されたグレーコードで示されたカウントを開始する値ｎｓをそのまま偶奇数判定回路５２およびセット・リセット端子制御回路５４に出力する。一方、ダウンカウント時にはＱ４ＤＡＴＡの反転信号を出力信号の最上位ビットＱ４ＤＡＴＡ’とする。すなわち、グレーコードで示されたカウントを開始する値ｎｓの最上位ビットを反転した値を偶奇数判定回路５２およびセット・リセット端子制御回路５４に出力する。
【００５４】
偶数奇数判定回路５２は、１０進カウントが偶数のときに０を出力し、１０進カウントが奇数のときに１を出力する。１０進カウントが偶数のときにはグレーコードに含まれる１の数が偶数個であるのに対し、１０進カウントが奇数のときはグレーコードに含まれる１の数が奇数個であるので、偶数奇数判定回路５２は図１２に示すような論理回路にするとよい。
【００５５】
エクスクルーシブＯＲ回路Ｅ２が最上位ビット選択手段５１から出力される最下位ビットデータＱ０ＤＡＴＡ、１ビット目データＱ１ＤＡＴＡ、２ビット目データＱ２ＤＡＴＡを入力する。また、エクスクルーシブＯＲ回路Ｅ３が最上位ビット選択手段５１から出力される３ビット目データＱ３ＤＡＴＡ、最上位ビットデータＱ４ＤＡＴＡ’を入力する。そして、エクスクルーシブＯＲ回路Ｅ４が、エクスクルーシブＯＲ回路Ｅ２およびＥ３の出力信号を入力し、偶奇信号ｏｄｄ＿ｅｖｅｎを出力する。
【００５６】
セット・リセット制御回路５３は、偶奇判定回路５２から出力される偶奇信号ｏｄｄ＿ｅｖｅｎに基づいてフリップフロップＦＦ６のＸＳ端子、ＸＲＳ端子に出力する制御信号を作成する。
【００５７】
セット・リセット端子制御回路５３は、フリップフロップＦＦ６のＱ端子の出力信号を０に設定したい場合は、ＸＳ端子に入力するセット信号ＳＥＴＮＣＫを１にし、ＸＲ端子に入力するリセット信号ＲＥＳＥＴＮＣＫを０にする。また、フリップフロップＦＦ６のＱ端子の出力信号を１に設定したい場合は、ＸＳ端子に入力するセット信号ＳＥＴＮＣＫを０にし、ＸＲ端子に入力するリセット信号ＲＥＳＥＴＮＣＫを１にする。また、フリップフロップＦＦ６を通常動作させたい場合は、ＸＳ端子に入力するセット信号ＳＥＴＮＣＫを１にし、ＸＲ端子に入力するリセット信号ＲＥＳＥＴＮＣＫを１にする。
【００５８】
このような動作を行うセット・リセット端子制御回路５３の一実施態様を図１３に示す。偶奇信号ｏｄｄ＿ｅｖｅｎがＮＡＮＤ回路ＮＡ３０の第１入力端子とインバータ回路ＩＮＶ３０に入力され、インバータ回路ＩＮＶ３０の出力信号がＮＡＮＤ回路ＮＡ３１の第１入力端子に入力される。また、スタート信号ＳＴＡＲＴがＮＡＮＤ回路ＮＡ３０およびＮＡ３１の第２入力端子に入力される。ＮＡＮＤ回路ＮＡ３０からはセット信号ＳＥＴＮＣＫが出力され、ＮＡＮＤ回路ＮＡ３１からはリセット信号ＲＥＳＥＴＮＣＫが出力される。
【００５９】
セット・リセット端子制御回路５３を図１３に示した構成にした場合、フリップフロップＦＦ６を通常動作させたいときは、スタート信号ＳＴＡＲＴを０にし、セット信号ＳＥＴＮＣＫおよびリセット信号ＲＳＥＴＮＣＫを１にするとよい。
【００６０】
また、カウント開始時にはスタート信号ＳＴＡＲＴを１にする。この場合、偶奇信号ｏｄｄ＿ｅｖｅｎが１のとき（カウントを開始する値ｎｓの１０進カウントが奇数のとき）には、セット信号ＳＥＴＮＣＫは０になり、リセット信号ＲＥＳＥＴＮＣＫは１になる。偶奇信号ｏｄｄ＿ｅｖｅｎが０のとき（カウントを開始する値ｎｓの１０進カウントが偶数のとき）には、セット信号ＳＥＴＮＣＫは１になり、リセット信号ＲＥＳＥＴＮＣＫは０になる。これにより、図５に示すように、カウントを開始する値ｎｓの１０進カウントが奇数のときには、フリップフロップＦＦ６がＱ端子から出力する２分周信号ＮＣＫを１にすることができ、カウントを開始する値ｎｓの１０進カウントが偶数のときには、フリップフロップＦＦ６がＱ端子から出力する２分周信号ＮＣＫを０にすることができる。
【００６１】
セット・リセット制御回路５４は、最上位ビット選択手段５１から出力される５ビットのデータＱ０ＤＡＴＡ、Ｑ１ＤＡＴＡ、Ｑ２ＤＡＴＡ、Ｑ３ＤＡＴＡ、Ｑ４ＤＡＴＡ’に基づいてフリップフロップＦＦ１〜ＦＦ５のＸＳ端子、ＸＲＳ端子に出力する制御信号を作成する。
【００６２】
セット・リセット端子制御回路５４の一実施態様を図１４に示す。セット・リセット端子制御回路５４は、セット・リセット端子制御回路５３と同じ構成の回路が５つ設けられている。そして、偶奇信号ｏｄｄ＿ｅｖｅｎの代わりに、それぞれの回路においてＱ０ＤＡＴＡ、Ｑ１ＤＡＴＡ、Ｑ２ＤＡＴＡ、Ｑ３ＤＡＴＡ、Ｑ４ＤＡＴＡ’が入力される。これにより、スタート信号ＳＴＡＲＴを１にすると、グレーコートで示されたカウントを開始する値ｎｓがアップ／ダウングレーコードカウンタ２から出力されることになり、スタート信号ＳＴＡＲＴを０にすると、フリップフロップＦＦ１〜ＦＦ５が通常動作を行うので、アップ／ダウングレーコードカウンタ２がカウント動作を行う。
【００６３】
次に、カウント終了データ設定手段６の一実施態様の回路ブロック図を図９に示す。最上位ビット選択手段６１は、グレーコードで示されたカウントｎｅを入力する。グレーコードで示されたカウントｎｅは、０ビット目すなわち最下位ビットがＱ０ｅＤＡＴＡ、１ビット目がＱ１ｅＤＡＴＡ、２ビット目がＱ２ｅＤＡＴＡ、３ビット目がＱ３ｅＤＡＴＡ、４ビット目すなわち最上位ビットがＱ４ｅＤＡＴＡである５ビットのデータである。
【００６４】
最上位ビット選択手段６１は、アップカウント時にはＱ４ｅＤＡＴＡを出力信号の最上位ビットＱ４ｅＤＡＴＡ’とする。すなわち、入力されたグレーコードで示されたカウントを終了する値ｎｅをそのまま比較器６２に出力する。一方、ダウンカウント時にはＱ４ｅＤＡＴＡの反転信号を出力信号の最上位ビットＱ４ｅＤＡＴＡ’とする。すなわち、グレーコードで示されたカウントを終了する値ｎｅの最上位ビットを反転した値を比較器６２に出力する。
【００６５】
比較器６２は、最上位ビット選択手段６１から入力するデータＱ０ｅＤＡＴＡ、Ｑ１ｅＤＡＴＡ、Ｑ２ｅＤＡＴＡ、Ｑ３ｅＤＡＴＡ、Ｑ４ｅＤＡＴＡ’と、アップカウントグレーコードカウンタの出力信号であるＱ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４とを比較して、最下位ビット、１ビット目、２ビット目、３ビット目、最上位ビットのすべてが一致したときに、クロック制御回路６３に対して、クロック信号ＣＫを出力を止めるべき旨の制御信号を送る。これにより、クロック信号ＣＫがアップカウントグレーコードカウンタ３に供給されなくなり、アップカウントグレーコードカウンタ３はカウントを終了する。
【００６６】
カウント終了データ設定手段６の他の形態としては、カウントを終了する値ｎｅと最上位ビット設定手段４の出力とを比較して、それらが一致するとクロック制御回路６３に対してクロック信号ＣＫを出力を止めるべき旨の制御信号を送るような構成としてもよい。このような構成にすると、カウント終了データ設定手段６に最上位ビット選択手段を設けなくてよくなり部品点数を少なくすることができる。
【００６７】
なお、上述した実施形態では５ビットのアップ／ダウングレーコードカウンタの場合について説明したが、Ｎ＜５またはＮ＞５の場合のＮビットのアップ／ダウングレーコードカウンタにおいても本発明を適用できることはいうまでもない。また、ダウンカウントグレーコードカウンタを用いて、アップカウント動作時に最上位ビットを反転させるような構成としてもよい。
【００６８】
次に、本発明に係る固体撮像装置の一実施形態について図１５を参照して説明する。光学レンズ系１００は、撮影対象である光学実像（図示せず）を取込み、固体撮像素子１０１上に結像する。
【００６９】
固体撮像素子１０１には光電変換素子１０１ａがマトリクス状に配置されている。垂直方向選択ライン１０１ｂは垂直方向デコーダ１０１ｄによって１ラインが選択され、水平方向選択ライン１０１ｃは水平方向デコーダ１０１ｅによって１ラインが選択される。
【００７０】
垂直方向デコーダ１０１ｄは垂直方向アップ／ダウングレーコードカウンタ１０１ｆが指定するアドレスを選択し、水平方向デコーダ１０１ｅは水平方向アップ／ダウングレーコードカウンタ１０１ｇが指定するアドレスを選択する。垂直方向選択ライン１０１ｂと水平方向選択ライン１０１ｃの両方に選択されたアドレスの信号が出力回路１０１ｈによって出力される。
【００７１】
垂直方向アップ／ダウングレーコードカウンタ１０１ｆを固定しておくことで垂直方向のアドレスを固定しておき、水平方向アップ／ダウングレーコードカウンタ１０１ｇをカウントさせ、水平方向に走査させる。水平方向の走査が終了すれば、垂直方向アップ／ダウングレーコードカウンタ１０１ｇをカウントさせ、次の水平ラインを走査する。この動作の繰り返しによって、撮像の動作を実現する。なお、垂直方向アップ／ダウングレーコードカウンタ１０１ｆおよび水平方向アップ／ダウングレーコードカウンタ１０１ｇは、図２に示したアップ／ダウングレーコードカウンタ２と同じ構成とする。
【００７２】
垂直方向制御回路１０２ａは垂直方向アップ／ダウングレーコードカウンタ１０１ｆにカウント開始値ｎｓ、カウント終了値ｎｅ、およびカウント方向制御信号ＭＩＲを出力し、水平方向制御回路１０２ｂは水平方向アップ／ダウングレーコードカウンタ１０１ｇにカウント開始値ｎｓ’、カウント終了値ｎｅ’、およびカウント方向制御信号ＭＩＲ’を出力する。
【００７３】
垂直方向アップ／ダウングレーコードカウンタ１０１ｆおよび水平方向アップ／ダウングレーコードカウンタ１０１ｇの両方がアップカウントを行うときには、画面の左上から右下に向かって走査する。また、垂直方向アップ／ダウングレーコードカウンタ１０１ｆがアップカウントを行い、水平方向アップ／ダウングレーコードカウンタ１０１ｇがダウンカウントを行うときには、画面の右上から左下に向かって走査する。また、垂直方向アップ／ダウングレーコードカウンタ１０１ｆがダウンカウントを行い、水平方向アップ／ダウングレーコードカウンタ１０１ｇがアップカウントを行うときには、画面の左下から右上に向かって走査する。また、垂直方向アップ／ダウングレーコードカウンタ１０１ｆおよび水平方向アップ／ダウングレーコードカウンタ１０１ｇの両方がダウンカウントを行うときには、画面の右下から左上に向かって走査する。
【００７４】
つまり、垂直方向アップ／ダウングレーコードカウンタ１０１ｆおよび水平方向アップ／ダウングレーコードカウンタ１０１ｇに与えるカウント方向制御信号ＭＩＲ、ＭＩＲ’を切り替えることによって、垂直方向および水平方向の正像モードと鏡像モードの切替が可能となる。
【００７５】
出力回路１０１ｈは、信号電圧を次段の信号処理回路１０３に出力する。信号処理回路１０３は出力回路１０１ｈから出力される信号電圧に基づき、駆動信号を作成し、表示手段１０４に出力する。
【００７６】
【発明の効果】
本発明によると、アップカウントまたはダウンカウントのいずれか一方向のみしかカウントできない一方向カウントグレーコードカウンタから出力されるデータの最上位ビットを入力し、前記データの最上位ビットをそのまま出力するか反転したのち出力するかを選択する最上位ビット選択手段を備えているので、アップカウントとダウンカウントのいずれも行うことができる。さらに、従来のアップ／ダウングレーコードカウンタではカウント方向毎に論理回路が必要であったが、本発明では一方向カウントグレーコードカウンタを用いるので一方向のみの論理回路しか必要としない。これにより、カウンタの論理回路規模を従来の半分にすることができ、回路規模を小さくすることができる。また、グレーコードカウンタ本来の特性である電気的ノイズの低減レベルは、従来のアップ／ダウングレーコードカウンタと同等である。
【００７７】
また、本発明によると、アップ／ダウングレーコードカウンタが一方向カウントグレーコードカウンタのカウント方向と同一方向のカウント動作を行うときは、最上位ビットデータ選択手段がデータの最上位ビットをそのまま出力し、アップ／ダウングレーコードカウンタが一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、最上位ビットデータ選択手段がデータの最上位ビットを反転して出力するので、アップカウントとダウンカウントのいずれも行うことができる。
【００７８】
また、本発明によると、カウントを開始する１０進カウントに対応するグレーコードデータに応じて一方向カウントグレーコードカウンタの初期状態を制御するカウント開始データ設定手段を備え、アップ／ダウングレーコードカウンタが一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、カウント開始データ設定手段が、カウントを開始する１０進カウントに対応するグレーコードデータの最上位ビットのみを反転させ、一方向カウントグレーコードカウンタが、その最上位ビットのみが反転したグレーコードデータからカウントを開始するので、任意のカウント数からカウントを開始することができるとともに、アップ／ダウングレーコードカウンタが一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときでも正しいカウント値からカウントを開始することができる。
【００７９】
また、本発明によると、カウントを終了する１０進カウントに対応するグレーコードデータに応じて一方向カウントグレーコードカウンタの動作を制御するカウント終了データ設定手段を備えるので、任意のカウント数でカウント動作を終了させることができる。
【００８０】
また、本発明によると、固体撮像装置は回路規模の小さいアップ／ダウングレーコードカウンタを備えているので、正像モードと鏡像モードの切替が可能であるとともに、小型化を図ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第一実施形態のアップ／ダウングレーコードカウンタの構成図である。
【図２】 本発明に係る第二実施形態のアップ／ダウングレーコードカウンタの構成図である。
【図３】 １０進カウントに対応するバイナリーコードおよびグレーコードを示す図である。
【図４】 グレーコードの最上位を反転させた場合に対応する１０進カウントおよびグレーコードを示す図である。
【図５】 図１のアップ／ダウングレーコードカウンタのアップカウント時の動作を示すタイムチャート図である。
【図６】 従来のアップ／ダウングレーコードカウンタの論理回路図である。
【図７】 図１のアップ／ダウングレーコードカウンタの論理回路図である。
【図８】 図２のアップ／ダウングレーコードカウンタが備えるカウント開始データ設定手段の構成図である。
【図９】 図２のアップ／ダウングレーコードカウンタが備えるカウント終了データ設定手段の構成図である。
【図１０】 本発明のアップ／ダウングレーコードカウンタに設けられるフリップフロップの構成図である。
【図１１】 図７に示したセレクタの一実施態様を示す図である。
【図１２】 図９に示した偶奇数判定回路の一実施態様を示す図である。
【図１３】 図９に示した偶奇数判定回路から信号を入力するセット・リセット端子制御回路の一実施態様を示す図である。
【図１４】 図９に示した他のセット・リセット端子制御回路の一実施態様を示す図である。
【図１５】 本発明に係る固体撮像装置の構成を示す図である。
【符号の説明】
１ 第一実施形態のアップ／ダウングレーコードカウンタ
２ 第二実施形態のアップ／ダウングレーコードカウンタ
３ アップカウントグレーコードカウンタ
４、５１、６１ 最上位ビット選択手段
５ カウント開始データ設定手段
６ カウント終了データ設定手段
１０ 従来のアップ／ダウングレーコードカウンタ
１１ アップカウント用クロック生成回路
１２ ダウンカウント用クロック生成回路
１３ クロック切替回路
３１ クロック生成回路
５２ 偶奇数判定回路
５３、５４ セット、リセット端子制御回路
６２ 比較器
６３ クロック制御回路
１００ 光学レンズ系
１０１ 固体撮像素子
１０１ａ 光電変換素子
１０１ｂ 垂直方向選択ライン
１０１ｃ 水平方向選択ライン
１０１ｄ 垂直方向デコーダ
１０１ｅ 水平方向デコーダ
１０１ｆ 垂直方向アップ／ダウングレーコードカウンタ
１０１ｇ 水平方向アップ／ダウングレーコードカウンタ
１０１ｈ 出力回路
１０２ａ 垂直方向制御回路
１０２ｂ 水平方向制御回路
１０３ 信号処理回路
１０４ 表示手段
【発明の属する技術分野】
本発明は、グレーコードカウンタに関するものである。特に、アップカウントとダウンカウントとのいずれも行えるアップ／ダウングレーコードカウンタに関するものである。
【０００２】
【従来の技術】
従来のカウンタは、図３に示すバイナリーコードを用いたバイナリーコードカウンタであった。尚、図３においては５ビット構成のバイナリーコードを示している。バイナリーコードカウンタでは１０進カウントが１つ遷移する際に複数個のビット遷移を有する場合があった。例えば、１０進カウントが「０」から「１」に遷移する場合は、バイナリーコードでは「０００００」から「００００１」に変化するのでビット遷移数は１個であるが、１０進カウントが「１５」から「１６」に状態が遷移するときには、バイナリーコードでは「０１１１１」から「１００００」に変化するのでビット遷移数は５個になる。ビット遷移数が多くなれば遷移するときに電源電流が多く流れて、電気的ノイズが発生する。その際にカウンタ内の信号間に干渉が起こり、システムが誤動作するおそれがあった。
【０００３】
このような複数個のビット遷移に起因する電気的ノイズの発生を抑制することのできるカウンタとして、図３に示すグレーコードを用いたグレーコードカウンタが提案されている。尚、図３においては５ビット構成のグレーコードを示している。グレーコードでは連続した１０進カウントでは、１ビットだけ異なる符号となり、その他のビットは同じ符号となる。つまり、連続する１０進カウントでは、ビット遷移数が常に１個となる。これにより、グレーコードカウンタはビット遷移による電流をバイナリーコードカウンタより少なくすることができ、複数個のビット遷移に起因する電気的ノイズの発生を抑制することができる。
【０００４】
一方、固体撮像装置においてデコーダ型の走査回路を用いる場合がある。デコーダ型の走査回路の場合、カウンタが出力する値と一致するアドレスを走査する。固体撮像装置において、小さい値のアドレスから走査していくと正像モードになり、大きい値のアドレスから走査していくと鏡像モードになる。従って、固体撮像装置に正像モードと鏡像モードの動作を行わせたい場合は、アップ／ダウンカウントが可能なカウンタが必要となる。
【０００５】
電気的ノイズの発生が抑制でき、かつアップ／ダウンカウントが可能である従来のアップ／ダウングレーコードカウンタの代表的な論理回路を図６に示す。尚、図６に示す従来のアップ／ダウングレーコードカウンタは５ビットカウンタである。従来のアップ／ダウングレーコードカウンタ１０は、アップカウント用クロック生成回路１１とダウンカウント用クロック生成回路１２とを備えており、クロック切替回路１３が指示信号ＭＩＲに基づいてアップカウント用クロック生成回路１１から出力される信号かダウンカウント用クロック生成回路１２から出力される信号かのいずれかを選択してフリップフロップＦＦ１１〜ＦＦ１５に出力する。すなわち、クロック切替回路１３は、アップカウント時にはアップカウント用クロック生成回路１１の信号を出力し、ダウンカウント時にはダウンカウント用クロック生成回路１２の信号を出力する。
【０００６】
アップカウントさせる場合の論理回路部とダウンカウントさせる場合の論理回路部とを備えたアップ／ダウングレーコードカウンタとしては、図６に示したアップ／ダウングレーコードカウンタの他にも例えば特開平１−２５１８２２号公報に開示されたグレーコードカウンタが挙げられる。
【０００７】
【発明が解決しようとする課題】
上述した従来のアップ／ダウングレーコードカウンタはアップカウントさせる場合の論理回路部とダウンカウントさせる場合の論理回路部の両方を備えていた。このような構成では、アップカウントのみのグレーコードカウンタにはなかったダウンカウント時に動作する論理回路部が必要になり、回路規模が増大するという問題があった。
【０００８】
本発明は、上記の問題点に鑑み、回路規模の小さいアップ／ダウングレーコードカウンタを提供することを目的とする。また、小型化を図ることができる正像モードと鏡像モードの切替が可能な固体撮像装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るアップ／ダウングレーコードカウンタにおいては、アップカウントまたはダウンカウントのいずれか一方向のみしかカウントできない一方向カウントグレーコードカウンタと、該一方向カウントグレーコードカウンタから出力されるデータの最上位ビットを入力し、前記データの最上位ビットをそのまま出力するか反転したのち出力するかを選択する最上位ビットデータ選択手段と、カウントを開始する１０進カウントに対応するグレーコードデータに応じて前記一方向カウントグレーコードカウンタの初期状態を制御するカウント開始データ設定手段とを備える。
【００１０】
そして、前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と同一方向のカウント動作を行うときは、前記最上位ビットデータ選択手段が前記データの最上位ビットをそのまま出力し、前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、前記最上位ビットデータ選択手段が前記データの最上位ビットを反転して出力し、前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、前記カウント開始データ設定手段が、カウントを開始する１０進カウントに対応するグレーコードデータの最上位ビットのみを反転させ、前記一方向カウントグレーコードカウンタが、その最上位ビットのみが反転したグレーコードデータからカウントを開始する。
【００１１】
また、カウントを終了する１０進カウントに対応するグレーコードデータに応じて前記一方向カウントグレーコードカウンタの動作を制御するカウント終了データ設定手段を備えるようにしてもよい。
【００１２】
また、上記目的を達成するために、本発明に係る固体撮像装置においては、光電変換素子と、該光電変換素子からの信号を順次読み出すための走査手段と、を備えるとともに、前記走査手段が上述した構成のアップ／ダウングレーコードカウンタを有し、該アップ／ダウングレーコードカウンタが出力するカウントに基づいてアドレス指定を行うようにする。
【００１３】
【発明の実施の形態】
本発明者は、アップ／ダウングレーコードカウンタの回路規模を小さくする手段について鋭意検討を重ねた結果、グレーコードにおける最上位ビット以外のビット構成の対称性を利用することによってアップ／ダウングレーコードカウンタの回路規模を小さくできることを見い出した。ここで、グレーコードにおける最上位ビット以外のビット構成の対称性とは、図３に示した５ビットのグレーコードでは１０進カウント「１５」と「１６」は最上位ビット以外は、同じビット構成をなしていることである。このことは、１０進カウント「１４」と「１７」、１０進カウント「１３」と「１８」、１０進カウント「１２」と「１９」、…、１０進カウント「１」と「３０」、１０進カウント「０」と「３１」でも同様の関係である。つまり、１０進カウント「１５」と「１６」との中間値を対称の中心にして、最上位ビットを除いた下位４ビットが同じビット構成をなしている。尚、５ビットカウンタの場合は１０進カウント「１５」と「１６」との中間値が対称の中心となっているが、一般にＮビットカウンタの場合は、１０進カウント「２N-1−１」と「２N-1」との中間値が対称の中心となる。
【００１４】
次に、図３に示したグレーコードの最上位ビットを反転させた場合の対応図を図４に示す。１０進カウント「０」のグレーコードは「０００００」であり、この最上位ビットを反転させたものは「１００００」である。グレーコードの「１００００」は１０進カウント「３１」に相当する。最上位ビットを反転して出力すれば、１０進カウント「０」は「３１」、１０進カウント「１」は「３０」、１０進カウント「２」は「２９」、…、１０進カウント「３０」は「１」、「３１」は「０」となる。
【００１５】
１０進カウント「０」から「３１」までアップカウントしている出力の最上位ビットを反転させて出力すれば、出力される値は１０進カウント「３１」から「０」までダウンカウントするときの出力値と同じ値となる。つまり、５ビットグレーコードカウンタに１０進カウント「０」から「３１」までアップカウント動作を行わせ、最上位ビットの出力を反転して出力させることによって、１０進カウント「３１」から「０」までダウンカウントすることができる。尚、一般にＮビットグレーコードカウンタに１０進カウント「０」から「２N−１」までアップカウント動作を行わせ、最上位ビットの出力を反転して出力させることによって、１０進カウント「２N−１」から「０」までダウンカウントすることができる。
【００１６】
上述したグレーコードにおける最上位ビット以外のビット構成の対称性を利用した本発明に係るアップ／ダウングレーコードカウンタの一実施形態について図面を参照して以下に説明する。
【００１７】
本発明に係る第一実施形態のアップ／ダウングレーコードカウンタの構成を図１に示す。第一実施形態のアップ／ダウングレーコードカウンタ１は、アップカウントグレーコードカウンタ３と最上位ビット選択手段４により構成されている。アップカウントグレーコードカウンタ３はアップカウントしたカウント数をグレーコードで最上位ビット選択手段４に出力する。
【００１８】
尚、アップカウントグレーコードカウンタ３がＮビットのカウンタであれば、アップカウントグレーコードカウンタ３が最上位ビット選択手段４に出力する信号は、Ｑ０、Ｑ１、…、Ｑ（Ｎ−２）、Ｑ（Ｎ−１）からなるＮビットのデータである。ここで、Ｑ０は最下位ビットであり、Ｑ（Ｎ−１）は最上位ビットであるとする。
【００１９】
最上位ビット選択手段４はカウント方向制御信号ＭＩＲも入力する。カウント方向制御信号ＭＩＲがカウントアップを指示する旨の信号である場合、最上位ビット選択手段４は、アップカウントグレーコードカウンタ３から入力した信号であるＱ０、Ｑ１、…、Ｑ（Ｎ−２）、Ｑ（Ｎ−１）からなるＮビットのデータをそのまま出力し、アップ／ダウングレーコードカウンタ１の出力とする。一方、カウント方向制御信号ＭＩＲがカウントダウンを指示する旨の信号である場合、最上位ビット選択手段４は、アップカウントグレーコードカウンタ３から入力した信号であるＱ０、Ｑ１、…、Ｑ（Ｎ−２）、Ｑ（Ｎ−１）からなるＮビットのデータのうち、最上位ビットＱ（Ｎ−１）を反転してＱ（Ｎ−１）Ｘとしたのち、Ｑ０、Ｑ１、…、Ｑ（Ｎ−２）、Ｑ（Ｎ−１）ＸからなるＮビットのデータをアップ／ダウングレーコードカウンタ１の出力とする。
【００２０】
次に、図１に示したアップ／ダウングレーコードカウンタ１の論理回路の一実施態様を図７に示す。尚、図７はアップ／ダウングレーコードカウンタ１が５ビットカウンタであるときの論理回路を示している。
【００２１】
フリップフロップＦＦ６のＱ出力端子はバッファＢＵＦ１を介してフリップフロップＦＦ１のＣ入力端子に接続される。また、フリップフロップＦＦ６のＸＱ出力端子は、ＮＡＮＤ回路ＮＡ１〜ＮＡ４それぞれの第１入力端子に接続される。
【００２２】
ＮＡＮＤ回路ＮＡ１の第２入力端子は、フリップフロップＦＦ１のＱ出力端子と接続される。ＮＡＮＤ回路ＮＡ１の出力端子は、インバータ回路ＩＮＶ１を介してフリップフロップＦＦ２のＣ入力端子に接続される。
【００２３】
また、ＮＡＮＤ回路ＮＡ２の第２入力端子はフリップフロップＦＦ１のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ２の第３入力端子はフリップフロップＦＦ２のＱ出力端子と接続される。ＮＡＮＤ回路ＮＡ２の出力端子は、インバータ回路ＩＮＶ２を介してフリップフロップＦＦ３のＣ入力端子に接続される。
【００２４】
また、ＮＡＮＤ回路ＮＡ３の第２入力端子はフリップフロップＦＦ１のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ３の第３入力端子はフリップフロップＦＦ２のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ３の第４入力端子はフリップフロップＦＦ３のＱ出力端子と接続される。ＮＡＮＤ回路ＮＡ３の出力端子は、インバータ回路ＩＮＶ３を介してフリップフロップＦＦ４のＣ入力端子に接続される。
【００２５】
また、ＮＡＮＤ回路ＮＡ４の第２入力端子はフリップフロップＦＦ１のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ４の第３入力端子はフリップフロップＦＦ２のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ４の第４入力端子はフリップフロップＦＦ３のＸＱ出力端子と接続され、ＮＡＮＤ回路ＮＡ４の第５入力端子はフリップフロップＦＦ４のＱ出力端子と接続される。ＮＡＮＤ回路ＮＡ４の出力端子は、インバータ回路ＩＮＶ４を介してフリップフロップＦＦ５のＣ入力端子に接続される。
【００２６】
さらに、フリップフロップＦＦ１〜ＦＦ６それぞれにおいて、ＸＱ出力端子とＤ入力端子とが接続されている。これにより、フリップフロップＦＦ１〜ＦＦ６各々において、Ｃ入力端子に入力されるクロック信号が立ち上がる毎にＱ出力端子から出力される出力信号が反転する。
【００２７】
そして、フリップフロップＦＦ５のＱ出力端子がセレクタＳ１に接続される。
【００２８】
バッファＢＵＦ１、ＮＡＮＤ回路ＮＡ１〜ＮＡ４、及びインバータ回路ＩＮＶ１〜ＩＮＶ４からなるクロック生成回路３１は、アップカウントグレーコードカウンタの各出力の反転タイミングを決めるクロックを生成する回路として機能し、このクロック生成回路およびフリップフロップＦＦ１〜ＦＦ６がアップカウントグレーコードカウンタ３として機能し、セレクタ４が図１に示した最上位ビット選択手段４として機能する。
【００２９】
尚、フリップフロップＦＦ１〜ＦＦ６および図６で示したフリップフロップＦＦ１１〜Ｆ１６の一実施態様としては、図１０に示すような構成が挙げられる。各フリップフロップは３つの入力端子を有するＮＡＮＤ回路を６個備えている。
【００３０】
フリップフロップのＸＳ端子はＮＡＮＤ回路ＮＡ２１の第１入力端子およびＮＡＮＤ回路ＮＡ２５の第１入力端子に接続される。また、フリップフロップのＸＲ端子はＮＡＮＤ回路ＮＡ２２の第２入力端子、ＮＡＮＤ回路ＮＡ２４の第２入力端子、およびＮＡＮＤ回路ＮＡ２６の第２入力端子に接続される。また、フリップフロップのＣ入力端子はＮＡＮＤ回路ＮＡ２２の第３入力端子およびＮＡＮＤ回路ＮＡ２３の第２入力端子に接続される。また、フリップフロップのＤ入力端子はＮＡＮＤ回路ＮＡ２４の第３入力端子に接続される。
【００３１】
そして、ＮＡＮＤ回路ＮＡ２１の第２入力端子と、ＮＡＮＤ回路ＮＡ２３の第３入力端子とが、ＮＡＮＤ回路ＮＡ２４の出力端子に接続される。また、ＮＡＮＤ回路ＮＡ２１の第３入力端子と、ＮＡＮＤ回路ＮＡ２２の出力端子と、ＮＡＮＤ回路ＮＡ２３の第１入力端子との接続点が、ＮＡＮＤ回路ＮＡ２５の第２入力端子に接続される。また、ＮＡＮＤ回路ＮＡ２１の出力端子とＮＡＮＤ回路ＮＡ２２の第１入力端子とが互いに接続される。また、ＮＡＮＤ回路ＮＡ２３の出力端子とＮＡＮＤ回路ＮＡ２４の第１入力端子とが、ＮＡＮＤ回路ＮＡ２６の第３入力端子に接続される。
【００３２】
さらに、ＮＡＮＤ回路ＮＡ２５の出力端子とＮＡＮＤ回路ＮＡ２６の第１入力端子との接続点をフリップフロップのＱ出力端子とし、ＮＡＮＤ回路ＮＡ２５の第３入力端子とＮＡＮＤ回路ＮＡ２６の出力端子との接続点をフリップフロップのＸＱ出力端子とする。
【００３３】
次に、図７に示した第一実施形態のアップ／ダウングレーコードカウンタの動作について図５および図７を参照して説明する。尚、フリップフロップＦＦ１〜ＦＦ６のＸＳ端子それぞれに入力されるセット信号ＳＥＴＱ０〜ＳＥＴＱ４及びＳＥＴＮＣＫは、すべて常時１とする。また、フリップフロップＦＦ１〜ＦＦ６のＸＲ端子それぞれに入力されるリセット信号ＲＥＳＥＴＱ０〜ＲＥＳＥＴＱ４及びＲＥＳＥＴＮＣＫは、すべて常時１とする。
【００３４】
フリップフロップＦＦ６は、基準クロック信号ＣＫを入力し、基準クロック信号ＣＫの２分周となる２分周クロック信号ＮＣＫを生成して、次段のクロック生成回路３１に２分周クロック信号ＮＣＫとその反転信号ＮＣＫＸを出力している。
【００３５】
クロック生成回路３１は、２分周クロック信号ＮＣＫと同一であるクロック信号Ｑ０ＣＫＮを生成する。フリップフロップＦＦ１は、クロック生成回路３１からクロック信号Ｑ０ＣＫＮを入力するので、２分周クロック信号ＮＣＫが立ち上がるごとに反転する出力信号Ｑ０およびその反転信号Ｑ０Ｘを出力する。
【００３６】
クロック生成回路３１は、出力信号Ｑ０が１でかつ２分周クロック信号ＮＣＫが立ち下がるときに立ち上がるクロック信号Ｑ１ＣＫＮも生成する。フリップフロップＦＦ２は、クロック生成回路３１からクロック信号Ｑ１ＣＫＮを入力するので、クロック信号Ｑ１ＣＫＮが立ち上がるごとに反転する出力信号Ｑ１およびその反転信号であるＱ１Ｘを出力する。
【００３７】
クロック生成回路３１は、出力信号Ｑ０が０、出力信号Ｑ１が１、かつ２分周クロック信号ＮＣＫが立ち下がるときに立ち上がるクロック信号Ｑ２ＣＫＮも生成する。フリップフロップＦＦ３は、クロック生成回路３１からクロック信号Ｑ２ＣＫＮを入力するので、クロック信号Ｑ２ＣＫＮが立ち上がるごとに反転する出力信号Ｑ２およびその反転信号であるＱ２Ｘを出力する。
【００３８】
クロック生成回路３１は、出力信号Ｑ０が０、出力信号Ｑ１が０、出力信号Ｑ２が１、かつ２分周クロック信号ＮＣＫが立ち下がるときに立ち上がるクロック信号Ｑ３ＣＫＮも生成する。フリップフロップＦＦ４は、クロック生成回路３１からクロック信号Ｑ３ＣＫＮを入力するので、クロック信号Ｑ３ＣＫＮが立ち上がるごとに反転する出力信号Ｑ３およびその反転信号であるＱ３Ｘを出力する。
【００３９】
クロック生成回路３１は、出力信号Ｑ０が０、出力信号Ｑ１が０、出力信号Ｑ２が０、出力信号Ｑ３が１、かつ２分周クロック信号ＮＣＫが立ち下がるときに立ち上がるクロック信号Ｑ４ＣＫＮも生成する。フリップフロップＦＦ５は、クロック生成回路３１からクロック信号Ｑ４ＣＫＮを入力するので、クロック信号Ｑ４ＣＫＮが立ち上がるごとに反転する出力信号Ｑ４およびその反転信号であるＱ４Ｘを出力する。
【００４０】
出力信号Ｑ０を０ビット目すなわち最下位ビットの出力、出力信号Ｑ１を１ビット目の出力、出力信号Ｑ２を２ビット目の出力、出力信号Ｑ３を３ビット目の出力、出力信号Ｑ４を４ビット目すなわち最上位ビットの出力とすると、アップカウントグレーコードカウンタはクロック信号ＣＫの１０進カウントに応じて、図３に示したグレーコードを出力することになる。
【００４１】
セレクタＳ１は、フリップフロップＦＦ５から出力信号Ｑ４を入力する。セレクタＳ１は、カウント方向制御信号ＭＩＲがアップカウント動作を指示する内容である場合入力した信号Ｑ４を出力信号Ｑ４’として出力する。すなわち、最上位ビットの出力を反転しない。これにより、アップ／ダウングレーコードカウンタは、図４に示した最上位ビット反転前のグレーコードを出力することになるので、アップカウントを行うことができる。
【００４２】
一方、セレクタＳ１は、カウント方向制御信号ＭＩＲがダウンカウント動作を指示する内容である場合入力した信号Ｑ４を反転し出力信号Ｑ４’として出力する。すなわち、最上位ビットの出力を反転する。これにより、アップ／ダウングレーコードカウンタは、図４に示した最上位ビット反転後のグレーコードを出力することになるので、ダウンカウントを行うことができる。
【００４３】
このように、アップカウント動作のみしか行えないアップカウントグレーコードカウンタ３にセレクタＳ１を付加することでアップ／ダウンカウントが可能となる。図７に示した第一実施形態のアップ／ダウングレーコードカウンタはクロック生成回路を１つにできるので、図６に示した２つのクロック生成回路を必要とする従来のアップ／ダウングレーコードカウンタに比べて、回路規模を小さくすることができる。
【００４４】
尚、セレクタＳ１の一実施態様としては、図１１の（ａ）に示すような構成が挙げられる。エクスクルーシブＯＲ回路Ｅ１の第１入力端子には最上位ビットの出力Ｑ４を入力し、第２入力端子にカウント方向制御信号ＭＩＲを入力する。アップカウント動作を行わせるときはカウント方向制御信号ＭＩＲを０とし、ダウンカウント動作を行わせるときはカウント方向制御信号ＭＩＲを１とする。これにより、エクスクルーシブＯＲ回路Ｅ１の出力端子から出力される信号Ｑ４’はアップカウント動作時には出力信号Ｑ４となり、ダウンカウント動作時には出力信号Ｑ４の反転信号となる。
【００４５】
また、セレクタＳ１の他の実施態様としては、図１１の（ｂ）に示すような構成が挙げられる。尚、この実施態様の場合、図７に示すフリップフロップＦＦ５のＱ出力端子に加えてＸＱ出力端子もセレクタＳ１に接続されている。ＡＮＤ回路Ａ１の第１入力端子は最上位ビットの出力Ｑ４を入力し、ＡＮＤ回路Ａ１の第２入力端子はカウント方向制御信号ＭＩＲを反転したのち入力する。ＡＮＤ回路Ａ２の第１入力端子は最上位ビットの出力Ｑ４の反転信号であるＱ４Ｘを入力し、ＡＮＤ回路Ａ２の第２入力端子はカウント方向制御信号ＭＩＲを入力する。ＯＲ回路Ｏ１はＡＮＤ回路Ａ１およびＡ２の出力信号を入力し、Ｑ４’を出力する。アップカウント動作を行わせるときはカウント方向制御信号ＭＩＲを０とし、ダウンカウント動作を行わせるときはカウント方向制御信号ＭＩＲを１とする。これにより、ＯＲ回路Ｏ１の出力端子から出力される信号Ｑ４’はアップカウント動作時には信号Ｑ４となり、ダウンカウント動作時には信号Ｑ４Ｘとなる。
【００４６】
次に、本発明に係る第二実施形態のアップ／ダウングレーコードカウンタについて図２を参照して説明する。尚、図２に示す第二実施形態のアップ／ダウングレーコードカウンタにおいて、図１のアップ／ダウングレーコードカウンタと同一部分には同一の符号を付し説明を省略する。また、第二実施形態のアップ／ダウングレーコードカウンタも第一実施形態のアップ／ダウングレーコードカウンタと同様５ビットカウンタとする。
【００４７】
カウント開始データ設定手段５は、グレーコードで示されたカウントを開始する値ｎｓおよびカウント方向制御信号ＭＩＲを入力する。カウント方向制御信号ＭＩＲがアップカウント動作を指示する内容であれば、カウント開始データ設定手段５は、アップカウントグレーコードカウンタ３の初期設定がグレーコードで示されたカウントを開始する値ｎｓになるようにアップカウントグレーコードカウンタ３に制御信号を出力する。一方、カウント方向制御信号ＭＩＲがダウンカウント動作を指示する内容であれば、カウント開始データ設定手段５は、アップカウントグレーコードカウンタ３の初期設定がグレーコードで示されたカウントを開始する値ｎｓの最上位ビットのみ反転した値になるようにアップカウントグレーコードカウンタ３に制御信号を出力する。
【００４８】
カウント終了データ設定手段６は、グレーコードで示されたカウントを終了する値ｎｅと、アップカウントグレーコードカウンタ３から出力されるグレーコードで示されたカウントと、カウント方向制御信号ＭＩＲとを入力する。
【００４９】
カウント方向制御信号ＭＩＲがアップカウント動作を指示する内容であるときは、カウント終了データ設定手段６は、グレーコードで示されたカウントを終了する値ｎｅとアップカウントグレーコードカウンタ３から出力されるグレーコードで示されたカウントとが一致すると、アップカウントグレーコードカウンタ３がカウンタ動作を終了するように制御する。
【００５０】
一方、カウント方向制御信号ＭＩＲがダウンカウント動作を指示する内容であるときは、カウント終了データ設定手段６は、グレーコードで示されたカウントを終了する値ｎｅの最上位ビットを反転させた値とアップカウントグレーコードカウンタから出力されるグレーコードで示されたカウントとが一致すると、アップカウントグレーコードカウンタ３がカウンタ動作を終了するように制御する。
【００５１】
次に、カウント開始データ設定手段５およびカウント終了データ設定手段６の具体な実施態様を順に説明する。
【００５２】
カウント開始データ設定手段５の一実施態様の回路ブロック図を図８に示す。最上位ビット選択手段５１は、グレーコードで示されたカウントｎｓを入力する。グレーコードで示されたカウントｎｓは、０ビット目すなわち最下位ビットがＱ０ＤＡＴＡ、１ビット目がＱ１ＤＡＴＡ、２ビット目がＱ２ＤＡＴＡ、３ビット目がＱ３ＤＡＴＡ、４ビット目すなわち最上位ビットがＱ４ＤＡＴＡである５ビットのデータである。
【００５３】
最上位ビット選択手段５１は、アップカウント時にはＱ４ＤＡＴＡを出力信号の最上位ビットＱ４ＤＡＴＡ’とする。すなわち、入力されたグレーコードで示されたカウントを開始する値ｎｓをそのまま偶奇数判定回路５２およびセット・リセット端子制御回路５４に出力する。一方、ダウンカウント時にはＱ４ＤＡＴＡの反転信号を出力信号の最上位ビットＱ４ＤＡＴＡ’とする。すなわち、グレーコードで示されたカウントを開始する値ｎｓの最上位ビットを反転した値を偶奇数判定回路５２およびセット・リセット端子制御回路５４に出力する。
【００５４】
偶数奇数判定回路５２は、１０進カウントが偶数のときに０を出力し、１０進カウントが奇数のときに１を出力する。１０進カウントが偶数のときにはグレーコードに含まれる１の数が偶数個であるのに対し、１０進カウントが奇数のときはグレーコードに含まれる１の数が奇数個であるので、偶数奇数判定回路５２は図１２に示すような論理回路にするとよい。
【００５５】
エクスクルーシブＯＲ回路Ｅ２が最上位ビット選択手段５１から出力される最下位ビットデータＱ０ＤＡＴＡ、１ビット目データＱ１ＤＡＴＡ、２ビット目データＱ２ＤＡＴＡを入力する。また、エクスクルーシブＯＲ回路Ｅ３が最上位ビット選択手段５１から出力される３ビット目データＱ３ＤＡＴＡ、最上位ビットデータＱ４ＤＡＴＡ’を入力する。そして、エクスクルーシブＯＲ回路Ｅ４が、エクスクルーシブＯＲ回路Ｅ２およびＥ３の出力信号を入力し、偶奇信号ｏｄｄ＿ｅｖｅｎを出力する。
【００５６】
セット・リセット制御回路５３は、偶奇判定回路５２から出力される偶奇信号ｏｄｄ＿ｅｖｅｎに基づいてフリップフロップＦＦ６のＸＳ端子、ＸＲＳ端子に出力する制御信号を作成する。
【００５７】
セット・リセット端子制御回路５３は、フリップフロップＦＦ６のＱ端子の出力信号を０に設定したい場合は、ＸＳ端子に入力するセット信号ＳＥＴＮＣＫを１にし、ＸＲ端子に入力するリセット信号ＲＥＳＥＴＮＣＫを０にする。また、フリップフロップＦＦ６のＱ端子の出力信号を１に設定したい場合は、ＸＳ端子に入力するセット信号ＳＥＴＮＣＫを０にし、ＸＲ端子に入力するリセット信号ＲＥＳＥＴＮＣＫを１にする。また、フリップフロップＦＦ６を通常動作させたい場合は、ＸＳ端子に入力するセット信号ＳＥＴＮＣＫを１にし、ＸＲ端子に入力するリセット信号ＲＥＳＥＴＮＣＫを１にする。
【００５８】
このような動作を行うセット・リセット端子制御回路５３の一実施態様を図１３に示す。偶奇信号ｏｄｄ＿ｅｖｅｎがＮＡＮＤ回路ＮＡ３０の第１入力端子とインバータ回路ＩＮＶ３０に入力され、インバータ回路ＩＮＶ３０の出力信号がＮＡＮＤ回路ＮＡ３１の第１入力端子に入力される。また、スタート信号ＳＴＡＲＴがＮＡＮＤ回路ＮＡ３０およびＮＡ３１の第２入力端子に入力される。ＮＡＮＤ回路ＮＡ３０からはセット信号ＳＥＴＮＣＫが出力され、ＮＡＮＤ回路ＮＡ３１からはリセット信号ＲＥＳＥＴＮＣＫが出力される。
【００５９】
セット・リセット端子制御回路５３を図１３に示した構成にした場合、フリップフロップＦＦ６を通常動作させたいときは、スタート信号ＳＴＡＲＴを０にし、セット信号ＳＥＴＮＣＫおよびリセット信号ＲＳＥＴＮＣＫを１にするとよい。
【００６０】
また、カウント開始時にはスタート信号ＳＴＡＲＴを１にする。この場合、偶奇信号ｏｄｄ＿ｅｖｅｎが１のとき（カウントを開始する値ｎｓの１０進カウントが奇数のとき）には、セット信号ＳＥＴＮＣＫは０になり、リセット信号ＲＥＳＥＴＮＣＫは１になる。偶奇信号ｏｄｄ＿ｅｖｅｎが０のとき（カウントを開始する値ｎｓの１０進カウントが偶数のとき）には、セット信号ＳＥＴＮＣＫは１になり、リセット信号ＲＥＳＥＴＮＣＫは０になる。これにより、図５に示すように、カウントを開始する値ｎｓの１０進カウントが奇数のときには、フリップフロップＦＦ６がＱ端子から出力する２分周信号ＮＣＫを１にすることができ、カウントを開始する値ｎｓの１０進カウントが偶数のときには、フリップフロップＦＦ６がＱ端子から出力する２分周信号ＮＣＫを０にすることができる。
【００６１】
セット・リセット制御回路５４は、最上位ビット選択手段５１から出力される５ビットのデータＱ０ＤＡＴＡ、Ｑ１ＤＡＴＡ、Ｑ２ＤＡＴＡ、Ｑ３ＤＡＴＡ、Ｑ４ＤＡＴＡ’に基づいてフリップフロップＦＦ１〜ＦＦ５のＸＳ端子、ＸＲＳ端子に出力する制御信号を作成する。
【００６２】
セット・リセット端子制御回路５４の一実施態様を図１４に示す。セット・リセット端子制御回路５４は、セット・リセット端子制御回路５３と同じ構成の回路が５つ設けられている。そして、偶奇信号ｏｄｄ＿ｅｖｅｎの代わりに、それぞれの回路においてＱ０ＤＡＴＡ、Ｑ１ＤＡＴＡ、Ｑ２ＤＡＴＡ、Ｑ３ＤＡＴＡ、Ｑ４ＤＡＴＡ’が入力される。これにより、スタート信号ＳＴＡＲＴを１にすると、グレーコートで示されたカウントを開始する値ｎｓがアップ／ダウングレーコードカウンタ２から出力されることになり、スタート信号ＳＴＡＲＴを０にすると、フリップフロップＦＦ１〜ＦＦ５が通常動作を行うので、アップ／ダウングレーコードカウンタ２がカウント動作を行う。
【００６３】
次に、カウント終了データ設定手段６の一実施態様の回路ブロック図を図９に示す。最上位ビット選択手段６１は、グレーコードで示されたカウントｎｅを入力する。グレーコードで示されたカウントｎｅは、０ビット目すなわち最下位ビットがＱ０ｅＤＡＴＡ、１ビット目がＱ１ｅＤＡＴＡ、２ビット目がＱ２ｅＤＡＴＡ、３ビット目がＱ３ｅＤＡＴＡ、４ビット目すなわち最上位ビットがＱ４ｅＤＡＴＡである５ビットのデータである。
【００６４】
最上位ビット選択手段６１は、アップカウント時にはＱ４ｅＤＡＴＡを出力信号の最上位ビットＱ４ｅＤＡＴＡ’とする。すなわち、入力されたグレーコードで示されたカウントを終了する値ｎｅをそのまま比較器６２に出力する。一方、ダウンカウント時にはＱ４ｅＤＡＴＡの反転信号を出力信号の最上位ビットＱ４ｅＤＡＴＡ’とする。すなわち、グレーコードで示されたカウントを終了する値ｎｅの最上位ビットを反転した値を比較器６２に出力する。
【００６５】
比較器６２は、最上位ビット選択手段６１から入力するデータＱ０ｅＤＡＴＡ、Ｑ１ｅＤＡＴＡ、Ｑ２ｅＤＡＴＡ、Ｑ３ｅＤＡＴＡ、Ｑ４ｅＤＡＴＡ’と、アップカウントグレーコードカウンタの出力信号であるＱ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４とを比較して、最下位ビット、１ビット目、２ビット目、３ビット目、最上位ビットのすべてが一致したときに、クロック制御回路６３に対して、クロック信号ＣＫを出力を止めるべき旨の制御信号を送る。これにより、クロック信号ＣＫがアップカウントグレーコードカウンタ３に供給されなくなり、アップカウントグレーコードカウンタ３はカウントを終了する。
【００６６】
カウント終了データ設定手段６の他の形態としては、カウントを終了する値ｎｅと最上位ビット設定手段４の出力とを比較して、それらが一致するとクロック制御回路６３に対してクロック信号ＣＫを出力を止めるべき旨の制御信号を送るような構成としてもよい。このような構成にすると、カウント終了データ設定手段６に最上位ビット選択手段を設けなくてよくなり部品点数を少なくすることができる。
【００６７】
なお、上述した実施形態では５ビットのアップ／ダウングレーコードカウンタの場合について説明したが、Ｎ＜５またはＮ＞５の場合のＮビットのアップ／ダウングレーコードカウンタにおいても本発明を適用できることはいうまでもない。また、ダウンカウントグレーコードカウンタを用いて、アップカウント動作時に最上位ビットを反転させるような構成としてもよい。
【００６８】
次に、本発明に係る固体撮像装置の一実施形態について図１５を参照して説明する。光学レンズ系１００は、撮影対象である光学実像（図示せず）を取込み、固体撮像素子１０１上に結像する。
【００６９】
固体撮像素子１０１には光電変換素子１０１ａがマトリクス状に配置されている。垂直方向選択ライン１０１ｂは垂直方向デコーダ１０１ｄによって１ラインが選択され、水平方向選択ライン１０１ｃは水平方向デコーダ１０１ｅによって１ラインが選択される。
【００７０】
垂直方向デコーダ１０１ｄは垂直方向アップ／ダウングレーコードカウンタ１０１ｆが指定するアドレスを選択し、水平方向デコーダ１０１ｅは水平方向アップ／ダウングレーコードカウンタ１０１ｇが指定するアドレスを選択する。垂直方向選択ライン１０１ｂと水平方向選択ライン１０１ｃの両方に選択されたアドレスの信号が出力回路１０１ｈによって出力される。
【００７１】
垂直方向アップ／ダウングレーコードカウンタ１０１ｆを固定しておくことで垂直方向のアドレスを固定しておき、水平方向アップ／ダウングレーコードカウンタ１０１ｇをカウントさせ、水平方向に走査させる。水平方向の走査が終了すれば、垂直方向アップ／ダウングレーコードカウンタ１０１ｇをカウントさせ、次の水平ラインを走査する。この動作の繰り返しによって、撮像の動作を実現する。なお、垂直方向アップ／ダウングレーコードカウンタ１０１ｆおよび水平方向アップ／ダウングレーコードカウンタ１０１ｇは、図２に示したアップ／ダウングレーコードカウンタ２と同じ構成とする。
【００７２】
垂直方向制御回路１０２ａは垂直方向アップ／ダウングレーコードカウンタ１０１ｆにカウント開始値ｎｓ、カウント終了値ｎｅ、およびカウント方向制御信号ＭＩＲを出力し、水平方向制御回路１０２ｂは水平方向アップ／ダウングレーコードカウンタ１０１ｇにカウント開始値ｎｓ’、カウント終了値ｎｅ’、およびカウント方向制御信号ＭＩＲ’を出力する。
【００７３】
垂直方向アップ／ダウングレーコードカウンタ１０１ｆおよび水平方向アップ／ダウングレーコードカウンタ１０１ｇの両方がアップカウントを行うときには、画面の左上から右下に向かって走査する。また、垂直方向アップ／ダウングレーコードカウンタ１０１ｆがアップカウントを行い、水平方向アップ／ダウングレーコードカウンタ１０１ｇがダウンカウントを行うときには、画面の右上から左下に向かって走査する。また、垂直方向アップ／ダウングレーコードカウンタ１０１ｆがダウンカウントを行い、水平方向アップ／ダウングレーコードカウンタ１０１ｇがアップカウントを行うときには、画面の左下から右上に向かって走査する。また、垂直方向アップ／ダウングレーコードカウンタ１０１ｆおよび水平方向アップ／ダウングレーコードカウンタ１０１ｇの両方がダウンカウントを行うときには、画面の右下から左上に向かって走査する。
【００７４】
つまり、垂直方向アップ／ダウングレーコードカウンタ１０１ｆおよび水平方向アップ／ダウングレーコードカウンタ１０１ｇに与えるカウント方向制御信号ＭＩＲ、ＭＩＲ’を切り替えることによって、垂直方向および水平方向の正像モードと鏡像モードの切替が可能となる。
【００７５】
出力回路１０１ｈは、信号電圧を次段の信号処理回路１０３に出力する。信号処理回路１０３は出力回路１０１ｈから出力される信号電圧に基づき、駆動信号を作成し、表示手段１０４に出力する。
【００７６】
【発明の効果】
本発明によると、アップカウントまたはダウンカウントのいずれか一方向のみしかカウントできない一方向カウントグレーコードカウンタから出力されるデータの最上位ビットを入力し、前記データの最上位ビットをそのまま出力するか反転したのち出力するかを選択する最上位ビット選択手段を備えているので、アップカウントとダウンカウントのいずれも行うことができる。さらに、従来のアップ／ダウングレーコードカウンタではカウント方向毎に論理回路が必要であったが、本発明では一方向カウントグレーコードカウンタを用いるので一方向のみの論理回路しか必要としない。これにより、カウンタの論理回路規模を従来の半分にすることができ、回路規模を小さくすることができる。また、グレーコードカウンタ本来の特性である電気的ノイズの低減レベルは、従来のアップ／ダウングレーコードカウンタと同等である。
【００７７】
また、本発明によると、アップ／ダウングレーコードカウンタが一方向カウントグレーコードカウンタのカウント方向と同一方向のカウント動作を行うときは、最上位ビットデータ選択手段がデータの最上位ビットをそのまま出力し、アップ／ダウングレーコードカウンタが一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、最上位ビットデータ選択手段がデータの最上位ビットを反転して出力するので、アップカウントとダウンカウントのいずれも行うことができる。
【００７８】
また、本発明によると、カウントを開始する１０進カウントに対応するグレーコードデータに応じて一方向カウントグレーコードカウンタの初期状態を制御するカウント開始データ設定手段を備え、アップ／ダウングレーコードカウンタが一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、カウント開始データ設定手段が、カウントを開始する１０進カウントに対応するグレーコードデータの最上位ビットのみを反転させ、一方向カウントグレーコードカウンタが、その最上位ビットのみが反転したグレーコードデータからカウントを開始するので、任意のカウント数からカウントを開始することができるとともに、アップ／ダウングレーコードカウンタが一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときでも正しいカウント値からカウントを開始することができる。
【００７９】
また、本発明によると、カウントを終了する１０進カウントに対応するグレーコードデータに応じて一方向カウントグレーコードカウンタの動作を制御するカウント終了データ設定手段を備えるので、任意のカウント数でカウント動作を終了させることができる。
【００８０】
また、本発明によると、固体撮像装置は回路規模の小さいアップ／ダウングレーコードカウンタを備えているので、正像モードと鏡像モードの切替が可能であるとともに、小型化を図ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第一実施形態のアップ／ダウングレーコードカウンタの構成図である。
【図２】 本発明に係る第二実施形態のアップ／ダウングレーコードカウンタの構成図である。
【図３】 １０進カウントに対応するバイナリーコードおよびグレーコードを示す図である。
【図４】 グレーコードの最上位を反転させた場合に対応する１０進カウントおよびグレーコードを示す図である。
【図５】 図１のアップ／ダウングレーコードカウンタのアップカウント時の動作を示すタイムチャート図である。
【図６】 従来のアップ／ダウングレーコードカウンタの論理回路図である。
【図７】 図１のアップ／ダウングレーコードカウンタの論理回路図である。
【図８】 図２のアップ／ダウングレーコードカウンタが備えるカウント開始データ設定手段の構成図である。
【図９】 図２のアップ／ダウングレーコードカウンタが備えるカウント終了データ設定手段の構成図である。
【図１０】 本発明のアップ／ダウングレーコードカウンタに設けられるフリップフロップの構成図である。
【図１１】 図７に示したセレクタの一実施態様を示す図である。
【図１２】 図９に示した偶奇数判定回路の一実施態様を示す図である。
【図１３】 図９に示した偶奇数判定回路から信号を入力するセット・リセット端子制御回路の一実施態様を示す図である。
【図１４】 図９に示した他のセット・リセット端子制御回路の一実施態様を示す図である。
【図１５】 本発明に係る固体撮像装置の構成を示す図である。
【符号の説明】
１ 第一実施形態のアップ／ダウングレーコードカウンタ
２ 第二実施形態のアップ／ダウングレーコードカウンタ
３ アップカウントグレーコードカウンタ
４、５１、６１ 最上位ビット選択手段
５ カウント開始データ設定手段
６ カウント終了データ設定手段
１０ 従来のアップ／ダウングレーコードカウンタ
１１ アップカウント用クロック生成回路
１２ ダウンカウント用クロック生成回路
１３ クロック切替回路
３１ クロック生成回路
５２ 偶奇数判定回路
５３、５４ セット、リセット端子制御回路
６２ 比較器
６３ クロック制御回路
１００ 光学レンズ系
１０１ 固体撮像素子
１０１ａ 光電変換素子
１０１ｂ 垂直方向選択ライン
１０１ｃ 水平方向選択ライン
１０１ｄ 垂直方向デコーダ
１０１ｅ 水平方向デコーダ
１０１ｆ 垂直方向アップ／ダウングレーコードカウンタ
１０１ｇ 水平方向アップ／ダウングレーコードカウンタ
１０１ｈ 出力回路
１０２ａ 垂直方向制御回路
１０２ｂ 水平方向制御回路
１０３ 信号処理回路
１０４ 表示手段
Claims (3)
- アップカウントとダウンカウントのいずれも行うことのできるアップ／ダウングレーコードカウンタであって、
アップカウントまたはダウンカウントのいずれか一方向のみしかカウントできない一方向カウントグレーコードカウンタと、
該一方向カウントグレーコードカウンタから出力されるデータの最上位ビットを入力し、前記データの最上位ビットをそのまま出力するか反転したのち出力するかを選択する最上位ビットデータ選択手段と、
カウントを開始する１０進カウントに対応するグレーコードデータに応じて前記一方向カウントグレーコードカウンタの初期状態を制御するカウント開始データ設定手段とを備え、
前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と同一方向のカウント動作を行うときは、前記最上位ビットデータ選択手段が前記データの最上位ビットをそのまま出力し、前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、前記最上位ビットデータ選択手段が前記データの最上位ビットを反転して出力し、
前記アップ／ダウングレーコードカウンタが前記一方向カウントグレーコードカウンタのカウント方向と反対方向のカウント動作を行うときは、前記カウント開始データ設定手段が、カウントを開始する１０進カウントに対応するグレーコードデータの最上位ビットのみを反転させ、前記一方向カウントグレーコードカウンタが、その最上位ビットのみが反転したグレーコードデータからカウントを開始することを特徴とするアップ／ダウングレーコードカウンタ。 - カウントを終了する１０進カウントに対応するグレーコードデータに応じて前記一方向カウントグレーコードカウンタの動作を制御するカウント終了データ設定手段を備える請求項１に記載のアップ／ダウングレーコードカウンタ。
- 光電変換素子と、該光電変換素子からの信号を順次読み出すための走査手段と、を備えた固体撮像装置において、
前記走査手段が請求項１または請求項２に記載のアップ／ダウングレーコードカウンタを有し、該アップ／ダウングレーコードカウンタが出力するカウントに基づいてアドレス指定を行うことを特徴とする固体撮像装置。
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