KR100675925B1 - 게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치 - Google Patents

게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치 Download PDF

Info

Publication number
KR100675925B1
KR100675925B1 KR1019990064387A KR19990064387A KR100675925B1 KR 100675925 B1 KR100675925 B1 KR 100675925B1 KR 1019990064387 A KR1019990064387 A KR 1019990064387A KR 19990064387 A KR19990064387 A KR 19990064387A KR 100675925 B1 KR100675925 B1 KR 100675925B1
Authority
KR
South Korea
Prior art keywords
gate
gate line
liquid crystal
crystal display
pixel region
Prior art date
Application number
KR1019990064387A
Other languages
English (en)
Other versions
KR20010061845A (ko
Inventor
김영구
김하숙
이상곤
Original Assignee
비오이 하이디스 테크놀로지 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비오이 하이디스 테크놀로지 주식회사 filed Critical 비오이 하이디스 테크놀로지 주식회사
Priority to KR1019990064387A priority Critical patent/KR100675925B1/ko
Publication of KR20010061845A publication Critical patent/KR20010061845A/ko
Application granted granted Critical
Publication of KR100675925B1 publication Critical patent/KR100675925B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 게이트 라인과 액정 패널의 커패시턴스를 이용하여 게이트 구동 신호의 딜레이를 조절함으로써 플리커를 감소시킬 수 있는 액정 표시 장치에 관한 것이다.
본 발명의 액정 표시 장치는 다수의 게이트 라인을 통하여 각 화소 전극을 구동하기 위한 박막 트랜지스터에 구동 신호를 인가하는 게이트 구동 회로와, 다수의 데이터 라인을 통하여 상기 박막 트랜지스터에 데이터 신호를 인가하는 소오스 구동 회로를 포함하는 액정 표시 장치를 구동함에 있어서, 단위 화소 영역에 인가되는 입력단의 게이트 구동 신호를 화소 영역과 게이트 라인에 의해 형성되는 스토리지 커패시턴스에 의해 미리 딜레이시킴으로써, 패널 좌우의 딜레이 편차에 의한 플리커를 감소시킨다.

Description

게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치{LIQUID CRYSTAL DISPLAY FOR DIMINISHING FLICKER FROM CONTROLLING DELAY OF GATE SIGNAL}
도 1은 액정 표시 장치의 액정 패널과 구동 회로를 나타낸 개략도,
도 2는 박막 트랜지스터 액정 표시 장치의 화소에 대한 전기적 등가 회로도,
도 3은 게이트 구동 신호와 데이터 신호 및 게이트 온 제어 신호의 관계를 나타내는 파형도,
도 4는 종래의 액정 표시 장치의 구동 방법에 대한 게이트 구동 신호와 데이터 신호의 파형도,
도 5는 본 발명의 실시예에 따른 액정 표시 장치의 구동 방법에 있어서, 게이트 구동 신호와 데이터 신호의 파형도,
도 6a 및 도 6b는 종래의 액정 표시 장치에 있어서, 액정 패널의 평면 구조도,
도 7a 및 도 7b는 본 발명의 실시예에 따른 액정 표시 장치에 있어서, 액정 패널의 평면 구조도,
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 액정 패널의 평면 구조도,
도 9a는 상기 도 7b의 평면 구조도에 대한 개략적인 단면도,
도 9b는 상기 도 8b의 평면 구조도에 대한 개략적인 단면도,
도 10은 본 발명의 실시예에 따른, 제 1 게이트 라인과 화소 전극 사이의 스토리지 커패시턴스에 의하여 게이트 구동 신호를 딜레이시키기 위한 경우의 액정 표시 장치의 단면도,
도 11은 본 발명의 다른 실시예에 따른, 제 2 게이트 라인 및 제 2 게이트 라인과 화소 전극 사이의 스토리지 커패시턴스에 의하여 게이트 구동 신호를 딜레이시키기 위한 경우의 액정 표시 장치의 단면도,
(도면의 주요 부분에 대한 부호의 명칭)
Von11: 입력단의 게이트 구동 신호 Von12: 출력단의 게이트 구동 신호
Vdata11: 입력단의 데이터 신호 Vdata12: 출력단의 게이트 구동 신호
Vk11: 입력단의 킥백 전압 Vk12: 출력단의 킥백 전압
211, 212, ... : 게이트 패드 221, 222, ... : 데이터 패드
210: 입력단 220: 출력단
231, 233: 게이트 라인 화소 영역부 232, 234: 게이트 라인 트랜지스터부
241, 242: 리페어 영역 340, 350: 불량 영역
90: 게이트 라인 화소 영역부와 게이트 라인 트랜지스터부의 연결 부분
Cst1, Cst2: 스토리지 커패시턴스 Gn-1, Gn, ... : 게이트 패드
본 발명은 박막 트랜지스터 액정 표시 장치(Thin Film Transistor Liquid Crystal Display: TFT-LCD)에 관한 것으로, 보다 구체적으로는 액정 패널 내부의 커패시턴스(Capacitance)를 이용하여 입력단의 게이트 신호를 딜레이시킴으로써, 플리커 현상을 감소시키고, 화면 특성을 개선시킬 수 있는 액정 표시 장치에 관한 것이다.
현재 표시 장치로써 가장 많이 사용되고 있는 음극선관(Cathode Ray Tube: CRT) 브라운관은 색상 구현이 쉽고, 동작 속도가 빨라 TV와 컴퓨터 모니터를 포함한 디스플레이 장치로서 각광을 받아왔다. 그러나, 상기 음극선관은 전자총과 화면 사이를 일정 거리로 확보해야하는 구조적 특성으로 인하여 두께가 두터울 뿐만 아니라, 전력 소비가 크고, 게다가 무게가 상당히 무겁기 때문에 휴대성이 떨어지는 단점이 있다.
상기와 같은 음극선관의 단점을 극복하고자 여러 가지 다양한 표시 장치가 고안되고 있는데, 그 중 가장 실용화되어 있는 장치가 바로 액정 표시 장치(Liquid Crystal Display: LCD)이다.
액정 표시 장치는 음극선관에 비해 화면이 어둡고 동작 속도가 다소 느리지만, 전자총과 같은 장치를 갖추기 않아도 각각의 화소(Pixel)를 평면 상에서 주사되는 신호에 따라 동작시킬 수 있으므로, 얇은 두께로 제작될 수 있고, 벽걸이 TV와 같은 아주 얇은 형태의 표시 장치로 사용될 수 있다. 뿐만 아니라, 액정 표시 장치는 무게가 가볍고, 전력 소비도 음극선관에 비해 상당히 적기 때문에, 배터리(Battery)로 동작하는 노트북 컴퓨터의 디스플레이로 사용되는 등, 휴대용 표시 장치로서 가장 적합하다고 인식되고 있다.
상기와 같이, 차세대 표시 장치로서 각광받고 있는 액정 표시 장치를 도 1에 간략히 나타내었다. 도 1을 참조하면, 상기 액정 표시 장치는 액정 패널(10)과 상기 액정 패널(10)을 구동할 수 있는 게이트 구동 회로(15) 및 소오스 구동 회로(14)로 구성되어 있다. 그리고, 상기 액정 패널(10)은 기판에 복수개의 게이트 라인(12)과 복수 개의 데이터 라인(11)이 매트릭스 형태로 교차하여 설치되어 있고, 그 교차부에는 박막 트랜지스터(Thin Film Transistor: TFT, 13)와 화소가 설치된 구조로 되어 있다. 또한, 상기 게이트 구동 회로(15)는 상기 박막 트랜지스터(13)를 턴-온(Turn-On)시키기 위한 게이트 신호를 상기 게이트 라인(12)에 순차적으로 인가하고, 상기 소오스 구동 회로(14)는 주사 신호에 의하여 구동된 박막 트랜지스터를 통하여 데이터 신호가 화소에 전달될 수 있도록 데이터 신호를 데이터 라인(11)에 인가한다.
상기와 같은 액정 표시 장치는, 게이트 구동 회로(15)에서 액정 패널(10)의 게이트 라인(12)에 순차적으로 인가된 게이트 신호에 의하여, 상기 게이트 라인(12)에 연결된 모든 박막 트랜지스터가 턴-온되면, 액정 패널(10)의 데이터 라인(11)에 인가된 데이터 신호가 턴-온된 박막 트랜지스터의 소오스와 드레인을 통하여 화소로 전달되는 원리로 작동한다.
도 2에는 상기와 같은 박막 트랜지스터 액정 표시 장치(TFT-LCD)의 화소에 대한 전기적 등가 회로도를 도시하였다. 도 2를 참조하면, 박막 트랜지스터 액정 표시 장치에서 개개의 화소는 게이트 라인 Gn-1 및 Gn과 데이터 라인 Dn 및 Dn-1로 구분되며, 상기 데이터 라인을 통해 박막 트랜지스터(TFT)의 드레인 전극에 인가된 데이터 신호는 게이트 라인을 통한 게이트 신호가 박막 트랜지스터의 게이트 전극에 인가될 때, 화소 전극과 스토리지 커패시터(Storage Capacitor: Cst)에 충전된다. 상기에서, 화소 전극은 액정 커패시터(Clc)로 나타내었고, 공통 전극 전압은 Vcom으로 표시하였다. 화소 전극에 충전된 데이터 신호는 박막 트랜지스터(TFT)의 게이트 전극과 드레인 전극 사이의 기생 커패시턴스(Cgd)에 의해 전압이 하강되는데, 이를 킥백(Kick back: Vk) 전압이라 한다.
액정 패널 상의 각각의 화소 전극에 연결된 박막 트랜지스터는 독립적으로 턴-온 또는 턴-오프되는 것이 아니라, 하나의 게이트 라인에 연결된 모든 박막 트랜지스터가 동시에 턴-온 또는 턴-오프되어 화소 전극에 데이터 신호가 인가되는 것을 제어한다. 이와 같이, 게이트 라인 별로 데이터 신호가 인가되는데, 이 주기를 수평 라인 주기라 하고, 박막 트랜지스터를 턴-온 시키기 위해서는 포화(Saturation) 영역의 전압을 게이트 라인에 인가하여야 한다. 상기 게이트 신호가, 박막 트랜지스터의 턴-온 전압이 되며, 약 16 볼트 이상의 값을 가지며, 일반적으로 게이트 구동 신호(Von)라 한다.
상기와 같은 게이트 구동 신호는 게이트 라인의 자체 저항과 기생 커패시턴스에 의해 지연되어 화소 전극에 충전된 데이터 신호를 왜곡시키므로, 게이트 구동 신호의 인가를 제어하는 게이트-온 제어(Gate On Enable) 신호(OE)를 이용하여 게이트 구동 전압의 폭을 줄여 화소 전극에 인가한다.
도 3에는 하나의 화소에 대한 게이트 구동 전압(Von)과 데이터 전압(Vdata) 및 게이트 온 제어 신호(OE)의 관계를 나타내는 파형도를 도시하였다. 도 2와 도 3을 참조하면, 게이트 구동 전압(Von)이 인가되면, 박막 트랜지스터(TFT)는 턴-온되어 데이터 전압이 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 기생 커패시터(Cgd)에 충전된다. 게이트 구동 전압(Von)은 게이트 온 제어 신호(OE)에 의해 오프되어 수평 라인 주기(1H)보다 짧은 기간 동안만 온-상태를 유지한다. 이 때, 게이트 구동 전압(Von)이 오프되면, 인가된 데이터 전압은 기생 커패시터(Cgd)로 인한 킥백 전압만큼 왜곡된 값으로 화소 전극에 유지된다.
액정의 열화를 방지하기 위하여 화소 전극에 인가되는 데이터 신호는 상기 도 3에서와 같이, 공통 전극 전압(Vcom)에 대해 정극성과 부극성의 전압이 번갈아 인가된다. 따라서, 개개의 화소에 충전되는 전압은 매 프레임(Frame)마다 극성이 바뀌어 인가된다. 이 때, 액정에 실제로 인가되는 전압의 실효치는 데이터 전압과 공통 전극 전압(Vcom) 사이의 면적으로 정해지며, 따라서 공통 전압을 중심으로 한 면적이 대칭이 되도록 하여야 일정한 전압을 화소 전극에 인가할 수 있다. 그러나, 킥백 전압(Vk)은 데이터 신호의 극성에 관계없이 항상 데이터 신호를 끌어내리는 방향으로 작용하므로, 정극성의 데이터 신호와 부극성의 데이터 신호는 서로 다른 값을 가지게 된다. 이것은 결국 화면이 떨리는 플리커(Flicker) 현상을 유발시킨다.
상기와 같은 플리커 현상은 여러 가지 원인이 있는데, 그 중에서 게이트 라 인에 인가되는 게이트 구동 신호가 입력단과 출력단에서 딜레이되는 정도에 따라 발생하는 패널 좌우의 플리커 현상과, 박막 트랜지스터의 누설 전류(Leakage Current)에 의해서 패널 전체에 발생하는 플리커 현상과, 액정의 누설에 의하여 발생하는 패널 전체의 플리커 현상으로 구분할 수 있다.
특히, 상기와 같은 패널 좌우의 플리커 현상을 해결하기 위하여, 종래에는 공통 전극 전압 레벨을 조정하여 정극성의 데이터 신호와 부극성의 데이터 신호가 대칭되도록 함으로써 킥백 전압에 기인한 플리커를 감소시켰지만, 화소 전극을 이루는 액정의 유전률은 인가 전압에 따라 변화하므로 정확히 킥백 전압을 보상하기가 어려운 단점을 가지고 있다.
또 다른 방법으로, 종래에는 게이트 구동 신호의 입력단에 미리 딜레이를 주어 플리커 현상을 개선하는 방법이 있는데, 이 방법은 입력단에 미리 딜레이를 주기 위하여, 모듈 부분에서 이미 만들어진 게이트 구동 신호를 액정 패널에 인가한다.
그러나, 상기와 같은 방법은 게이트 구동 신호의 입력단에 딜레이를 주기 위하여 게이트 구동 신호를 만들어내기 위한 회로가 따로 들어가야 하기 때문에, 실제 패널 내부의 동작과 일치하지 않을 수도 있고, 상기 회로를 형성하기 위하여 부피가 증가하고, 비용이 많이 드는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 게이트 라인과 화소 전극 사이에 스토리지 커패시턴스를 형성하여 게이트 구동 신호의 입력단에서 미리 딜레이를 주어, 플리커를 감소시킬 수 있는 액정 표시 장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명의 액정 표시 장치 구동 방법은 다수의 게이트 라인을 통하여 다수의 박막 트랜지스터를 구동시키는 게이트 구동 회로와, 다수의 데이터 라인을 통하여 상기 박막 트랜지스터에 데이터 신호를 인가하는 소오스 구동 회로를 포함하는 액정 표시 장치를 구동함에 있어서, 입력단의 게이트 구동 신호를 미리 딜레이시켜서 인가함으로써 패널 좌우의 편차에 의한 플리커를 감소시키고 화면의 품위를 향상시키는 것을 특징으로 한다.
또한, 본 발명의 액정 표시 장치는 다수의 게이트 라인을 통하여 다수의 박막 트랜지스터를 구동시키는 게이트 구동 회로와, 다수의 데이터 라인을 통하여 상기 박막 트랜지스터에 데이터 신호를 인가하는 소오스 구동 회로를 포함하는 액정 표시 장치에 있어서, 게이트 신호를 인가하는 게이트 패드에서부터 반대편까지 일렬로 구성된 단위 화소 영역을 통과하는 게이트 라인 화소 영역부와, 상기 게이트 패드 반대편의 게이트 라인 화소 영역부 끝단에서 박막 트랜지스터의 게이트 전극에 이어지는 게이트 라인 트랜지스터부로 이루어져서, 상기 게이트 라인 화소 영역부와 게이트 라인 트랜지스터부는 게이트 패드의 반대편에서 서로 연결되는 것을 특징으로 한다.
상기 다수의 게이트 패드는 액정 패널의 좌측부 또는 우측부에 구비되는 것을 특징으로 한다.
상기 게이트 라인 화소 영역부는 입력단에서 게이트 구동 신호에 딜레이를 주기 위하여, 화소 전극과의 사이에 스토리지 커패시턴스가 형성되도록 구비되는 것을 특징으로 한다.
상기 게이트 라인 화소 영역부 및 게이트 라인 트랜지스터부는 입력단에서 게이트 구동 신호에 딜레이를 주기 위하여, 화소 전극과의 사이에 각각 스토리지 커패시턴스가 각각 형성되도록 구비되는 것을 특징으로 한다.
상기 게이트 라인 화소 영역부 및 게이트 라인 트랜지스터부는 게이트 라인 및 데이터 라인의 불량을 리페어할 수 있도록, 게이트 라인 화소 영역부와 게이트 라인 트랜지스터부를 단락시킬 수 있는 리페어 영역을 구비하는 것을 특징으로 한다.
상기 리페어 영역은 게이트 라인 트랜지스터부의 끝 부분이 게이트 패드와 인접한 영역에 있는 게이트 라인 화소 영역부와 오버랩 되도록 구성하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 게이트 구동 신호를 입력단에서부터 딜레이되게 하여, 액정 패널의 좌우 편차에 의한 플리커 현상을 감소시킨다.
도 4는 종래의 액정 표시 장치의 구동 방법에 대한 게이트 구동 신호와 데이터 신호의 파형도를 나타낸 것이고, 도 5는 본 발명의 실시예에 따른 액정 표시 장치의 구동 방법에 있어서, 게이트 구동 신호와 데이터 신호의 파형도를 나타낸 것이다.
먼저, 도 4를 참조하여 종래의 액정 표시 장치 구동 방법을 살펴보면, 게이트 구동 신호(Von1)는 수평 라인 주기(1H)를 갖는 펄스 신호로 인가되는데, 오프 상태의 로우 레벨(Vgl)과 온 상태의 하이 레벨(Vgh)을 갖는다.
상기 게이트 구동 신호(Von1)가 로우 레벨(Vgl)에서 하이 레벨(Vgh)로 천이되어, 박막 트랜지스터가 턴-온되고 나면, 데이터 신호(Vdata1)가 인가되기 위한 GOE 시간 후에, 데이터 신호(Vdata1)가 데이터 라인을 통하여 인가된다.
데이터 신호(Vdata1)가 인가되면 액정 커패시터, 스토리지 커패시터 및 기생 커패시터가 충전되는데, 데이터 신호(Vdata1)의 왜곡을 방지하기 위하여 상기 액정 커패시터, 스토리지 커패시터, 및 기생 커패시터를 충전하기 위한 시간(t1)이 지난 후에, 게이트 구동 신호(Von1)를 로우 레벨(Vgl)로 오프시킨다.
이 때, 박막 트랜지스터의 게이트 전극과 드레인 전극 사이의 기생 커패시턴스에 의해, 킥백 전압(Vk1, Vk2) 만큼 왜곡되어 화소 전극에 유지되는데, 게이트 구동 회로에서 가까운 게이트 첫 단의 킥백 전압(Vk1)과, 게이트 구동 회로에서 가장 먼 게이트 끝 단의 킥백 전압(Vk2)이 다르게 나타난다. 즉, 입력단에서 나타나는 게이트 구동 신호(Von1)와 출력단에서 나타나는 게이트 구동 신호(Von2)의 딜레이 차이로 인하여 입력단의 데이터 신호(Vdata1)와 출력단의 데이터 신호(Vdata2)가 다르게 나타나는 것이다.
그러나, 화면이 떨리는 플리커 현상은 게이트 입력단의 킥백 전압(Vk1)과 게이트 출력단의 킥백 전압(Vk2)의 차이가 클수록, 그리고 각 킥백 전압(Vk1, Vk2)의 절대값이 클수록 크게 나타나게 된다.
또한, 상기 도 4의 구동 방법에서는 실제 충전 시간은 수평 라인 주기(1H)에서, GOE 시간을 제외한 시간(t1)동안 이루어진다.
반면에, 도 5에 도시된 본 발명의 액정 표시 장치 구동 방법을 상기 도 4와 비교하여 살펴보면 다음과 같다. 도 5에서는 도 4에 도시된 종래의 구동 방법과 동일하게 수평 디스플레이 주기(1H)를 갖는 경우를 예로 들어 설명한다.
게이트 구동 신호(Von11)가 로우 레벨(Vgl)에서 하이 레벨(Vgh)로 천이되어 온 되면, 박막 트랜지스터가 턴-온되고, GOE 시간 후에 데이터 신호(Vdata11, Vdata12)가 데이터 라인을 통하여 인가된다. 이 때, Vdata11은 게이트 입력단에 나타나는 데이터 신호의 파형이고, Vdata12는 게이트 출력단에 나타나는 데이터 신호의 파형이다.
이 때, 게이트 입력단에서부터 게이트 구동 신호(Von11)를 딜레이시켜 인가함으로써, 액정 패널에서 입력단과 출력단의 편차를 줄여서 플리커를 감소시킨다.
즉, 입력단에서 딜레이 없이 구형파에 가깝게 게이트 구동 신호를 인가하는 경우에, 출력단에서 나타나는 게이트 구동 신호의 딜레이 정도를 10이라고 가정하면, 입력단에서 미리 5 정도 딜레이시켜서, 게이트 구동 신호를 인가하면, 출력단의 게이트 구동 신호는 딜레이되는 정도가 10보다는 크게 되지만, 11 내지 13 정도로, 입력단에서 딜레이된 것보다 적게 딜레이 된다. 따라서, 도 5에 도시된 바와 같이 입력단에서 딜레이된 게이트 구동 신호(Von11)를 인가하면, 출력단에서의 게이트 구동 신호(Von12) 사이에 발생하는 편차가 줄어들게 되고 그에 따라 플리커 현상을 감소시킬 수 있는 것이다.
결국, 입력단에서 딜레이된 게이트 구동 신호(Von11)와 출력단 게이트 구동 신호(Von12)의 딜레이되는 정도가 감소함으로써, 입력단 및 출력단의 데이터 신호(Vdata11, Vdata12)에서 나타나는 킥백 전압(Vk11, Vk12)의 크기가 감소된다. 특히, 플리커 현상은 게이트 첫 단과 게이트 끝 단의 킥백 전압(Vk11, Vk12) 차이에 비례하는데, 킥백 전압(Vk11, Vk12)의 절대값이 작아지기 때문에, 결국 게이트 첫 단의 킥백 전압(Vk11)과 게이트 끝 단의 킥백 전압(Vk12)의 차이도 작아지게 되어, 플리커 현상이 감소하게 된다.
도 6a 및 도 6b는 일렬로 배열된 박막 트랜지스터를 구동하기 위하여 단일 게이트 라인을 사용하는 종래의 액정 패널의 구조도를 도시한 것이다. 먼저, 도 6a를 참조하면, 종래의 액정 패널(100)은 게이트 라인을 통하여 게이트 구동 신호를 인가하기 위한 다수의 게이트 패드(111, 112, ... )와, 데이터 라인을 통하여 데이터 신호를 인가하기 위한 데이터 패드(121, 122, ... )와, 데이터 신호에 따라 화면을 디스플레이 하는 표시 영역으로 이루어진다.
이러한, 액정 패널(100)은 도 6b에 도시된 바와 같이, 다수의 게이트 패드(Gn, Gn+1, ... )로부터 게이트 구동 신호를 인가받는 다수의 박막 트랜지스터 및 단위 화소 영역을 구비한다. 이 때, 단위 화소 영역에서 게이트 패드와 인접한 입력단(110)에서는 게이트 구동 신호의 딜레이가 거의 발생하지 않고, 게이트 패드의 반대편에 위치한 출력단(120)에서는 게이트 라인을 지나는 동안 게이트 구동 신호가 많이 딜레이되어, 입력단(110)과 출력단(120) 사이에 편차가 나타나게 되고, 그에 따라 패널의 좌우 플리커 현상이 나타난다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 액정 표시 장치에 있어서, 액정 패널의 평면 구조도를 도시한 것이다. 도 7a의 액정 패널(200)은 도 6a에 도시된 바와 같이, 패널의 좌측부에 게이트 패드(211, 212, ... )가 형성된 경우를 도시한 것이다.
도 7b를 참조하면, 본 발명의 액정 표시 장치는 일렬로 구성된 단위 화소 영역과 오버랩 되도록 게이트 구동 신호의 입력단(210)에서부터 반대편 출력단(220)까지 이어지는 게이트 라인 화소 영역부(231, 233, ... )와, 상기 게이트 라인 화소 영역부(231, 233, ... )의 끝 단에서 다수의 박막 트랜지스터의 게이트 전극에 연결되며, 입력단(210)까지 다시 이어지는 게이트 라인 트랜지스터부(232, 234, ... )로 이루어진다. 이 때, 상기 게이트 라인 화소 영역부(231, 233, ... )와 게이트 라인 트랜지스터부(232, 234, ... )는 각각 일렬로 구성된 단위 화소 영역에 대하여 출력단(220)에서 서로 연결된다.
그리고, 상기 게이트 라인 트랜지스터부(232, 234, ... )의 끝 단은 다시 게이트 패드(Gn-1, Gn, ... ) 부분에서 게이트 라인 화소 영역부(231, 233, ... )와 오버랩 되도록 구성되는데, 이 영역(241, 242, ... )은 각각 게이트 라인 및 데이터 라인에 불량이 발생한 경우에 리페어(Repair)를 수행하기 위한 부분이다.
상기와 같이, 일렬의 단위 화소 영역에 대하여, 게이트 라인을 2 줄로 형성하는 이유는, 화소 전극과 게이트 라인 화소 영역부 사이에 스토리지 커패시턴스를 발생시켜서, 입력단(210)에서부터 게이트 구동 신호에 딜레이를 주기 위함이다.
도 9a는 상기 도 7b의 평면 구조도를 단면도로 간략히 도시한 것이다. 도 9a 를 참조하면, 게이트 라인 화소 영역부(92)는 게이트 패드로부터 입력단을 거쳐서 반대편 출력단까지 이어지고, 게이트 라인 트랜지스터부(93)는 다시 상기 게이트 라인 화소 영역부(92)의 끝 부분에서 연결되어, 박막 트랜지스터의 각 게이트 전극(91)을 따라 게이트 패드까지 이어진다. 상기 게이트 라인 화소 영역부(92)는 각 화소 전극과의 사이에서 스토리지 커패시턴스가 발생하고, 그에 따라 딜레이되어 전달된다.
도 8a 및 도 8b는 본 발명의 또 다른 일실시예에 따른 액정 표시 장치에 있어서, 게이트 패드가 화면의 오른쪽에 구비된 경우에 있어서 액정 패널의 평면 구조도를 도시한 것이다. 상기 도 8a를 참조하면, 액정 패널(300)은 도 7a에 도시된 경우와 동일하게, 다수의 게이트 패드(311, 312, ... )와 다수의 데이터 패드(321, 322, ... ) 및 표시 영역으로 구비되는데, 단지 게이트 패드(311, 312, ... )가 패널의 우측부에 구비된다.
따라서, 도 8b에 도시된 평면도도 도 7b의 경우와 동일한 구성을 가지는데, 단지 게이트 패드(Gn-1, Gn, ... )가 우측부에 위치하기 때문에, 게이트 구동 신호가 각 단위 화소 영역에 인가되는 입력단(320)이 패널의 우측부에 형성되고, 출력단(310)은 패널의 좌측부에 형성된다.
이 경우에도, 마찬가지로 게이트 라인 화소 영역부가 각 단위 화소 전극과 오버랩 되도록 입력단에서 출력단까지 형성되고, 게이트 라인 트랜지스터부가 상기 게이트 라인 화소 영역부의 끝 부분에서부터 박막 트랜지스터의 각 게이트 전극과 연결되어, 다시 입력단으로 형성된다. 그리고, 게이트 라인이 오픈(340)되거나, 게 이트 라인과 데이터 라인이 단락(350)되는 경우의 불량이 발생할 때, 이를 리페어하기 위하여 게이트 라인 트랜지스터부는 게이트 패드 부근에서 게이트 라인 화소 영역부와 오버랩 되도록 리페어 영역을 형성한다.
따라서, 게이트 라인 또는 데이터 라인에서 불량이 발생한 경우에 상기 리페어 영역을 쇼트시킴으로써, 불량이 발생한 화소를 리페어할 수 있다.
상기 도 8b에 도시된 평면 구조도를 도 9b에 단면도로 도시하였다. 도 9b를 참조하면, 게이트 라인 화소 영역부(95)는 게이트 패드로부터 반대편까지 이어지고, 게이트 라인 트랜지스터부(96)는 상기 게이트 라인 화소 영역부(95)의 끝 부분(90)에 이어져서, 다수의 게이트 전극(94)과 연결되어 다시 게이트 패드 부근까지 이어진다.
따라서, 게이트 패드를 통하여 게이트 구동 신호가 인가되면, 게이트 라인 화소 영역부(95)와 화소 전극 사이의 스토리지 커패시턴스에 의하여, 입력단의 게이트 구동 신호가 딜레이되고, 그에 따라 출력단의 게이트 구동 신호 사이에 나타나는 편차가 감소되어 플리커 현상을 감소시키게 된다.
도 10 및 도 11에는 본 발명의 일실시예에 따른, 게이트 라인 화소 영역부와 화소 전극 사이에 스토리지 커패시턴스를 형성하는 경우를 각각 도시한 것이다.
먼저, 도 10을 참조하면, 게이트 라인 화소 영역부(101)는 화소 전극과 오버랩 되도록 형성되고, 게이트 라인 트랜지스터부(102)는 상기 화소 전극과 오버랩되지 않도록 형성되기 때문에, 게이트 라인 화소 영역부(101)와 화소 전극 사이에 형성되는 스토리지 커패시턴스(Cst1)에 의하여 게이트 구동 신호가 딜레이 되도록 한 다.
한편으로는, 도 11과 같이 게이트 라인 화소 영역부(103)와 게이트 라인 트랜지스터부(104)가 모두 화소 전극과 오버랩 되도록 구성함으로써, 게이트 라인 화소 영역부 및 게이트 라인 트랜지스터부(103, 104)와 화소 전극 사이에서 모두 스토리지 커패시턴스(Cst1, Cst2)가 발생하고, 그에 따라, 게이트 구동 신호가 딜레이되는 정도를 더욱 크게 할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 액정 표시 장치에 따르면, 입력단에서 게이트 구동 신호를 딜레이시킴으로써, 입력단과 출력단 사이의 딜레이 편차를 감소시키고, 그에 따라 데이터 신호의 킥백 전압을 줄여서, 액정 패널의 좌우 플리커 현상을 줄일 수 있다. 따라서, 액정 표시 장치의 화면 품위를 향상시키는 것이 가능하다.
또한, 본 발명의 액정 표시 장치에 따르면, 화소 전극과 오버랩 되도록 게이트 라인 화소 영역부 및 게이트 라인 트랜지스터부를 형성하여 입력단에서 게이트 구동 신호를 딜레이시킴으로써, 별도의 게이트 구동 신호의 발생 회로없이 액정 패널의 좌우 플리커 현상을 감소시키고 화면의 품위를 개선시키는 것이 가능하다.
또한, 게이트 라인 또는 데이터 라인에 불량이 발생한 경우에 이를 용이하게 리페어할 수 있고, 스토리지 커패시턴스를 게이트 구동 신호의 딜레이를 발생시키는 부분에 형성하기 때문에, 패널 전체의 일정성(Uniformity)을 확보할 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 하는 것이 가능하다.

Claims (7)

  1. 삭제
  2. 다수의 게이트 라인을 통하여 다수의 화소 전극을 구동하기 위한 각 박막 트랜지스터에 게이트 구동 신호를 인가하는 게이트 구동 회로와, 다수의 데이터 라인을 통하여 상기 박막 트랜지스터에 데이터 신호를 인가하는 소오스 구동 회로를 포함하는 액정 표시 장치에 있어서,
    상기 게이트 라인은,
    게이트 구동 신호를 인가하는 게이트 패드에서부터 반대편까지 일렬로 구성된 단위 화소 전극을 통과하는 게이트 라인 화소 영역부와,
    상기 게이트 패드의 반대편의 게이트 라인 화소 영역부 끝단에서부터 게이트 패드까지 이어지며, 각 박막 트랜지스터의 게이트 전극에 연결되는 게이트 라인 트랜지스터부로 이루어지는 것을 특징으로 하는 액정 표시 장치.
  3. 제 2 항에 있어서, 상기 다수의 게이트 패드는
    액정 패널의 좌측부, 또는 우측부에 구비되는 것을 특징으로 하는 액정 표시 장치.
  4. 제 2 항에 있어서, 상기 게이트 라인 화소 영역부는
    화소 전극 사이에 스토리지 커패시턴스가 발생되도록 화소 전극과 오버랩 되게 구성되는 것을 특징으로 하는 액정 표시 장치.
  5. 제 2 항에 있어서, 상기 게이트 라인 화소 영역부 및 게이트 라인 트랜지스터부는
    각각 화소 전극과 오버랩 되도록 하여, 각각 화소 전극 사이에 스토리지 커패시턴스가 형성되도록 하는 것을 특징으로 하는 액정 표시 장치.
  6. 제 2 항에 있어서, 상기 게이트 라인 화소 영역부 및 게이트 라인 트랜지스터부는
    게이트 라인 및 데이터 라인의 불량을 리페어할 수 있도록, 게이트 라인 화소 영역부와 게이트 라인 트랜지스터부를 단락시킬 수 있는 리페어 영역을 구비하는 것을 특징으로 하는 액정 표시 장치.
  7. 제 6 항에 있어서, 상기 리페어 영역은
    게이트 라인 트랜지스터부의 끝 부분이 게이트 패드와 인접한 영역에 있는 게이트 라인 화소 영역부와 오버랩 되도록 구성되는 것을 특징으로 하는 액정 표시 장치.
KR1019990064387A 1999-12-29 1999-12-29 게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치 KR100675925B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990064387A KR100675925B1 (ko) 1999-12-29 1999-12-29 게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990064387A KR100675925B1 (ko) 1999-12-29 1999-12-29 게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치

Publications (2)

Publication Number Publication Date
KR20010061845A KR20010061845A (ko) 2001-07-07
KR100675925B1 true KR100675925B1 (ko) 2007-02-01

Family

ID=19631686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990064387A KR100675925B1 (ko) 1999-12-29 1999-12-29 게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치

Country Status (1)

Country Link
KR (1) KR100675925B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853211B1 (ko) * 2002-03-18 2008-08-20 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
KR101341781B1 (ko) * 2007-01-31 2013-12-13 엘지디스플레이 주식회사 액정표시장치
KR102238639B1 (ko) * 2014-10-14 2021-04-12 엘지디스플레이 주식회사 게이트신호의 딜레이 편차를 경감할 수 있는 액정표시장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1062819A (ja) * 1996-06-11 1998-03-06 Lg Electron Inc 液晶表示装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1062819A (ja) * 1996-06-11 1998-03-06 Lg Electron Inc 液晶表示装置及びその製造方法

Also Published As

Publication number Publication date
KR20010061845A (ko) 2001-07-07

Similar Documents

Publication Publication Date Title
US7907106B2 (en) Liquid crystal display and driving method thereof
US6229510B1 (en) Liquid crystal display having different common voltages
JP4812837B2 (ja) アクティブマトリクス基板およびそれを備えた表示装置
US7924255B2 (en) Gate driving method and circuit for liquid crystal display
JP3037886B2 (ja) 液晶表示装置の駆動方法
US9703160B2 (en) Liquid crystal display panel with hot pixel being repaired and method for repairing hot pixel
US8217926B2 (en) Liquid crystal display having compensation circuit for reducing gate delay
US20010015716A1 (en) Liquid crystal display and a method for driving the same
WO2016090698A1 (zh) 液晶显示面板及其驱动方法
KR101285054B1 (ko) 액정표시장치
US20080122875A1 (en) Liquid crystal display device and driving circuit and driving method of the same
EP1381015B1 (en) Electro-optical device, drive device and drive method for electro-optical device, and electronic apparatus
KR20010053693A (ko) 서로 다른 공통 전압을 가지는 액정 표시 장치
KR100675925B1 (ko) 게이트 구동 신호의 딜레이를 조절하여 플리커를 감소시키기 위한 액정 표시 장치
US20080074168A1 (en) Driving circuit with output control circuit and liquid crystal display using same
JP3245733B2 (ja) 液晶表示装置およびその駆動方法
CN107422558B (zh) 液晶面板及其驱动方法
US8363195B2 (en) Display apparatus
KR100701065B1 (ko) 플리커를 감소시키기 위한 액정 표시 장치의 구동 방법
KR101036687B1 (ko) 액정 표시장치 및 그 구동방법
KR100617611B1 (ko) 다중 레벨을 갖는 게이트 구동 신호 발생 회로
KR100783709B1 (ko) 킥백 전압을 보상하는 액정 표시 장치 및 그 구동 방법
KR100914197B1 (ko) 액정 표시패널의 구동장치 및 그 구동방법
KR20030056526A (ko) 액정 표시 장치의 구동 방법
KR100879214B1 (ko) 액정표시소자

Legal Events

Date Code Title Description
N231 Notification of change of applicant
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121207

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141217

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161226

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181224

Year of fee payment: 13