JP2007047178A - パッケージバーンインテストの可能な半導体集積回路及びバーンインテスト方法 - Google Patents

Abstract

【課題】 パッケージバーンインテストの可能な半導体集積回路及びバーンインテスト方法を提供する。
【解決手段】 半導体集積回路は、入出力回路、伝送制御部及びテスト制御部を備える。伝送制御部は、正常動作モードであるか、またはテストモードであるかによって入出力回路の制御ノードに動作信号を印加するか、または遮断する。テスト制御部は、テストモードでは、制御ノードに第１信号及び第２信号を順次に出力する。テスト制御部は、テストモードが行われる総時間のうち一定の時間には、第１信号を発生させ、残りの時間には、第２信号を発生させる。
【選択図】 図３

Description

本発明は、半導体集積回路及びテスト方法に係り、特に、入出力回路に対してパッケージバーンインテストを行うことができる半導体集積回路及びバーンインテスト方法に関する。

半導体メモリ装置の正常動作寿命を実際の環境でテストするには相当の時間がかかる。多数の量産製品に対して動作寿命を正確に予測しつつ、テスト時間を短縮させることは非常に重要である。このような必要に応じて、バーンインテストという方法を使用する。

バーンインテストは、短時間に製品に過度なストレスを加えることによって、実際の環境より劣悪な環境で製品をテストする方法である。メモリベンダーは、このようなテストに合格した製品を、実際の動作環境での動作寿命を保証しつつ販売する。

バーンインテストをさらに効率的にするために、ウェーハ状態でテストするウェーハバーンインテスト方法が利用されている。この方法は、直流（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：ＤＣ）テストだけでなく、センシング、書き込み動作でのテストも可能であり、不良チップに対する効率的なスクリーン方法と言える。

図１は、ウェーハバーンインテスト装置を示す図面である。

ウェーハ上でスクライブラインによって複数のダイに区画されている各チップ内には、ウェーハバーンインテスト回路１０と、テストに必要な多様な電源電圧を入力するためのダミーパッド２０とが存在する。

ウェーハバーンインテスト回路１０は、ＷＢＥ信号を受信してテストマスタ信号を生成する。これに、テストに必要なＤＣ電源の安定的な供給のために、ＶＰＰ、ＶＢＢ、ＶＢＬ、ＶＰという電源用ダミーパッド２０を通じて外部から電源電圧を受信する。また、アドレスパッド（図示せず）を通じてアドレス信号を受信して、各テストモードに対応するバーンイン動作を行う。

しかし、従来では、パッケージされた状態では、バーンインテストに使用されたダミーパッドが外部と接続され得ないので、パッケージ状態でのバーンインテストは不可能であった。したがって、パッケージ後にも、チップのバーンインテストの可能な多様な研究が行われてきた。特許文献１には、パッケージ後にもバーンインテストの可能な半導体装置を開示している。

半導体集積回路の内部の入出力回路に対してパッケージ状態でバーンインテストを行う場合、テスト装備の消費電流の増加が問題になる。内部の入出力回路、例えば、遅延同期ループは、テストのために動作する場合、消費電流が非常に増加するためである。

また、静的バーンインテストは、遅延同期ループのノードをそれぞれ電源電圧または接地電圧のうちいずれか一つの電圧に固定させるので、全ての素子にストレスが印加されないという問題がある。

図２は、複数のノードを有する入出力回路を示す図面である。

図２の入出力回路２００は、複数のインバータＩ１〜Ｉｍが直列に接続されている。入出力回路２００に対してバーンインテストを行う場合、例えば、動作信号ＯＰＳがハイレベルで印加されれば、インバータＩ１〜Ｉｍによって、第１ノードＮ１はローレベルに、第２ノードＮ２はハイレベルに、第３ノードＮ３はローレベルに固定される。

第ｍノードＮｍも、ハイレベルまたはローレベルのうち何れか一つのレベルに固定される。インバータＩ１〜Ｉｍは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが直列に接続される構造である。したがって、バーンインテストでは、第１ノードＮ１がローレベルに固定された状態であれば、第２インバータＩ２のＰＭＯＳトランジスタは、ターンオンしてストレスを受けるが、ＮＭＯＳトランジスタは、ターンオフしてストレスを受けない。

同様に、他のインバータＩ１〜Ｉｍも対応するノードＮ１〜Ｎｍの論理レベルによってＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのうちいずれか一つのトランジスタのみにストレスを受ける。これは、静的バーンインテストで全ての素子がテストされ得ないという問題がある。
米国特許第５,４７１,４２９号明細書

本発明が解決しようとする技術的課題は、パッケージ状態で実質的に全ての素子をバーンインテストできる半導体集積回路を提供するところにある。

本発明が解決しようとする他の技術的課題は、パッケージ状態で実質的に全ての素子をバーンインテストできる半導体集積回路のテスト方法を提供するところにある。

前記技術的課題を解決するための本発明の好適な実施形態に係る半導体集積回路は、入出力回路、伝送制御部及びテスト制御部を備える。

伝送制御部は、正常動作モードであるか、またはテストモードであるかによって前記入出力回路の制御ノードに動作信号を印加するか、または遮断する。テスト制御部は、前記テストモードでは、前記制御ノードに第１信号及び第２信号を順次に出力する。

前記テスト制御部は、前記テストモードが行われる総時間のうち一定の時間には、前記第１信号を発生させ、残りの時間には、前記第２信号を発生させる。前記伝送制御部は、第１制御信号に応答して前記正常動作モードでターンオンして、前記制御ノードに前記動作信号を印加し、前記テストモードでターンオフして、前記制御ノードに印加される前記動作信号を遮断する伝送ゲートである。

前記第１制御信号は、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）によって発生する。

第１電圧と前記制御ノードとの間に接続され、第２制御信号に応答して前記第１信号を発生させる第１トランジスタと、前記制御ノードと第２電圧との間に接続され、第３制御信号に応答して前記第２信号を発生させる第２トランジスタと、を備え、前記テストモードでは、前記第１トランジスタ及び前記第２トランジスタは交互にターンオンする。

前記第２制御信号及び前記第３制御信号は、ＭＲＳによって発生し、前記第１電圧は、電源電圧であり、前記第２電圧は、接地電圧である。前記テストモードは、パッケージバーンインテストである。前記入出力回路は、遅延同期ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）である。前記第１信号は、ハイレベル信号であり、前記第２信号は、ローレベル信号である。

前記技術的課題を解決するための本発明の好適な他の実施形態に係る半導体集積回路は、入出力回路及びテストモードでは、前記入出力回路に印加される動作信号を遮断し、前記入出力回路で、一定の時間に第１信号を印加した後、第２信号を印加するテスト部を備える。

前記第１信号は、ハイレベル信号であり、前記第２信号は、ローレベル信号である。前記テスト部は、第１制御信号に応答して前記動作信号の伝送を制御する伝送ゲートと、第１電圧と前記入出力回路との間に接続され、第２制御信号に応答して前記第１信号を前記入出力回路に印加する第１トランジスタと、第２電圧と前記入出力回路との間に接続され、第３制御信号に応答して前記第２信号を前記入出力回路に印加する第２トランジスタと、を備える。

前記他の技術的課題を解決するための本発明の好適な実施形態に係る入出力回路を備える半導体集積回路のテスト方法は、テストモードでは、前記入出力回路のそれぞれのノードをハイレベルまたはローレベルに維持し、前記それぞれのノードを逆の論理レベルに維持するステップを含む。前記テストモードは、パッケージバーンインテストである。

本発明と本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。

本発明に係る半導体集積回路及びテスト方法は、バーンインテスト動作時に実質的に全ての素子に対してストレスを印加できるので、完全なバーンインテストを行うことができる。

以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同様の構成要素を表す。

図３は、本発明の好適な実施形態に係る半導体集積回路を示す図面である。

図３に示すように、本発明の好適な実施形態に係る半導体集積回路３００は、入出力回路３１０、伝送制御部３２０及びテスト制御部３３０を備える。

伝送制御部３２０は、正常動作モードであるか、またはテストモードであるかによって、入出力回路３１０の制御ノードＮＣに動作信号ＯＰＳを印加するか、または遮断する。テスト制御部３３０は、テストモードで制御ノードＮＣに第１信号及び第２信号を順次に出力する。

図３の半導体集積回路３００は、パッケージ状態でのバーンインテスト中に全ての素子にストレスが印加されない従来技術の問題点を、ＭＲＳを利用して解決する。

すなわち、ＭＲＳを利用してバーンインテスト時間のうち一定の時間は、ハイレベルのテスト信号をテスト対象回路に印加し、さらに他の一定の時間は、ローレベルのテスト信号をテスト対象回路に印加することによって、実質的に全ての素子に対して静的ストレスを印加できる。

図３の入出力回路３１０は、半導体集積回路３００に利用される信号の入力または出力を制御する回路であって、特に、本発明の好適な実施形態では、遅延同期ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）でありうる。

遅延同期ループは、位相検出器、遅延ラインなどの多様な回路から構成されるが、位相検出器や遅延ラインなどの構成要素は、何れもノードによって互いに接続されるので、図３の入出力回路３１０のように、インバータＩ１〜Ｉｍの接続のみで示されうる。

伝送制御部３２０は、第１制御信号ＴＳ１に応答して、正常動作モードでターンオンして制御ノードＮＣに動作信号ＯＰＳを印加し、テストモードでターンオフして制御ノードＮＣに印加される動作信号ＯＰＳを遮断する伝送ゲートでありうる。

伝送ゲートのＰＭＯＳトランジスタのゲートに第１制御信号ＴＳ１が印加され、ＮＭＯＳトランジスタのゲートに、第１制御信号ＴＳ１を反転させた信号／ＴＳ１が印加される。第１制御信号ＴＳ１は、ＭＲＳによって発生する。

正常動作モードでは、第１制御信号ＴＳ１は、ローレベルで発生する。それにより、伝送ゲートがターンオンして、制御ノードＮＣに動作信号ＯＰＳが印加され、入出力回路３１０は動作する。テストモードでは、第１制御信号ＴＳ１は、ハイレベルで発生する。それにより、伝送ゲートがターンオフして、動作信号ＯＰＳが遮断される。

ここで、テストモードは、パッケージバーンインテストモードを意味する。また、図３では、第１制御信号ＴＳ１が伝送ゲートのＰＭＯＳトランジスタに印加される場合を例示的に示しているが、これに限定されないということは、当業者ならば理解できるであろう。

テスト制御部３３０は、テストモードが行われる総時間のうち一定の時間には第１信号を発生させ、残りの時間には第２信号を発生させる。ここで、第１信号は、ハイレベル信号であり、第２信号は、ローレベル信号である。

さらに詳細に説明すれば、テスト制御部３３０は、第１トランジスタＴＲ１及び第２トランジスタＴＲ２を備える。第１トランジスタＴＲ１は、第１電圧ＶＤＤと制御ノードＮＣとの間に接続され、第２制御信号ＴＳ２に応答して第１信号を発生させる。

第２トランジスタＴＲ２は、制御ノードＮＣと第２電圧ＶＳＳとの間に接続され、第３制御信号ＴＳ３に応答して第２信号を発生させる。ここで、第１電圧ＶＤＤは、電源電圧であり、第２電圧ＶＳＳは、接地電圧である。

すなわち、半導体集積回路３００の動作モードがバーンインテストモードに切り換えられれば、バーンインテストモードが行われる総時間のうち一定の時間には、第２制御信号ＴＳ２に応答して第１トランジスタＴＲ１がターンオンする。それにより、第１電圧ＶＤＤから電流が制御ノードＮＣに流れ、この電流が第１信号となる。この場合、制御ノードＮＣの電圧はハイレベルになる。

ハイレベルの制御ノードＮＣの電圧が入出力回路３１０の第１インバータＩ１に印加されれば、第１ノードＮ１はローレベルになり、第２ノードＮ２はハイレベルになり、第３ノードＮ３は再びローレベルになる。第ｍインバータＩｍが偶数番目のインバータであれば、第ｍノードＮｍはハイレベルになる。

入出力回路３１０に第１信号が印加される一定の時間が経過すると、残りのバーンインテスト動作時間には第３制御信号ＴＳ３に応答して、第２トランジスタＴＲ２がターンオンする。それにより、第２電圧ＶＳＳから電流が制御ノードＮＣに流れ、この電流が第２信号となる。

より詳細に説明すれば、第２電圧ＶＳＳは、接地電圧であるので、制御ノードＮＣから接地電圧に電流が流れ、制御ノードＮＣの電圧はローレベルになる。このとき、第１トランジスタＴＲ１は、第１制御信号ＴＳ１によってターンオフする。

制御ノードＮＣがローレベルであるので、入出力回路の第１ノードＮ１はハイレベルになり、第２ノードＮ２はローレベルになり、第３ノードＮ３は再びハイレベルになる。第ｍインバータＩｍが偶数番目のインバータであれば、第ｍノードＮｍはローレベルになる。

このように、従来のバーンインテストとは異なり、本発明の好適な実施形態に係る半導体集積回路３００の入出力回路３１０のそれぞれのノードＮ１〜Ｎｍは、バーンインテストが行われる総時間に、ハイレベル及びローレベルの２つの論理状態をとる。

したがって、図３の実施形態では、インバータＩ１〜ＩｍのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれ一定の時間にターンオンしてストレスを受けるので、完全な静的バーンインテストが可能である。

ここで、第２制御信号ＴＳ２及び第３制御信号ＴＳ３は、ＭＲＳによって発生し、互いに同じ論理レベルを有する。第２制御信号ＴＳ２及び第３制御信号ＴＳ３は、ＭＲＳによって別途に制御され、バーンインテスト動作中に第２制御信号ＴＳ２または第３制御信号ＴＳ３のみを発生することができる。

本発明の好適な他の実施形態に係る半導体集積回路は、入出力回路及びテストモードで上記入出力回路に印加される動作信号を遮断し、上記入出力回路に一定の時間第１信号を印加した後、第２信号を印加するテスト部を備える。

テスト部は、図３に開示された伝送制御部３２０及びテスト制御部３３０を備える。伝送制御部３２０及びテスト制御部３３０の構造及び動作については上述したので、テスト部の構造及び動作についての詳細な説明は省略する。

本発明の好適な他の実施形態に係る入出力回路を備える半導体集積回路のテスト方法は、テストモードで上記入出力回路へのそれぞれのノードをハイレベルまたはローレベルに維持し、上記それぞれのノードを逆の論理レベルに維持するステップを含む。ここで、上記テストモードは、パッケージバーンインテストモードである。

上記テスト方法によれば、入出力回路のそれぞれのノードを２つの論理レベルにバーンインテストできるので、入出力回路の実質的に全ての素子にストレスが印加されうる。

上記テスト方法は、図３に示された半導体集積回路３００の動作に対応するので、その詳細な説明を省略する。

以上のように、図面及び明細書で最適の実施形態が開示された。ここでは特定の用語が使用されが、これは、本発明を説明するための目的で使用されものであり、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。

本発明は、半導体集積回路及びテスト方法に関連した技術分野に好適に適用され得る。

ウェーハバーンインテスト装置を示す図面である。 複数のノードを有する入出力回路を示す図面である。 本発明の好適な実施形態に係る半導体集積回路を示す図面である。

符号の説明

３００ 半導体集積回路
３１０ 入出力回路
３２０ 伝送制御部
３３０ テスト制御部
ＮＣ 制御ノード
ＯＰＳ 動作信号
Ｉ１〜Ｉｍ インバータ
ノード Ｎ１〜Ｎｍ
ＴＳ１ 第１制御信号
ＴＳ２ 第２制御信号
ＴＳ３ 第３制御信号
／ＴＳ１ 第１制御信号ＴＳ１を反転させた信号
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
ＶＤＤ 第１電圧
ＶＳＳ 第２電圧

Claims (24)

1. 正常動作モードでは動作信号を出力し、テストモードでは前記動作信号を遮断する伝送制御部と、
   前記テストモードでは、第１信号及び第２信号を出力するテスト制御部と、
   前記テストモードでは、前記第１信号及び前記第２信号を受信する入出力回路と、
   を備えることを特徴とする半導体集積回路。
2. 前記第１信号及び前記第２信号は、順次に出力されることを特徴とする請求項１に記載の半導体集積回路。
3. 前記テスト制御部は、
   前記テストモードが行われる総時間のうち一定の時間には、前記第１信号を発生させ、残りの時間には、前記第２信号を発生させることを特徴とする請求項１に記載の半導体集積回路。
4. 前記伝送制御部は、前記正常動作モードでは、前記伝送制御部から前記動作信号を受信し、前記テストモードでは、前記入出力回路に前記第１信号及び前記第２信号を出力する制御ノードを備えることを特徴とする請求項１に記載の半導体集積回路。
5. 前記伝送制御部は、
   第１制御信号に応答して前記正常動作モードでターンオンして、前記制御ノードに前記動作信号を印加し、前記テストモードでターンオフして、前記制御ノードに印加される前記動作信号を遮断する伝送ゲートであることを特徴とする請求項１に記載の半導体集積回路。
6. 前記第１制御信号は、
   ＭＲＳによって発生することを特徴とする請求項５に記載の半導体集積回路。
7. 前記テスト制御部は、
   第１電圧と前記制御ノードとの間に接続され、第２制御信号に応答して前記第１信号を発生させる第１トランジスタと、
   前記制御ノードと第２電圧との間に接続され、第３制御信号に応答して前記第２信号を発生させる第２トランジスタと、を備え、
   前記テストモードでは、前記第１トランジスタ及び前記第２トランジスタは交互にターンオンすることを特徴とする請求項４に記載の半導体集積回路。
8. 前記第２制御信号及び前記第３制御信号は、
   ＭＲＳによって発生し、
   前記第１電圧は、電源電圧であり、前記第２電圧は、接地電圧であることを特徴とする請求項７に記載の半導体集積回路。
9. 前記半導体集積回路は、パッケージに含まれており、
   前記テストモードは、パッケージバーンインテストモードであることを特徴とする請求項１に記載の半導体集積回路。
10. 前記入出力回路は、遅延同期ループであることを特徴とする請求項１に記載の半導体集積回路。
11. 前記第１信号及び前記第２信号は、
    互いに逆の論理レベルを有することを特徴とする請求項１に記載の半導体集積回路。
12. 前記第１信号は、ハイレベル信号であり、前記第２信号は、ローレベル信号であることを特徴とする請求項１に記載の半導体集積回路。
13. テストされる複数の素子を備える入出力回路と、
    テストモードでは、前記入出力回路に印加される動作信号を遮断し、前記入出力回路に一定の時間第１信号を印加した後、第２信号を印加するテスト部と、
    を備えることを特徴とする半導体集積回路。
14. 前記第１信号及び前記第２信号は、
    互いに逆の論理レベルを有することを特徴とする請求項１３に記載の半導体集積回路。
15. 前記第１信号は、ハイレベル信号であり、前記第２信号は、ローレベル信号であることを特徴とする請求項１４に記載の半導体集積回路。
16. 前記テスト部は、
    第１制御信号に応答して前記動作信号の伝送を制御する伝送ゲートと、
    第１電圧と前記入出力回路との間に接続され、第２制御信号に応答して前記第１信号を前記入出力回路に印加する第１トランジスタと、
    第２電圧と前記入出力回路との間に接続され、第３制御信号に応答して前記第２信号を前記入出力回路に印加する第２トランジスタと、
    を備えることを特徴とする請求項１３に記載の半導体集積回路。
17. 前記第１制御信号及び前記第３制御信号の少なくとも１つは、
    ＭＲＳによって発生することを特徴とする請求項１６に記載の半導体集積回路。
18. 前記テストモードは、
    パッケージバーンインテストモードであることを特徴とする請求項１３に記載の半導体集積回路。
19. 前記入出力回路は、
    遅延同期ループであることを特徴とする請求項１３に記載の半導体集積回路。
20. 入出力回路を備える半導体集積回路のテスト方法であって、
    テストモードでは、前記入出力回路へのそれぞれのノードをハイレベルまたはローレベルに維持し、前記それぞれのノードを逆の論理レベルに維持するステップを含むことを特徴とするテスト方法。
21. 前記テストモードは、パッケージバーンインテストモードであることを特徴とする請求項２０に記載のテスト方法。
22. 半導体集積回路のテスト方法であって、
    テストモードでは、テストされる複数の素子を含む入出力回路に動作信号を出力することを遮断するステップと、
    テストモードでは、実質的に全ての前記複数の素子を均一にテストするために、前記入出力回路にテスト信号を出力するステップと、を含み、
    前記テスト信号は、互いに逆の論理レベルを有する第１信号及び第２信号を含むことを特徴とする半導体集積回路のテスト方法。
23. 前記半導体集積回路は、パッケージに含まれており、
    前記テストモードは、パッケージバーンインテストモードであることを特徴とする請求項２２に記載の半導体集積回路のテスト方法。
24. 前記第１信号及び前記第２信号は、順次に出力されることを特徴とする請求項２２に記載の半導体集積回路のテスト方法。

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