KR100672223B1 - 자기 정렬된 비휘발성 랜덤 액세스 메모리 셀 및 제조 공정 - Google Patents
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Abstract
반도체 기판에서 부동 게이트 메모리 셀들(floating gate memory cells)의 반도체 메모리 어레이를 형성하는 자기 정렬 방법은 실질적으로 서로 평행하고 기판에서 복수의 이격된 분리 영역들을 갖는다. 인접한 분리 영역들의 각 쌍 사이에는 활성 영역이 있다. 활성 및 분리 영역들은 평행하게 칼럼(column) 방향으로 형성된다. 로우(row) 방향으로, 이격된 질화 실리콘의 스트립들(strips)이 형성된다. 소스선 플러그는 인접한 질화 실리콘쌍들 사이에 형성되고, 활성 영역들 내의 제 1 영역 및 분리 영역들과 접촉한다. 질화 실리콘의 스트립들은 제거되고 등방성으로 에칭된다. 부가하여, 질화 실리콘 바로 아래의 물질들도 또한 이방성으로 에칭된다. 이후, 접속된 제어 게이트들을 형성하도록 부동 게이트들에 인접하고 소스선 플러그에 평행한 로우 방향으로 폴리실리콘 스페이서들(spacers)이 형성된다. 제 2 영역은 인접하게 이격된 제어 게이트들 사이에 형성된다. 비트선은 제어 게이트들 사이의 공간에서 제 2 영역과 접촉하여 비트선 방향으로 형성된다.
비휘발성 랜덤 액세스 메모리 셀, 반도체 메모리 어레이, 분리 영역, 활성 영역, 스페이서, 소스선 플러그
Description
도 1은 본 발명에 따라 폴리실리콘 스페이서 워드선들(polysilicon spacer wordlines)을 갖춘 자기 정렬 NVRAM 셀의 개략도.
도 2 내지 도 31은 본 발명에 따라 NVRAM 셀을 제작하는 한 방법을 도시하는 도면.
도 32는 본 발명에 따라 NVRAM 셀을 제작하는 한 방법을 도시하는 순서도.
도 33은 정사각형 스페이서의 제작을 위한 폴리실리콘/산화물 적층(polysilicon/oxide stacking)의 개략도.
도 34는 평평한 표면들에서 산화물을 통과하여 측면 벽에 산화물 스페이서를 형성하는 에칭 브레이킹(etch breaking)의 개략도.
도 35는 정사각형 스페이서를 만드는 코너에서 폴리실리콘 에칭(polysilicon etch)을 도시하는 산화물 스페이서의 개략도.
도 36은 할로(halo)를 갖는 단일 웰(well)의 3중 자기 정렬 메모리 셀의 개략도.
도 37a는 분리 영역들을 형성하도록 본 발명의 한 실시예에 따른 방법의 제 1 단계에서 사용되는 반도체 기판의 상면도.
도 37b는 선 2-2를 따라 취해진 단면도.
도 37b는 선 2-2를 따라 취해진 단면도.
도 37c는 분리 영역들이 형성되는 도 37a의 구조의 처리에서 다음 단계의 상면도.
도 37d는 반도체 기판에서 형성될 수 있는 두 종류의 분리 영역, 즉 LOCOS 또는 얕은 트렌치(shallow trench)를 도시하는 선 2-2를 따라 취해진 단면도.
도 37d는 반도체 기판에서 형성될 수 있는 두 종류의 분리 영역, 즉 LOCOS 또는 얕은 트렌치(shallow trench)를 도시하는 선 2-2를 따라 취해진 단면도.
도 37e는 분리 영역들이 형성되는 도 37c에 도시된 구조의 처리에서 다음 단계의 상면도.
도 37f는 선 3-3을 따라 취해진 단면도.
도 37g는 선 4-4를 따라 취해진 단면도.
도 37f는 선 3-3을 따라 취해진 단면도.
도 37g는 선 4-4를 따라 취해진 단면도.
도 38a는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 37e에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38b는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 38a에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38c는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 38b에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38d는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 38c에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38e는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 38d에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38f는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 38e에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38g는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 38f에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38h는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 38g에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38i는 분할 게이트형의 부동 메모리 셀들의 비휘발성 메모리 어레이를 형성할 때, 도 38h에 도시된 구조 처리의 다음 단계에서 선 4-4를 따라 취해진 단면도.
도 38j는 분할 게이트형의 부동 메모리 셀의 비휘발성 메모리 어레이를 형성할 때, 활성 영역에서 단자에 대한 로우 선(row line) 및 비트 선의 상호 연결을 도시하는 상면도.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
50 : 실리콘 기판 51 : 제 1 폴리실리콘 부동 게이트
53 : 폴리실리콘 소스선 접촉 플러그 54 : 제 2 폴리실리콘 부동 게이트
55 : 절연 스페이서 58 : 유전체 물질
발명의 분야
본 발명은 일반적으로 자기 정렬된 비휘발성 메모리(self-aligned non-volatile memory) 및 그 제작 방법에 관한 것으로, 특히 3중으로 자기 정렬된 분할 게이트 비휘발성 랜덤 액세스 메모리(non-volatile random access memroy, NVRAM) 셀(cell)에 관한 것이다.
관련 기술의 설명
본 발명은 일반적으로 자기 정렬된 비휘발성 메모리(self-aligned non-volatile memory) 및 그 제작 방법에 관한 것으로, 특히 3중으로 자기 정렬된 분할 게이트 비휘발성 랜덤 액세스 메모리(non-volatile random access memroy, NVRAM) 셀(cell)에 관한 것이다.
관련 기술의 설명
종래 기술에서 전하들을 저장하는데 부동 게이트(floating gate)를 사용하는 비휘발성 반도체 메모리 셀과 반도체 기판에 형성된 이러한 비휘발성 메모리 셀의 메모리 어레이들이 공지되어 있다. 전형적으로, 이러한 부동 게이트 메모리 셀들은 분할 게이트형(split gate type), 적층 게이트형(stacked gate type), 또는 그들이 조합된 형태이다.
반도체 부동 게이트 메모리 셀 어레이들(semiconductor floating gate memory cell arrays)의 제작 가능성과 직면하는 문제점들 중 하나는 소스, 드레인, 제어 게이트, 및 부동 게이트와 같은 다양한 구성 성분들을 정렬하는 것이다. 반도체 처리의 집적 규모가 증가됨에 따라, 가장 큰 리소그래픽 특성(lithographic feature)을 감소시키므로, 정확한 정렬에 대한 필요성이 더 중요해진다. 다양한 부분들의 정렬은 또한 반도체 제품의 제작 산출량을 결정한다.
자기 정렬은 종래 기술에서 이미 공지되었다. 자기 정렬은 특성이 그 스텝 처리에서 서로에 대해 자동적으로 정렬되도록 하나 이상의 물질들을 포함하는 하나 이상의 단계들을 처리하는 작용을 칭한다.
종래 방법들 및 처리들의 상기 문제점 및 다른 문제점들을 고려하여, 본 발명의 목적은 부동 게이트 메모리 셀 어레이(floating gate memory cell array)의 반도체 메모리 어레이를 제작을 달성하는 것이다.
본 발명의 목적은 또한 각각이 예리한 팁(sharp tip), 제 1 면, 상단 면, 및 제 2 면을 갖는 복수의 폴리실리콘 부동 게이트들을 포함하는 비휘발성 RAM 셀을 제공하는 것이다. 부동 게이트의 예리한 팁은 상단 면과 제 2 면의 접합부에 형성될 수 있다. 각 부동 게이트의 제 1 면과 상단 면의 일부에는 절연체 스페이서(insulator spacer)가 제공될 수 있다. 인접한 부동 게이트들 사이에는 자기 정렬된 접촉부(즉, 폴리실리콘 소스선 접촉 플러그(polysilicon source line contact plug)와 같은)가 제공될 수 있다. 각 부동 게이트의 제 2 면, 예리한 팁, 및 상단 면의 또 다른 일부 상에는 유전체 물질이 제공될 수 있다. 유전체 물질 위로 절연체 스페이서의 한 측면에는 폴리실리콘 워드선(wordline) 스페이서가 또한 제공될 수 있다.
본 발명에서, 자기 정렬 방법들은 그에 의해 형성된 메모리 어레이들뿐만 아니라 분할 게이트형의 부동 게이트 메모리 셀들(floating gate memory cells)의 반도체 메모리 어레이를 형성에 대해 개시된다. 본 발명의 자기 정렬 방법에서, 메모리 셀은 제 1 단자, 제 1 단자 및 제 2 단자와의 사이에 채널을 갖는 제 2 단자, 부동 게이트, 및 제어 게이트를 가질 수 있다. 기판에는 복수의 이격된 분리 영역들이 형성될 수 있다. 분리 영역들은 제 1 방향으로 실질적으로 서로 평행하고, 인접한 분리 영역들의 각 쌍 사이에는 활성 영역이 있다. 각 활성 영역은 반도체 기판 상에 절연 물질의 제 1 층을 갖고, 절연 물질의 제 1 층위에 폴리실리콘 물질의 제 1 층을 가질 수 있다. 마스킹(masking) 물질의 복수의 이격된 마스킹 영역들은 실질적으로 교호하는 복수의 활성 영역 및 분리 영역들을 가로지르는 제 2 방향으로 반도체 기판 상에 서로 평행하게 형성된다. 제 2 방향은 제 1 방향과 실질적으로 직교한다. 복수의 이격된 절연 물질의 제 1 스페이서들은 제 2 방향으로 실질적으로 서로 평행하게 형성된다. 각각의 제 1 스페이서들은 인접하고, 인접한 제 1 스페이서들의 각 쌍 사이에는 제 1 영역을 가진 마스킹 영역들 중 하나에 인접할 수 있다. 각각의 제 1 스페이서는 복수의 교호하는 활성 영역들 및 분리 영역들을 가로지를 수 있다. 제 1 영역에서 인접한 제 1 스페이서들의 각 쌍 사이에서는 물질이 에칭될 수 있다. 제 1 단자는 제 1 영역에서 인접한 제 1 스페이서들의 쌍들 사이에서 활성 영역인 기판에 형성될 수 있다. 이격된 제 1 스페이서들의 각 쌍 사이에서는 제 2 방향으로 도전체가 형성되어, 기판에서 제 1 단자에 전기적으로 접속될 수 있다.
마스킹 물질은 제 2 방향으로 실질적으로 서로 평행하게 복수의 이격된 구조들을 만들게 되도록 제거될 수 있다. 절연막은 각각의 이들 구조들에 대해 형성될 수 있다. 실질적으로 서로 평행하게 복수의 이격된 폴리실리콘 물질의 제 2 스페이서들은 제 2 방향으로 형성될 수 있다. 각각의 제 2 스페이서들은 인접하고 그 구조들 중 하나와 인접할 수 있다. 제 2 영역은 복수의 교호하는 활성 영역들 및 분리 영역들을 가로지르는 각 제 2 스페이서를 가진 인접한 제 2 스페이서들의 각 쌍 사이에 있을 수 있다. 각각의 제 2 스페이서들은 제 2 방향으로 메모리 셀들의 제어 게이트들을 전기적으로 접속시킬 수 있다. 제 2 영역의 인접한 제 2 스페이서들의 각 쌍 사이에서, 물질은 에칭될 수 있다. 제 2 단자는 제 2 영역에서 인접한 제 2 스페이서들의 쌍들 사이에 있는 각각의 활성 영역들인 기판에 형성될 수 있다. 마지막으로, 도전체는 활성 영역에 실질적으로 평행한 제 1 방향으로 형성되어, 제 1 방향으로 제 2 단자들에 전기적으로 연결될 수 있다.
본 발명의 다른 목적들, 이점들, 및 두드러진 특성들은 첨부된 도면들과 연관되어 주어진 본 발명의 양호한 실시예들을 설명하는 다음의 상세한 설명으로부터 명확해질 것이다.
본 발명은 같은 참조 번호들이 같은 요소들을 지칭하는 후속하는 도면들에 관하여 자세하게 설명될 것이다.
본 발명은 같은 참조 번호들이 같은 요소들을 지칭하는 후속하는 도면들에 관하여 자세하게 설명될 것이다.
도 1은 본 발명의 한 실시예에 따라 3중으로 자기 정렬된 NVRAM 셀의 셀 구조를 도시한다. 이 구조의 속성들로는 소스측 주입 디바이스로 동작하는 폴리실리콘 스페이서 워드선(spacer wordline)(56), 유전체 물질(58)로 오버랩된 부동 게이트(floating gate)(54)에 의해 생성되는 예리한 점(52), 및 워드 선에 대해 자기 정렬된 폴리실리콘 소스선 접촉부(53)가 포함된다.
도 1에서 명확하게 볼 수 있는 바와 같이, 본 발명의 한 실시예에 따른 NVRAM 셀은 유일한 구조를 갖는다. 실리콘 기판(50)은 도핑된 소스 영역(60), 도핑된 비트선(bitline)/드레인 영역(62), 및 도핑된 비트선/드레인 영역(63)이 제공된다. 제 1 폴리실리콘 부동 게이트(51) 및 제 2 폴리실리콘 부동 게이트(54)는 기판(50) 위에 제공되고, 모두 소스 영역(60)과 부분적으로 오버랩 된다. 폴리실리콘 소스선 접촉 플러그(53)는 부동 게이트들과의 자기 정렬을 제공하기 위해 부동 게이트들(51, 54) 사이에 제공된다.
부동 게이트(54)는 예리한 팁(tip)(52)에서 만나는 상단 면과 우측면(도 1에 도시된)을 포함한다. 양호하게 증착된 TEOS로 구성된 절연 스페이서(55)는 부동 게이트(54) 위에서 그리고 부동 게이트(54)의 좌측면 상에 제공된다. 유전체 물질(58)(즉, 이산화실리콘)은 부동 게이트(54)의 예리한 팁(52), 부동 게이트(54)의 우측면, 및 비트선/드레인 영역(62) 위에 확장된 기판(50) 상에 제공될 수 있다. 부가적으로, 폴리실리콘 워드선(56)은 유전체 물질(58)상에 제공될 수 있다.
유사하게, 부동 게이트(51)는 예리한 팁(52)에서 만나는 상단 면과 좌측면을 포함한다. 절연 스페이서(55), 유전체 물질(58), 및 폴리실리콘 워드선(56)은 또한 부동 게이트(54) 위에 제공된 것에 유사한 방식으로 제공된다.
도 2 내지 도 31은 본 발명의 한 실시예에 따른 NVRAM 셀을 형성하는 단계들을 도시한다. 이들 도면에서, 짝수 번호의 도면들(도 2, 도 4, 도 6, ..., 도 30과 같은)은 분리 영역의 면적에 대응하고 홀수 번호의 도면들(도 3, 도 5, 도 7, ...,및 도 31)은 활성 영역의 면적에 대응한다.
도 2 및 도 3에 도시된 바와 같이, 초기에는 실리콘 기판(50)이 제공된다. 기판(50) 위에는 산화 층(64)이 형성되고, 산화 층(64) 위에는 폴리실리콘 층(66)이 형성되고, 폴리실리콘 층(66) 위에는 질화 층(68)이 형성된다. 폴리실리콘 층(66)은 양호하게 대략 500 μ 내지 700 μ의 두께를 갖고, 산화 층(64) 및 질화 층(68)은 양호하게 90 Å이다.
분리 영역에서는, 도 4에 도시된 바와 같이, 산화 층(64), 폴리실리콘 층(66), 질화 층(68), 기판(50) 일부들이 얕은 트렌치(trench)를 형성하도록 마스크(도시되지 않은)를 사용해 에칭된다. 이후 분리 영역에서는 산화 층(70)이 기판(50) 위에 증착된다. 이후 더 많은 양의 질화물은 분리 영역(도 4)에서 산화 층(70) 위에 부가되고, 활성 영역(도 5)에서는 앞서 증착된 질화 층(68) 위에 부가된다.
후속하여, 분리 영역 및 활성 영역 위에는 부동 게이트 마스크(도시되지 않은)가 제공되어 트로프(trough)를 정의한다. 트로프(즉, 부동 게이트 트로프)(72)는 질화 층(68)을 통해 두 영역에서 모두 에칭되고, 분리 영역에서는 산화 층(72)에서, 또한 활성 영역에서는 폴리실리콘 층(66)에서 중단된다.
테트라에틸오르소실리케이트(tetraethylorthosilicate;TEOS) 층(74)은 도 8 및 도 9에 도시된 바와 같이 분리 영역 및 활성 영역에서 구조 위에 전면을 덮어 증착된다(대략 2000 Å 내지 2500 Å). 이 TEOS 층(74)은 이후 이방성 반응 이온 에칭(anisotropic reaction ion etch)을 사용해 스페이서(76)를 형성하도록 에칭된다. 스페이서(76)는 부동 게이트(51, 54) 위에 제공되는 도 1에 도시된 절연 스페이서들(55)과 대응한다. 후속하여, 도 12 및 도 13에 도시된 바와 같이, 폴리실리콘 층(66)은 활성 영역(도 11)에서 에칭되어(양호하게 건식 에칭(dry etch)), 폴리실리콘 층(66)(도 13) 아래에 있는 산화 층(64)에서 중단된다.
이어서, 도 14 및 도 15에 도시된 바와 같이 구조 위에 산화 층(78)이 증착된다(대략 300 Å). 이 산화 층(78)은 후속하여 도 16 및 도 17에 도시된 바와 같이 산화 층(78)이 스페이서(76)의 측면에만 제공되도록 에칭된다. 이어서, 도 18 및 도 19에 도시된 바와 같이 구조 위에 폴리실리콘 층(53´)이 증착된다(대략 3000 Å). 폴리실리콘 층(53´)은 이어서 도 20 및 도 21에 도시된 바와 같이 폴리싱(polishing) 처리되어 평평해진다. 폴리실리콘 층(53´)은 도 1에 도시된 폴리실리콘 소스선 접촉 플러그(53)에 대응한다.
후속하여, 도 22 및 도 23에 도시된 바와 같이, 폴리실리콘 층(66)(도 23) 및 산화 층(70)(도 22)을 노출시키도록 질화 층(68)이 벗겨진다. 접촉 플러그(53)나 TEOS 스페이서(76)로 덮이지 않은 노출된 폴리실리콘 층(66)은 이어서 도 25에 도시된 바와 같이 에칭된다. 그러므로, TEOS 스페이서(76) 및 플러그(53)는 산화물에 매우 선택적인 에칭 동안 마스크처럼 작용한다. 이후, 구조 위에 양호하게 160 Å의 두께를 갖는 산화 층을 형성하도록 산화물(도시되지 않은)이 성장되어 증착된다. 이후, 도 26 및 도 27에 도시된 바와 같이 구조 위에 폴리실리콘 층(80)이 증착된다(대략 20000 Å). 이후 폴리실리콘 층(80)은 도 1에 가장 잘 도시된 바와 같이 폴리실리콘 워드선 스페이서들(56)을 형성하도록 에칭된다. 마지막으로, 도 31에 도시된 바와 같이 비트선/드레인 영역들(62, 63)이 주입된다.
도 32는 본 발명에 따라 NVRAM 셀을 형성하는 방법의 순서도를 도시한다. 설명의 목적들을 위해, 순서도는 대응하는 도면들을 포함한다. 예를 들면, 단계(S100)에서는 실리콘 기판(50), 산화 층(64), 폴리실리콘 층(66), 및 질화 층(68)이 처음에 제공된다. 이후, 분리 영역은 폴리실리콘 층(66)을 통해 기판(50)으로 에칭될 수 잇다. 분리 영역에는 산화 층(70) 및 질화물이 부가되고 한편, 활성 영역에는 더 많은 질화물이 부가될 수 있다. 단계(S104)에서는, 부동 게이트 마스크가 트로프 영역(72)을 에칭하는데 사용되고, 이는 분리 영역의 산화 층(70)에서 중단되고 활성 영역의 폴리실리콘 층(66)에서 중단된다. 단계(S106)에서는, TEOS 층(74)이 구조 위에 증착된다. 이후, 단계(S108)에서는, TEOS(74)가 도 1에 도시된 절연 스페이서들(55)과 대응하는 스페이서들(76)을 형성하도록 이방성 반응 이온 에칭을 사용해 에칭된다. 후속하여, 단계(S110)에서는, 폴리실리콘 층(66)이 활성 영역에서 에칭되어 산화 층(64)에서 중단된다.
단계(S112)에서는, 산화 층(78)이 도 14 및 도 16에 도시된 바와 같이 구조 위에 증착된다. 산화 층(78)은 후속하여 단계(S114)에서 에칭된다. 폴리실리콘 층(53´)은 이후 단계(S116)에서 도 18 및 도 19에 도시된 바와 같이 증착된다. 이 폴리실리콘 층(53´)은 단계(S118)에서 이후 폴리싱되고 평탄화된다(도 20, 도 21). 후속하여, 단계(S120)에서는, 활성 영역에서 폴리실리콘 층(66)을 노출시키고(도 23) 분리 영역에서 산화 층(70)을 노출시키도록(도 22) 질화 층(68)이 벗겨진다. 노출된 폴리실리콘(66)은 후속하여 단계(S122)에서 도 25에 도시된 바와 같이 에칭된다. 박막 산화 층 및 폴리실리콘 층(80)은 단계(S124)에서 증착된다. 이 폴리실리콘 층(80)은 후속하여 단계(S126)에서 워드선 접촉부(56)를 형성하도록 에칭된다. 산화 층은 도 1에 도시된 유전체 물질(58)에 대응한다. 마지막으로, 단계(S128)에서는, 비트선/드레인 영역(62, 63)이 주입된다.
이미 공지된 바와 같이, 폴리실리콘 스페이서 차원들 및 프로파일들은 적절한 디바이스 설계 및 접지 규칙 보전성(ground rule integrity)을 용이하게 하도록 잘 제어될 필요가 있다. 다음은 평평하고 얕은 트렌치 고립 구조를 산출하는 방법을 논한다.
폴리실리콘 층(80)이 단계(S126)에서 에칭될 때(도 28, 도 29), 결과로서 스페이서들은 둥근 외형을 가질 수 있다. 이들 스페이서들은 정사각형인 것이 더 유리하다. 도 33은 균일한 차원들을 갖는 폴리실리콘 스페이서들을 만드는 방법의 한 실시예를 도시한다. 스페이서를 형성하도록 의도된 폴리실리콘 막(3300)(양호하게 200 nm)은 또 다른 게이트나 희생 막(sacrifcial film)이 될 수 있는 심축(mandrel)(3301) 위에 적합하게 증착된다. 이어서, 양호하게 20 nm 내지 40 nm인 산화막(3302)은 폴리실리콘 막(3300) 위에 적합하게 증착된다. 이방성 에칭 화학은 이후 도 34에 도시된 바와 같이 평평한 상단 면(3400)으로부터 산화막(3302)을 제거하고 이후 폴리실리콘 막(3300)을 제거하기를 시작하도록 사용될 수 있다. 이 에칭의 에칭 비율은 평평한 표면(3400)상의 산화물(3302)이 폴리실리콘(3300)보다 더 느리게 제거되도록 정해진다. RIE 처리를 사용하는 모든 막의 에칭 비율은 노출 코너들에서 증진되기 때문에, 스페이서(3500)는 증진된 에칭 비율로 폴리실리콘(3300)의 코너에서 돌출되고, 도 35에 도시된 바와 같이 수직 폴리실리콘(3300) 에칭 프로파일을 보존한다. 따라서, 도 33 내지 도 35에 도시된 이 처리는 정사각형 워드선 스페이서들(56)을 형성하는데 사용될 수 있다.
다음은 실리콘 기판에서 웰(well) 영역들의 도핑에 관한 것이다. 이 논의는 특히 도 8 및 도 9에 도시된 바와 같이 트로프 영역(72)에 형성된 소스 영역을 주입하는 것에 관한 것이다.
도 36에는 본 발명에 따라 3중으로 자기 정렬된 분할 게이트 NVRAM 셀의 일부들이 도시된다. 이제는 기판의 추가 도핑이 설명될 것이다. 부동 게이트(3600)는 셀 및 그의 미러 셀(mirror cell)에 대해 패터닝된다. 부동 게이트 웰(3601)은 부동 게이트(3600)를 통해 연속적으로 주입함으로서 형성될 수 있다. 셀과 그의 미러 셀의 부동 게이트(3600)는 부동 게이트(3600)를 통해 실리콘(50) 하부로 에칭 함으로써 분리될 수 있다. 소스 영역(3603)은 이후 종래의 방식으로 부동 게이트 홀(hole)로 주입될 수 있다. 폴리실리콘(3602)은 이후 부동 게이트 인젝터점(floating gate injector point)을 형성하도록 부동 게이트 홀(소스 플러그(source plug))로 증착된다. 스크린 산화물은 워드선 채널 위로 인젝터 팁 상에 성장될 수 있다. 산화물은 인젝터 팁과 워드선 채널 위로 증착될 수 있다. 워드선 스페이서(3606)는 후속하여 증착되고 에칭된다. 이후, 비트선 접합(3605) 및 비트선 할로(halo)(3700)가 주입될 수 있다. 할로(3700)는 양호하게 워드선 스페이서(3606) 아래이고 비트선/드레인 접합(3605) 바로 다음에 형성되도록 하는 각도로 주입함으로서 형성된다.
3중으로 자기 정렬된 메모리 셀을 형성하는 단일 웰 방법은 메모리 웰 마스크(memory well mask)를 제거함으로서 처리 비용 및 복잡성을 감소하고, 인젝터 팁 절연체(injector tip insulator)로 주입할 필요성을 피하고 팁 절연체(tip insulator)에 포토레지스트(photoresist)의 적용 및 제거를 행함으로서 셀 신뢰도(cell reliability)를 증진시키고, 또한 셀 차원들에서의 변화들에 대한 셀 전기 특성들의 감도를 감소시킴으로서 셀의 제작가능성을 개선하기 때문에 유리하다.
이제는 본 발명의 또 다른 실시예가 설명될 것이다. 도 37a을 참고하면, 그 위에 증착된 이산화실리콘과 같이 제 1 층의 절연 물질(12)을 갖는 반도체 기판(10)의 상단 평면도가 도시된다. 제 1 층의 폴리실리콘(14)은 제 1 층의 절연 물질(12)상에 증착된다. 반도체 기판(10)은 양호하게 P형이고, 종래 기술에서 널리 공지되어 있다. 제 1 절연 층(12)은 산화 또는 증착(예를 들면, 화학적 증기 증착(chemical vapor deposition) 또는 CVD)과 같은 널리 공지된 기술로 기판(10) 상에 형성되어, 대략 80 Å 내지 90 Å의 두께로 이산화실리콘 층을 형성한다. 유사하게, 제 1 절연 층(12) 상에 제 1 폴리실리콘 층(14)의 증착 및 형성은 저압 CVD(또는 LPCVD)와 같은 널리 공지된 처리에 의해 이뤄지고, 결과적으로 제 1 절연 층(12) 상에 대략 500 Å 내지 700 Å의 두께로 폴리실리콘 층(14)이 생긴다. 양호하게 500 Å인 질화 실리콘 층(18)은 CVD에 의해 증착된다. 이 층(18)은 고립 형성 동안 활성 영역들을 정의하는데 사용된다. 물론, 상술된 매개 변수들 및 이후 설명될 매개 변수들은 모두 설계 규칙들 및 처리 기술 세대에 의존한다. 여기서 설명되는 것은 양호하게 0.18 미크론 처리에 관한 것이다. 그러나, 종래 기술에서 숙련된 자는 본 발명이 특정한 처리 기술 세대로 제한되거나 이후 설명될 처리 매개 변수들에서 특정 값에 제한되지 않는 것으로 이해한다.
일단 제 1 절연 층(12), 제 1 폴리실리콘 층(14), 및 질화 실리콘(18)이 형성되면, 질화 실리콘 층(18)에 적절한 포토-레지스트 물질(19)이 적용되고, 선택적인 영역들에서 질화 실리콘(18), 제 1 폴리실리콘(14), 및 아래에 있는 제 1 절연 층(12)을 에칭하도록 마스킹 단계가 수행된다. 포토레지스트(19)가 제거되지 않는 경우, 이들은 질화 실리콘(18), 제 1 폴리실리콘 영역(14) 및 아래에 있는 절연 영역(12)의 상단에 남게 된다. 포토레지스트 물질(19)이 제거되는 경우, 질화 실리콘(18), 폴리실리콘(14) 및 아래에 있는 절연 물질(12)은 도 37c에 도시된 바와 같이 Y 방향 또는 칼럼(column) 방향으로 형성된 스트립들(strips)(16)에서 에칭된다. 설명될 바와 같이, 분리 영역들의 형성에는 2가지 실시예들(LOCOS 및 STI)이 있다. STI 실시예에서는, 에칭이 기판(10)으로 대략 2800 Å의 깊이까지 계속된다. 인접한 스트립들(16) 사이의 거리(W)는 사용되는 처리의 가장 작은 리소그래픽 특성만큼 작을 수 있다.
질화 실리콘(18), 제 1 폴리실리콘(14) 및 제 1 절연 층(12)이 스트립들(16)로 에칭된 이후에, 반도체 기판(10)에서 영역들 또는 "그루브들(grooves)"(16)은 이산화실리콘과 같은 고립 물질(20a 또는 20b)로 채워진다. 도 37d에 도시된 바와 같이, 이는 국부적인 산화 필드(20a)가 생기는 이미 공지된 LOCOS 처리가 되거나 영역(20b)에 형성되는 이산화-실리콘이 생기는 얕은 트랜치 처리(shallow trench process, STI)가 될 수 있다. 포토-레지스트(19)가 제거되지 않은 경우, 질화 실리콘(18), 제 1 폴리실리콘(14) 및 아래에 있는 제 1 절연 물질(12) 하의 반도체 기판(10)은 활성 영역을 형성한다. 그래서, 이때, 기판(10)은 LOCOS(20a)나 얕은 트렌치(20b)로 형성된 분리 영역과 함께 활성 영역들 및 분리 영역들의 교호 스트립들(alternating strips)을 갖는다. 비록 도 37d가 LOCOS 영역(20a) 및 얕은 트렌치 영역(20b) 모두의 형성을 도시하지만, LOCOS 처리(20a)나 얕은 트렌치(20b) 중 하나만이 사용될 것임을 주목하여야 한다. 양호한 실시예에서는, 얕은 트렌치(20b)가 형성될 것이다. 얕은 트렌치(20b)는 제 1 폴리실리콘 층(14)에 대해 평탄하게 형성될 수 있기 때문에 바람직하다. 이때의 구조는 자기 정렬 부동 게이트를 활성화 상태로 나타낸다.
이 구조는 비자기 정렬 방법에 의해 형성된 구조보다 더 간결하다. 이미 공지된 종래의 방법인 도 37c 및 도 37d에 도시된 구조를 형성하는 비자기 정렬 방법은 다음과 같다. 기판(10)에는 고립의 영역들(20)이 먼저 형성된다. 이는 기판(10) 위에 질화 실리콘 층을 증착하고, 포토레지스트를 증착하고, 기판(10) 중 선택적인 일부를 노출하도록 질화 실리콘을 패터닝하고, 또한 LOCOS 처리나 STI 처리 중 하나를 사용해 노출된 기판(10)을 산화함으로서 행해질 수 있다. 이후에는, 질화 실리콘이 제거되고, 제 1 층의 이산화 실리콘(12)(게이트 산화물을 형성하도록)이 기판(10) 위에 증착된다. 제 1 층의 폴리실리콘(14)은 게이트 산화물(12) 위에 증착된다. 그러므로, 제 1 층의 폴리실리콘(14)은 패터닝되고 선택적인 일부들이 제거된다. 그래서, 폴리실리콘(14)은 고립의 영역들(20)과 자기 정렬되지 않고, 제 2 마스킹 단계가 요구된다. 또한, 추가 마스킹 단계는 폴리실리콘(14)의 차원들이 고립의 영역들(20)에 대해 정렬 허용오차를 갖도록 요구한다.
자기 정렬 방법 또는 비자기 정렬 방법 중 하나를 사용해 이루어진 도 37c 및 도 37d에 도시된 구조에서, 그 구조는 다음과 같이 더 처리된다.
도 37e를 참고하면, 본 발명의 처리에서 다음 단계의 상면도가 도시된다. 질화 실리콘(22)과 같은 마스킹 층(22)은 도 37c에 도시된 구조의 전체 표면에 걸쳐 적용된다. 제 2 마스킹 동작은 질화 실리콘(22)의 상단에 적용된 포토레지스트와 함께 수행된다. 스트립들이 X 또는 로우(row) 방향으로 정의된 마스크가 적용된다. 인접한 스트립들 사이의 거리(Z)는 제작되는 디바이스의 필요들에 의해 결정된 크기가 될 수 있다. 제안된 구조는 3 가지 "특성들", 즉 2 개의 게이트들과 하나의 "공간(space)"을 거리(Z) 내에 포함할 수 있다. 선택적인 영역들, 즉 로우 방향의 스트립들에서는 포토레지스트가 제거된다. 이후, 노출된 마스킹 물질, 또는 질화 실리콘(22)이 에칭되어 도 37e에 도시된 구조를 제공한다. 처리시, 질화 실리콘(22)의 각 스트립은 제 1 절연 층(12) 및 폴리실리콘 층(14)이 놓인 반도체 기판(10) 내의 활성 영역에 걸쳐, 또한 얕은 트렌치의 이산화 실리콘(20)으로 구성되는, 반도체 기판(10) 내의 분리 영역에 가로지른다. 부가하여, 질화 실리콘(22)의 각 스트립 사이에서는 도 37g에서 (24)로 도시된 바와 같이 얕은 트렌치(20)에 걸쳐, 또한 제 1 폴리실리콘(14)의 산화 영역에 걸쳐 가로지르는 그루브가 있다. 물질(24)은 얕은 트렌치내의 분리 영역(20)으로 형성된 것과 같은 이산화 실리콘이다. 질화 실리콘(22)의 스트립들의 형성은 다음과 같이 이루어질 수 있다.
질화 실리콘(22)이 도 37c에 도시된 구조에는 CVD에 의해 적용되고, 여기서 대략 3000 Å의 두께로 질화 실리콘(22)의 층이 구조상에 형성된다.
이후, 질화 실리콘(22)이 선택적으로 에칭된다. 제 1 폴리실리콘 층(14) 및 이산화 실리콘 영역(20a 또는 20b)은 에칭 중단들(etch stops)을 형성하고, 그에 의해 에칭 처리를 중단시킨다. 마지막으로, 노출된 제 1 폴리실리콘(14)은 이후 이산화 실리콘(24)을 형성하도록 산화된다.
이후, 도 37e에 도시된 구조의 전체 표면에는 테트라에틸오르소실리케이트(TEOS)의 분해(decomposition)로부터 증착된 이산화 실리콘과 같은 제 2 층(26)의 절연 물질이 적용된다. 전체 구조에 적용된 TEOS 층(26)의 단면도는 도 38a에 도시된다. TEOS(26)는 CVD 또는 균등한 증착과 같은 종래의 처리들을 사용해 대략 2000 Å 내지 2500 Å의 두께로 적용될 수 있다.
이후 TEOS(26) 층은 질화 실리콘(22)의 스트립들을 더 이상 "커버"하지 않을 때까지 RIE(Reactive Ion Etch)와 같은 공지된 기술들에 의해 이방성으로 에칭된다. 그 결과로, TEOS(26)의 스페이서들(26)의 스트립들은 경계를 이루고 질화 실리콘(22)의 각 스트립에 인접한다. 이는 도 38b에 도시된다. TEOS(26)의 이방성 에칭은 에칭 중단 질화 실리콘(22) 및 제 1 폴리실리콘(14)이 관찰될 때까지 계속된다.
이후에는, 제 1 폴리실리콘(14)을 에칭하도록 에천트(etchant)가 변화된다. 폴리실리콘(14)의 이방성 에칭은 제 1 이산화 실리콘(12)이 관찰되어 에칭 중단으로 사용될 때까지 일어난다.
이후, 구조의 전체적인 표면에 걸쳐 적절한 이온 주입이 이루어진다. 이온들이 제 1 이산화 실리콘 영역(12)을 침투하기에 충분한 에너지를 가지는 경우, 이후 기판(10)에 제 1 영역(30)을 형성한다. 모든 다른 영역들에서, 이들은 TEOS(26), 고립 유전체(20a 또는 20b), 또는 질화 실리콘(22)으로 흡수되고, 여기서 이들은 아무런 영향도 갖지 않는다. 그 결과는 도 38c에 도시된다.
도 38c에 도시된 전체적인 구조의 산화로, 제 1 폴리실리콘(14)의 노출 영역들이 산화된다. 그래서, 대략 300 Å의 이산화 실리콘 층(32)이 형성된다. 이산화 실리콘 절연 층은 전체적인 구조 위에 증착된다. 이 이산화 실리콘 "층"(32)은 TEOS 영역들(26) 및 이산화 실리콘(24)으로부터 부분적으로 형성되고, 설명을 위해 "층"(32)만이 도시됨을 주목하여야 한다.
제 1 층의 절연 물질(12), 이산화 실리콘의 이방성 에칭은 에칭 중단으로 사용되는 기판(10)이 관찰될 때까지 수행된다. 이산화 실리콘(12)을 이방성으로 에칭하는 처리에서는, 층(32)의 일부가 또한 에칭될 것이다. 제 2 폴리실리콘 증착 단계(약 3000 Å의)는 TEOS 스페이서들(26)의 인접한 스트립들 사이에 있는 "플러그" 또는 "홀"에서 증착이 수행된다. 폴리실리콘 물질은 지형상의 선택 방법에 의해 질화 실리콘(22)으로부터 제거된다. 양호한 방법은 CMP(chem-mechanical polishing)이다. 제 2 폴리실리콘(34)은 기판(10)에서 제 1 영역(30)과 저항 접촉을 형성한다. 폴리실리콘(34)은 영역(30)을 형성하는 불순물들을 공급 또는 대체하도록 도핑되어 확산 소스(diffusion source)로 사용된다. 폴리실리콘(34)은 또한 텅스텐, 규화텅스텐 등과 같이 적절한 도전체로 대치될 수 있다. 그 결과는 도 38d에 도시된 구조이다. 그 구조는 이후 산화되어, 제 2 폴리실리콘 플러그(34) 상에 이산화 실리콘(36)의 얇은 층을 형성한다.
이후 질화 실리콘(22)은 제 1 폴리실리콘(14)이 에칭 중단으로 도달될 때까지 에칭된다. 이후에, 제 1 폴리실리콘(14)은 제 1 이산화 실리콘(12)이 에칭 중단으로 이를 때까지 이방성으로 에칭된다. 제 2 폴리실리콘(34) 상에 "캡(cap)"(36)의 형성은 제 2 폴리실리콘(34)이 이 처리 동안 에칭되는 것을 방지한다. 이는 도 38e에 도시된다.
이산화 실리콘(38)의 얇은 층은 전체 구조 위에 형성된다. 층(36)은 대략 160 Å 내지 170 Å의 두께이고 열적 산화 및 증착의 조합에 의해 형성될 수 있다. 이는 도 38f에 도시된다. 제 3 층의 폴리실리콘(40)은 LPCVD에 의해 증착될 수 있다.
제 3 층의 폴리실리콘(40)은 대략 2000 Å의 두께로 전체 구조 위에 증착된다. 이는 도 38g에 도시된다. 제 3 층의 폴리실리콘(40)은 LPCVD로 증착될 수 있다.
제 3 층의 폴리실리콘(40)은 이어서 이방성으로 에칭된다. 결과적인 구조는 로우 또는 X 방향으로 플러그(34)에 평행하게, 로우 또는 X 방향의 복수의 스페이서들(40)이다. 제 3 층의 폴리실리콘(40)은 플러그(34)의 "상단"에서 이산화 실리콘(38)을 "클리어(clears)"할 때까지 에칭된다. 그래서, "플러그"(34)의 한 측면에 대한 폴리실리콘 스페이서들(40)은 서로 접속되지 않는다. 그 결과는 도 38h에 도시되는 구조이다.
스페이서들(40)은 이어서 제 3 폴리실리콘 스페이서들(40)의 노출된 면적들을 모두 커버하는 이산화 실리콘 층(42)을 형성하도록 산화된다. 이온 주입은 제 2 영역들(170)을 형성하도록 이때 또는 산화 단계 이전에 이루어질 수 있다. 인접한 폴리실리콘 스페이서들(40) 사이의 이산화 실리콘(38)은 이후 기판(10)이 에칭 중단으로 사용되어 노출될 때까지 이방성으로 에칭된다. 증착된 유전체(48)와의 금속(46) 접속에 대한 종래의 접촉(44)은 제 2 영역들(170)을 공통된 비트선(46)에 접속하도록 형성된다. 유전체(48)는 또한 층(42)과 같은 물질인 이산화 실리콘일 수 있다. 결과적인 구조는 도 38i에 도시된다.
도 38j를 참고하면, 결과적인 구조 및 제 2 영역들(170)에 대한 비트선들(44), X 또는 로우 방향으로 운행되는 제어선들(40), 및 마지막으로 기판(10) 내에서 제 1 영역들(30)에 접속되는 소스선들(34)의 상호 연결의 상단 평면도가 도시된다. 비록 소스선들(34)(종래 기술에 숙련된 자에 의해 이해되는 바와 같이, 용어 "소스"는 용어 "드레인"과 상호 교환 가능하다)이 전체 로우 방향으로 기판(10)과 접촉을 이루지만, 즉 분리 영역들뿐만 아니라 활성 영역들과 접촉을 이루지만, 소스선(34)은 기판(10)에서 제 1 영역들(30)에만 전기적으로 접속된다. 부가하여, "소스"선(34)이 접속되는 각 제 1 영역(30)은 두 인접 메모리 셀들 사이에서 공유된다. 유사하게, 비트선(44)이 접속되는 각 제 2 영역(170)은 인접한 메모리 셀들 사이에서 공유된다.
결과는 부동 게이트(14), 로우 방향의 길이를 따라 운행되는 스페이서이고 똑같은 로우에서 다른 메모리 셀들의 제어 게이트들에 접속하는 제어 게이트(40), 역시 로우 방향을 따라 운행되고 똑같은 로우에서 메모리 셀의 제 1 단자(30) 쌍들을 연결시키는 소스선(34), 및 칼럼 또는 Y 방향을 따라 운행되고 똑같은 칼럼 방향에서 메모리 셀들의 제 2 단자(170) 쌍들을 연결시키는 비트선(44)을 갖는 분할 게이트형의 복수의 비휘발성 메모리 셀이고, 제어 게이트, 부동 게이트, 소스선, 비트선의 형성은 모두 자기 정렬된다. 비휘발성 메모리 셀은 이러한 비휘발성 메모리 셀 및 그에 의해 형성된 어레이의 동작에 대해, 여기서 참고로 통합되는 미국 특허 제 5,572,054 호에서 설명되는 바와 같이, 게이트 터널링(gate tunneling)을 모두 제어하도록 부동 게이트를 갖는 분할 게이트형이다.
본 발명은 양호한 실시예들로 설명되었지만, 당업자는 첨부된 청구항들의 의도 및 범위 내에서 본 발명에 수정이 실시될 수 있음을 인식할 것이다.
3중으로 자기 정렬된 메모리 셀을 형성하는 단일 웰 방법은 메모리 웰 마스크를 제거함으로서 처리 비용 및 복잡성을 감소하고, 인젝터 팁 절연체로 주입할 필요성을 피하고 팁 절연체에 포토레지스트(photoresist)의 적용 및 제거를 행함으로서 셀 신뢰도을 증진시키고, 또한 셀 차원에서의 변화에 대한 셀 전기 특성의 감도를 감소시킴으로서 셀의 제작가능성을 개선하기 때문에 유리하다.
Claims (21)
- 비휘발성 RAM 셀에 있어서,제 1 면, 상단 면, 제 2 면, 및 상기 상단 면과 상기 제 2 면의 접합부에 형성된 예리한 팁(sharp tip)을 갖는 제 1 폴리실리콘 부동 게이트(floating gate)와 제 2 폴리실리콘 부동 게이트;상기 제 1 부동 게이트의 상기 상단 면 일부와 상기 제 1 면에 제공되는 절연체;상기 제 1 부동 게이트와 상기 제 2 부동 게이트 사이에 제공되는 자기 정렬된 접촉부;상기 제 1 부동 게이트의 상기 상단 면의 또 다른 일부, 상기 예리한 팁, 및 상기 제 2 면에 제공되는 유전체 물질; 및상기 절연체의 한 측면 상에 및 상기 유전체 물질 위에 제공되는 폴리실리콘 워드선 스페이서(polysilicon wordline spacer)를 포함하는, 비휘발성 RAM 셀(non-volatile RAM cell).
- 제 1 항에 있어서,상기 절연체는 산화물을 포함하는, 비휘발성 RAM 셀.
- 제 1 항에 있어서,상기 자기 정렬된 접촉부는 폴리실리콘을 포함하는, 비휘발성 RAM 셀.
- 제 1 항에 있어서,소스 영역 및 복수의 비트선/드레인 영역들을 갖는 실리콘 기판을 더 포함하는, 비휘발성 RAM 셀.
- 제 4 항에 있어서,상기 제 1 부동 게이트의 일부는 상기 소스 영역 위에 제공되고, 상기 제 1 부동 게이트의 일부는 상기 비트선/드레인 영역들 중 하나 위에 제공되는, 비휘발성 RAM 셀.
- 제 5 항에 있어서,상기 제 2 부동 게이트의 일부는 상기 소스 영역 위에 제공되고, 상기 제 2 부동 게이트의 일부는 상기 비트선/드레인 영역들 중 또 다른 하나 위에 제공되는, 비휘발성 RAM 셀.
- 제 1 항에 있어서,상기 제 2 부동 게이트는 제 1 면, 제 2 면, 상단 면 및 상기 제 2 폴리실리콘 부동 게이트의 상기 상단 면과 상기 제 2 면의 접합부에 형성된 예리한 팁을 포함하고,상기 셀은,상기 제 2 부동 게이트의 상기 상단 면 일부와 상기 제 1 면 상에 제공되는 절연체;상기 제 2 부동 게이트의 상기 상단 면의 다른 일부, 상기 예리한 팁, 및 상기 제 2 면 상에 제공되는 유전체 물질; 및상기 절연체의 한 측면 상에 및 상기 유전체 물질 위에 제공되는 폴리실리콘 워드선 스페이서를 더 포함하는, 비휘발성 RAM 셀.
- 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 반도체 기판에 형성하는 자기 정렬 방법으로서, 각 메모리 셀은 부동 게이트, 제 1 단자, 그들 사이에 채널 영역을 갖는 제 2 단자, 및 제어 게이트를 갖는, 상기 자기 정렬 방법에 있어서,a) 상기 기판 상에 복수의 이격된 분리 영역들(isolation regions)을 형성하는 단계로서, 상기 분리 영역들은 제 1 방향으로 실질적으로 서로 평행하고, 활성 영역이 인접한 분리 영역들의 각 쌍 사이에 있고, 상기 활성 영역은 상기 반도체 기판 상에 제 1 층의 절연 물질을 상기 제 1 층의 절연 물질 상에 제 1 층의 폴리실리콘 물질을 포함하는, 상기 분리 영역들 형성 단계;b) 마스킹(masking) 물질의 복수의 이격된 마스킹 영역들을 형성하는 단계로서, 상기 마스킹 물질은 상기 활성 영역 및 분리 영역들 상에서 제 2 방향으로 실질적으로 서로 평행하고, 상기 제 2 방향은 상기 제 1 방향과 실질적으로 수직인, 상기 복수의 이격된 마스킹 영역들을 형성하는 단계;c) 절연 물질의 복수의 이격된 제 1 스페이서들을 형성하는 단계로서, 상기 절연 물질은 상기 제 2 방향으로 실질적으로 서로 평행하고, 각 제 1 스페이서는 상기 마스킹 영역들 중 하나와 인접하여 연속하고, 제 1 영역이 인접한 제 1 스페이서들의 각 쌍들 사이에 있고, 각 제 1 스페이서가 복수의 교호하는 활성 영역들 및 분리 영역들을 가로지르는, 상기 복수의 이격된 제 1 스페이서들을 형성하는 단계;d) 상기 제 1 영역에서 인접한 제 1 스페이서들의 쌍들 사이를 에칭하는 단계;e) 상기 제 1 영역에서 인접한 제 1 스페이서들의 쌍들 사이에 있는 상기 활성 영역들 각각에서 상기 기판에 상기 제 1 단자를 형성하는 단계;f) 상기 기판의 상기 제 1 단자에 전기적으로 접속되는 이격된 제 1 스페이서들의 각 쌍 사이에 상기 제 2 방향으로 도전체를 형성하는 단계;g) 상기 제 2 방향으로 실질적으로 서로 평행한 복수의 구조들로 되도록 상기 마스킹 물질을 제거하는 단계;h) 상기 구조들의 각각에 대해 절연막을 형성하는 단계;i) 상기 제 2 방향으로 실질적으로 서로 평행한, 폴리실리콘 물질의 복수의 이격된 제 2 스페이서들을 형성하는 단계로서, 각 제 2 스페이서가 상기 구조들 중 하나와 인접하여 연속하고, 제 2 영역이 인접한 제 2 스페이서들의 각 쌍 사이에 있고, 각 제 2 스페이서는 복수의 교호하는 활성 영역 및 분리 영역을 가로지르고, 상기 제 2 스페이서들 각각은 상기 제 2 방향으로 메모리 셀들을 위한 제어 게이트들에 전기적으로 접속되는, 상기 복수의 이격된 제 2 스페이서들을 형성하는 단계;j) 상기 제 2 영역에서 인접한 제 2 스페이서들의 쌍들 사이를 에칭하는 단계;k) 상기 제 2 영역에서 인접한 제 2 스페이서들의 쌍들 사이에 있는 상기 활성 영역들 각각에서 상기 기판에 상기 제 2 단자를 형성하는 단계; 및l) 실질적으로 활성 영역에 평행하고 상기 기판의 상기 제 2 단자에 전기적으로 접속되는 제 1 방향으로 도전체를 형성하는 단계를 포함하는, 자기 정렬 방법.
- 제 8 항에 있어서,상기 형성 단계 a는 상기 분리 영역들 및 폴리실리콘 물질의 상기 제 1 층을 자기 정렬 처리로 형성하는, 자기 정렬 방법.
- 제 8 항에 있어서,상기 형성 단계 a는 상기 분리 영역들 및 상기 폴리실리콘 물질의 상기 제 1 층을 비자기 정렬 처리로 형성하는, 자기 정렬 방법.
- 반도체 기판에서의 부동 게이트 메모리 셀들의 반도체 메모리 어레이로서, 각 메모리 셀은 부동 게이트, 제 1 단자, 그들 사이에 채널 영역을 갖는 제 2 단자, 및 제어 게이트를 갖는, 상기 반도체 메모리 어레이에 있어서,제 1 방향으로 실질적으로 서로 평행한 복수의 이격된 활성 영역을 갖고, 활성 영역들의 각 쌍 사이에 분리 영역을 갖는 반도체 기판;상기 기판으로부터 절연된, 전기적 전도성 물질의 복수의 이격된 스페이서들로서, 상기 스페이서들은 상기 제 1 방향에 실질적으로 수직인, 제 2 방향으로 실질적으로 서로 평행하며; 상기 스페이서들 각각은 교호하는 분리 영역 및 활성 영역을 가로지르고, 상기 활성 영역에서 메모리 셀들을 위한 제어 게이트들에 전기적으로 접속되는, 상기 복수의 이격된 스페이서들;상기 제 2 방향으로 실질적으로 서로 평행한 복수의 이격된 제 1 전기 도전체들로서, 상기 제 1 도전체는 상기 메모리 셀들의 복수의 이격된 제 1 단자들과 전기적인 접촉을 형성하고, 각 제 1 단자는 활성 영역에 있는, 상기 복수의 이격된 제 1 전기 도전체들; 및상기 제 1 방향으로 실질적으로 서로 평행한 복수의 이격된 제 2 전기 도전체들로서, 상기 제 2 도전체는 상기 메모리 셀들의 복수의 이격된 제 2 단자들과 전기적인 접촉을 형성하고, 각 제 2 단자는 상기 기판에서 활성 영역에 있고, 그렇지 않은 경우 상기 제 2 도전체는 상기 기판 및 상기 제 1 전기 도전체들로부터 절연되는, 상기 복수의 이격된 제 2 전기 도전체들을 포함하는, 반도체 메모리 어레이.
- 제 11 항에 있어서,상기 복수의 제 1 전기 도전체들 각각은 상기 제 2 방향으로 연속되고, 상기 메모리 셀들의 인접한 제 1 단자들의 쌍들 사이에서 상기 기판의 분리 영역에 접속되는, 반도체 메모리 어레이.
- 제 11 항에 있어서,상기 이격된 제 2 전기 도전체 각각은 상기 복수의 제 1 전기 도전체들로부터 절연되고, 상기 복수의 제 1 전기 도전체들은 상기 기판과 상기 복수의 제 2 전기 도전체들 사이에 있는, 반도체 메모리 어레이.
- 제 11 항에 있어서,상기 이격된 복수의 스페이서들은 쌍으로 형성되고, 상기 제 1 전기 도전체들 중 하나는 상기 스페이서들의 두 개의 인접한 쌍들 사이에 있고, 상기 제 2 전기 도전체들 각각은 상기 스페이서들의 각 쌍 사이에서 상기 기판과 전기적 접촉을 형성하는, 반도체 메모리 어레이.
- 제 14 항에 있어서,제 2 방향으로 실질적으로 서로 평행한, 복수의 이격된 절연 스페이서들의 쌍들을 더 포함하고, 각 쌍은 상기 제 1 전기 도전체들 중 하나를 둘러싸는, 반도체 메모리 어레이.
- 실질적으로 동일한 회로들의 어레이를 갖고, 각 회로가 활성 영역에 제 1 단자 및 제 2 단자를 갖는, 반도체 기판의 반도체 디바이스에 있어서, 상기 어레이는,제 1 방향으로 서로 평행한, 반도체 기판의 분리 영역 및 활성 영역의 복수의 인접하는 교호 스트립들;상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 서로 평행한 복수의 이격된 제 1 전도성 스트립들로서, 상기 제 1 전도성 스트립 각각은 활성 영역의 제 1 단자에서 상기 반도체 기판과 접촉하는, 상기 복수의 이격된 제 1 전도성 스트립들; 및상기 복수의 제 1 전도성 스트립들로부터 절연된, 상기 제 1 방향으로 서로 평행한 복수의 이격된 제 2 전도성 스트립들로서, 상기 제 2 전도성 스트립들 각각은 활성 영역들의 스트립에 실질적으로 평행하고 상기 활성 영역의 제 2 단자와 접촉하는, 상기 복수의 이격된 제 2 전도성 스트립을 포함하는, 반도체 디바이스.
- 제 16 항에 있어서,상기 제 1 전도성 스트립들 각각은 상기 제 2 방향으로 복수의 활성 영역들 및 복수의 분리 영역들을 가로질러 상기 반도체 기판과 접촉하는, 반도체 디바이스.
- 제 16 항에 있어서,상기 제 1 전도성 스트립들 각각은 절연체에 인접한 스페이서인, 반도체 디바이스.
- 제 16 항에 있어서,상기 집적 회로는 분할 게이트 부동 게이트형의 비휘발성 메모리 셀이고, 활성 영역의 상기 제 1 단자 및 상기 제 2 단자는 채널 영역에 의해 분리되는, 반도체 디바이스.
- 제 19 항에 있어서,상기 제 1 전도성 스트립들 각각은 활성 영역에서 두 개의 인접한 메모리 셀들의 제 1 영역과 접촉하는, 반도체 디바이스.
- 제 19 항에 있어서,상기 제 2 전도성 스트립들 각각은 활성 영역에서 두 개의 인접한 메모리 셀들의 제 2 영역과 접촉하는, 반도체 디바이스.
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| US6727545B2 (en) * | 2000-09-20 | 2004-04-27 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling |
| US6627946B2 (en) | 2000-09-20 | 2003-09-30 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gates protruding portions |
| US6868015B2 (en) * | 2000-09-20 | 2005-03-15 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gate spacer portions |
| TW463311B (en) * | 2000-10-02 | 2001-11-11 | United Microelectronics Corp | Manufacturing method of bit line |
| DE10139432A1 (de) * | 2001-08-10 | 2002-10-31 | Infineon Technologies Ag | Verfahren zur Ausbildung von komplexen Strukturen bei der Herstellung integrierter Schaltungen |
| US6917069B2 (en) * | 2001-10-17 | 2005-07-12 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor |
| US6952033B2 (en) * | 2002-03-20 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line |
| US6566706B1 (en) * | 2001-10-31 | 2003-05-20 | Silicon Storage Technology, Inc. | Semiconductor array of floating gate memory cells and strap regions |
| US6541324B1 (en) * | 2001-11-02 | 2003-04-01 | Silicon Storage Technology, Inc. | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region |
| US20030102504A1 (en) * | 2001-12-05 | 2003-06-05 | Geeng-Chuan Chern | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric |
| KR100416380B1 (ko) * | 2001-12-18 | 2004-01-31 | 삼성전자주식회사 | 플래시 메모리 형성 방법 |
| US6878591B2 (en) * | 2002-02-07 | 2005-04-12 | Silicon Storage Technology, Inc. | Self aligned method of forming non-volatile memory cells with flat word line |
| US7411246B2 (en) * | 2002-04-01 | 2008-08-12 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby |
| US6891220B2 (en) * | 2002-04-05 | 2005-05-10 | Silicon Storage Technology, Inc. | Method of programming electrons onto a floating gate of a non-volatile memory cell |
| KR100634162B1 (ko) * | 2002-05-15 | 2006-10-17 | 삼성전자주식회사 | 스플리트 게이트 메모리 장치 및 그 제조방법 |
| KR20040017125A (ko) * | 2002-08-20 | 2004-02-26 | 삼성전자주식회사 | 불휘발성 메모리 장치의 플로팅-게이트 제조 방법 |
| TW550765B (en) * | 2002-08-30 | 2003-09-01 | Nanya Technology Corp | Manufacturing method of split-gate flash memory |
| KR100448911B1 (ko) * | 2002-09-04 | 2004-09-16 | 삼성전자주식회사 | 더미 패턴을 갖는 비휘발성 기억소자 |
| US6734055B1 (en) * | 2002-11-15 | 2004-05-11 | Taiwan Semiconductor Manufactoring Company | Multi-level (4 state/2-bit) stacked gate flash memory cell |
| JP4390452B2 (ja) | 2002-12-27 | 2009-12-24 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性メモリの製造方法 |
| US6873006B2 (en) * | 2003-03-21 | 2005-03-29 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region |
| US6958273B2 (en) * | 2003-03-21 | 2005-10-25 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby |
| US6806531B1 (en) * | 2003-04-07 | 2004-10-19 | Silicon Storage Technology, Inc. | Non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation |
| US7550800B2 (en) | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
| US7759719B2 (en) | 2004-07-01 | 2010-07-20 | Chih-Hsin Wang | Electrically alterable memory cell |
| US7297634B2 (en) * | 2003-06-06 | 2007-11-20 | Marvell World Trade Ltd. | Method and apparatus for semiconductor device and semiconductor memory device |
| US7115942B2 (en) * | 2004-07-01 | 2006-10-03 | Chih-Hsin Wang | Method and apparatus for nonvolatile memory |
| US7613041B2 (en) * | 2003-06-06 | 2009-11-03 | Chih-Hsin Wang | Methods for operating semiconductor device and semiconductor memory device |
| US6906379B2 (en) * | 2003-08-28 | 2005-06-14 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried floating gate |
| US6960803B2 (en) * | 2003-10-23 | 2005-11-01 | Silicon Storage Technology, Inc. | Landing pad for use as a contact to a conductive spacer |
| KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| KR100539247B1 (ko) * | 2004-02-04 | 2005-12-27 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
| JP2005311016A (ja) * | 2004-04-21 | 2005-11-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| US20080203464A1 (en) * | 2004-07-01 | 2008-08-28 | Chih-Hsin Wang | Electrically alterable non-volatile memory and array |
| US7262093B2 (en) * | 2004-07-15 | 2007-08-28 | Promos Technologies, Inc. | Structure of a non-volatile memory cell and method of forming the same |
| US7119396B2 (en) * | 2004-10-08 | 2006-10-10 | Silicon Storage Technology, Inc. | NROM device |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| TWI255017B (en) * | 2005-02-04 | 2006-05-11 | Powerchip Semiconductor Corp | Flash memory and fabricating method thereof |
| US7176084B2 (en) * | 2005-06-09 | 2007-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned conductive spacer process for sidewall control gate of high-speed random access memory |
| US7411244B2 (en) * | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
| US7804126B2 (en) * | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| JP4794337B2 (ja) * | 2006-03-24 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | スプリットゲート型不揮発性半導体記憶装置の製造方法 |
| US8395199B2 (en) * | 2006-03-25 | 2013-03-12 | 4D-S Pty Ltd. | Systems and methods for fabricating self-aligned memory cell |
| US7932548B2 (en) * | 2006-07-14 | 2011-04-26 | 4D-S Pty Ltd. | Systems and methods for fabricating self-aligned memory cell |
| JP4845110B2 (ja) | 2006-08-17 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | スプリットゲート型不揮発性メモリとその製造方法 |
| US8138524B2 (en) | 2006-11-01 | 2012-03-20 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby |
| US7641226B2 (en) * | 2006-11-01 | 2010-01-05 | Autoliv Development Ab | Side airbag module with an internal guide fin |
| KR100842763B1 (ko) * | 2007-03-19 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
| JP5289748B2 (ja) * | 2007-10-15 | 2013-09-11 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法 |
| US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
| US8120088B1 (en) | 2007-12-07 | 2012-02-21 | Marvell International Ltd. | Non-volatile memory cell and array |
| US20090273015A1 (en) * | 2008-04-30 | 2009-11-05 | Atmel Corporation | Non-volatile memory cell |
| US8148768B2 (en) * | 2008-11-26 | 2012-04-03 | Silicon Storage Technology, Inc. | Non-volatile memory cell with self aligned floating and erase gates, and method of making same |
| KR20100080202A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 |
| US9246140B2 (en) * | 2009-07-09 | 2016-01-26 | Samsung Sdi Co., Ltd. | Rechargeable battery with a cap assembly having a first tab located outside of the case |
| JP2011049463A (ja) * | 2009-08-28 | 2011-03-10 | Renesas Electronics Corp | スプリットゲート型不揮発性半導体記憶装置の製造方法、及びスプリットゲート型不揮発性半導体記憶装置 |
| US8877361B2 (en) * | 2009-09-01 | 2014-11-04 | Samsung Sdi Co., Ltd. | Rechargeable battery |
| US9478774B2 (en) | 2010-12-02 | 2016-10-25 | Samsung Sdi Co., Ltd. | Rechargeable battery |
| KR101274806B1 (ko) | 2011-07-26 | 2013-06-13 | 로베르트 보쉬 게엠베하 | 이차 전지 |
| US9634299B2 (en) | 2011-09-06 | 2017-04-25 | Samsung Sdi Co., Ltd. | Rechargeable battery |
| KR101683210B1 (ko) | 2011-11-17 | 2016-12-07 | 삼성에스디아이 주식회사 | 이차 전지 |
| US8785307B2 (en) * | 2012-08-23 | 2014-07-22 | Silicon Storage Technology, Inc. | Method of forming a memory cell by reducing diffusion of dopants under a gate |
| US9263293B2 (en) * | 2014-01-10 | 2016-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure and method for forming the same |
| CN112185970B (zh) * | 2019-07-02 | 2024-05-28 | 硅存储技术公司 | 形成***栅存储器单元的方法 |
Family Cites Families (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808328A (en) | 1977-02-21 | 1998-09-15 | Zaidan Hojin Handotai Kenkyu Shinkokai | High-speed and high-density semiconductor memory |
| US4757360A (en) | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
| US4947221A (en) | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
| IT1191566B (it) | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
| US4794565A (en) | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| KR910000139B1 (ko) | 1986-10-27 | 1991-01-21 | 가부시키가이샤 도시바 | 불휘발성 반도체기억장치 |
| US5268319A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2600301B2 (ja) | 1988-06-28 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5051793A (en) | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| KR940006094B1 (ko) | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5021848A (en) | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| JPH07109211B2 (ja) * | 1990-04-17 | 1995-11-22 | 七郎 高橋 | ホッチキス用カラーステープル |
| JPH048A (ja) * | 1990-04-17 | 1992-01-06 | Komatsu Ltd | 汚染物質混合油供給装置 |
| JP2815495B2 (ja) | 1991-07-08 | 1998-10-27 | ローム株式会社 | 半導体記憶装置 |
| US5544103A (en) | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
| JP3060272B2 (ja) * | 1993-11-01 | 2000-07-10 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| KR0161399B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 불휘발성 메모리장치 및 그 제조방법 |
| KR0142603B1 (ko) * | 1995-03-14 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| US5780892A (en) | 1995-03-21 | 1998-07-14 | Winbond Electronics Corporation | Flash E2 PROM cell structure with poly floating and control gates |
| KR0144906B1 (ko) | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| US5651859A (en) * | 1995-10-31 | 1997-07-29 | Winbond Electronics Corp. | Method for manufacturing a semiconductor memory cell with a floating gate |
| US5597751A (en) | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
| US5814853A (en) | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
| JP3081543B2 (ja) * | 1996-03-29 | 2000-08-28 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| US5936883A (en) * | 1996-03-29 | 1999-08-10 | Sanyo Electric Co., Ltd. | Split gate type transistor memory device |
| US5998263A (en) * | 1996-05-16 | 1999-12-07 | Altera Corporation | High-density nonvolatile memory cell |
| US5780341A (en) | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US5972753A (en) * | 1997-12-04 | 1999-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of self-align cell edge implant to reduce leakage current and improve program speed in split-gate flash |
| US5915178A (en) * | 1997-12-08 | 1999-06-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving the endurance of split gate flash EEPROM devices via the addition of a shallow source side implanted region |
| US5858840A (en) * | 1997-12-22 | 1999-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming sharp beak of poly by nitrogen implant to improve erase speed for split-gate flash |
| US6001690A (en) * | 1998-02-13 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming flash EPROM by using iso+aniso silicon nitride spacer etching technology |
| US6017795A (en) * | 1998-05-06 | 2000-01-25 | Taiwan Semiconductor Manufacturing Company | Method of fabricating buried source to shrink cell dimension and increase coupling ratio in split-gate flash |
| US5970371A (en) * | 1998-07-06 | 1999-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming sharp beak of poly to improve erase speed in split-gate flash EEPROM |
| US5879992A (en) * | 1998-07-15 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating step poly to improve program speed in split gate flash |
| US6133097A (en) * | 1998-08-14 | 2000-10-17 | Taiwan Semiconductor Manufacturing Company | Method for forming mirror image split gate flash memory devices by forming a central source line slot |
| US5950087A (en) * | 1998-09-10 | 1999-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to make self-aligned source etching available in split-gate flash |
| US6074914A (en) * | 1998-10-30 | 2000-06-13 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate flash transistor |
| US6174771B1 (en) * | 1998-11-17 | 2001-01-16 | Winbond Electronics Corp. | Split gate flash memory cell with self-aligned process |
| US6090668A (en) * | 1999-02-11 | 2000-07-18 | Taiwan Semiconductor Manufacturing Company | Method to fabricate sharp tip of poly in split gate flash |
| US6165845A (en) * | 1999-04-26 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Method to fabricate poly tip in split-gate flash |
| US6200860B1 (en) * | 1999-05-03 | 2001-03-13 | Taiwan Semiconductor Manufacturing Company | Process for preventing the reverse tunneling during programming in split gate flash |
| US6133098A (en) * | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
| US6228695B1 (en) * | 1999-05-27 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate |
| US6103573A (en) | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
-
1999
- 1999-09-22 US US09/401,622 patent/US6525371B2/en not_active Expired - Lifetime
-
2000
- 2000-09-21 EP EP00308265A patent/EP1087443A3/en not_active Withdrawn
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