JP2005311016A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 尖端部を有するフローティングゲートを安定的に形成する方法、データ消去性能に優れたフラッシュメモリを安定的に製造する方法およびデータ消去性能に優れたフラッシュメモリが提供される。
【解決手段】 所望のスロープ形状を形成することによりＦＧポリシリコン膜１０３に尖端部Ａを均一的・安定的に形成し、保護酸化膜１１６、第１の酸化膜１１０および選択酸化膜１０８をマスクとしてエッチングすることにより、ＦＧポリシリコン膜１０３の斜面の上端部を横断する線を含み、シリコン基板１０１と実質的に垂直な面を端面として、ＦＧポリシリコン膜１０３を選択的に除去することができる。このため、フローティングゲートＦＧの上縁部に尖鋭なエッジを形成することができる。
【選択図】 図３
【解決手段】 所望のスロープ形状を形成することによりＦＧポリシリコン膜１０３に尖端部Ａを均一的・安定的に形成し、保護酸化膜１１６、第１の酸化膜１１０および選択酸化膜１０８をマスクとしてエッチングすることにより、ＦＧポリシリコン膜１０３の斜面の上端部を横断する線を含み、シリコン基板１０１と実質的に垂直な面を端面として、ＦＧポリシリコン膜１０３を選択的に除去することができる。このため、フローティングゲートＦＧの上縁部に尖鋭なエッジを形成することができる。
【選択図】 図３
Description
本発明は、フローティングゲートの形成方法、フラッシュメモリの製造方法、およびフラッシュメモリに関するものである。
従来のフラッシュメモリの製造方法におけるフローティングゲートの尖端部の基となるスロープ形状の形成方法としては、特許文献１記載の技術に代表されるように様々な技術がある。
しかし、従来の技術は以下のような課題を有していた。
たとえば、図７に示すように、シリコン基板１上に形成された酸化膜２上のポリシリコン膜３を、シリコン窒化膜４の開口部より直接酸化することによって酸化膜５を形成することによりスロープ形状を形成する方法では、フラッシュメモリセルの寸法が大きくなるという点で改善の余地があった。
また、ポリシリコン膜をドライエッチングする際にマスクとなっているシリコン窒化膜や周辺の酸化膜が余分にエッチングされてしまい、選択的にポリシリコン膜をドライエッチングすることが出来ず、所望のスロープ形状を得られないことがあった。さらに、ポリシリコン膜をドライエッチングする際のエッチングガスの異方性エッチング成分が過大になり、所望のスロープ形状を得られないことがあった。
本発明は上記事情に鑑みてなされたものであって、その目的とするところは、尖端部を有するフローティングゲートを安定的に形成する方法、データ消去性能に優れたフラッシュメモリを安定的に製造する方法およびデータ消去性能に優れたフラッシュメモリを提供することにある。
本発明によれば、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に多結晶半導体膜を形成する工程と、多結晶半導体膜を選択的に除去し、傾斜した側面を有する凹部を形成する工程と、凹部が形成された領域の少なくとも一部を残すように多結晶半導体膜を選択的にドライエッチングし、側面とエッチング端面とにより形成される尖端部を備える構造体を得る工程と、少なくとも尖端部を覆うトンネル絶縁膜を形成する工程と、を含むことを特徴とするフローティングゲートの形成方法が提供される。
この発明によれば、傾斜した側面を有する凹部を形成することと、多結晶半導体膜を選択的にドライエッチングすることにより、ドライエッチングした面と上記側面とにより形成される尖端部を有するフローティングゲートを形成することができる。
また、構造体を得る工程において、半導体基板に対しバイアスを印加せずに多結晶半導体膜をドライエッチングしてもよいし、フルオロカーボンとハロゲンとを含むガスを用いて多結晶半導体膜をドライエッチングしてもよい。こうすることにより、上記構造体の尖端部をより安定的に形成することができる。
本発明によれば、上記いずれかの方法によりフローティングゲートを形成した後、トンネル絶縁膜を介してフローティングゲートと隣接するコントロールゲートを形成する工程を実施することを特徴とするフラッシュメモリの製造方法が提供される。
この発明によれば、傾斜した側面を有する凹部を形成することと、多結晶半導体膜を選択的にドライエッチングすることにより、ドライエッチングした面と上記側面とにより形成される尖端部を有するフローティングゲートを備えたデータの消去性能に優れたフラッシュメモリを製造することができる。
本発明によれば、半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、尖端部を有するフローティングゲートと、少なくとも尖端部を覆うトンネル絶縁膜と、少なくともトンネル絶縁膜の一部を覆うコントロールゲートと、を備えることを特徴とするフラッシュメモリが提供される。
この発明によれば、尖端部を有するフローティングゲートを備えることにより、データの消去性能に優れたフラッシュメモリを提供することができる。
また、尖端部の角度が２０度〜４０度であってもよい。こうすることにより、データの消去性能により優れたフラッシュメモリを提供することができる。
本発明によれば、尖端部を有するフローティングゲートを安定的に形成する方法、データ消去性能に優れたフラッシュメモリを安定的に製造する方法およびデータ消去性能に優れたフラッシュメモリが提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
実施の形態
図１〜図５は、本実施形態に係るスプリットゲート型フラッシュメモリのフローティングゲートの形成方法およびスプリットゲート型フラッシュメモリの製造方法を説明するための工程断面図である。
図１〜図５は、本実施形態に係るスプリットゲート型フラッシュメモリのフローティングゲートの形成方法およびスプリットゲート型フラッシュメモリの製造方法を説明するための工程断面図である。
まず、半導体基板であるシリコン基板１０１上に、ゲート絶縁膜であるカップリング酸化膜１０２、多結晶半導体膜であるＦＧポリシリコン膜１０３、第１のシリコン窒化膜１０４を順次形成する（図１（ａ））。ＦＧポリシリコン膜１０３は、後の工程でフローティングゲートＦＧとなる。
カップリング酸化膜１０２を形成する方法としては、シリコン基板１０１の表面を熱酸化する方法などが用いられる。また、ＦＧポリシリコン膜１０３および第１のシリコン窒化膜１０４を形成する方法としては、ＣＶＤ法などが用いられる。
次に、第１のシリコン窒化膜１０４の上に、レジスト膜を形成し、ついで、フォトリソグラフィー技術を用いて、マスクとなるフォトレジストパターンを形成する。続いて、フォトレジストパターンをマスクとして、第１のシリコン窒化膜１０４をドライエッチングにより選択的に除去する。第１のシリコン窒化膜１０４を選択的に除去することにより、ＦＧポリシリコン膜１０３のうち後述する凹部１０６を形成したい部分を露出させることができる。また、ＦＧポリシリコン膜１０３にＡｓイオンを注入した後、Ｐウェル１０７を形成する。（図１（ｂ））
次に、シリコンエッチング装置などを用いて、たとえば、バイアスパワーを印加せずに、１０ｍｍＴｏｒｒ程度の圧力のもとで、ＣＦ４などのフルオロカーボンとＣｌ２などのハロゲンとを含む混合ガスなどのエッチングガスを用いて、ＦＧポリシリコン膜１０３のドライエッチングを行い、傾斜した側面であるスロープ形状を有する凹部１０６を形成する。こうすることにより、ＦＧポリシリコン膜１０３の被エッチング領域の境界部は、スロープ形状に均一的・安定的に形成される（図１（ｃ））。これにより、後の工程でフローティングゲートＦＧに尖鋭なエッジを均一的・安定的に形成することができ、フラッシュメモリのデータの消去効率を向上させることができる。なお、凹部１０６の上端部近傍の接線と、上端部を含みシリコン基板１０１と垂直な線とがなす角の角度θ（図６）は任意であるが、２０度〜４０度の間がより好ましい。こうすることにより、後の工程でフローティングゲートＦＧに、より尖鋭なエッジを均一的・安定的に形成することができ、フラッシュメモリのデータの消去効率をより向上させることができる。
ここで、ＣＦ４などのフルオロカーボンとＣｌ２などのハロゲンとを含む混合ガスをエッチングガスとして用いる場合におけるフルオロカーボンとハロゲンとの混合比率は任意であるが、たとえば、フルオロカーボンとしてＣＦ４、ハロゲンとしてＣｌ２を用いた場合には、ＣＦ４／Ｃｌ２が１／８〜１／１０程度の混合比率が、より好ましい。こうすることにより、所望のスロープ形状をより均一的・安定的に形成することができ、後の工程でフローティングゲートＦＧに尖鋭なエッジを、より均一的・安定的に形成することができる。
また、ＣＦ４などのフルオロカーボンとＣｌ２などのハロゲンとを含む混合ガスなどのエッチングガスを用いてドライエッチングすることにより形成された凹部１０６のスロープ形状には、第１のシリコン窒化膜１０４の下に、ごく小さな窪みが生じてしまうことがあるが、この後の工程で形成される選択酸化膜１０８および第１の酸化膜１１０によって、窪みを埋め込むことが可能であるため、後述するフローティングゲートＦＧの上縁部のエッジの形状にはほとんど影響を与えない。ここで、第１の酸化膜としては、熱酸化膜やＨＴＯ膜（High Temperature Oxide膜）などを用いることができる。ここで、ＨＴＯ膜とは高温酸化膜のことである。
次に、凹部１０６表面のＦＧポリシリコン膜１０３を選択的に酸化して、シリコン酸化物よりなる選択酸化膜１０８を形成する。ついで、選択酸化膜１０８および第１のシリコン窒化膜１０４の上に、ＣＶＤ法などを用いて第１の酸化膜１１０を形成する。続いて、第１の酸化膜１１０をエッチバックすることにより、第１の酸化膜１１０を選択的に除去し、選択酸化膜１０８を部分的に露出させる（図２（ａ））。ここで、選択酸化膜１０８の膜厚は１０ｎｍ程度と非常に薄いため、後述するフローティングゲートＦＧの上縁部のエッジの形状にはほとんど影響を与えない。
次に、残存した第１の酸化膜１１０をマスクとして、選択酸化膜１０８、ＦＧポリシリコン膜１０３およびカップリング酸化膜１０２を垂直方向に異方性エッチングし、一部を残存させる（図２（ｂ））。
次に、ＣＶＤ法などを用いて、Ｐウェル１０７、第１の酸化膜１１０および第１のシリコン窒化膜１０４の上に第２の酸化膜１１２を形成する。ここで、第２の酸化膜１１２としては、熱酸化膜やＨＴＯ膜などを用いることができる。ついで、第２の酸化膜１１２をエッチバックすることにより、第２の酸化膜１１２をサイドウォール状に残し、Ｐウェル１０７の表面を部分的に露出させる。次に、ヒ素およびリンを順に注入してソース１０９を形成する（図２（ｃ））。
次に、ＣＶＤ法などを用いて、開口部にソースポリシリコン膜１１４を形成し、エッチバックして不要な部分を除去する。ついで、ソースポリシリコン膜１１４の表面を熱酸化する方法などにより、ソースポリシリコン膜１１４の表面に保護酸化膜１１６を形成する（図３（ａ））。
次に、ウェットエッチングにより、第１のシリコン窒化膜１０４を選択的に除去する（図３（ｂ））。ついで、保護酸化膜１１６、第１の酸化膜１１０および選択酸化膜１０８をマスクとしてドライエッチングすることにより、ＦＧポリシリコン膜１０３を選択的に除去する（図３（ｃ））。こうすることによりフローティングゲートＦＧが形成される。ここで、保護酸化膜１１６、第１の酸化膜１１０および選択酸化膜１０８をマスクとしてエッチングすることにより、ＦＧポリシリコン膜１０３の斜面の上端部を横断する線を含み、シリコン基板１０１と実質的に垂直な面を端面として、ＦＧポリシリコン膜１０３を選択的に除去することができる。このため、フローティングゲートＦＧの上縁部に尖端部である尖鋭なエッジを形成することができる。
次に、ＣＶＤ法などを用いて、フローティングゲートＦＧの上面の一部と側面とを覆い、フローティングゲートＦＧの上縁部に形成された尖鋭なエッジを覆うように、トンネル絶縁膜であるトンネル酸化膜１１８を形成する（図４（ａ））。次に、ＣＶＤ法などを用いて、トンネル酸化膜１１８を覆うようにＣＧポリシリコン膜１２０を形成し、ＣＧポリシリコン膜１２０上に第２のシリコン窒化膜１２２を形成し、第２のシリコン窒化膜１２２上にゲートポリシリコン膜１２４を順に形成する（図４（ｂ））。ここで、ＣＧポリシリコン膜１２０は後にコントロールゲートＣＧとなる。
次に、レジスト膜を形成し、フォトリソグラフィー技術を用いて、マスクとなるフォトレジストパターンを形成する。ついで、フォトレジストパターンをマスクとして、ドライエッチングすることにより、ゲートポリシリコン膜１２４を所定の形状に形成する（図４（ｃ））。続いて、不要な第２のシリコン窒化膜１２２、ＣＧポリシリコン膜１２０およびトンネル酸化膜１１８を選択的に除去する。これにより、コントロールゲートＣＧが形成される。その後、ヒ素などのＮ型不純物を注入してドレイン１２６を形成する（図５（ａ））。
つづいて、ドレイン電極１２８、ＣｏＳｉｘ（コバルトシリサイド）１３０を形成した後にＷプラグ１３２、およびビットライン１３４を形成してフラッシュメモリ１５０を完成する（図５（ｂ））。
以上のプロセスにより、所望の尖鋭なエッジが形成されたフローティングゲートＦＧを形成するとともに、データ消去性能が向上されたフローティングゲートＦＧを備えるフラッシュメモリ１５０を製造することができる。
以上のように構成されたフラッシュメモリ１５０の動作を、図６を参照して説明する。図６は、図５（ｂ）に示したフラッシュメモリ１５０を部分的に示す図である。
（i）消去動作
ソース１０９とドレイン１２６に接地電位を印加し、コントロールゲートＣＧに所定の正電位（約１３〜１４Ｖ）を印加すると、フローティングゲートＦＧの電子は、Ｆ−Ｎトンネル現象によって励起され、コントロールゲートＣＧに移動する。ここで、フローティングゲートＦＧに、その角度がθである尖鋭なエッジ（図６中Ａと記載）が形成されているため、電界を集中させることができ、トンネル効果を促進して、データの消去効率を向上させることができる。これにより、フローティングゲートＦＧに電子が捕獲されていない状態となる。
ソース１０９とドレイン１２６に接地電位を印加し、コントロールゲートＣＧに所定の正電位（約１３〜１４Ｖ）を印加すると、フローティングゲートＦＧの電子は、Ｆ−Ｎトンネル現象によって励起され、コントロールゲートＣＧに移動する。ここで、フローティングゲートＦＧに、その角度がθである尖鋭なエッジ（図６中Ａと記載）が形成されているため、電界を集中させることができ、トンネル効果を促進して、データの消去効率を向上させることができる。これにより、フローティングゲートＦＧに電子が捕獲されていない状態となる。
（ii）書込み動作
ドレイン１２６に所定の正電位（約１〜２Ｖ）を印加すると、チャネル付近の電子が活性化される（ホットエレクトロン）。つづいて、コントロールゲートＣＧに所定の正電位（約０．１Ｖ）を印加し、ソース１０９にも所定の電位（約７〜９Ｖ）を印加する。これにより、ドレイン１２６で発生した電子がドレイン１２６からチャネル領域を経てソース１０９へ流れる。このとき、ホットエレクトロンがフローティングゲートＦＧへ取り込まれる。
ドレイン１２６に所定の正電位（約１〜２Ｖ）を印加すると、チャネル付近の電子が活性化される（ホットエレクトロン）。つづいて、コントロールゲートＣＧに所定の正電位（約０．１Ｖ）を印加し、ソース１０９にも所定の電位（約７〜９Ｖ）を印加する。これにより、ドレイン１２６で発生した電子がドレイン１２６からチャネル領域を経てソース１０９へ流れる。このとき、ホットエレクトロンがフローティングゲートＦＧへ取り込まれる。
（iii）読み出し動作
ソース１０９に接地電位を印加し、ドレイン１２６に所定の正電位（約０．５Ｖ）を印加する。また、コントロールゲートＣＧにも所定の正電位（約２〜３Ｖ）を印加する。ドレイン１２６とソース１０９間を流れる電流の有無をデータとして読み出す。
ソース１０９に接地電位を印加し、ドレイン１２６に所定の正電位（約０．５Ｖ）を印加する。また、コントロールゲートＣＧにも所定の正電位（約２〜３Ｖ）を印加する。ドレイン１２６とソース１０９間を流れる電流の有無をデータとして読み出す。
以下、本実施形態におけるフローティングゲートＦＧおよび上記フローティングゲートＦＧを備えるスプリットゲート型のフラッシュメモリ１５０の効果を説明する。
特許文献１記載の技術に代表される従来の技術において用いられる方法では、ポリシリコン膜に所望のスロープ形状を形成することが困難であり、図７などに示すような形状になってしまうことがあった。そのため、フローティングゲートＦＧに所望の尖鋭なエッジを形成することが困難であり、データの消去効率に優れるフラッシュメモリを実現することが困難であった。これに対して、フローティングゲートＦＧおよびフラッシュメモリ１５０においては、凹部１０６の端部と第１のシリコン窒化膜１０４との接点近傍において所望のスロープ形状を形成することによりＦＧポリシリコン膜１０３に尖端部を均一的・安定的に形成し、保護酸化膜１１６、第１の酸化膜１１０および選択酸化膜１０８をマスクとしてエッチングすることにより、ＦＧポリシリコン膜１０３の斜面の上端部を横断する線を含み、シリコン基板１０１と実質的に垂直な面を端面として、ＦＧポリシリコン膜１０３を選択的に除去することができる。このため、フローティングゲートＦＧの上縁部に尖鋭なエッジＡを形成することができる。ここで、フローティングゲートＦＧの上縁部に尖鋭なエッジが備えられていることにより、電界を集中させることができ、トンネル効果を促進してデータ消去効率を向上させることができる。このため、上記特徴を有するフローティングゲートＦＧを有し、データの消去性能に優れたフラッシュメモリ１５０を実現することができる。
また、ＣＦ４などのフルオロカーボンとＣｌ２などのハロゲンとを含むエッチングガスを用いてＦＧポリシリコン膜１０３をドライエッチングすることにより、効率的にＦＧポリシリコン膜１０３を選択的に除去し、凹部１０６の上端部と第１のシリコン窒化膜１０４との接点近傍において所望のスロープ形状を、より均一的・安定的に形成することができる。そのため、より均一的・安定的にフローティングゲートＦＧの上縁部に尖鋭なエッジＡを形成することができ、データの消去性能に優れたフラッシュメモリ１５０を実現することができる。
また、シリコン基板１０１にバイアスを印加せずに、ＣＦ４などのフルオロカーボンとＣｌ２などのハロゲンとを含む混合ガスなどのエッチングガスを用いてドライエッチングすることにより、効率的にＦＧポリシリコン膜１０３を選択的に除去し、凹部１０６の上端部と第１のシリコン窒化膜１０４との接点近傍において、所望のスロープ形状を、より均一的・安定的に形成することができる。そのため、より均一的・安定的にフローティングゲートＦＧの上縁部に尖鋭なエッジＡを形成することができ、データの消去性能に優れたフラッシュメモリ１５０を実現することができる。
また、フローティングゲートＦＧの備える尖端部の角度θを２０度〜４０度の範囲とすることにより、電界をより適度に集中させることができ、トンネル効果の促進によってデータの消去効率をより向上させることができる。そのため、上記特徴を有するフローティングゲートＦＧを有し、データの消去性能により優れたフラッシュメモリ１５０を実現することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記実施形態においては、ＦＧポリシリコン膜１０３の斜面の上端部を横断する線を含み、シリコン基板１０１と実質的に垂直な面を端面として、ＦＧポリシリコン膜１０３を選択的に除去することによりフローティングゲートＦＧに尖鋭なエッジＡを形成する形態について説明したが、異なる面を端面としてＦＧポリシリコン膜１０３を選択的に除去したとしても、フローティングゲートＦＧに尖鋭なエッジが形成され、データの消去性能に優れたフラッシュメモリを実現できればよい。たとえば、ＦＧポリシリコン膜１０３の斜面において、斜面の上端部以外の部分を横断する線を含み、シリコン基板１０１と実質的に垂直な面を端面として、ＦＧポリシリコン膜１０３を選択的に除去することによりフローティングゲートＦＧに尖鋭なエッジを形成する形態などが挙げられる。
また、上記実施形態においては、半導体基板としてシリコン基板１０１を用いた形態について説明したが、化合物半導体基板を用いてもよい。
１０１ シリコン基板
１０２ カップリング酸化膜
１０３ ＦＧポリシリコン膜
１０４ 第１のシリコン窒化膜
１０６ 凹部
１０７ Ｐウェル
１０９ ソース
１１０ 第１の酸化膜
１１２ 第２の酸化膜
１１４ ソースポリシリコン膜
１１６ 保護酸化膜
１１８ トンネル酸化膜
１２０ ＣＧポリシリコン膜
１２２ 第２のシリコン窒化膜
１２４ ゲートポリシリコン膜
１２６ ドレイン
１２８ ドレイン電極
１３０ ＣｏＳｉＸ
１３２ Ｗプラグ
１３４ ビットライン
１５０ フラッシュメモリ
１０２ カップリング酸化膜
１０３ ＦＧポリシリコン膜
１０４ 第１のシリコン窒化膜
１０６ 凹部
１０７ Ｐウェル
１０９ ソース
１１０ 第１の酸化膜
１１２ 第２の酸化膜
１１４ ソースポリシリコン膜
１１６ 保護酸化膜
１１８ トンネル酸化膜
１２０ ＣＧポリシリコン膜
１２２ 第２のシリコン窒化膜
１２４ ゲートポリシリコン膜
１２６ ドレイン
１２８ ドレイン電極
１３０ ＣｏＳｉＸ
１３２ Ｗプラグ
１３４ ビットライン
１５０ フラッシュメモリ
Claims (6)
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶半導体膜を形成する工程と、
前記多結晶半導体膜を選択的に除去し、傾斜した側面を有する凹部を形成する工程と、
前記凹部が形成された領域の少なくとも一部を残すように前記多結晶半導体膜を選択的にドライエッチングし、前記側面とエッチング端面とにより形成される尖端部を備える構造体を得る工程と、
少なくとも前記尖端部を覆うトンネル絶縁膜を形成する工程と、
を含むことを特徴とするフローティングゲートの形成方法。 - 請求項１に記載のフローティングゲートの形成方法において、
前記構造体を得る前記工程において、前記半導体基板に対しバイアスを印加せずに前記多結晶半導体膜をドライエッチングすることを特徴とするフローティングゲートの形成方法。 - 請求項１または２に記載のフローティングゲートの形成方法において、
前記構造体を得る前記工程において、フルオロカーボンとハロゲンとを含むガスを用いて前記多結晶半導体膜をドライエッチングすることを特徴とするフローティングゲートの形成方法。 - 請求項１乃至３いずれかに記載の方法によりフローティングゲートを形成した後、前記トンネル絶縁膜を介してフローティングゲートと隣接するコントロールゲートを形成する工程を実施することを特徴とするフラッシュメモリの製造方法。
- 半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、尖端部を有するフローティングゲートと、
少なくとも前記尖端部を覆うトンネル絶縁膜と、
少なくとも前記トンネル絶縁膜の一部を覆うコントロールゲートと、
を備えることを特徴とするフラッシュメモリ。 - 請求項５に記載のフラッシュメモリにおいて、
前記尖端部の角度が２０度〜４０度であることを特徴とするフラッシュメモリ。
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