KR0161399B1 - 불휘발성 메모리장치 및 그 제조방법 - Google Patents

불휘발성 메모리장치 및 그 제조방법 Download PDF

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Abstract

불휘발성 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이는 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 일측 방향으로 길게 나열되고, 상기 일측 방향으로 이웃하는 셀들과 공유하는 상기 소오스 및 드레인, 셀 단위로 한정되 플로우팅 게이트 및 타측 방향으로 이웃하는 셀들과 공유하는 컨트롤 게이트로 구성된 셀들, 타측 방향으로 이웃하는 셀들의 소오스가 서로 연결되도록, 상기 타측 방향으로 길게 형성된 제1 플럭된 도전층들, 타측 방향으로 이웃하는 셀들의 드레인이 서로 연결되도록, 상기 타측 방향으로 길게 형성된 제2 플럭된 도전층들, 상기 제1 플럭된 도전층 상에, 상기 제1 플럭된 도전층과 접속되도록 타측 방향으로 길게 형성된 공통소오스선, 상기 공통소오스선과 같은 모양으로 상기 공통소오스선 상에 형성된 절연막, 상기 제2 플럭된 도전층 상에, 이웃하는 셀들과는 서로 분리되도록 형성된 패드층, 및 접촉창을 통해, 상기 패드층과 연결되는 비트라인을 포함하는 것을 특징으로 한다. 따라서, 메모리소자의 집적도 향상을 용이하게 달성할 수 있다.

Description

불휘발성 메모리장치 및 그 제조방법
제1도는 종래 방법에 의해 제조된 불휘발성 메모리장치를 도시한 단면도이다.
제2도 내지 제5도는 본 발명의 일 실시예에 의한 불휘발성 메모리장치를 제조하는데 사용되는 레이아웃도들이다.
제6도 및 제7도는 본 발명의 일 실시예에 의해 제조된 불휘발성 메모리장치의 단면도들이다.
제8a도 내지 제8g도는 상기 제2도 내지 제5도의 A-A'선을 잘라 본 단면도들로서, 본 발명의 제1 실시예의 방법을 설명하기 위해 도시된 것이다.
제9a도 내지 제9g도는 상기 제2도 내지 제5도의 B-C-D-E선을 잘라 본 단면도로서, 본 발명의 제1 실시예의 방법을 설명하기 위해 도시된 것이다.
제10a도 내지 제10c도는 상기 제3도 내지 제5 도의 A-A'선을 잘라 본 단면도들로서, 본 발명의 제2 실시예의 방법을 설명하기 위해 도시된 것이다.
제11a도 내지 제11c도는 상기 제3도 내지 제5도의 B-C-D-E선을 잘라 본 단면도로서, 본 발명의 제2 실시예의 방법을 설명하기 위해 도시된 것이다.
제12도는 본 발명의 제3 실시예에 의한 불휘발성 메모리장치를 제조하는데 사용되는 레이아웃도이다.
제13도는 상기 제12도의 B-C-D-E선을 잘라 본 단면도로서, 본 발명의 제3 실시예의 방법을 설명하기 위해 도시된 것이다.
제14도는 본 발명의 제4 실시예에 의한 불휘발성 메모리장치를 제조하는데 사용되는 레이아웃도이다.
제15도는 상기 제14도의 B-C-D-E선을 잘라 본 단면도로서, 본 발명의 제4 실시예의 방법을 설명하기 위해 도시된 것이다.
본 발명은 불휘발성 메모리장치 및 그 제조방법에 관한 것으로, 특히 집적도 향상을 가능하게 하는 불휘발성 메모리장치 및 그 제조방법에 관한 것이다.
불휘발성 메모리(nonvolatile memory), 즉 플래쉬 메모리(flash memory)는, 일반적으로 소오스, 드레인 및 플로우팅 게이트(floating gate)와 컨트롤 게이트(control gate)로 이루어진 게이트전극으로 구성된 하나의 트랜지스터가 하나의 메모리 셀을 구성한다. 여기서, 플로우팅 게이트는 데이터를 저정하는 역할을 행하고, 컨트롤 게이트는 이 플로우팅 게이트를 제어하는 역할을 행한다.
이러한 플래시 메모리에 대한 기술은, 알. 시로타(R. Shirota) 등에 의해 1990년도 IEDM의 103페이지 내지 106페이지에 걸쳐 실린 16메가비트 낸드 이이피롬용 2.3㎛2메모리 셀 구조 (A 2.3㎛2Memory Cell Structure for 16Mb NAND EEPROMs)에 상세하게 기술되어 있다.
셀의 동작은, 플로우팅 게이트로부터 소오스, 드레인 및 벌크(채널)로 전자를 빼내어 셀의 문턱전압(VTH)을 저하시키는 소거(erase)동작, 소오스 전위보다 높은 게이트 전위와 드레인 전위를 이용하여 채널 핫 전자 (channel hot electron)을 플로우팅 게이트에 주사 (injection)시킴으로써 셀의 문턱전압을 증가시키는 프로그램(program)동작 및 셀의 소거 상태과 프로그램 상태를 판독하는 읽기(read)동작으로 이루어진다.
제1도는 종래 방법에 의해 제조된 불휘발성 메모리장치를 도시한 단면도이다.
도면부호 1은 반도체기판을, 3은 게이트 절연막을, 5는 플로우팅 게이트를, 7은 유전체막을, 9는 커트롤 게이트를, 11은 소오스를, 12는 드레인을, 13은 절연막을, 15는 공통소오스선을, 16은 패드층을, 17은 층간절연층을, 19는 매몰된 텅스텐을 그리고 21은 비트라인을 나타낸다.
불휘발성 메모리의 단위 셀은, 반도체기판(1)에 형성된 소오스(11) 및 드레인(12), 이들 사이에 형성되고 플로우팅 게이트(5)와 컨트롤 게이트(9)로 이루어진 게이트전극, 소오스(11)상에 형성된 공통소오스선(common source line)(15), 드레인(12) 상에 형성된 패드층(pad layer)(16) 및 매몰된 텅스텐(filled tungsten)(19)을 개재하여 패드층(16)과 연결된 비트라인(21)으로 구성되어 있다.
이때, 상기 소오스(11) 및 드레인(12)은 일측 방향으로 이웃하는 셀들과 공유되어 있고, 상기 플로우팅 게이트(5)는 각 셀 단위로 한정되어 있으며, 상기 컨트롤 게이트(9)는 타측 방향으로 이웃하는 셀들과 공유하고 있고, 상기 공통소오스선(15)은 타측 방향으로 이웃하는 셀들의 소오스와 공유되어 있으며, 상기 패드층(16)은 각 셀 단위로 한정되어 있고, 상기 비트라인(21)은 일측 방향으로 이웃하는 셀의 드레인과 공유되어 있다.
공통소오스선(15)과 패드층(16)은 자기정합 접촉 (self-align contact; SAC)기법을 이용하여 형성되어 있으며, 비트라인과 드레인을 연결하는 접촉장은 텅스텐에 의해 매몰된 구조이다.
상기한 종래 방법에 의해 제조된 불휘발성 메모리장치는, 자기정합 접촉 기법을 이용하여 공통소오스선과 패드층을 형성함으로써 메모리셀의 집적도 향상을 꾀하였으나, 첫째, 공통소오스선과 패드층은 동일한 사진식각으로 형성되므로, 이들 사이의 간격은 디자인 룰에 의해 한정된다. 즉, 메모리소자의 집적도 향상을 위해서는 단위 셀 사이의 간격 및 요소 사이의 간격을 가능한 작게 줄여야 하나, 공통소오스선과 패드층은 동일한 사진식각 공정으로 형성되기 때문에 둘 사이의 간격을 줄이는 데는 제한이 따른다.
둘째, 패드층 상에, 비트라인을 드레인에 접속시키기 위한 접촉창을 형성할 때, 형성되어야 할 접촉창이 깊이가 깊기 때문에, (제1도 참조), 접촉창이 완전히 오픈 (open)되지 않는 경우가 발생될 수 있다. 이는, 접촉 실패 (contact failure)를 유발하여 메모리소자의 오동작을 유발한다.
셋째, 텅스텐으로 접촉창을 매몰하기 위해서, 텅스텐을 과도하게 두껍게 증착하기 때문에, 입자 (particle) 발생으로 인한 양호한 수율획득이 어렵고, 매몰된 텅스텐으로 인하여 셀에 인가되는 물질적 스트레스 의한 셀의 특성저하가 우려된다는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하는 불휘발성 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 불휘발성 메모리장치를 제조하는데 있어서, 가장 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 불휘발성 메모리장치는, 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 일측 방향으로 길게 나열하고, 상기 일측 방향으로 이웃하는 셀들과 공유하는 상기 소오스 및 드레인, 셀 단위로 한정된 플로우팅 게이트 및 타측 방향으로 이웃하는 셀들과 공유하는 컨트롤 게이트로 구성된 셀들; 타측 방향으로 이웃하는 셀들의 소오스가 서로 연결되도록, 상기 타측 방향으로 긴 막대모양으로 형성된 제1 플럭된 도전층들; 각 셀 단위로 한정되고, 각 셀의 드레인과 각각 접속되어 있는 제2 플럭된 도전층들; 상기 제1 플럭된 도전층 상에, 상기 제1 플럭된 도전층과 접속되도록 타측 방향으로 긴 막대모양으로 형성된 공통소오스선; 상기 제2 플럭된 도전층 상에, 각 셀 단위로 한정되도록 형성된 패드층; 및 접촉창을 통해, 상기 패드층과 연결되는 비트라인을 포함하는 것을 특징으로 한다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 제1 및 제2 플럭된 도전층은 불순물이 도우프된 다결정실리콘으로 형성되어 있는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 공통소오스선과 패드층은 실리사이드로 형성되어 있는 것이 바람직하다. 이때, 상기 실리사이드는 텅스텐 실리사이드인 것이 더욱 바람직하다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 드레인은, 제2 도전형의 고농도의 불순물층과, 상기 제2 도전형의 고농도 불순물층을 감싸는 형태로 형성된 제1 도전형의 저농도 불순물층으로 형성되어 있는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 소오스는, 제2 도전형의 저농도 불순물층과, 상기 제2 도전형의 저농도 불순물층과 부분적으로 중첩되는 제2 도전형의 고농도 불순물층으로 형성되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 불휘발성 메모리장치의 제조방법은, 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 일측 방향으로 길게 나열되고, 상기 일측 방향으로 이웃하는 셀들과 공유하는 상기 소오스 및 드레인, 셀 단위로 한정된 플로우팅 게이트 및 타측 방향으로 이웃하는 셀들과 공유하는 컨트롤 게이트로 구성된 셀들을 형성하는 제1 공정; 결과물 전면 상에, 각 셀 사이의 흠들을 채우도록 제1 도전층을 형성하는 제2 공정; 상기 제1 도전층을 에치백하여, 상기 홈에만 제1 도전층을 플럭시키는 제3 공정; 결과물 전면 상에, 일정두께의 제2 도전층을 형성하는 제4 공정; 상기 제2 도전층 상에 제1 절연막을 형성하는 제5 공정; 상기 절연막을 식각함으로써 타측 방향으로 이웃하는 소오스들을 포함하도록 타측 방향으로 긴 막대 형태의 제1 절연막 패턴을 형성하는 제6 공정; 결과물 전면 상에 감광막을 도포하는 제7 공정; 각 셀의 드레인 상에, 이웃하는 다른 셀과 분리되는 형태의 제1 감광막 패턴을 형성하는 제8 공정; 및 상기 제1 절연막 패턴 및 제1 감광막 패턴을 식각마스크로하여 상기 제2 도전층 및 제 도전층을 식각함으로써, 타측 방향으로 이웃하는 소오스들과 접속하는 제1 플럭된 도전층, 상기 제1 플럭된 도전층과 평행하는 공통소오스선, 각 셀의 드레인과 접속하고 각 셀 단위로 한정된 제2 플럭된 도전층 및 상기 제2 플럭된 도전층과 접속하는 패드층을 형성하는 제9 공정을 포함하는 것을 특징으로 한다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제9 공정이 후에, 결과물 전면 상에 층간절연층을 형성하는 제10 공정 및 접촉창을 통해, 상기 패드층과 접속하는 비트라인을 형성하는 제11 공정을 추가하는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제1 도전층으로 불순물이 도우프된 다결정실리콘이 사용되고, 상기 제2 도전층으로 실리사이드 물질이 사용되는 것이 바람직하고, 이때, 더욱 바람직하게는 상기 실리사이드 물질로 텅스텐 실리사이드를 사용된다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제1 공정은, 본도체기판을 활성영역과 비활성영역으로 구분되는 필드산화막을 형성하는 공정; 상기 활성영역의 반도체기판 상에 게이트 절연막을 형성하는 공정; 결과물 상에 제3 도전층을 형성하는 공정; 상기 제3 도전층을 패터닝함으로써, 일측 방향으로 긴 막대모양의 플로우팅 게이트 패턴을 형성하는 공정; 플로우팅 게이트 패턴이 형성되어 있는 결과를 전면에, 유전체막, 제4 도전층 및 제5 도전층을 차례대로 적층한 후, 상기 플로우팅 게이트 패턴, 유전체막, 제4 도전층 및 제5 도전층을 타측 방향으로 긴 막대모양으로 패터닝함으로써, 각 셀의 단위로 한정된 모양의 플로우팅 게이트와 타측 방향으로 이웃하는 셀과 공유되는 컨트롤 게이트를 형성하는 공정; 결과물 상에, 드레인이 형성될 각 셀의 영역을 노출시키는 제2 감광막 패턴을 형성하는 공정; 결과물 전면에 제1 도전형의 불순물이온을 저농도로 주입한 후, 제2 도전형의 불순물을 고농도로 주입함으로써, 일측 방향으로 이웃하는 셀과 공유되고, 제2 도전형의 고농도 불순물층과 상기 제2 도전형의 고농도 불순물층을 감싸는 모양의 제1 도전형의 저농도 불순물층으로 구성된 드레인을 형성하는 공정; 드레인이 형성될 각 셀의 영역을 노출시키는 상기 제2 감광막 패턴을 제거하는 공정; 결과물 전면에 제2 도전형의 불순물을 저농도를 주입하는 공정; 결과물 전면에 일정두께를 갖는 제2 절연막을 형성한 후, 이를 이방성식각함으로써 각 셀의 게이트측벽에 스페이서를 형성하는 공정; 및 결과물 전면에 제2 도전형의 불순물을 고농도로 주입함으로써, 일측 방향으로 이웃하는 셀과 공유되고, 제2 도전형의 고농도 불순물층과 상기 제2 도전형의 고농도 불순물층과 부분적으로 중첩되는 제2 도전형의 저농도 불순물층으로 구성된 소오스를 형성하는 공정으로 진행되는 것이 바람직하다.
상기 제3 및 제4 도전층으로 불순물이 도우프된 다결정실리콘을 사용하고, 상기 제5 도전층으로 텅스텐 실리사이드를 사용하는 것이 바람직하다.
상기 제1 도저형의 불순물은 P형의 불순물이고, 상기 제2 도전형의 불순물은 N형의 불순물인 것이 바람직하다.
이때, 드레인을 형성하는 상기 공정 중, 제1 도전형의 불순물이온을 저농도로 주입하는 상기 공정은, 보론 이온을, 1. 0E13 - 1. 0E14 이온/㎠의 도우즈, 약 50 - 150keV의 에너지로 주입하는 공정으로 진행되고, 제2 도전형의 불순물을 고농도로 주입하는 상기 공정은, 아세닉 이온을, 1. 0E15 - 6. 0E15 이온/㎠의 도우즈, 약 30 - 80keV의 에너지로 주입하는 공정으로 진행되는 것이 바람직하고, 소오스를 형성하는 상기 공정 중, 제2 도전형의 불순물을 저농도를 주입하는 상기 공정은, 인 이온을, 1. 0E13 - 5. 0E13 이온/㎠의 도우즈, 약 30 - 80keV의 에너지로 주입하는 공정으로 진행되고, 제2 도전형의 불순물을 고농도로 주입하는 상기 공정은, 아세닉 이온을, 6. 0E15 이온/㎠의 도우즈, 약 30 - 100keV의 에너지로 주입하는 공정으로 진행되는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 플로우팅 게이트 패턴, 유전체막, 제4 도전층 및 제5 도전층을 타측 방향으로 긴 막대모양으로 패터닝하는 상기 공정은, 상기 제5 도전층 상에 제3 절연막을 형성하는 공정; 상기 제3 절연막 상에 감광막을 도포한 후, 사진공정을 행하여, 타측 방향으로 긴 막대모양의 컨트롤 게이트 형성을 위한 제3 감광막 패턴을 형성하는 공정; 상기 제3 감광막 패턴을 식각마스크로 하고, 상기 제3 절연막을 식각대상물로 한 이방성식각을 행함으로써 컨트롤 게이트 형성을 위한 제2 절연막 패턴을 형성하는 공정; 및 상기 제2 절연막 패턴을 식각마스크로 하고, 상기 제5 도전층, 제4 도전층, 유전체막, 제3 도전층을 식각대상물로 한 이방성식각을 행하는 공정으로 진행되는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명의 다른 실시예에 의한 불휘발성 메모리장치의 제조방법은, 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 일측 방향으로 길게 나열되고, 상기 일측 방향으로 이웃하는 셀들과 공유하는 상기 소오스 및 드레인, 셀 단위로 한정된 플로우팅 게이트 및 타측 방향으로 이웃하는 셀들과 공유하는 컨트롤 게이트로 구성된 셀들을 형성하는 제1 공정; 결과물 전면 상에, 각 셀 사이의 흠들을 채우도록 제1 도전층을 형성하는 제2 공정; 상기 제1 도전층을 에치백하여, 상기 흠에만 제1 도전층을 플럭시키는 제3 공정; 결과물 전면 상에, 일정두께의 제2 도전층을 형성하는 제4 공정; 상기 제2 도전층 상에 제1 절연막을 형성하는 제5 공정; 상기 제1 절연막을 식각함으로써, 각 셀의 드레인 상에, 각 셀 단위로 한정되는 모양의 제1 절연막 패턴을 형성하는 제6 공정; 결과물 전면 상에 감광막을 도포하는 제7 공정; 타측 방향으로 이웃하는 소오스들을 포함하도록 타측 방향으로 긴 막대 형태의 제1 감광막 패턴을 형성하는 제8 공정; 및 상기 제1 절연막 패턴 및 제1 감광막 패턴을 식각마스크로하여 상기 제2 도전층 및 제1 도전층을 식각함으로써, 타측 방향으로 이웃하는 소오스들과 접속하는 제1 플럭된 도전층, 상기 제1 플럭된 도전층과 평행하는 공통소오스선, 각 셀의 드레이과 접속하고 각 셀 단위로 한정된 제2 플럭된 도전층 및 상기 제2 플럭된 도전층과 접속하는 패드층을 형성하는 제9 공정을 포함하는 것을 특징으로 한다.
따라서, 본 발명에 의한 불휘발성 메모리장치 및 그 제조방법에 의하면, 첫째, 공통소오스선과 패드층을 각각 다른 사진식각 공정에 의해 형성되기 때문에, 둘 사이의 간격을 줄이는데 제한이 없으므로, 집적도 향상이 용이하다. 둘째, 각 셀의 게이트전극 사이의 홈을 플럭된 도전층을 채운 후, 비트라인을 드레인에 접속시키기 위한 접촉창을 형성하므로, 접촉창의 깊이를 낮추어, 접촉 실패를 방지한다. 셋째, 텅스텐을 접촉창에 매몰시키는 공정이 없으므로, 매몰된 텅스텐에 의해 발생하는 문제점들을 방지한다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
제2도 내지 제5도는 본 발명의 일 실시예에 의한 불휘발성 메모리장치를 제조하는데 사용되는 레이아웃도들이다.
제2도에 있어서, 일점쇄선으로 표시된 Y축으로 긴 직사각형은 반도체기판을 활성영역 및 비활성영역으로 한정하는 필드산화막 형성을 위한 마스크패턴 (110)을, 이점쇄선으로 표시된 Y축으로 긴 직사각형은 플로우팅 게이트 패턴 형성을 위한 마스크패턴 (120)을, 점선으로 표시된 X축으로 긴 직사각형은 컨트롤 게이트 형성을 위한 마스크패턴 (130)을, 실선으로 표시된 X축으로 긴 직사각형은 드레인 형성을 위한 마스크패턴 (140)을, 그리고 매트릭스 모양으로 나열되어 있는 굵은 점선으로 한정된 직사각형(F)은 플로우팅 게이트를 나타낸다.
제3도에 있어서, 일점쇄선으로 표시된 X축으로 긴 직사각형(G)은 플럭된 도전층을 나타내고, 실선으로 표시된 X축으로 긴 직사각형은 공통소오스선 형성을 위한 마스크패턴 (150)을 타나낸다.
제4도에 있어서, 실선으로 표시되고, 그 내부에 사선이 그어진 사각형은 패드층 형성을 위한 마스크패턴 (160)을 나타낸다.
제5도에 있어서, 일점쇄선으로 표시되고, 그 내부에 서로 어긋난 사선이 그어진 사각형은 접촉장 형성을 위한 마스크패턴 (170)을 나타내고, 실선으로 표시된 Y축으로 긴 직사각형은 비트라인 형성을 위한 마스크패턴 (180)을 나타낸다.
제6도 및 제7도는 본 발명의 일 실시예에 의해 제조된 불휘발성 메모리장치를 도시한 단면도로서, 상기 제6도는 제5도의 AA'선을 잘라 본 것이고, 상기 제7도는 제5도의 B-C-D-E선을 잘라 본 것이다.
도면부호 30은 P형 반도체기판을, 32는 N형 웰을, 34는 P형 포켓-웰을, 43은 필드산화막을, 44는 게이트 절연막을, 46은 플로우팅 게이트를, 48은 유전체막을, 50은 컨트롤 게이트를, 52는 절연막을, 56 및 58은 드레인을, 60 및 64는 소오스를, 62는 스페이서를 66은 제1 플럭된 도전층을, 69는 제2 플럭된 도전층을, 71은 공통소오스선을, 72는 절연막을, 73은 패드층을, 78은 층간절연층을 그리고 80은 비트라인을 나타낸다.
게이트전극은 각 셀 단위로 한정된 플로우팅 게이트(46)와 X축방향으로 이웃하는 셀과 공유되는 컨트롤 게이트(50)로 구성되고, 소오스는 N형의 저농도 불순물층(60)과 N형의 고농도 불순물층(64)으로 구성되며, 드레인은 P형의 저농도 불순물층(56)과 N형의 고농도 불순물층(58)으로 구성된다. 이때, 상기 소오스 및 드레인은 Y축방향으로 이웃하는 셀과 공유된다.
제1 플럭된 도전층(66)은 X방향으로 이웃하는 셀의 소오스와 공유되도록, X방향으로 긴 막대모양으로 형성되어 있고, 제2 플럭된 도전층(69)은 각 셀의 드레인과 각각 접속하도록 각 셀 마다 하나씩 형성되어 있다.
또한, 공통소오스선(71)은 X방향으로 이웃하는 셀과 공유하도록, 상기 제1 플럭된 도전층 상에 형성되고 있고, 패드층(73)은 각 셀의 상기 제2 플럭된 도전층과 접속하도록 각 셀 마다 하나씩 형성되어 있다. 비트라인(80)은 접촉창을 통해 상기 패드층(73)과 접속한다.
본 발명에 의한 불휘발성 메모리장치에 의하면, 공통소오스선(71)은 절연막(72)를 식각마스크로 한 식각공정으로 형성되고, 패드층(73)은 감광막패턴 (도시되지 않음)을 식각마스크로 한 식각공정으로 형성된다. 따라서, 상기 공통소오스선과 패드층 사이의 간격은 디자인룰에 의해 한정되지 않으므로, 메모리 셀의 축소가 용이해진다.
또한, 각 셀 사이, 즉 소오스(60 및 64) 및 드레인(56 및 58) 상에는 플럭된 도전층(66 및 69)이 형성되어 있다. 이는 비트라인(80)을 드레인에 접속시키기 위한 접촉장을 형성할 때, 접촉창의 깊이를 얕게 해주므로, 접촉 실패 등의 문제점을 유발하지 않는다.
[제1 실시예]
제8a도 내지 제8g도는 상기 제2도 내지 제5도의 A-A'선을 잘라 본 단면도들로서, 본 발명의 제1 실시예의 방법을 설명하기 위해 도시된 것이다.
제9a도 내지 제9g도는 상기 제2도 내지 제5도의 B-C-D-E선을 잘라 본 단면도로서, 본 발명의 제1 실시예의 방법을 설명하기 위해 도시된 것이다.
이하, 상기 제2도 내지 제5도와 상기 제8a도 내지 제8g도 및 제9a도 내지 제9g도를 참조하여, 본 발명의 제1 실시예의 방법을 설명하고자 한다.
먼저, 제8a도 및 제9a도는 반도체기판을 활성영역 및 비활성영역으로 한정하기 위한 필드산화막을 형성하는 공정을 도시한 것으로서, 이는 제1 도전형의 반도체기판(30)에 제2 도전형의 웰(32)을 형성하는 제1 공정, 상기 제2 도전형 웰 내에 제1 도전형의 포켓-웰(34)을 형성하는 제2 공정, 결과물 전면 상에, 패드산화막(36), 다결정실리콘(38) 및 질화막(40)을 적층하는 제3 공정, 상기 질화막 상에 감광막을 도포한 후, 사진공정을 행하여 활성영역이 될 영역만을 덮는 모양의 제1 감광막패턴(42)을 형성하는 제4 공정, 상기 제1 감광막패턴을 식각마스크로하여 표면으로 노출된 상기 질화막을 완전히 제거하는 제5 공정 및 상기 제1 감광막패턴을 식각마스크로하여 표면으로 노출된 상기 다결정실리콘을 소정 깊이로 식각하는 제6 공정으로 진행된다.
본 발명의 일 실시예에 의한 불휘발성 메모리장치의 셀 어레이는 트리플 웰(triple well) 내의 벌크(bulk)에 위치한다. 즉, P형의 반도체기판에, N형 웰을 6㎛ - 8㎛ 깊이로 형성하고, 이 N형 웰에 상기 P형 반도체기판과는 전기적으로 분리된 P형으로 포켓-웰을 3㎛ - 4㎛ 깊이로 형성시킨다.
상기한 트리플 웰 형성방법은 일반적으로 보편화된 기술이므로, 구체적인 설명은 생략한다. P형 포켓-웰은, 메모리장치의 소거동작 시, 높은 전압이 인가되므로, P형 반도체기판과는 전기적으로 분리되어야 한다.
또한, 필드산화막은 일반적인 완충된 LOCOS (Buffered LOCal Oxide on Silicon) 공정을 이용하여 형성된다. 이때, 제2도의 마스크패턴(110)을 이용한다.
본 발명의 일 실시예에서는, 상기 패드산화막(36)을 240Å 정도의 두께로 형성하였고, 상기 다결정실리콘(38)을 1,000Å 정도의 두께로 형성하였으며, 상기 질화막(40)을 1,500Å 정도의 두께로 형성하였다.
상기 제6 공정 후, 제1 감광막패턴을 제거하는 제7 공정, 결과물 전면에, 예컨대 보론 이온과 같은 N형 불순물이온을, 1. 0E13 - 1. 0E14 이온/㎠의 도우즈, 약 50keV의 에너지로 주입하여 N-채널 스토퍼를 형성하는 제8 공정 및 산화분위기에서, 약 6,000Å 정도 두께의 필드산화막을 형성하는 제9 공정을 진행하여, 필드산화막 (제9b도의 도면부호 43)을 완성한다.
제8a도 내지 제8g도에 도시된 방위표시 ⊙는 지면(紙面) 상측에서 지면 하측으로의 방향, 즉 X방향을 나타내고, →는 지면 왼측에서 지면 우측으로의 방향, 즉 Y방향을 나타내며, 제2도 내지 제5도에 도시된 방위표시와 일치한다. 즉, 제8a도 내지 제8g도에서의 X축 방향은 제2도 내지 제5도의 X축 방향과 일치한다.
상기 방위표시에 의하면, 필드산화막은 X축 방향으로 길게 형성되어 있음을 알 수 있다.
제8b도 및 제9b도는 게이트 절연막(44), 플로우팅 게이트(46), 유전체막(48), 컨트롤 게이트(50) 및 드레인(56 및 58)을 형성하는 공정을 시도한 것으로서, 이는 필드산화막(43)을 형성한 후, 반도체기판상에 적층되어 있는 물질들을 제거하는 제1 공정, 결과물 전면에, 게이트 절연막을 형성하는 제2 공정, 상기 게이트 절연막 상에 제1 도전층을 형성하는 제3 공정, 제2도의 마스크패턴(120)을 이용한 사진식각 공정으로 상기 제1 도전층을 식각하므로써 플로우팅 게이트 패턴을 형성하는 제4 공정, 결과물 전면에, 유전체물질층 형성하는 제5 공정, 상기 유전체막 상에 제2 도전층 및 제3 도전층을 차례대로 적층하는 제6 공정, 상기 제3 도전층 상에 제1 절연막을 형성하는 제7 공정, 제2도의 마스크패턴(130)을 이용한 사진식각 공정으로 상기 제1 절연막, 제3 및 제2 절연막, 유전물질층 및 플로우팅 게이트 패턴을 식각하므로써 플로우팅 게이트(46), 유전체막(48) 및 컨트롤 게이트(50)을 형성하는 제8 공정, 결과물 전면에, 감광막을 도포하는 제9 공정, 제2도의 마스크패턴(140)을 이용한 사진공정을 행하여, 드레인이 형성될 영역만을 노출시키는 제2 감광막패턴(54)을 형성하는 제10 공정, 결과물 전면에, 제1 도전형의 불순물을 저농도로 도우프하여 제1 도전형의 저농도 불순물층(56)을 형성하는 제11 공정 및 결과물 전면에, 제2 도전형의 불순물을 고농도로 도우프하여 제2 도전형의 고농도 불순물층(58)을 형성하는 제12 공정으로 진행된다.
LOCOS 공정에 사용된 질화막은 인산을 사용한 습식식각으로 제거하고, 다결정실리콘은 건식식각하며, 패드산화막은 습식식각한다.
상기 제1 공정 후, 후속공정에서 형성되는 게이트 절연막의 막질을 개선하기 위하여, 약 500Å 정도 두께의 희생산화막을 성장시킨 후, 습식식각으로 이를 제거하는 공정을 행할 수도 있다.
상기 게이트 절연막(44)은 산화막을 약 100Å정도의 두께로 성장하여 형성한다. 상기 제1 도전층으로는 다결정실리콘을 약 1,500Å 정도의 두께로 침적하여 사용한다. 이때, 상기 다결정실리콘에는, 벌크저항(bulk resistance)을 감소시키기 위하여, POCl3이 침적된다. 불순물 침적 후의 다결정실리콘의 저항은 약 50Ω/□이 된다.
플로우팅 게이트 패턴은 Y측 방향, 즉 활성영역을 따른 긴 막대모양으로 형성된다. 또한, 상기 활성영역을 완전히 덮을 뿐만아니라, 상기 필드산화막과는 부분적으로 중첩되는 모양으로 형성된다.
유전체층(48)은 약 100Å 정도 두께의 다결정 산화막 (poly oxide), 약 150Å 정도 두께의 질화막 및 30 - 50Å 정도 두께의 산화막을 적층하여 형성한다.
제2 도전층으로는 50Ω/□의 저항을 갖도록 POCl3을 침적한 다결정실리콘이 사용되고, 제3 도전층으로는 실리사이드, 예컨대 텅스텐 실리사이드 (WSi2)를 사용한다. 상기 제2 및 제3 도전층은, 각각 예컨대 1,500Å 정도의 두께로 형성된다. 따라서, 컨트롤 게이트(50)은 다결정실리콘과 텅스텐 실리사이드가 적층된 형태의 폴리사이드(polycide) 구조를 갖는다.
또한 상기 컨트롤 게이트(50)는 X축 방향으로 긴 막대모양으로 형성된다. 즉 X축 방향으로 배치되 이웃하는 셀들과 공유된다. 이때, 플로우팅 게이트(46)는, 상기 제2도의 도면부호 F를 참조했을 때, 각 셀 단위로 한정되어 있음을 알 수 있다.
제2도의 마스크패턴(130)을 이용한 사진식각 공정으로 상기 제1 절연막, 제3 및 제2 도전층, 유전물질층 및 플로우팅 게이트 패턴을 식각하므로써 플로우팅 게이트(46), 유전체막(48) 및 컨트롤 게이트(50)를 형성하는 상기 제8 공정 (자기정합 식각공정 (self-align etch process))은, 마스크패턴(130)을 이용한 사진식각 공정으로 상기 제1 절연막을 식각하여 제1 절연막패턴(52)을 형성하는 공정 및 상기 제1 절연막패턴(52)을 식각마스크로하여 제3 및 제2 도전층, 유전물질층 및 플로우팅 게이트 패턴을 식각하는 공정으로 분리 진행될 수도 있다. 이때, 상기 제1 절연막은 약 3,000Å 정도의 두께로 형성되는 것이 바람직하다.
상기 제1 도전형의 저농도 불순물층(56)은, 예컨대 보론과 같은 P형 불순물을, 약 1. 0E13 - 1. 0E14 이온/㎠의 도우즈, 50 - 150keV의 에너지로 주입하여 형성되고, 상기 제2 도전형의 고농도 불순물층(58)은, 예컨대 아세닉과 같은 N형 불순물을, 약 1. 0E15 - 6. 0E15 이온/㎠의 도우즈, 약 30 - 80keV의 에너지로 주입하여 형성된다.
상기 제11 공정 및 제12 공정 후, 약 850 - 950℃에서 열처리를 행함으로써, 상기 제1 도전형의 저농도 불순물층(56)이 제2 도전형의 고농도 불순물층(58)을 감싸는 형태의 드레인 구조(abruptly drain juction)를 형성한다. 상기한 드레인 구조는 셀 프로그램 시에 핫-전자(hot-electron)를 많이 발생시키기 위한 것이다.
또한, 상기한 열처리 공정 시, 약 100 - 200 Å 정도 두께의 산화막을 함께 성장시켜, 플로우팅 게이트와 드레인의 중첩부위에 있는 게이트 절연막을 약간 더 크게 성장시킴으로써, 셀 동작 시에 생기는 전압 스트레스를 완화한다. 이는 플로우팅 게이트의 가장자리를 산화막으로 라운딩시킴으로써 발생하는 효과이다.
제8c도 및 제9c도는 소오스(60 및 64) 및 스페이서(62)를 형성하는 공정을 도시한 것으로서, 이는 제2 감광막패턴을 제거하는 제1 공정, 결과물 전면에, 제2 도전형의 불순물을 저농도로 도우프하여 제2 도전형의 저농도 불순물층(60)을 형성하는 제2 공정, 결과물 전면에, 제2 절연막을 형성하는 제3 공정, 포켓-웰의 표면이 노출되도록 상기 제2 절연막을 건식식각함으로써 게이트전극 측벽에 스페이서(62)를 형성하는 제4 공정 및 결과물 전면에, 제2 도전형의 불순물을 고농도로 도우프하여 제2 도전형의 고농도 불순물층(64)을 형성하는 제5 공정으로 진행된다.
상기 제2 도전형의 저농도 불순물층(60)은, 예컨대 인과 같은 N형 불순물을, 약 1. 0E13 - 5. 0E13 이온/㎠의 도우즈, 30 - 80keV의 에너지로 주입하여 형성되고, 상기 제2 도전형의 고농도 불순물층(64)은, 예컨대 아세닉과 같은 N형 불순물을, 약 6. 0E15 이온/㎠의 도우즈, 30 - 100keV의 에너지로 주입하여 형성된다.
제2 절연막으로 산화막을 사용하고, 약 2,000Å 정도의 두께로 형성한다.
상기 제2 내지 제5 공정에 의해, 메모리 셀의 소오스는 LDD(Lightly Doped Drain) 구조를 갖는다.
제8d도 및 제9d도는 미완성의 플럭된 도전층(66 및 68)을 형성하는 공정을 시도한 것으로서, 이는 스페이서(62)가 형성되어 있는 결과물 전면에, 제4 도전층(64)을 스페이서 간의 홈을 완전히 채울 수 있을 정도의 두께로 형성하는 제1 공정 및 상기 제4 도전층을 에치백하여, 스페이서 간의 홈을 채우는 정도로만 상기 제4 도전층을 남김으로써 미완성의 플럭된 도전층(66 및 69)을 형성하는 제2 공정으로 진행된다.
상기 제4 도전층으로 불순물이 도우프된 다결정실리콘을 사용한다. 이때, 제4 도전층의 두께는 스페이서 사이의 간격의 1/2보다 더 커야한다.
상기 미완성의 플럭된 도전층(66 및 68)은, 비트라인과 드레인을 접속시키기 위한 접촉창 형성 시 (이후에 행해짐), 접촉창의 깊이를 현저하게 줄여, 접촉 실패를 방지하는 역할을 한다.
상기 미완성의 플럭된 도전층(66 및 68)은, 제3도를 참조했을 때, X축 방향으로 긴 막대모양으로 형성되어 있음을 알 수 있다. 즉, 소오스 상에 형성된 플럭된 도전층(66)은 X축 방향으로 이웃하는 소오스와 연결되어 있고, 드레인 상에 형성된 미완성의 플럭된 도전층(68)은 X축 방향으로 이웃하는 드레인과 연결되어 있다. (제3도의 도면부호 G 참조).
이때, 소오스 상에 형성된 플럭된 도전층(66)은 1차적으로 공통소오스선을 사용된다.
제8e도 및 제9e도는 공통소오스선 형성을 위한 제3 절연막패턴 (72)을 형성하는 공정을 도시한 것으로서, 이는 플럭된 도전층이 형성되어 있는 결과물 전면에, 제5 도전층(70)을 형성하는 제1 공정, 상기 제5 도전층 상에 제3 절연막을 형성하는 제2 공정, 상기 제3 절연막 상에 감광막을 도포하는 제3 공정, 제3도의 마스크패턴(150)을 이용한 사진공정을 행하여, 공통소오스선 형성을 위한 제3 감광막패턴(74)을 형성하는 제4 공정, 상기 제3 감광막패턴을 식각마스크로 하고, 제3 절연막을 식각대상물로 한 건식식각을 행하여 제3 절연막패턴(72)을 형성하는 제5 공정으로 진행되다.
제5 도전층(70)으로 실리사이드를 사용한다. 본 발명에서는 텅스텐 실리사이드 (WSi2)를 약 1,500Å 정도의 두께로 침적하여 상기 제5 도전층을 형성하였다.
제3 절연막으로 약 1,500Å 정도 두께의 산화막을 사용한다. 산화막 대신 질화막을 사용할 수도 있다. 즉, 상기 제3 절연막을 구성하는 물질로는, 임의의 식각공정에 대해, 상기 제5 도전층을 구성하는 물질과는 다른 식각율을 갖는 절연물질은 어느 것이나 가능하다.
상기 제3 절연막패턴(72)은 X축 방향으로 긴 막대모양으로 형성된다. 즉 소오스 상에 형성된 플럭된 도전층(66)과 평행하게 형성된다.
제8f도 및 제9f도는 공통소오스선(71) 및 패드층(73)을 형성하는 공정을 도시한 것으로서, 이는 제3 감광막패턴 (제8e도의 도면부호 74)을 제거하는 제1 공정, 결과물 전면에 감광막을 도포하는 제2 공정, 제4도의 마스크패턴(160)을 이용한 사진공정을 행하여, 패드층 형성을 위한 제4 감광막패턴(76)을 형성하는 제3 공정, 상기 제3 절연막패턴(72) 및 제4 감광막패턴(76)을 식각마스크로 하고, 상기 제5 도전층 (제8e도의 도면부호 70) 및 미완성의 플럭된 도전층 (제8e도의 도면부호 66 및 68)을 식각대상물로 한 건식식각을 행하여 제1 플럭된 도전층(66), 제2 플럭된 도전층(69), 공통소오스선(71) 및 패드층(73)을 형성하는 제4 공정으로 진행된다.
제1 플럭된 도전층(66)은 제3도에 도시된 것처럼 (제3도의 도면부호 G), X축 방향으로 긴 막대모양이고, 제2 플럭된 도전층(69)은 각 셀의 드레인과 각각 접속하고, 각 셀 단위로 한정되는 모양이다(제4도의 마스크패턴(160)과 X축 방향의 길이가 동일하다).
공통소오스선(71)은 상기 제1 플럭된 도전층(66)과 평행하게 배치되고, 상기 제1 플럭된 도전층을 완전히 덮도록 형성된다. 또한 상기 제1 플럭된 도전층을 통해 소오스(60 및 64)와 접속한다.
패드층(73)은 상기 제2 플럭된 도전층(69)과 평행하게 배치되고, 상기 제2 플럭된 도전층을 완전히 덮도록 형성된다. 또한 상기 제2 플럭된 도전층을 통해 드레인(56 및 58)과 접속한다.
제4도를 참조하면 알 수 있듯이, 공통소오스선(71) 및 제1 플럭된 도전층(66)은 X축 방향으로 이웃하는 셀의 소오스와 공유되나, 패드층(73) 및 제2 플럭된 도전층(69)은 각 셀 단위로 한정된다.
제8e도와 제9e도 및 제8f도와 제9f도를 참조하면, 공통소오스선(71)과 패드층(73)은 각각 다른 사진식각에 의해 형성됨을 알 수 있다. 즉 공통소오스선은 제3 절연막패턴(72)을 식각마스크로 한 식각공정에 의해 형성되고, 패드층은 제4 감광막패턴(76)을 식각마스크로 한 식각공정에 의해 형성된다. 이때, 상기 제3 절연막패턴(72)과 제4 감광막패턴(76)은 두 번의 서로 다른 사진공정으로 형성된다.
따라서, 상기 제8e도와 제9e도 및 제8f도와 제9f도에 설명된 공정으로 형성된 공통소오스선 및 패드층은, 디자인 룰(disign rule)에 의해 그 사이의 간격이 한정되지 않는다. 즉, 공통소오스선과 패드층 사이의 간격은 미스얼라인 한계 (misalign limit)까지 줄일 수 있다.
제8g도 및 제9g도는 비트라인(80)을 형성하는 공정을 도시한 것으로서, 이는 공통소오스선 및 패드층이 형성되어 있는 결과를 전면에, 예컨대 산화막 및 보론-인 이온이 도우프된 실리콘(BPSG)을 증착하여 층간절연층(78)을 형성하는 제1 공정, 제5도의 마스크패턴(170)을 이용한 사진식각 공정으로, 상기 층간절연층을 부분적으로 식각함으로써 패드층(73)을 표면으로 노출시키는 접촉창을 형성하는 제2 공정 및 결과물 전면에, 상기 접촉창을 매몰하도록 제6 도전층을 증착한 후, 이를 제5도의 마스크패터(180)을 이용한 사진식각 공정으로, 상기 제6 도전층을 식각함으로써 비트라인(80)을 형성하는 제3 공정으로 진행된다.
보론-인 이온이 도우프된 실리콘은 단차도포성 (step coverage)를 좋게 하기 위해서, 950℃에서, 약 30분간, 질소(N2) 분위기로 열처리를 행하여 리플로우(reflow)시킨다.
제6 도전층으로, 예컨대 알루미늄을 사용한다.
비트라인(80)은 Y축 방향을 긴 막대모양으로 형성되고, Y축 방향으로 이웃하는 드레인과 공유된다.
[제2 실시예]
제10a도 내지 제10c도는 상기 제3도 내지 제5도의 A-A'선을 잘라 본 단면도들로서, 본 발명의 제2 실시예의 방법을 설명하기 위해 도시된 것이다.
제11a도 내지 제11c도는 상기 제3도 내지 제5도의 B-C-D-E선을 잘라 본 단면도들로서, 본 발명의 제2 실시예의 방법을 설명하기 위해 도시된 것이다.
제1 실시예에서는, 공통소오스선(71)과 패드층(73)을 형성하기 위해, 제5 도전층 (제8e도의 도면부호 70) 상에, 공통소오스선 형성을 위한 제3 절연막패턴 (제8e도의 도면부호 72)을 먼저 형성한 후, 패드층 형성을 위한 제4 감광막패턴 (제8f도의 도면부호 76)을 형성하였으나, 본 실시예에서는, 제5 도전층 상에, 패드층 형성을 위한 절연막패턴(72a)을 먼저 형성한 후 (제10a도 및 제11a도 참조), 공통소오스선 형성을 위한 감광막패턴(77)을 형성하였다 (제10b도 및 제11b도 참조).
상기 제1 실시예의 방법에 의하면, 절연막패턴이 공통소오스선 상에 형성되나 (제8g도 참조), 본 실시예의 방법에 의하면, 절연막패턴이 패드층 상에 형성된다 (제10c도 참조)는 것을 알 수 있다.
[제3 실시예]
제12도는 본 발명의 제3 실시예에 의한 불휘발성 메모리장치를 제조하는데 사용되는 레이아웃도이다.
제13도는 상기 제12도의 B-C-D-E선을 잘라 본 단면도로서, 본 발명의 제3 실시예의 방법을 설명하기 위해 도시된 것이다.
본 실시예는 불휘발성 메모리 셀의 게이트전극 측벽에 형성되는 스페이서에 관한 것이다. 제1 실시예의 경우, 스페이서를 형성하기 위한 별도의 마스크패턴이 필요하지 않았으나 (마스크패턴 없이 스페이서를 형성하였음 (제8c도 및 제9c도 참조)), 본 실시예에서는 스페이서 형성을 위한 별도의 마스크패턴(190)을 사용하였다.
본 실시예에서는, 스페이서 형성을 위한 식각 공정 시, 필드산화막 상에 감광막으로 된 식각마스크(84)를 형성하였다. 따라서, 활성영역 측에는 상기 제8c도에서와 같은 스페이서가 형성되었고, 필드산화막 측에는 제13도와 같은 절연막패턴(82)이 형성되었다.
본 실시예는 단차개선을 위해 제안된 방법으로, 후속공정 시, 필드산화막 측은 절연막패턴(82)에 의해 단차가 감소하는 효과가 있다.
[제4 실시예]
제14도는 본 발명의 제4 다른 실시예에 의한 불휘발성 메모리장치를 제조하는데 사용되는 레이아웃도이다.
제15도는 상기 제14도의 B-C-D-E선을 잘라 본 단면도로서, 본 발명의 또 다른 실시예의 방법을 설명하기 위해 도시된 것이다.
본 실시예는 상기 제3 실시예와 동일한 효과를 달성하기 위한 것으로, 메모리 셀의 드레인과 드레인 사이의 필드산화막을 덮는 마스크패턴(200)을 이용한다.
본 실시예에 의하면, 드레인과 드레인 사이의 필드산화막을 덮은 감광막패턴(94)을 이용한 식각공정을 행함으로써, 필드산화막(43) 상에는 절연막패턴(92)이 그대로 남고, 그 외의 영역에만 스페이서(62)가 형성된다.
따라서, 본 발명에 의한 불휘발성 메모리장치 및 그 제조방법에 의하면, 첫째, 공통소오스선과 패드층은 각각 다른 사진식각 공정에 의해 형성되기 때문에, 둘 사이의 간격을 줄이는데 제한이 없으므로, 집적도 향상이 용이하다. 둘째로, 각 셀의 게이트전극 사이의 홈을 플럭된 도전층을 채운 후, 비트라인을 드레인에 접속시키기 위한 접촉창을 형성하므로, 접촉창의 깊이를 낮추어, 접촉 실패를 방지한다. 셋째, 텅스텐을 접촉창에 매몰시키는 공정이 없으므로, 매몰된 텅스텐에 의해 발생하는 문제점들을 방지한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (17)

  1. 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 일측 방향으로 길게 나열되고, 상기 일측 방향으로 이웃하는 셀들과 공유하는 상기 소오스 및 드레인, 셀 단위로 한정된 플로우팅 게이트 및 타측 방향으로 이웃하는 셀들과 공유하는 컨트롤 게이트로 구성된 셀들; 타측 방향으로 이웃하는 셀들의 소오스가 서로 연결되도록 상기 타측 방향으로 긴 막대모양으로 형성된 제1 플럭된 도전층들; 각 셀 단위로 한정되고, 각 셀의 드레인과 각각 접속되어 있는 제2 플럭된 도전층들; 상기 제1 플럭된 도전층 상에, 상기 제1 플럭된 도전층과 접속되도록 타측 방향으로 긴 막대모양으로 형성된 공통소오스선; 상기 제2 플럭된 도전층 상에, 각 셀 단위로 한정되도록 형성된 패드층; 및 접촉창을 통해, 상기 패드층과 연결되는 비트라인을 포함하는 것을 특징으로 하는 불휘발성 메모리장치.
  2. 제1항에 있어서, 상기 제1 및 제2 플럭된 도전층은 불순물이 도우프된 다결정실리콘으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리장치.
  3. 제1항에 있어서, 상기 공통소오스선과 패드층은 실리사이드로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리장치.
  4. 제3항에 있어서, 상기 실리사이드는 텅스텐 실리사이드인 것을 특징으로 하는 불휘발성 메모리장치.
  5. 제1항에 있어서, 상기 드레인은, 제2 도전형의 고농도의 불순물층과, 상기 제2 도전층의 고농도 불순물층을 감싸는 형태로 형성된 제1 도전형의 저농도 불순물층으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리장치.
  6. 제1항에 있어서, 상기 소오스는, 제2 도전형의 저농도 불순물층과, 상기 제2 도전형의 저농도 불순물층과 부분적으로 중첩되는 제2 도전형의 고농도 불순물층으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리장치.
  7. 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 일측 방향으로 길게 나열되고, 상기 일측 방향으로 이웃하는 셀들과 공유하는 상기 소오스 및 드레인, 셀 단위로 한정된 플로우팅 게이트 및 타측 방향으로 이웃하는 셀들과 공유하는 컨트롤 게이트로 구성된 셀들을 형성하는 제1 공정; 결과물 전면 상에, 각 셀 사이의 홈들을 채우도록 제1 도전층을 형성하는 제2 공정; 상기 제1 도전층을 에치백하여, 상기 홈에만 제1 도전층을 플럭시키는 제3 공정; 결과물 전면 상에, 일정두께의 제2 도전층을 형성하는 제4 공정; 상기 제2 도전층 상에 제1 절연막을 형성하는 제5 공정; 상기 절연막을 식각함으로써 타측 방향으로 이웃하는 소오스들을 포함하도록 타측 방향으로 긴 막대 형태의 제1 절연막 패턴을 형성하는 제6 공정; 결과물 전면 상에 감광막을 도포하는 제7 공정; 각 셀의 드레인 상에, 이웃하는 다른 셀과 분리되는 형태의 제1 감광막 패턴을 형성하는 제8 공정; 및 상기 제1 절연막 패턴 및 제1 감광막 패턴을 식각마스크로 하여 상기 제2 도전층 및 도제1 도전층을 식각함으로써, 타측 방향으로 이웃하는 소오스들과 접속하는 제1 플럭된 도전층, 상기 제1 플럭된 도전층과 평행하는 공통소오스선, 각 셀의 드레인과 접속하고 각 셀 단위로 한정된 제2 플럭된 도전층 및 상기 제2 플럭된 도전층과 접속하는 패드층을 형성하는 제9 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  8. 제7항에 있어서, 상기 제9 공정 이 후에, 결과물 전면 상에 충간절연층을 형성하는 제10 공정 및 접촉창을 통해, 상기 패드층과 접속하는 비트라인을 형성하는 제11 공정을 추가하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  9. 제7항에 있어서, 상기 제1 도전층으로 불순물이 도우프된 다결정실리콘이 사용되고, 상기 제2 도전층으로 실리사이드 물질이 사용되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  10. 제9항에 있어서, 상기 실리사이드 물질로 텅스텐 실리사이드를 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  11. 제7항에 있어서, 상기 제1 공정은, 반도체기판을 활성영역과 비활성영역으로 구분하는 필드산화막을 형성하는 공정; 상기 활성영역의 반도체기판 상에 게이트 절연막을 형성하는 공정; 결과물 상에 제3 도전층을 형성하는 공정; 상기 제3 도전층을 패터닝함으로써, 일측 방향으로 긴 막대모양의 플로우팅 게이트 패턴를 형성하는 공정; 플로우팅 게이트 패턴이 형성되어 있는 결과물 전면에, 유전체막, 제4 도전층 및 제5 도전층을 차례대로 적층한 후, 상기 플로우팅 게이트 패턴, 유전체막, 제4 도전층 및 제5 도전층을 타측 방향으로 긴 막대모양으로 패터닝함으로써, 각 셀의 단위로 한정된 모양의 플로우팅 게이트와 타측 방향으로 이웃하는 셀의 공유되는 컨트롤 게이트를 형성하는 공정; 결과물 상에, 드레인이 형성될 각 셀의 영역을 노출시키는 제2 감광막 패턴을 형성하는 공정; 결과물 전면에 제1 도전형의 불순물이온을 저농도로 주입한 후, 제2 도전형의 불순물을 고농도로 주입함으로써, 일측 방향으로 이웃하는 셀과 공유되고, 제2 도전형의 고농도 불순물층과 상기 제2 도전형의 고농도 불순물층을 감싸는 모양의 제1 도전형의 저농도 불순물층으로 구성된 드레인을 형성하는 공정; 드레인이 형성될 각 셀의 영역을 노출시키는 상기 제2 감광막 패턴을 제거하는 공정; 결과물 전면에 제2 도전형의 불순물을 저농도를 주입하는 공정; 결과물 전면에 일정두계를 갖는 제2 절연막을 형성한 후, 이를 이방성식각함으로써 각 셀의 게이트측벽에 스페이서를 형성하는 공정; 및 결과물 전면에 제2 도전형의 불순물을 고농도로 주입함으로써, 일측 방향으로 이웃하는 셀과 공유되고, 제2 도전형의 고농도 불순물층과 상기 제2 도전형의 고농도 불순물층과 부분적으로 중첩되는 제2 도전형의 저농도 불순물층으로 구성된 소오스를 형성하는 공정으로 진행되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  12. 제11항에 있어서, 상기 제3 및 제4 도전층으로 불순물이 도우프된 다결정실리콘을 사용하고, 상기 제5 도전층으로 텅스텐 실리사이드를 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  13. 제11항에 있어서, 상기 제1 도전형의 불순물은 P형의 불순물이고, 상기 제2 도전형의 불순물은 N형의 불순물인 것을 특징으로 하는 불휘발성 메모리장치의 제조방 법.
  14. 제13항에 있어서, 드레인을 형성하는 상기 공정 중, 제1 도전형의 불순물이온을 저농도로 주입하는 상기 공정은, 보론 이온을, 1. 0E13 - 1. 0E14 이온/㎠의 도우즈, 약 50 - 150keV의 에너지로 주입하는 공정으로 진행되고, 제2 도전형의 불순물을 고농도로 주입한느 상기 공정은, 아세닉 이온을, 1. 0E15 - 6. 0E15 이온/㎠의 도우즈, 약 30 - 80keV의 에너지로 주입하는 공정으로 진행되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  15. 제13항에 있어서, 소오스를 형성하는 상기 공정 중, 제2 도전형의 불순물을 저농도를 주입하는 상기 공정은, 인 이온을, 1. 0E13 - 5. 0E13 이온/㎠의 도우즈, 약 30 - 80keV의 에너지로 주입하는 공정으로 진행되고, 제2 도전형의 불순물을 고농도로 주입하는 상기 공정은, 아세닉 이온을, 6. 0E15 이온/㎠의 도우즈, 약 30 - 100keV의 에너지로 주입하는 공정으로 진행되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  16. 제11항에 있어서, 상기 플로우팅 게이트 패턴, 유전체막, 제4 도전층 및 제5 도전층을 타측 방향으로 긴 막대모양으로 패터닝하는 상기 공정은, 상기 제5 도전층 상에 제3 절연막을 형성하는 공정; 상기 제3 절연막 상에 감광막을 도포한 후, 사진공정을 행하여 타측 방향으로 긴 막대모양의 컨트롤 게이트 형성을 위한 제3 감광막 패턴을 형성하는 공정; 상기 제3 감광막 패턴을 식각마스크로 하고, 상기 제3 절연막을 식각대상물로 한 이방성식각을 행함으로써 컨트롤 게이트 형성을 위한 제2 절연막 패턴을 형성하는 공정; 및 상기 제2 절연막 패턴을 식각마스크로 하고, 상기 제5 도전층, 제4 도전층, 유전체막, 제3 도전층을 식각대상물로 한 이방성식각을 행하는 공정으로 진행되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  17. 소오스 및 드레인을 서로 이웃하는 셀들과 공유하면서 일측 방향으로 길게 나열되고, 상기 일측 방향으로 이웃하는 셀들과 공유하는 상기 소오스 및 드레인, 셀 단위로 한정된 플로우팅 게이트 및 타측 방향으로 이웃하는 셀들과 공유하는 컨트롤 게이트로 구성된 셀들을 형성하는 제1 공정; 결과물 전면 상에, 각 셀 사이의 홈들을 채우도록 제1 도전층을 형성하는 제2 공정; 상기 제1 도전층을 에치백하여, 상기 홈에만 제1 도전층을 플럭시키는 제3 공정; 결과물 전면 상에, 일정두께의 제2 도전층을 형성하는 제4 공정; 상기 제2 도전층 상에 제1 절연막을 형성하는 제5 공정; 상기 제1 절연막을 식각함으로써, 각 셀의 드레인 상에, 각 셀 단위로 한정되는 모양의 제1 절연막 패턴을 형성하는 제6 공정; 결과물 전면 상에 감광막을 도포하는 제7 공정; 타측 방향으로 이웃하는 소오스들을 포함하도록 타측 방향으로 긴 막대 형태의 제1 감광막 패턴을 형성하는 제8 공정; 및 상기 제1 절연막 패턴 및 제1 감광막 패턴을 식각마스크로 하여 상기 제2 도전층 및 제1 도전층을 식각함으로써, 타측 방향으로 이웃하는 소오스들과 접속하는 제1 플럭된 도전층, 상기 제1 플럭된 도전층과 평행하는 공통소오스선, 각 셀의 드레인과 접속하고 각 셀 단위로 한정된 제2 플럭된 도전층 및 상기 제2 플럭된 도전층과 접속하는 패드층을 형성하는 제9 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
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