KR100670670B1 - A method for fabricating semiconductor device with landing plug contact structure - Google Patents

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KR100670670B1 KR1020000075064A KR20000075064A KR100670670B1 KR 100670670 B1 KR100670670 B1 KR 100670670B1 KR 1020000075064 A KR1020000075064 A KR 1020000075064A KR 20000075064 A KR20000075064 A KR 20000075064A KR 100670670 B1 KR100670670 B1 KR 100670670B1
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩 플러그 콘택(landing plug contact, LPC) 구조를 가진 반도체 소자 제조 공정에 관한 것이며, 열적부담의 증가시키거나 공정을 복잡화시키지 않으면서 랜딩 플러그 콘택 형성을 위한 폴리실리콘 CMP 공정에 의해 발생하는 단차에 기인한 비트라인 콘택 크기의 증가를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자 제조방법은, 소자분리막이 형성된 반도체 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 제1 층간절연막을 형성하는 제2 단계; 랜딩 플러그 콘택 형성 영역의 상기 제1 층간절연막을 선택 식각하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 폴리실리콘막을 형성하는 제4 단계; 화학적·기계적 평탄화 공정을 실시하여 상기 마스크 절연막이 노출되도록 상기 제1 층간절연막 및 상기 폴리실리콘막을 연마하는 제5 단계; SiH4 가스와 H2O2 가스를 소오스 가스로 사용한 화학기상증착법을 사용하여 상기 제5 단계를 마친 전체 구조 상부에 제2 층간절연막을 증착하는 제6 단계; 상기 제2 층간절연막 상에 바텀 반사방지막 및 포토레지스트를 형성하는 제7 단계; 비트라인 콘택 마스크를 사용하여 포토레지스트 패턴을 형성하는 제8 단계; 및 상기 포토레지스트 패턴을 사용하여 상기 바텀 반사방지막 및 상기 제2 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 제9 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device manufacturing process having a landing plug contact (LPC) structure, and to forming a landing plug contact without increasing thermal burden or complicating the process. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of preventing an increase in the size of a bit line contact due to a step generated by a polysilicon CMP process. A characteristic semiconductor device manufacturing method of the present invention includes: a first step of forming a word line having a mask insulating film and a sidewall spacer insulating film on a semiconductor substrate on which a device isolation film is formed; A second step of forming a first interlayer insulating film on the entire structure after the first step; A third step of selectively etching the first interlayer dielectric layer in a landing plug contact formation region; A fourth step of forming a polysilicon film on the entire structure of the third step; Performing a chemical and mechanical planarization process to polish the first interlayer insulating film and the polysilicon film to expose the mask insulating film; A sixth step of depositing a second interlayer insulating film on the entire structure after the fifth step by using chemical vapor deposition using SiH 4 gas and H 2 O 2 gas as the source gas; A seventh step of forming a bottom anti-reflection film and a photoresist on the second interlayer insulating film; An eighth step of forming a photoresist pattern using a bitline contact mask; And a ninth step of forming a bit line contact hole by etching the bottom anti-reflection film and the second interlayer insulating film by using the photoresist pattern.

비트라인 콘택, 랜딩 플러그 콘택, 폴리실리콘, 단차, 바텀 반사방지막Bitline contacts, landing plug contacts, polysilicon, stepped, bottom antireflection film

Description

랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법{A method for fabricating semiconductor device with landing plug contact structure} A method for fabricating semiconductor device with landing plug contact structure}             

도 1a 내지 도 1d는 종래기술에 따른 랜딩 플러그 콘택 구조를 이용한 비트라인 콘택 형성 공정도.1A to 1D are bit line contact forming process diagrams using a landing plug contact structure according to the prior art.

도 2는 활성영역, 워드라인 및 LPC 영역의 레이아웃도.2 is a layout diagram of an active region, a word line and an LPC region.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 랜딩 플러그 콘택 구조를 이용한 비트라인 콘택 형성 공정도.
3A to 3C are diagrams illustrating a bit line contact forming process using a landing plug contact structure according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

38 : 플로우-필 박막38: flow-fill thin film

39 : 바텀 반사방지막39: bottom antireflection film

40 : 포토레지스트 패턴
40: photoresist pattern

본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩 플러그 콘택(landing plug contact, LPC) 구조를 가진 반도체 소자 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a semiconductor device manufacturing process having a landing plug contact (LPC) structure.

반도체 소자의 집적도가 증가함에 따라 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬 콘택 공정을 진행하고 있다. 한편, 통상의 자기정렬 콘택 공정은 베리어 질화막을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩 플러그 콘택을 사용하여 오버레이 마진을 증대시키는 방법을 사용하고 있다.As the degree of integration of semiconductor devices increases, the gap between conductive lines is narrowing, and thus the contact process margin is decreasing. In order to secure such contact process margins, self-aligned contact processes are being performed. Meanwhile, in the conventional self-aligned contact process, a method of increasing a margin of a contact etching process using a barrier nitride film and a method of increasing an overlay margin using a landing plug contact are used.

첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 랜딩 플러그 콘택 구조를 이용한 비트라인 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1D illustrate a bit line contact forming process using a landing plug contact structure according to the related art, which will be described below with reference to the drawing.

종래기술에 따르면, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11) 및 워드라인(12)을 형성하고, 전체 구조 표면을 따라 자기정렬 식각을 위한 베리어 질화막(15)을 증착한 다음, 전체 구조 상부에 층간절연막(16)을 증착한다. 워드라인(12)은 그 상부에 마스크 질화막(14)을 구비하며, 그 측벽에 스페이서 질화막(13)을 구비한다. 이어서, LPC 마스크를 사용하여 층간절연막(16) 상에 포토레지스트 패턴(17)을 형성한다. LPC 마스크로는 첨부된 도면 도 2에 도시된 바와 같은 리버스 I-타입 마스크를 사용하였다. 도 2를 참조하면, 활성영역(100) 및 워드라인(200)에 대한 LPC 영역(300)의 레이아웃을 참조할 수 있으며, 하나의 LPC 영역(300)에 3개의 워드라인 간극이 포함됨을 알 수 있다.According to the prior art, first, as shown in FIG. 1A, an isolation layer 11 and a word line 12 are formed on a silicon substrate 10, and the barrier nitride layer 15 for self-aligned etching along the entire structure surface is formed. After the deposition, the interlayer insulating film 16 is deposited on the entire structure. The word line 12 has a mask nitride film 14 thereon and a spacer nitride film 13 on its sidewalls. Next, the photoresist pattern 17 is formed on the interlayer insulating film 16 using an LPC mask. As the LPC mask, a reverse I-type mask as shown in FIG. 2 is used. Referring to FIG. 2, reference may be made to the layout of the LPC area 300 for the active area 100 and the word line 200, and it can be seen that one LPC area 300 includes three word line gaps. have.

다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(17)을 사용하여 층간절연막(16) 및 베리어 질화막(15)을 식각하여 콘택 영역을 오픈시키고, 포토레지 스트 패턴(17)을 제거한다. 이때, 베리어 질화막(15)을 사용한 자기정렬 콘택 식각을 실시한다.Next, as shown in FIG. 1B, the interlayer insulating layer 16 and the barrier nitride layer 15 are etched using the photoresist pattern 17 to open the contact region, and the photoresist pattern 17 is removed. At this time, self-aligned contact etching using the barrier nitride film 15 is performed.

계속하여, 도 1c에 도시된 바와 같이 콘택 세정을 실시하고, 전체 구조 상부에 폴리실리콘막을 증착한 다음, CMP 공정을 실시하여 랜딩 플러그 콘택(18)을 형성한다.Subsequently, contact cleaning is performed as shown in FIG. 1C, a polysilicon film is deposited on the entire structure, and then a CMP process is performed to form the landing plug contact 18.

이어서, 도 1d에 도시된 바와 같이 후속 비트라인과의 절연을 위하여 전체 구조 상부에 PECVD 산화막(19)을 500∼1000Å 두께로 증착하고, 그 상부에 바텀 반사방지막(bottom ARC)(20)을 도포한 다음, 그 상부에 비트라인 콘택 마스크 공정을 통해 포토레지스트 패턴(21)을 형성한다. 이후, 후속 공정을 진행한다.Subsequently, as shown in FIG. 1D, a PECVD oxide film 19 is deposited to a thickness of 500 to 1000 에 on the entire structure to insulate the subsequent bit line, and a bottom ARC 20 is applied thereon. Next, the photoresist pattern 21 is formed on the upper portion through a bit line contact mask process. Thereafter, the subsequent process is performed.

상기와 같이 랜딩 플러그 콘택(18)형성을 위해 CMP 공정시 마스크 질화막(14)이 노출되면 질화막에 비해 폴리실리콘의 연마 속도가 빠르기 때문에 300∼500Å 정도의 단차가 발생하게 되며, 이 상태에서 PECVD 산화막(19)를 증착하더라도 표면을 따라 증착되기 때문에 단차가 유지된다. 한편, 이후에 도포되는 바텀 반사방지막(20)은 통상 유기물계 물질을 사용하는 바, 유동성이 커서 대부분의 단차를 해소하게 된다. 그런데, 후속 포토레지스트 패턴(21) 형성을 위한 노광 공정시 바텀 반사방지막(20)의 두께가 불균일하게 형성되고, 후속 비트라인 콘택 형성을 위한 바텀 반사방지막(20) 식각시 포토레지스트 패턴(21)의 측벽 손실을 유발하여 콘택 크기를 증가시키 된다. 이러한 콘택 크기의 증가는 인접 비트라인 사이의 단락 가능성을 증가키는 문제점이 있다.When the mask nitride film 14 is exposed during the CMP process to form the landing plug contact 18 as described above, a step of about 300 to 500 kPa occurs because the polishing rate of polysilicon is faster than that of the nitride film. Even when (19) is deposited, the step is maintained because it is deposited along the surface. On the other hand, the bottom anti-reflection film 20 to be applied afterwards usually uses an organic material, so the fluidity is large, thereby eliminating most steps. However, the thickness of the bottom anti-reflection film 20 is unevenly formed during the exposure process for forming the subsequent photoresist pattern 21, and the photoresist pattern 21 during the etching of the bottom anti-reflection film 20 for subsequent bit line contact formation. Increasing the contact size by causing sidewall loss. This increase in contact size has the problem of increasing the possibility of shorting between adjacent bitlines.

이러한 종래기술의 문제점을 해결하기 위하여 PECVD 산화막을 대신하여 플로 우 특성이 우수한 BPSG막을 사용하는 방안이 제시되었으나, BPSG막은 플로우를 위해 750℃ 이상의 고온 열처리를 수행해야 하기 때문에 하부층에 기 형성된 소자에 대한 열적부담을 증가시키는 문제점이 있다.In order to solve the problems of the prior art, a method of using a BPSG film having excellent flow characteristics in place of the PECVD oxide film has been proposed. There is a problem of increasing the thermal burden.

또한, 갭필 특성이 우수한 고밀도플라즈마(HDP) 산화막을 사용하는 방안이 제시되었다. HDP 산화막은 그 증착 두께가 두꺼우면 자체 평탄화되어 별 문제가 없으나, 필요한 층간절연막의 두께가 1000Å 이하이기 때문에 3000Å 이상 증착한 후 2000Å 이상의 두께를 다시 에치백하는 번거로움이 있어 양산 측면에서 부적합한 문제점이 있다.
In addition, a method of using a high density plasma (HDP) oxide film having excellent gapfill characteristics has been proposed. HDP oxide film is flattened if its deposition thickness is thick, so there is no problem, but since the required thickness of interlayer insulation film is 1000Å or less, it is troublesome to etch back 2000Å or more after 3000Å or more, which is not suitable for mass production. have.

상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 열적부담의 증가시키거나 공정을 복잡화시키지 않으면서 랜딩 플러그 콘택 형성을 위한 폴리실리콘 CMP 공정에 의해 발생하는 단차에 기인한 비트라인 콘택 크기의 증가를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
The present invention proposed to solve the above problems of the prior art, the bit line contact due to the step generated by the polysilicon CMP process for forming the landing plug contact without increasing the thermal burden or complicated process It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of preventing an increase in size.

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 소자분리막이 형성된 반도체 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 제1 층간절연막을 형성하는 제2 단계; 랜딩 플러그 콘택 형성 영역의 상기 제1 층간절연막을 선택 식각하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 폴리실리콘막을 형성하는 제4 단계; 화학적·기계적 평탄화 공정을 실시하여 상기 마스크 절연막이 노출되도록 상기 제1 층간절연막 및 상기 폴리실리콘막을 연마하는 제5 단계; SiH4 가스와 H2O2 가스를 소오스 가스로 사용한 화학기상증착법을 사용하여 상기 제5 단계를 마친 전체 구조 상부에 제2 층간절연막을 증착하는 제6 단계; 상기 제2 층간절연막 상에 바텀 반사방지막 및 포토레지스트를 형성하는 제7 단계; 비트라인 콘택 마스크를 사용하여 포토레지스트 패턴을 형성하는 제8 단계; 및 상기 포토레지스트 패턴을 사용하여 상기 바텀 반사방지막 및 상기 제2 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 제9 단계를 포함하여 이루어진다.In accordance with another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a word line including a mask insulating film and a sidewall spacer insulating film on a semiconductor substrate on which an isolation layer is formed; A second step of forming a first interlayer insulating film on the entire structure after the first step; A third step of selectively etching the first interlayer dielectric layer in a landing plug contact formation region; A fourth step of forming a polysilicon film on the entire structure of the third step; Performing a chemical and mechanical planarization process to polish the first interlayer insulating film and the polysilicon film to expose the mask insulating film; A sixth step of depositing a second interlayer insulating film on the entire structure after the fifth step by using chemical vapor deposition using SiH 4 gas and H 2 O 2 gas as the source gas; A seventh step of forming a bottom anti-reflection film and a photoresist on the second interlayer insulating film; An eighth step of forming a photoresist pattern using a bitline contact mask; And a ninth step of forming a bit line contact hole by etching the bottom anti-reflection film and the second interlayer insulating film by using the photoresist pattern.

바람직하게, 상기 제2 층간절연막의 두께는 500∼1000Å으로 한다.Preferably, the thickness of the second interlayer insulating film is 500 to 1000 mW.

바람직하게, 상기 제2 층간절연막은, 소오스 가스로 10∼300sccm의 SiH4와 0.1∼3g/분의 H202의 혼합가스를 사용한다.Preferably, the second interlayer insulating film uses a mixed gas of SiH 4 of 10 to 300 sccm and H 2 O 2 of 0.1 to 3 g / min as the source gas.

바람직하게, 상기 제2 층간절연막은, 반응실 압력 0.1∼3Torr, 기판 온도 -20∼20℃, 상기 혼합 가스가 유입되는 샤워헤드의 온도 50∼150℃의 조건을 사용하여 형성한다.Preferably, the second interlayer insulating film is formed using a reaction chamber pressure of 0.1 to 3 Torr, a substrate temperature of -20 to 20 ° C, and a temperature of 50 to 150 ° C of the showerhead into which the mixed gas flows.

바람직하게, 상기 제6 단계 수행 후, 상기 제2 층간절연막 내의 수분을 제거하기 위하여 어닐을 실시하는 제10 단계를 더 포함하여 이루어진다.Preferably, the method further includes a tenth step of performing annealing to remove moisture in the second interlayer insulating film after performing the sixth step.

바람직하게, 상기 어닐은, 반응실 압력 10-6∼10-1Torr, 기판 온도 300∼500℃ 조건에서 분위기 가스 없이 수행한다. Preferably, the annealing is carried out without an atmosphere gas at a reaction chamber pressure of 10 −6 to 10 −1 Torr and a substrate temperature of 300 to 500 ° C.

바람직하게, 상기 어닐은, 반응실 압력 10-4∼20 Torr, 기판 온도 300∼500℃ 조건에서 분위기 기체로 50000sccm 이하의 N2가스를 흘려주면서 수행한다.Preferably, the annealing is performed while flowing N 2 gas of 50000 sccm or less as an atmospheric gas under the conditions of a reaction chamber pressure of 10 -4 to 20 Torr and a substrate temperature of 300 to 500 ° C.

바람직하게, 상기 제6 단계 수행 후, 상기 제2 층간절연막 내의 수분을 제거하기 위하여 플라즈마 처리를 실시하는 제10 단계를 더 포함하여 이루어진다.Preferably, the method further includes a tenth step of performing a plasma treatment to remove moisture in the second interlayer insulating film after performing the sixth step.

바람직하게, 상기 플라즈마 처리는, 용량성 결합 플라즈마 장비에서 반응 가스로 10∼10000sccm의 O2 또는 N2O 가스를 사용하여 수행한다.Preferably, the plasma treatment is performed using 10 to 10000 sccm of O 2 or N 2 O gas as the reaction gas in the capacitively coupled plasma equipment.

바람직하게, 상기 플라즈마 처리는, 상기 O2 또는 N2O 가스에 10000sccm 이하의 불활성 가스를 혼합하여 실시한다.Preferably, the plasma treatment is performed by mixing an inert gas of 10000 sccm or less with the O 2 or N 2 O gas.

바람직하게, 상기 플라즈마 처리는, 반응실 압력 0.01∼10 Torr, RF 전력 50∼1000W, 기판 온도 200∼450℃의 조건을 사용하여 실시한다.
Preferably, the plasma treatment is carried out using a reaction chamber pressure of 0.01 to 10 Torr, RF power of 50 to 1000 W, and a substrate temperature of 200 to 450 ° C.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 랜딩 플러그 콘택 구조를 이용한 비트라인 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.3A to 3C illustrate a bit line contact forming process using a landing plug contact structure according to an exemplary embodiment of the present invention, which will be described below with reference to the drawing.

본 실시예에 따르면, 우선 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 소자분리막(31) 및 워드라인(32)을 형성하고, 전체 구조 표면을 따라 자기정렬 식 각을 위한 베리어 질화막(35)을 증착한 다음, 전체 구조 상부에 층간절연막(36)을 증착한다. 워드라인(32)은 그 상부에 마스크 질화막(34)을 구비하며, 그 측벽에 스페이서 질화막(33)을 구비한다. 이어서, 리버스 I-타입 LPC 마스크를 사용하여 층간절연막(36) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 노출된 층간절연막(36) 및 베리어 질화막(35)을 식각하여 콘택 영역을 오픈시키고, 포토레지스트 패턴을 제거한다. 이때, 베리어 질화막(35)을 사용한 자기정렬 콘택 식각을 실시한다. 계속하여, 콘택 세정을 실시하고, 전체 구조 상부에 폴리실리콘막을 증착한 다음, CMP 공정을 실시하여 랜딩 플러그 콘택(37)을 형성한다. 이때, 폴리실리콘의 리세스에 의해 300∼500Å 정도의 단차가 유발된다. 여기까지의 공정은 종래기술과 같다.According to the present embodiment, first, as shown in FIG. 3A, an isolation layer 31 and a word line 32 are formed on a silicon substrate 30, and a barrier nitride layer for self-alignment etching along the entire structure surface is formed. 35), an interlayer insulating film 36 is deposited over the entire structure. The word line 32 has a mask nitride film 34 thereon and a spacer nitride film 33 on its sidewalls. Subsequently, a photoresist pattern (not shown) is formed on the interlayer insulating layer 36 using a reverse I-type LPC mask, and the exposed interlayer insulating layer 36 and the barrier nitride layer 35 are etched to open the contact region. And the photoresist pattern is removed. At this time, self-aligned contact etching using the barrier nitride film 35 is performed. Subsequently, contact cleaning is performed, a polysilicon film is deposited on the entire structure, and then a landing plug contact 37 is formed by performing a CMP process. At this time, a step of about 300 to 500 mV is caused by the recess of the polysilicon. The process so far is the same as in the prior art.

다음으로, 도 3b에 도시된 바와 같이 후속 비트라인과의 절연을 위하여 전체 구조 상부에 플로우-필(flow-fill) 박막(38)을 500∼1000Å 두께로 증착한다. 플로우-필 박막(38)은 소오스 가스로 10∼300sccm의 SiH4와 0.1∼3g/분의 H202의 혼합가스를 사용하는 CVD 증착법에 의해 증착하며, 반응실 압력은 0.1∼3Torr, 기판 온도는 -20∼20℃, 혼합 가스가 유입되는 샤워헤드(shower head)의 온도는 50∼150℃의 범위에서 각각 결정하는 것이 바람직하며, 증착 직후 어닐(anneal)을 실시하여 수분을 제거한다. 어닐시 반응실 압력은 10-6∼10-1Torr의 진공 상태가 바람직하며, 기판 온도를 300∼500℃로 하여 분위기 가스 없이 수행하거나, 10-4∼20 Torr의 압력 및 300∼500℃의 기판 온도 조건에서 분위기 기체로 N2를 최대 50000sccm까지 흘려 주면서 수행할 수 있다. 한편, 어닐을 대신하여 플라즈마 처리를 실시할 수 있는데, 용량성 결합(capacitive-coupled plasma) 플라즈마 장비에서 13.56㎒ 고주파 전원을 이용하고, 반응 가스로 O2 혹은 N2O 기체를 10∼10000sccm 사용하거나, 이 가스에 Ar, He 등의 불활성 가스를 최대 10000sccm까지 혼합하여 실시할 수 있다. 이때, 플라즈마 처리시 반응실 압력은 0.01∼10 Torr, RF 전력은 50∼1000W, 기판 온도는 200∼450℃ 범위에서 각각 결정하는 것이 바람직하다. 또한, 플라즈마 처리시 금속성 반응실 내부에서 스퍼터(sputter) 되어 나오는 금속성 물질에 의한 오염을 방지하기 위해서 플라즈마 처리 전 웨이퍼가 놓이는 전극을 포함한 양 전극 및 반응실 내부를 PECVD법을 사용하여 산화막으로 덮고 난 후 플라즈마 처리하는 것이 바람직하다.Next, as shown in FIG. 3B, a flow-fill thin film 38 is deposited to have a thickness of 500 to 1000 [mu] s over the entire structure to insulate the subsequent bit line. The flow-fill thin film 38 is deposited by a CVD deposition method using a mixed gas of 10 to 300 sccm of SiH 4 and 0.1 to 3 g / min of H 2 O 2 as a source gas, and a reaction chamber pressure of 0.1 to 3 Torr, a substrate. The temperature is preferably -20 to 20 ° C, and the temperature of the shower head into which the mixed gas is introduced is preferably in the range of 50 to 150 ° C, and is annealed immediately after deposition to remove moisture. The annealing reaction chamber pressure is preferably in a vacuum state of 10 -6 to 10 -1 Torr, and is performed without an atmosphere gas at a substrate temperature of 300 to 500 ° C, or a pressure of 10 -4 to 20 Torr and a 300 to 500 ° C. It can be performed while flowing N 2 up to 50000 sccm in the atmosphere gas at the substrate temperature conditions. On the other hand, the plasma treatment may be performed in place of annealing, using a 13.56 MHz high-frequency power supply in a capacitive-coupled plasma plasma equipment, using 10-10000 sccm of O 2 or N 2 O gas as the reaction gas, or In this gas, inert gases such as Ar and He may be mixed up to 10000 sccm. At this time, it is preferable to determine the reaction chamber pressure in the plasma treatment at 0.01 to 10 Torr, RF power at 50 to 1000 W, and substrate temperature at 200 to 450 ° C. In addition, both electrodes including the electrode on which the wafer is placed before the plasma treatment and the inside of the reaction chamber are covered with an oxide film using PECVD in order to prevent contamination by the metallic material sputtered inside the metallic reaction chamber during the plasma treatment. Post plasma treatment is preferred.

다음으로, 도 3c에 도시된 바와 같이 평탄화된 플로우-필 박막(38) 상부에 바텀 반사방지막(bottom ARC)(39)을 도포한 다음, 그 상부에 비트라인 콘택 마스크 공정을 통해 포토레지스트 패턴(40)을 형성한다. 여기서 바텀 반사방지막(39)으로는 유기물계 ARC를 사용하거나 200∼1000Å의 SiON막을 사용할 수 있다. 이후, 후속 비트라인 콘택 공정을 진행한다.Next, a bottom anti-reflection film (bottom ARC) 39 is applied to the planarized flow-fill thin film 38 as shown in FIG. 3C, and then a photoresist pattern (eg, a bit line contact mask process) is formed thereon. 40). The bottom anti-reflection film 39 may be formed of an organic material ARC or a SiON film of 200 to 1000 GPa. Thereafter, a subsequent bit line contact process is performed.

상기와 같은 공정을 진행하는 경우, 플로우-필 박막에 의해 평탄화된 기판에 대해 마스크 공정을 진행하기 때문에 바텀 반사방지막의 두께 불균일에 따른 비트라인 콘택 크기의 증가를 방지할 수 있게 된다.In the case of performing the above process, since the mask process is performed on the substrate flattened by the flow-fill thin film, it is possible to prevent an increase in the size of the bit line contact due to the thickness non-uniformity of the bottom anti-reflection film.

한편, 플로우-필 박막에 대한 열처리 또는 산소 플라즈마 처리는 플로우-필 박막 표면에 존재하는 수분기(-OH)의 표면 탈착 속도를 증가시키는 작용을 한다. 표면에서의 수분기가 제거되면 깊이 방향 수분기의 밀도 기울기가 발생되면서 밀도 기울기에 의한 수분기의 확산이 표면 방향으로 보다 가속된다. 여기에 표면 국부적 가열에 의한 깊이 방향 온도 차이에 의하여 더욱 급속히 플로우-필 박막 내의 수분이 탈착하게 되고, 플로우-필 박막 내에 존재하는 수분기를 완벽히 제거할 수 있게 되어 BOE(buffered oxide etchant), HF 등의 산화막 식각제에 대해 PECVD 산화막 보다 낮은 습식 식각률을 갖게 된다. 이는 비트라인 콘택 식각 후 사용된 포토레지스트 패턴을 제거하고 300:1 BOE 등을 사용하여 콘택 세정을 실시할 때 플로우-필 박막의 손실을 최소화하여 비트라인 콘택의 크기 증가를 최소화할 수 있도록 한다.
On the other hand, the heat treatment or oxygen plasma treatment for the flow-fill thin film serves to increase the surface desorption rate of the water-branched (-OH) present on the surface of the flow-fill thin film. When the moisture is removed from the surface, the density gradient of the depth branch is generated, and the diffusion of the branch due to the density gradient is more accelerated toward the surface. In addition, the moisture in the flow-fill thin film is more rapidly desorbed by the depth direction temperature difference due to the surface local heating, and it is possible to completely remove the moisture groups present in the flow-fill thin film, so that BOE (buffered oxide etchant) and HF Oxide etchant such as this has a lower wet etching rate than the PECVD oxide film. This removes the photoresist pattern used after the bitline contact etching and minimizes the loss of the flow-fill thin film when minimizing the size of the bitline contact when performing contact cleaning using a 300: 1 BOE or the like.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 플로우-필 박막을 층간절연막으로 사용하여 후속 비트라인 콘택 공정시 콘택 크기의 증가를 방지하는 효과가 있으며, 이로 인하여 인접 비트라인 사이의 단락을 방지할 수 있어 소자의 신뢰도 및 수율 향상을 기대할 수 있다.According to the present invention, the flow-fill thin film is used as an interlayer insulating film to prevent an increase in contact size during a subsequent bit line contact process, thereby preventing short circuits between adjacent bit lines, thereby increasing reliability and yield of devices. You can expect an improvement.

Claims (11)

소자분리막이 형성된 반도체 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계;Forming a word line including a mask insulating film and a sidewall spacer insulating film on a semiconductor substrate on which the device isolation film is formed; 상기 제1 단계를 마친 전체 구조 상부에 제1 층간절연막을 형성하는 제2 단계;A second step of forming a first interlayer insulating film on the entire structure after the first step; 랜딩 플러그 콘택 형성 영역의 상기 제1 층간절연막을 선택 식각하는 제3 단계;A third step of selectively etching the first interlayer dielectric layer in a landing plug contact formation region; 상기 제3 단계를 마친 전체 구조 상부에 폴리실리콘막을 형성하는 제4 단계;A fourth step of forming a polysilicon film on the entire structure of the third step; 화학적·기계적 평탄화 공정을 실시하여 상기 마스크 절연막이 노출되도록 상기 제1 층간절연막 및 상기 폴리실리콘막을 연마하는 제5 단계;Performing a chemical and mechanical planarization process to polish the first interlayer insulating film and the polysilicon film to expose the mask insulating film; SiH4 가스와 H2O2 가스를 소오스 가스로 사용한 화학기상증착법을 사용하여 상기 제5 단계를 마친 전체 구조 상부에 제2 층간절연막을 증착하는 제6 단계;A sixth step of depositing a second interlayer insulating film on the entire structure after the fifth step by using chemical vapor deposition using SiH 4 gas and H 2 O 2 gas as the source gas; 상기 제2 층간절연막 상에 바텀 반사방지막 및 포토레지스트를 형성하는 제7 단계;A seventh step of forming a bottom anti-reflection film and a photoresist on the second interlayer insulating film; 비트라인 콘택 마스크를 사용하여 포토레지스트 패턴을 형성하는 제8 단계; 및An eighth step of forming a photoresist pattern using a bitline contact mask; And 상기 포토레지스트 패턴을 사용하여 상기 바텀 반사방지막 및 상기 제2 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 제9 단계A ninth step of forming a bit line contact hole by etching the bottom anti-reflection film and the second interlayer insulating film by using the photoresist pattern 를 포함하여 이루어진 반도체 소자 제조방법.Semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 제2 층간절연막은,The second interlayer insulating film, 500∼1000Å 두께인 것을 특징으로 하는 반도체 소자 제조방법.It is 500-1000 micrometers thick, The manufacturing method of the semiconductor element. 제2항에 있어서,The method of claim 2, 상기 제2 층간절연막은,The second interlayer insulating film, 소오스 가스로 10∼300sccm의 SiH4와 0.1∼3g/분의 H202의 혼합가스를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.10-300 sccm of SiH 4 and 0.1-3 g / min of a mixed gas of H 2 O 2 are used as the source gas. 제3항에 있어서,The method of claim 3, 상기 제2 층간절연막은,The second interlayer insulating film, 반응실 압력 0.1∼3Torr, 기판 온도 -20∼20℃, 상기 혼합 가스가 유입되는 샤워헤드의 온도 50∼150℃의 조건을 사용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.And a reaction chamber pressure of 0.1 to 3 Torr, a substrate temperature of -20 to 20 DEG C, and a condition of a shower head into which the mixed gas flows, at a temperature of 50 to 150 DEG C. 제2항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 2 to 5, 상기 제6 단계 수행 후,After performing the sixth step, 상기 제2 층간절연막 내의 수분을 제거하기 위하여 어닐을 실시하는 제10 단계를 더 포함하여 이루어진 반도체 소자 제조방법.And a tenth step of annealing to remove moisture in the second interlayer insulating film. 제5항에 있어서,The method of claim 5, 상기 어닐은,The annealing, 반응실 압력 10-6∼10-1Torr, 기판 온도 300∼500℃ 조건에서 분위기 가스 없이 수행하는 것을 특징으로 하는 반도체 소자 제조방법.A method of manufacturing a semiconductor device, characterized in that the reaction chamber pressure is carried out at 10 -6 to 10 -1 Torr and at a substrate temperature of 300 to 500 ° C without an atmosphere gas. 제5항에 있어서,The method of claim 5, 상기 어닐은,The annealing, 반응실 압력 10-4∼20 Torr, 기판 온도 300∼500℃ 조건에서 분위기 기체로 50000sccm 이하의 N2가스를 흘려주면서 수행하는 것을 특징으로 하는 반도체 소자 제조방법.A method of manufacturing a semiconductor device, comprising performing N 2 gas of 50000 sccm or less as an atmospheric gas under a reaction chamber pressure of 10 −4 to 20 Torr and a substrate temperature of 300 to 500 ° C. 제2항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 2 to 5, 상기 제6 단계 수행 후,After performing the sixth step, 상기 제2 층간절연막 내의 수분을 제거하기 위하여 플라즈마 처리를 실시하는 제10 단계를 더 포함하여 이루어진 반도체 소자 제조방법.And a tenth step of performing a plasma treatment to remove moisture in the second interlayer insulating film. 제8항에 있어서,The method of claim 8, 상기 플라즈마 처리는,The plasma treatment, 용량성 결합 플라즈마 장비에서 반응 가스로 10∼10000sccm의 O2 또는 N2O 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.A method of manufacturing a semiconductor device, characterized in that performed using a 10 to 10,000 sccm O 2 or N 2 O gas as a reaction gas in a capacitively coupled plasma equipment. 제9항에 있어서,The method of claim 9, 상기 플라즈마 처리는,The plasma treatment, 상기 O2 또는 N2O 가스에 10000sccm 이하의 불활성 가스를 혼합하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.The method of manufacturing a semiconductor device, characterized in that by mixing an inert gas of less than 10000sccm to the O 2 or N 2 O gas. 제10항에 있어서,The method of claim 10, 상기 플라즈마 처리는,The plasma treatment, 반응실 압력 0.01∼10 Torr, RF 전력 50∼1000W, 기판 온도 200∼450℃의 조건을 사용하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.A method for fabricating a semiconductor device, using a reaction chamber pressure of 0.01 to 10 Torr, RF power of 50 to 1000 W, and a substrate temperature of 200 to 450 ° C.
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* Cited by examiner, † Cited by third party
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KR100427718B1 (en) * 2002-06-29 2004-04-28 주식회사 하이닉스반도체 Method for manufacturing a semiconductor device
KR20040008447A (en) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 Method for manufacturing a plug of semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021387A (en) * 1998-09-29 2000-04-25 윤종용 Method for fabricating direct contact for semiconductor dram cell and core region
KR20000025641A (en) * 1998-10-13 2000-05-06 김영환 Method for forming contacts of a semiconductor device
KR20000044890A (en) * 1998-12-30 2000-07-15 김영환 Method for forming inter level insulation film using flow-fill thin film of semiconductor device
KR20000060282A (en) * 1999-03-13 2000-10-16 김영환 Method for Manufacturing of Semiconductor Device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021387A (en) * 1998-09-29 2000-04-25 윤종용 Method for fabricating direct contact for semiconductor dram cell and core region
KR20000025641A (en) * 1998-10-13 2000-05-06 김영환 Method for forming contacts of a semiconductor device
KR20000044890A (en) * 1998-12-30 2000-07-15 김영환 Method for forming inter level insulation film using flow-fill thin film of semiconductor device
KR20000060282A (en) * 1999-03-13 2000-10-16 김영환 Method for Manufacturing of Semiconductor Device

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