KR100575874B1 - method for forming bit line - Google Patents

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Abstract

본 발명은 비트라인 형성방법에 관해 개시한 것으로서, 기판 위에 BPSG막을 증착하는 단계와, BPSG막을 포함한 기판에 습식어닐 공정을 진행하여 상기 BPSG막질을 치밀화하는 단계와, 습식어닐공정이 완료된 결과물에 제 1열처리공정을 진행하는 단계와, 상기 결과의 BPSG막을 식각하여 측면이 경사진 프로파일을 가진 비트라인 콘택을 형성하는 단계와, 비트라인 콘택을 포함한 기판 전면에 Ti/TiN 베리어층을 증착하는 단계와, Ti/TiN베리어층을 포함한 기판에 제 2열처리를 실시하는 단계와, 제 2열처리가 완료된 기판 위에 비트라인용 금속막을 증착하는 단계와, 금속막 및 베리어층을 식각하여 비트라인을 형성하는 단계를 포함한다.The present invention relates to a method for forming a bit line, comprising depositing a BPSG film on a substrate, performing a wet annealing process on a substrate including the BPSG film, densifying the BPSG film quality, and performing a wet annealing process on the resultant. Performing a heat treatment process, etching the resultant BPSG film to form a bit line contact having an inclined profile, and depositing a Ti / TiN barrier layer on the entire surface of the substrate including the bit line contact; And performing a second heat treatment on the substrate including the Ti / TiN barrier layer, depositing a bit line metal film on the substrate on which the second heat treatment is completed, and forming a bit line by etching the metal film and the barrier layer. It includes.

Description

비트라인 형성방법{method for forming bit line}Method for forming bit line

도 1a 내지 도 1e는 종래기술에 따른 비트라인 형성방법을 설명하기 위한 공정단면도.1A to 1E are cross-sectional views illustrating a method of forming a bit line according to the related art.

도 2 내지 도 4는 종래기술에 따른 문제점을 설명하기 위한 도면.2 to 4 is a view for explaining the problem according to the prior art.

도 5a 내지 도 5f는 본 발명에 따른 비트라인 형성방법을 설명하기 위한 공정단면도. 5A to 5F are cross-sectional views illustrating a method of forming a bit line according to the present invention.

본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 비트라인 형성 시, 비트라인 콘택 형성지역의 BPSG막의 리플로우(reflow)특성을 개선시켜 안정된 소자특성을 유지할 수 있는 비트라인 형성방법에 관한 것이다.The present invention relates to a technique for manufacturing a semiconductor device, and more particularly, in the formation of a bit line, a bit line forming method capable of maintaining stable device characteristics by improving reflow characteristics of a BPSG film in a bit line contact forming region. It is about.

반도체소자의 고집적화에 따른 고속신호처리 요구가 증가되고 있으며, 이와같은 요구에 따라 비트라인의 재료로서 비저항이 낮은 물질을 사용한다. 따라서, 기존 0.20㎛ 이상의 소자에서는 비트라인으로서 다결정실리콘막과 텅스텐실리사이드막의 이중 적층 구조를 공통적으로 사용되었다. 그러나, 이러한 비트라인 구조가 처리속도 및 절연막의 갭필능력의 한계에 달해 있으므로, 0.16㎛ 이하의 대부분의 소자에서는 텅스텐 금속막을 이용한 단일 구조가 사용되었다. 상기 텅스텐 금속막은 PVD(Physical Vapor Deposition)와 CVD(Chemical Vapor Deposition)방법으로 증착하게 되는데, 비트라인이 비트라인 콘택과 비트라인을 동시에 형성시켜야 되는 경우에는 스텝커버리지(step coverage)가 우수한 CVD방법만 가능하다. 상기 CVD 텅스텐 금속막은 하기 (Ⅰ)식과 같이 텅스텐 전구체(precursor)로서 WF6를 사용한다. There is an increasing demand for high-speed signal processing due to high integration of semiconductor devices, and according to such demands, materials having low resistivity are used as materials for bit lines. Therefore, in the device of 0.20 µm or more, a double stacked structure of a polysilicon film and a tungsten silicide film is commonly used as a bit line. However, since such a bit line structure has reached the limit of the processing speed and the gap fill capability of the insulating film, a single structure using a tungsten metal film has been used in most devices of 0.16 mu m or less. The tungsten metal film is deposited by PVD (Physical Vapor Deposition) and CVD (Chemical Vapor Deposition) methods, but when the bit line is to be formed at the same time bit line contact and bit line at the same time, only the CVD method having excellent step coverage It is possible. The CVD tungsten metal film uses WF6 as a tungsten precursor as shown in the following formula (I).

WF6+ H2 → W + HFx ‥‥‥‥‥‥‥‥‥‥(Ⅰ)WF6 + H2 → W + HFx ‥‥‥‥‥‥‥‥‥‥‥ (Ⅰ)

그러나, 텅스텐 환원반응 시, 반응부산물로 생성되는 HF가스는 그 특유의 강한 부식성으로 인해 주변 실리콘산화물(SiOx) 또는 실리콘나이트라이드(SiNx)를 식각하게 되어 소자에 치명적인 악영향을 미친다. However, during the tungsten reduction reaction, HF gas generated as a reaction by-product etches surrounding silicon oxide (SiOx) or silicon nitride (SiNx) due to its unique strong corrosiveness, which has a fatal adverse effect on the device.

따라서, 이와 같은 손상을 방지하기 위해, CVD텅스텐 금속막을 형성하기 이전에, 노출된 BPSG막 표면에 베리어층을 형성한다. 이때, 가장 많이 사용되는 베리어층으로는 TiN 또는 Ti이며, 상기 TiN 또는 Ti은 크게 PVD 또는 CVD방법을 사용하여 형성한다. 그러나, CVD방법은 막의 치밀성에 문제가 있어 완벽한 베리어역할을 하지 못한다. 따라서, 대부분의 방법은 막의 치밀성과 결합력이 높은 Ti/TiN의 이중 베리어층을 사용한다. 이러한 상변태를 위한 베리어층 형성을 위한 공정으로서, PVD 공정에 의해 Ti막을 증착하고 나서, 상기 Ti막 위에 CVD공정에 의해 TiN막을 증착하는 방법을 이용한다. 그리고, 매립특성 증가를 위하여 바이어스 파워를 높인 IMP(Ion Metal Plasma) PVD방법을 사용한다.Therefore, to prevent such damage, a barrier layer is formed on the exposed BPSG film surface before forming the CVD tungsten metal film. At this time, the most used barrier layer is TiN or Ti, and the TiN or Ti is largely formed using PVD or CVD. However, the CVD method has a problem in the compactness of the film and does not play a perfect barrier. Therefore, most methods use a double barrier layer of Ti / TiN, which has a high film density and high bonding strength. As a process for forming a barrier layer for such phase transformation, a Ti film is deposited by a PVD process, and then a TiN film is deposited by a CVD process on the Ti film. In addition, an IMP (Ion Metal Plasma) PVD method with increased bias power is used to increase the buried characteristics.

도 1a 내지 도 1e는 종래기술에 따른 비트라인 형성방법을 설명하기 위한 공정단면도이다. 1A to 1E are cross-sectional views illustrating a method of forming a bit line according to the related art.

이하에서는, 첨부된 도면을 참고로 하여 종래기술에 따른 비트라인 형성방법을 설명하기로 한다.Hereinafter, a bit line forming method according to the prior art will be described with reference to the accompanying drawings.

종래기술에 따른 비트라인 형성방법은, 먼저, 도 1a에 도시된 바와 같이, 반도체기판(1) 위에 BPSG막(2)을 증착하고 나서, 상기 BPSG막(2)에 N2건식 어닐공정(3)을 진행한다. 이때, 상기 BPSG막(2)은 B의 농도를 4.2wt%으로 유지하고, P의 농도를 4.6wt%으로 유지한다.In the bit line forming method according to the related art, first, as shown in FIG. 1A, a BPSG film 2 is deposited on a semiconductor substrate 1, and then an N 2 dry annealing process 3 is applied to the BPSG film 2. Proceed. At this time, the BPSG film 2 maintains the concentration of B at 4.2wt% and maintains the concentration of P at 4.6wt%.

이어, 도 1b에 도시된 바와 같이, 상기 N2 건식어닐 공정이 완료된 BPSG막을 선택식각하여 측면에 버티컬한 프로파일을 가진 비트라인 콘택(4)을 형성한다. Subsequently, as shown in FIG. 1B, the BPSG film on which the N2 dry annealing process is completed is selectively etched to form a bit line contact 4 having a vertical profile on the side surface.

그런다음, 도 1c에 도시된 바와 같이, 상기 비트라인 콘택(4)을 포함한 BPSG막 전면에 Ti/TiN 베리어층(5)을 형성한다. 이때, 상기 Ti/TiN베리어층(5) 증착공정은 상술한 바와 같이, 먼저 PVD공정에 의해 Ti막을 증착하고 나서, 상기 Ti막 위에 CVD공정에 의해 TiN막을 증착하는 방식으로 진행하거나, 매립특성 증가를 위하여 바이어스 파워를 높인 IMP(Ion Metal Plasma) PVD방법을 사용하며, 여기서, IMP PVD방법은 높은 바이어스를 인가하므로 -1E10 의 높은 압축응력을 지닌다.Then, as shown in FIG. 1C, the Ti / TiN barrier layer 5 is formed on the entire surface of the BPSG film including the bit line contact 4. In this case, as described above, the Ti / TiN barrier layer 5 deposition process is performed by first depositing a Ti film by a PVD process and then depositing a TiN film by a CVD process on the Ti film, or by increasing a buried property. In order to use the IMP (Ion Metal Plasma) PVD method with a higher bias power, the IMP PVD method has a high compressive stress of -1E10 because a high bias is applied.

한편, Ti/TiN 베리어층(5)은 비정질구조로서, 비저항이 ~400Ω/?로 매우 높아 저항개선을 위해 후속에서 별도의 열처리공정을 수반하여 비저항이 ~50Ω/?정도인 C45상 또는 C49상 TiSix을 형성하여야 한다. On the other hand, the Ti / TiN barrier layer 5 is an amorphous structure, which has a very high resistivity of ˜400 Ω /? And thus C45 phase or C49 phase having a specific resistance of ˜50 Ω /? TiSix must be formed.

따라서, 상기 Ti/TiN 베리어층(5)을 포함한 기판 전면에 800℃ 이상의 고온에서 열처리공정(6)을 진행한다.Therefore, the heat treatment step 6 is performed at a high temperature of 800 ° C. or higher on the entire surface of the substrate including the Ti / TiN barrier layer 5.

이어, 도 1d에 도시된 바와 같이, 상기 열처리공정이 완료된 Ti/TiN 베리어 층(5) 위에 비트라인용 텅스텐 금속막(7)을 증착하고 나서, 도 1e에 도시된 바와 같이, 상기 금속막 및 베리어층을 식각하여 비트라인(b1) 형성을 완료한다.Subsequently, as shown in FIG. 1D, a tungsten metal film 7 for bit lines is deposited on the Ti / TiN barrier layer 5 on which the heat treatment process is completed, and as shown in FIG. The barrier layer is etched to complete formation of the bit line b1.

도 2 내지 도 4는 종래기술에 따른 문제점을 설명하기 위한 도면이다.2 to 4 are diagrams for explaining a problem according to the prior art.

도 2는 IMP PVD방법을 적용시켜 Ti/TiN 이중구조의 베리어층을 증착 시에 크랙발생 구간을 나타낸 그래프이다. 또한, 도 3의 A는 Ti/TiN베리어층의 높은 압축응력으로 인해 BPSG막에 크랙이 발생된 것을 보인 도면이고, 도 4의 B는 Ti/TiN베리어층의 높은 압력응력으로 인해 Ti/TiN베리어층과 BPSG막 계면 사이에서 리프팅이 발생된 것을 보인 도면이다.FIG. 2 is a graph showing a crack generation interval when a barrier layer having a Ti / TiN dual structure is deposited by applying the IMP PVD method. In addition, Figure 3 A is a view showing that the cracks generated in the BPSG film due to the high compressive stress of the Ti / TiN barrier layer, Figure 4 B is a Ti / TiN barrier due to the high pressure stress of the Ti / TiN barrier layer The figure shows that lifting is generated between the layer and the BPSG film interface.

그러나, 종래의 기술에서는 비정질 구조의 Ti/TiN 베리어층을 상변태하기 위해, Ti/TiN베리어층에 800℃ 이상의 고온에서 열처리를 실시함으로써, 상기 열처리 시, BPSG막 특유의 리플로우 거동 및 Ti/TiN베리어층의 높은 응력으로 인해, 도 1, 도 2 및 도 3에 도시된 바와 같이, BPSG막에서 크랙(crack)(도 3의 A부분) 및 리프팅(lifting)(도 4의 B부분)이 발생하게 된다. 이와같은 크랙은 안정된 소자특성을 유지하는 데 어려움을 주는 문제점이 있다.However, in the related art, in order to phase transform the Ti / TiN barrier layer having an amorphous structure, the Ti / TiN barrier layer is subjected to a heat treatment at a high temperature of 800 ° C. or higher, so that the reflow behavior and Ti / TiN specific to the BPSG film during the heat treatment are performed. Due to the high stress of the barrier layer, cracks (part A of FIG. 3) and lifting (part B of FIG. 4) occur in the BPSG film as shown in FIGS. 1, 2 and 3. Done. Such a crack has a problem in that it is difficult to maintain stable device characteristics.

따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 (1)후속열처리 시 Ti/TiN 베리어층의 높은 압축응력 최소화하거나 상기 압축응력 특성을 인장응력 특성으로 바꾸고, (2) BPSG막의 매립특성을 만족시키고 결정결함이 발생되지 않는 범위 내에서 BPSG막 내의 B 및 P농도를 최소한으로 유지시키고, (3)비트라인 콘택의 측면 프로파일을 경사지도록 함으로써, BPSG막의 리플로우 특성을 개선시켜 안정적 인 비트라인 콘택 저항을 확보할 수 있는 비트라인 형성방법을 제공하려는 것이다.Therefore, in order to solve the above problems, an object of the present invention is to (1) minimize the high compressive stress of the Ti / TiN barrier layer during the subsequent heat treatment or to change the compressive stress characteristics to tensile stress characteristics, and (2) to satisfy the buried characteristics of the BPSG film And the B and P concentrations in the BPSG film are kept to a minimum within the range where crystal defects do not occur, and (3) the side profile of the bit line contact is inclined, thereby improving the reflow characteristics of the BPSG film, thereby ensuring stable bit line contact. The purpose of the present invention is to provide a bit line forming method capable of securing a resistance.

상기 목적을 달성하고자, 본 발명에 따른 비트라인 형성방법은 기판 위에 먼저 BPSG막을 최종 두께의 1/2을 증착하고 1차 어닐공정을 진행하는 단계와, 상기 BPSG막 상에 나머지 두께의 BPSG막을 증착하고 2차 어닐공정을 진행하는 단계와, 상기 2차 어닐공정이 완료된 기판에 습식 방법으로 3차 어닐공정을 진행하여 상기 BPSG막질을 치밀화하는 단계와,상기 3차 어닐공정이 완료된 결과물에 제 1열처리공정을 진행하는 단계와, 상기 결과의 BPSG막을 식각하여 측면이 경사진 프로파일을 가진 비트라인 콘택을 형성하는 단계와, 상기 비트라인 콘택을 포함한 기판 전면에 Ti/TiN 베리어층을 증착하는 단계와, 상기 Ti/TiN베리어층을 포함한 기판에 제 2열처리를 실시하는 단계와, 상기 제 2열처리가 완료된 기판 위에 비트라인용 금속막을 증착하는 단계와, 상기 금속막 및 베리어층을 식각하여 비트라인을 형성하는 단계를 포함한다.In order to achieve the above object, the method of forming a bit line according to the present invention comprises the steps of first depositing a BPSG film 1/2 of the final thickness on the substrate, and performing a first annealing process, and depositing a BPSG film having a remaining thickness on the BPSG film. And performing a second annealing process, performing a third annealing process on the substrate on which the second annealing process is completed by a wet method, and densifying the BPSG film quality, and a first product on the resultant of the third annealing process. Performing a heat treatment process, etching the resultant BPSG film to form a bit line contact having an inclined profile, and depositing a Ti / TiN barrier layer on the entire surface of the substrate including the bit line contact; And performing a second heat treatment on the substrate including the Ti / TiN barrier layer, depositing a bit line metal film on the substrate on which the second heat treatment is completed, and And etching the barrier layer and forming a bit line.

상기 BPSG막 형성공정은 기판 위에 먼저 BPSG막을 최종 두께의 1/2을 증착하고 나서 1차어닐공정을 진행하는 단계와, 1차어닐공정이 완료된 기판 위에 나머지 두께의 BPSG막을 증착하고 나서 2차어닐공정을 진행하는 단계와, 2차 어닐공정이 완료된 기판에 3차 어닐공정을 진행하여 상기 결과의 BPSG막을 안정화시키는 단계를 포함한다. 이때, 상기 3차 어닐공정은 700∼800℃ 온도에서 진행한다.The BPSG film forming process is a step of first depositing a BPSG film 1/2 of the final thickness on the substrate, and then performing a first annealing process, and after depositing a BPSG film of the remaining thickness on the substrate on which the first annealing process is completed, the second annealing And performing a third annealing process on the substrate on which the second annealing process is completed, thereby stabilizing the resultant BPSG film. At this time, the third annealing process is carried out at a temperature of 700 ~ 800 ℃.

상기 BPSG막은 B의 농도를 3.8±0.15wt% 이하로, P의 농도를 4.2±0.15wt% 이하로 유지시켜 막자체 플로우를 억제한다.The BPSG membrane maintains the concentration of B at 3.8 ± 0.15wt% or less and the concentration of P at 4.2 ± 0.15wt% or less to suppress the flow of the membrane itself.

상기 습식어닐공정은 H2 및 O2혼합가스를 이용한 스팀 및 O2습식산화 중 어느 하나의 분위기 하에서, 850∼950℃ 온도의 퍼니스 내에서 1∼3시간 동안 진행한 다.The wet annealing process is performed for 1 to 3 hours in a furnace at a temperature of 850 to 950 ° C. under an atmosphere of steam and O 2 wet oxidation using H 2 and O 2 mixed gas.

상기 제 1열처리공정은 800∼1000℃ 온도에서 60∼120초동안 RTP로 진행한다.The first heat treatment process is performed by RTP for 60 to 120 seconds at a temperature of 800 ~ 1000 ℃.

상기 비트라인 콘택 식각공정은 측면이 경사진 프로파일을 가진 감광막패턴을 이용하여 CF4 또는 C4F6 식각가스로 진행한다.The bit line contact etching process proceeds to the CF4 or C4F6 etching gas by using a photoresist pattern having a profile having an inclined side surface.

상기 베리어층 증착공정은 바이어스파워를 공급하지 않는다.The barrier layer deposition process does not supply bias power.

상기 베리어층 증착공정은 50mTorr 이상의 증착압력과 20∼200℃ 온도에서 진행한다.The barrier layer deposition process is carried out at a deposition pressure of 50mTorr or more and a temperature of 20 ~ 200 ℃.

상기 제 2열처리공정은 600∼800℃ 온도에서 10∼30초동안 진행한다.The second heat treatment process is performed for 10 to 30 seconds at a temperature of 600 ~ 800 ℃.

(실시예)(Example)

이하, 첨부된 도면을 참고로하여 본 발명에 따른 비트라인 형성방법을 설명하기로 한다.Hereinafter, a bit line forming method according to the present invention will be described with reference to the accompanying drawings.

도 5a 내지 도 5f는 본 발명에 따른 비트라인 형성방법을 설명하기 위한 공정단면도이다. 5A through 5F are cross-sectional views illustrating a method of forming a bit line according to the present invention.

본 발명에 따른 BPSG막 형성방법은, 도 2에 도시된 바와 같이, 도 5a에 도시된 바와 같이, 반도체기판(10) 위에 BPSG막(11)을 증착한다. 이때, 상기 BPSG막(11) 증착공정은 기판(10) 위에 먼저 BPSG막을 최종 두께의 1/2을 증착하고 나서, 어닐공정을 진행한다. 이어, 상기 어닐공정이 완료된 기판 위에 나머지 두께의 BPSG막을 증착하고 나서, 다시 어닐공정을 진행한다. 여기서, 상기 BPSG막은 특성상 500℃온도에서 증착한 후, 갭필능력 향상 및 안정상을 위해 700∼800℃온도에 서 후속 어닐공정이 진행된다. 이때, 매립특성은 B과 P농도에 직접적인 관계가 있다. 그러나, B및 P농도를 감소시키면 매립특성에 불리하게 되고 B및 P의 농도를 증가시키게 되면 BPO4과 같은 결정결함이 발생된다. 따라서, 매립특성을 만족시키고 결정결함이 발생되지 않는 범위에서 최소한의 B및 P농도를 유지해야 한다. 그러므로, 본 발명에서는 이러한 적정 농도범위를, B의 농도를 3.8±0.15wt% 이하로, P의 농도를 4.2±0.15wt% 이하로 유지시켜 막자체 플로우를 억제한다.In the method for forming a BPSG film according to the present invention, as shown in FIG. 2, as shown in FIG. 5A, the BPSG film 11 is deposited on the semiconductor substrate 10. In this case, the BPSG film 11 deposition process first deposits 1/2 of the final thickness of the BPSG film on the substrate 10, and then proceeds to the annealing process. Subsequently, the BPSG film having the remaining thickness is deposited on the substrate on which the annealing process is completed, and then the annealing process is performed again. In this case, the BPSG film is deposited at a temperature of 500 ° C., and a subsequent annealing process is performed at a temperature of 700 ° C. to 800 ° C. to improve the gap fill capability and stabilize the phase. In this case, the buried characteristics are directly related to B and P concentrations. However, decreasing the B and P concentrations adversely affects the embedding characteristics, and increasing the B and P concentrations causes crystal defects such as BPO4. Therefore, the minimum B and P concentrations must be maintained in a range that satisfies the embedding characteristics and does not cause crystal defects. Therefore, in the present invention, the appropriate concentration range is maintained at a concentration of B of 3.8 ± 0.15 wt% or less and a concentration of P of 4.2 ± 0.15 wt% or less to suppress the flow of the membrane itself.

그런 다음, 상기 BPSG막을 포함한 기판에 습식어닐 공정(12)을 진행하여 상기 BPSG막질을 치밀화한다. 여기서, 상기 습식어닐 공정(12)은 기존의 건식N2분위기에 비해 BPSG막의 매립특성이 우수하다. 상기 습식어닐 공정(12)은 퍼니스(furnace) 내에서 진행하며, 850∼950℃ 온도에서 1∼3시간 동안 진행한다. 또한, 상기 습식 어닐공정(12)은 H2 및 O2혼합가스를 이용한 스팀 및 O2습식산화 중 어느 하나의 분위기에서 진행한다.Then, a wet annealing process 12 is performed on the substrate including the BPSG film to densify the BPSG film. Here, the wet annealing process 12 is superior to the buried characteristics of the BPSG film compared to the conventional dry N 2 atmosphere. The wet annealing process 12 proceeds in a furnace and is carried out at a temperature of 850-950 ° C. for 1 to 3 hours. In addition, the wet annealing process 12 proceeds in any one of steam and O 2 wet oxidation using H 2 and O 2 mixed gas.

이후, 도 5b에 도시된 바와 같이, 상기 습식어닐공정이 완료된 기판에 제 1열처리공정(13)을 진행한다. 이때, 상기 제 1열처리공정(13)은 800∼1000℃ 온도에서 60∼120초동안 진행한다.Thereafter, as illustrated in FIG. 5B, the first heat treatment process 13 is performed on the substrate on which the wet annealing process is completed. At this time, the first heat treatment step 13 proceeds for 60 to 120 seconds at a temperature of 800 ~ 1000 ℃.

그런다음, 도 5c에 도시된 바와 같이, 상기 제 1열처리공정이 완료된 BPSG막을 선택식각하여 측면이 경사진 프로파일을 갖는 비트라인 콘택(14)을 형성한다. 이때, 상기 비트라인 콘택 식각공정은 식각가스로서 CF4 또는 C4F6를 사용하며, CF4/CHF3의 식각가스 비율을 낮춘다. 상기 비트라인 콘택(14)은 측면이 경사진 프로파일을 가짐으로써, 버텀CD(bottom Critical Dimension)보다 탑(top)CD를 증가시 켜, 이후의 공정에서 Ti/TiN 베리어층 시, 비트라인 콘택의 탑부분으로 압축응력이 집중되는 것을 방지한다.Then, as illustrated in FIG. 5C, the BPSG film having the first heat treatment process is selectively etched to form a bit line contact 14 having an inclined profile. In this case, the bit line contact etching process uses CF4 or C4F6 as an etching gas, and lowers the etching gas ratio of CF4 / CHF3. The bit line contact 14 has a profile having an inclined side surface, thereby increasing the top CD rather than the bottom critical dimension, so that when the Ti / TiN barrier layer is used in the subsequent process, This prevents the compression stress from concentrating on the top.

한편, 상기 비트라인 콘택은 측면이 경사진 프로파일을 가진 감광막패턴(미도시)을 이용하여 형성할 수도 있다.The bit line contact may be formed using a photoresist pattern (not shown) having an inclined profile.

이후, 도 5d에 도시된 바와 같이, 상기 비트라인 콘택을 포함한 기판 전면에 Ti/TiN 베리어층(15)을 증착한다. 이때, 상기 베리어층 증착공정은 바이어스파워를 가하지 않거나, 낮은 바이어스파워를 가하며, 50mTorr 이상의 증착압력과 20∼200℃ 온도에서 진행한다.Thereafter, as shown in FIG. 5D, a Ti / TiN barrier layer 15 is deposited on the entire surface of the substrate including the bit line contact. In this case, the barrier layer deposition process does not apply bias power, or applies low bias power, and proceeds at a deposition pressure of 50 mTorr or more and a temperature of 20 to 200 ° C.

이어, 상기 Ti/TiN 베리어층(15)을 포함한 기판 전면에 제 2열처리공정(16)을 실시한다. 이때, 상기 제 2열처리공정(16)은 600∼800℃ 온도에서 10∼30초동안 진행한다. 여기서, 제 2열처리공정(16)을 진행하는 이유는 Ti/TiN 베리어층의 저항을 개선하기 위함이며, 상기 제 2열처리공정(16)을 700℃ 이상에서 진행시켜 BPSG막의 리플로우 또는 Ti/TiN 베리어층의 압축응력 특성으로 인한 BPSG막의 크랙 및 리프팅 현상을 방지한다.Subsequently, a second heat treatment process 16 is performed on the entire substrate including the Ti / TiN barrier layer 15. At this time, the second heat treatment step 16 proceeds for 10 to 30 seconds at a temperature of 600 ~ 800 ℃. Here, the reason why the second heat treatment process 16 is performed is to improve the resistance of the Ti / TiN barrier layer, and the second heat treatment process 16 is performed at 700 ° C. or higher to reflow the BPSG film or to Ti / TiN. Prevents cracking and lifting of the BPSG film due to the compressive stress characteristic of the barrier layer.

그런다음, 도 5e에 도시된 바와 같이, 상기 제 2열처리공정이 완료된 Ti/TiN 베리어층 위에 비트라인용 텅스텐 금속막(17)을 증착하고 나서, 도 5e에 도시된 바와 같이, 상기 금속막 및 베리어층을 식각하여 비트라인(b2)을 형성한다.Then, as shown in FIG. 5E, a tungsten metal film 17 for bit lines is deposited on the Ti / TiN barrier layer on which the second heat treatment process is completed, and as shown in FIG. 5E, the metal film and The barrier layer is etched to form the bit line b2.

한편, 본 발명에서는 상기 BPSG막 대신 SOG(Spin On Glass) 또는 고유전상수값을 가진 SOG막을 이용할 수도 있다.Meanwhile, in the present invention, instead of the BPSG film, an SOG film having a spin on glass (SOG) or a high dielectric constant may be used.

본 발명에 따르면, (1)후속열처리 시 Ti/TiN 베리어층의 높은 압축응력 최소 화하거나 상기 압축응력 특성을 인장응력 특성으로 바꾸고, (2) BPSG막 내의 B 및 P농도를 최소한으로 유지시켜 BPSG막의 내 크랙특성을 개선하고, (3)비트라인 콘택의 측면 프로파일을 경사지도록 하여 응력을 완화시켜 BPSG막의 리플로우 특성을 개선한다.According to the present invention, (1) minimizing the high compressive stress of the Ti / TiN barrier layer during the subsequent heat treatment or change the compressive stress characteristics to tensile stress characteristics, and (2) maintain the B and P concentration in the BPSG film to a minimum BPSG It improves the crack resistance of the film and (3) relieves the stress by inclining the side profile of the bitline contact to improve the reflow property of the BPSG film.

이상에서와 같이, 본 발명은 비트라인 콘택의 측면 프로파일을 경사지도록 하여 비트라인 콘택의 버텀 CD보다 탑CD를 증가시킴으로써, 이후의 공정에서 Ti/TiN 베리어층 시, 비트라인 콘택의 탑부분으로 압축응력이 집중되는 현상을 방지한다. 이로써, BPSG막의 리플로우 특성이 억제된다.As described above, according to the present invention, the side profile of the bit line contact is inclined to increase the top CD rather than the bottom CD of the bit line contact, thereby compressing the top portion of the bit line contact during the Ti / TiN barrier layer in a subsequent process. It prevents the concentration of stress. As a result, the reflow characteristic of the BPSG film is suppressed.

또한, 본 발명은 Ti/TiN 베리어층을 증착한 후, 열처리를 600∼800℃ 온도에서 진행함으로써, Ti/TiN 베리어층의 잔류 압축응력을 최소화하거나 인장응력 특성으로 변화시킨다. 이로써, Ti/TiN 베리어층의 높은 응력으로 인해 BPSG막에서 발생되는 크랙 및 리프팅 등의 리플로우 현상을 방지하여 안정된 소자특성을 유지할 수 있다.In addition, the present invention by depositing the Ti / TiN barrier layer, by performing a heat treatment at a temperature of 600 ~ 800 ℃, to minimize the residual compressive stress of the Ti / TiN barrier layer or to change the tensile stress characteristics. As a result, a high stress of the Ti / TiN barrier layer prevents a reflow phenomenon such as cracking and lifting occurring in the BPSG film, thereby maintaining stable device characteristics.

한편, 본 발명은 BPSG막의 매립특성을 만족시키고 결정결함이 발생되지 않는 최소한의 B및 P농도를 유지함으로써, BPSG막 막자체 플로우를 억제할 수 있다.On the other hand, the present invention can suppress the flow of the BPSG film itself by satisfying the embedding characteristics of the BPSG film and maintaining the minimum B and P concentrations at which crystal defects do not occur.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (12)

기판 위에 먼저 BPSG막을 최종 두께의 1/2을 증착하고 1차 어닐공정을 진행하는 단계와,Depositing 1/2 of the final thickness of the BPSG film on the substrate and performing a first annealing process; 상기 BPSG막 상에 나머지 두께의 BPSG막을 증착하고 2차 어닐공정을 진행하는 단계와,Depositing a BPSG film having a remaining thickness on the BPSG film and performing a second annealing process; 상기 2차 어닐공정이 완료된 기판에 습식 방법으로 3차 어닐공정을 진행하여 상기 BPSG막질을 치밀화하는 단계와,Performing a third annealing process on the substrate on which the second annealing process is completed by a wet method to densify the BPSG film; 상기 3차 어닐공정이 완료된 결과물에 제 1열처리공정을 진행하는 단계와,Performing a first heat treatment process on the resultant of the third annealing process; 상기 결과의 BPSG막을 식각하여 측면이 경사진 프로파일을 가진 비트라인 콘택을 형성하는 단계와,Etching the resultant BPSG film to form a bitline contact having a profile having an inclined side surface; 상기 비트라인 콘택을 포함한 기판 전면에 Ti/TiN 베리어층을 증착하는 단계와,Depositing a Ti / TiN barrier layer on the entire surface of the substrate including the bit line contacts; 상기 Ti/TiN베리어층을 포함한 기판에 제 2열처리를 실시하는 단계와,Performing a second heat treatment on the substrate including the Ti / TiN barrier layer; 상기 제 2열처리가 완료된 기판 위에 비트라인용 금속막을 증착하는 단계와,Depositing a bit line metal film on the substrate on which the second heat treatment is completed; 상기 금속막 및 베리어층을 식각하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비트라인 형성방법.And forming a bit line by etching the metal layer and the barrier layer. 삭제delete 제 1항에 있어서, 상기 3차 어닐공정은 700∼800℃ 온도에서 진행하는 것을 특징으로 하는 비트라인 형성방법.The method of claim 1, wherein the third annealing process is performed at a temperature of 700 ~ 800 ℃. 제 1항에 있어서, 상기 BPSG막은 B의 농도를 3.8±0.15wt% 이하로, P의 농도를 4.2±0.15wt% 이하로 유지시켜 막자체 플로우를 억제하는 것을 특징으로 하는 비트라인 형성방법.The method as claimed in claim 1, wherein the BPSG film suppresses the flow of the membrane itself by maintaining the concentration of B at 3.8 ± 0.15wt% or less and the concentration of P at 4.2 ± 0.15wt% or less. 제 1항에 있어서, 상기 습식어닐공정은 850∼950℃ 온도의 퍼니스 내에서 1∼3시간 동안 진행하는 것을 특징으로 하는 비트라인 형성방법.The method of claim 1, wherein the wet annealing process is performed for 1 to 3 hours in a furnace at a temperature of 850 ~ 950 ℃. 제 5항에 있어서, 상기 습식어닐공정은 H2 및 O2혼합가스를 이용한 스팀 및 O2습식산화 중 어느 하나의 분위기에서 진행하는 것을 특징으로 하는 비트라인 형성방법.The method of claim 5, wherein the wet annealing process is performed in an atmosphere of any one of steam and O 2 wet oxidation using a mixed gas of H 2 and O 2. 제 1항에 있어서, 상기 제 1열처리공정은 800∼1000℃ 온도에서 60∼120초동안 RTP로 진행하는 것을 특징으로 하는 비트라인 형성방법.The bit line forming method according to claim 1, wherein the first heat treatment process is performed in RTP at a temperature of 800 to 1000 ° C for 60 to 120 seconds. 제 1항에 있어서, 상기 비트라인 콘택 식각공정은 식각가스로서 CF4 또는 C4F6를 사용하는 것을 특징으로 하는 비트라인 형성방법.The method of claim 1, wherein the bit line contact etching process uses CF 4 or C 4 F 6 as an etching gas. 제 1항에 있어서, 상기 비트라인 콘택 식각공정은 측면이 경사진 프로파일을 가진 감광막패턴을 이용하는 것을 특징으로 하는 비트라인 형성방법. The method of claim 1, wherein the bit line contact etching process uses a photoresist pattern having an inclined profile. 제 1항에 있어서, 상기 베리어층 증착공정은 바이어스파워를 공급하지 않는 것을 특징으로 하는 비트라인 형성방법.The method of claim 1, wherein the barrier layer deposition process does not supply bias power. 제 1항에 있어서, 상기 베리어층 증착공정은 50mTorr 이상의 증착압력과 20∼200℃ 온도에서 진행하는 것을 특징으로 하는 비트라인 형성방법.The method of claim 1, wherein the barrier layer deposition process is performed at a deposition pressure of 50 mTorr or more and a temperature of 20 to 200 ° C. 제 1항에 있어서, 상기 제 2열처리공정은 600∼800℃ 온도에서 10∼30초동안 진행하는 것을 특징으로 하는 비트라인 형성방법. The method of claim 1, wherein the second heat treatment process is performed at a temperature of 600 to 800 ° C. for 10 to 30 seconds.
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