KR100668750B1 - 반도체 장치의 데이터 입력회로 - Google Patents

반도체 장치의 데이터 입력회로 Download PDF

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Abstract

본 발명은 리드동작 시 적어도 버스트 길이를 포함하는 구간 동안 디스에이블되는 제 1 제어신호와 리드명령 입력시 소정구간 인에이블되는 제 2 제어신호를 입력받아 데이터 입력버퍼의 턴-오프관련 동작을 제어하는 제 1 버퍼 제어신호를 출력하는 버퍼 오프 제어부와; 상기 제 1 제어신호와 리드명령 입력시 소정 구간 디스에이블되는 제 3 제어신호를 입력받아 데이터 입력버퍼의 턴-온관련 동작을 제어하는 제 2 버퍼 제어신호를 출력하는 버퍼 온 제어부와; 상기 제 1 버퍼제어신호와 제 2 버퍼 제어신호를 입력받아 버퍼 인에이블신호를 출력하는 버퍼 제어부와; 상기 버퍼 인에이블신호에 의해 인에이블되어 입력데이터를 버퍼링하는 데이터 입력버퍼를 포함하여 구성되는 반도체 장치의 데이터 입력회로에 관한 것이다.
데이터 입력버퍼, 데이터 입력회로, 반도체 장치

Description

반도체 장치의 데이터 입력회로{Data Input Circuit of Semiconductor Device}
도 1은 종래 반도체 장치의 데이터 입력회로의 구성을 도시한 것이다.
도 2는 반도체 장치의 정적 입력버퍼(static input buffer)의 구성을 도시한 것이다.
도 3은 반도체 장치의 동적 입력버퍼(dynamic input buffer)의 구성을 도시한 것이다.
도 4는 종래 데이터 입력회로에 사용되는 버퍼 제어부의 구성을 도시한 것이다.
도 5는 종래 반도체 장치의 데이터 입력회로의 각 신호에 대한 타이밍도를 나타낸 것이다.
도 6은 본 발명에 의한 일 실시예에 따른 반도체 장치의 데이터 입력회로의 구성을 도시한 것이다.
도 7은 본 실시예에 따른 데이터 입력회로에 사용되는 버퍼 오프 제어부의 구성을 도시한 것이다.
도 8은 본 실시예에 따른 데이터 입력회로에 사용되는 버퍼 온 제어부의 구 성을 도시한 것이다.
도 9는 본 실시예에 따른 데이터 입력회로에 사용되는 버퍼 제어부의 구성을 도시한 것이다.
도 10a는 본 실시예에 따른 버퍼 오프 제어부에서의 각 신호에 대한 타이밍도를 나타낸 것이다.
도 10b는 본 실시예에 따른 버퍼 온 제어부에서의 각 신호에 대한 타이밍도를 나타낸 것이다.
도 10c는 본 실시예에 따른 반도체 장치의 데이터 입력회로의 각 신호에 대한 타이밍도를 나타낸 것이다.
본 발명은 반도체 장치의 데이터 입력회로에 관한 것으로, 더욱 구체적으로는 리드명령이 입력될 경우 즉시 데이터 입력버퍼를 턴-오프시킴으로써, 데이터 입력버퍼의 소모 전류를 감소시켜 반도체 장치의 전체적인 전류소모를 감소시킬 수 있는 반도체 장치의 데이터 입력회로에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 커패시터의 구조를 가지는 각각의 셀(cell)에 데이터를 저장하는 휘발성 메모리 소 자로서, 디램 셀의 기본적인 기능인 데이터의 입력/출력 동작은 셀 내 트랜지스터의 게이트 입력이 되는 워드라인의 온/오프에 의해서 이루어진다.
일반적인 디램 메모리 장치에서, 메모리 셀 영역은 다수의 뱅크로 구분되어 구성되어 있다. 그리고, 각 셀에 저장되어 있는 데이터에 대한 리드(read) 동작은, 입출력 센스앰프(IO sense amplifier)에 의하여 증폭된 셀 데이터가 일종의 드라이버인 데이터 전송부에 의해 구동되어 글로벌 데이터 버스 라인(Global Data Bus line, Global DB line)에 실린 후, 이 글로벌 데이터 버스 라인을 통해 데이터 수신부에 전달되고 출력단을 통해 출력됨으로써 이루어진다.
그런데, 기본적으로 반도체 장치 특히 SDRAM에서 리드 동작시 데이터 출력버퍼는 턴-온되고 데이터 입력 버퍼는 턴-오프된다. 그러나, 종래 반도체 장치에서는, 리드 동작 모드에 진입한다 하더라도 데이터 출력 버퍼가 턴-온되기 전까지는 데이터 입력버퍼는 계속 턴-온 상태를 유지하도록 되어 있었으며, 이로 인해 리드 명령 입력 이후에도 데이터 출력버퍼가 턴-온되는 시점까지는 데이터 입력 버퍼가 계속 턴-온됨으로써 불필요한 전류소모가 발생하는 문제점이 있었다. 이하, 도 1 내지 도 5를 참조하여 종래 반도체 장치의 문제점을 좀 더 자세히 설명한다.
도 1은 종래 반도체 장치의 데이터 입력회로의 구성을 도시한 것이다. 커맨드 디코더(120)는 수신부(110)를 통하여 외부클럭(CLK, CLKB), 클럭인에이블 신호(CKE), 칩선택신호(CSB), 라스신호(RASB), 카스신호(CASB), 라이트 인에이블신호(WEB)를 입력받는다. JEDEC 규정에 따르면, 액티브 명령(CSB=Low, RASB=Low, CASB=High, WEB=High, Bank Address(BA0, BA1))이 들어오면 커맨드 디코더(120)로 부터 신호를 입력받는 모드레지스터(mode register, 140)는 로우레벨의 뱅크 액티브신호(bankA)를 출력한다. 여기서, 뱅크 액티브 신호(bankA)는 복수개의 뱅크 중 어느 하나라도 액티브되면 로우레벨로 인에이블되고 하나도 액티브되지 않으면 하이레벨로 디스에이블되는 신호이다.
아울러, 모드레지스터(140)는 어드레스(address A0~A2)에 의해 정해지는 버스트 길이(BL)에 따라 제어신호(dqoff)를 출력한다. 여기서, 제어신호(dqoff)는 리드동작 시 버스트 길이를 보장하기 위한 신호로서, 리드 동작시 적어도 버스트 길이를 포함하는 구간 동안 디스에이블되는데, 특히 카스 레이턴시(CAS latency)가 완료되기 1 클럭(clk) 이전 시점부터 버스트 동작 완료 후 1 클럭(clk)이 경과한 시점까지 로우레벨로 디스에이블되는 신호이다.
그리고, 버퍼 제어부(150)는 뱅크 액티브 신호(bankA), 제어신호(dqoff) 및 데이터 마스크신호(iDM)를 입력받아 데이터 입력 버퍼(160)를 제어하는 버퍼 인에이블신호(enable)를 출력한다. 즉, 도 4에 도시된 바와 같이, 우선 DRAM이 동작하기 위하여 클럭인에이블신호(iCKE)가 하이레벨로 천이되고 이후에 액티브 명령이 들어오면 뱅크 액티브신호(bankA)는 로우레벨로 인에이블된다. 이에 따라, 노드(A1)는 하이레벨의 상태가 된다. 그리고, 라이트 명령이 들어오면 제어신호(dqoff)는 하이레벨의 상태를 유지하므로, 데이터 마스크 신호(iDM)의 상태에 상관없이 노드(A3)도 하이레벨이 된다. 따라서, 이 때에는 버퍼 인에이블신호(enable)는 하이레벨이 된다. 그리고, 이 하이레벨의 버퍼 인에이블신호(enable)에 응답하여, 도 2 또는 도 3에 도시된 데이터 입력 버퍼(160)는 턴-온되어 버퍼링 동작을 수행한다. 이와 같이, 라이트 동작 모드에서 데이터 입력버퍼(160)는 턴-온되고 반도체 장치는 외부로부터 데이터를 받아 들일 수 있게 된다.
SDR과 DDR 등의 반도체 장치는 각각 DQ 마스크(mask)기능을 갖고 있는데, 여기서 DQ는 데이터의 입출력 채널(channel)을 의미하고 마스크란 데이터를 가리는 것을 의미한다. 따라서, 데이터 마스크 신호(iDM)는 리드 동작 또는 라이트 동작에 있어서 일부 데이터의 진행을 가로막아 리드나 라이트가 되지 못하도록 하는 역할을 수행하는 신호이다.
한편, 액티브 명령의 입력 후 리드 명령이 들어오면, 제어신호(dqoff)는 카스 레이턴시가 완료되기 1 클럭(clk) 이전 시점부터 버스트 동작 완료 후 1클럭(clk)이 경과한 시점까지 로우레벨로 디스에이블되므로, 데이터 마스크 신호(iDM)가 들어오지 않는다면 노드(A3)가 로우레벨이 되어 버퍼 인에이블신호(enable)는 로우레벨이 된다. 따라서, 이 구간 동안에는 데이터 입력 버퍼(160)는 턴-오프된다.
그런데, SDR 등에서는 리드 명령 상태에서 데이터 마스크 신호(iDM)가 들어올 수 있도록 되어 있는데, 가령 JEDEC 규정에 따르면 read by interrupted write 명령의 경우에는 데이터 마스크 명령이 항상 입력되도록 되어 있다. 그리고, 데이터 마스크 명령이 입력되면 데이터 입력 버퍼는 항상 턴-온되어 있는 상태로 있어야 한다. 이에 따라, 종래 반도체 장치에서는 리드 명령이 입력되더라도 카스 레이턴시가 완료되기 1 클럭(clk) 이전 시점까지는 데이터 입력 버퍼가 턴-온되도록 되어 있었으며, 이로 인해 종래에는 리드 명령 입력 후에도 상기 시점까지 데이터 입 력 버퍼에서 불필요한 전류소모가 계속 발생하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치에서 리드명령이 입력될 경우 즉시 데이터 입력버퍼를 턴-오프시키되 리드 동작 중이더라도 데이터 마스크 신호가 입력될 경우에는 데이터 입력버퍼를 턴-온시킴으로써, 데이터 마스크 동작을 충실히 수행함과 동시에 데이터 입력버퍼의 소모 전류를 감소시켜 반도체 장치의 전체적인 전류소모를 감소시킬 수 있는 반도체 장치의 데이터 입력회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 리드동작 시 적어도 버스트 길이를 포함하는 구간 동안 디스에이블되는 제 1 제어신호와 리드명령 입력시 소정구간 인에이블되는 제 2 제어신호를 입력받아 데이터 입력버퍼의 턴-오프관련 동작을 제어하는 제 1 버퍼 제어신호를 출력하는 버퍼 오프 제어부와; 상기 제 1 제어신호와 리드명령 입력시 소정 구간 디스에이블되는 제 3 제어신호를 입력받아 데이터 입력버퍼의 턴-온관련 동작을 제어하는 제 2 버퍼 제어신호를 출력하는 버퍼 온 제어부와; 상기 제 1 버퍼제어신호와 제 2 버퍼 제어신호를 입력받아 버퍼 인에이블신호를 출력하는 버퍼 제어부와; 상기 버퍼 인에이블신호에 의해 인에이블되어 입력데이터를 버퍼링하는 데이터 입력버퍼를 포함하여 구성되는 반도체 장치의 데 이터 입력회로를 제공한다.
본 발명에서, 상기 버퍼 제어부는 데이터 마스크 신호가 입력되면 상기 제 1 및 제 2 버퍼 제어신호에 상관없이 상기 버퍼 인에이블신호를 인에이블시키는 것이 바람직하다.
본 발명에서, 상기 버퍼 제어부는 리드 명령이 입력되면 상기 버퍼 인에이블신호를 디스에이블시키는 것이 바람직하다.
본 발명에서, 상기 버퍼 제어부는 래치형태로 접속된 제 1 논리소자와 제 2 논리소자를 포함하되, 상기 제 1 논리소자는 상기 제 1 버퍼 제어신호를 일측 입력단으로 입력받고 상기 제 2 논리소자는 제 2 버퍼 제어신호를 일측 입력단으로 입력받는 래치부와; 상기 데이터 마스크 신호를 버퍼링하는 버퍼와; 상기 래치부와 버퍼의 출력신호를 논리연산하는 제 1 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리소자와 제 2 논리소자는 부정논리곱 연산을 수행하는 낸드게이트인 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 버퍼 제어부는 뱅크 액티브 신호와 클럭 인에이블신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와; 상기 제 1 논리부와 제 2 논리부의 출력신호를 논리연산하여 상기 버퍼 인에이블신호를 출력하는 제 3 논리부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 논리부와 제 3 논리부는 논리곱 연산을 수행하는 것 이 바람직하다.
본 발명에서, 상기 버퍼 오프 제어부는 상기 제 1 제어신호를 소정구간 지연시키는 지연기와; 상기 지연기의 출력신호를 버퍼링하는 버퍼와; 상기 제 1 제어신호와 상기 버퍼의 출력신호를 논리연산하는 제 1 논리부와; 상기 제 2 제어신호와 상기 제 1 논리부의 출력신호를 논리연산하여 상기 제 1 버퍼 제어신호를 출력하는 제 2 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 부정논리곱 연산을 수행하고, 상기 제 2 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 버퍼 온 제어부는 상기 제 1 제어신호를 소정구간 지연시키는 지연기와; 상기 지연기의 출력신호를 버퍼링하는 버퍼와; 상기 제 1 제어신호와 상기 버퍼의 출력신호를 논리연산하는 제 1 논리부와; 상기 제 3 제어신호와 상기 제 1 논리부의 출력신호를 논리연산하는 제 2 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 버퍼 온 제어부는 상기 제 2 논리부의 출력신호와 리셋 신호를 논리연산하는 제 3 논리부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 부정논리곱 연산을 수행하고, 상기 제 2 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 데이터 입력버퍼는 상기 입력데이터를 소정의 기준전압과 비교하여 증폭하는 차동 증폭형인 것이 바람직하다.
본 발명에서, 상기 제 1 제어신호는 모드 레지스터(mode register)에서 생성 된 것임을 특징으로 한다.
본 발명에서, 상기 제 2 제어신호와 제 3 제어신호는 커맨드 디코더(command decoder)에서 생성된 것임을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 6은 본 발명에 의한 일 실시예에 따른 반도체 장치의 데이터 입력회로의 구성을 도시한 것이고, 도 7 내지 도 9는 각각 본 실시예에 따른 데이터 입력회로에 사용되는 버퍼 오프 제어부, 버퍼 온 제어부 및 버퍼 제어부의 구성을 도시한 것으로서, 이를 참조하여 본 발명에 의한 반도체 장치의 데이터 입력회로의 구성을 설명하면 다음과 같다.
도 6에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 데이터 입력회로는 리드동작 시 적어도 버스트 길이를 포함하는 구간 동안 디스에이블되는 제어신호(dqoff)와, 리드명령 입력시 소정구간 인에이블되는 제어신호(readS)를 입력받아 데이터 입력버퍼(280)의 턴-오프관련 동작을 제어하는 제 1 버퍼 제어신호(bufoff)를 출력하는 버퍼 오프 제어부(250)와; 제어신호(dqoff)와, 리드명령 입력시 소정 구간 디스에이블되는 제어신호(writeS)를 입력받아 데이터 입력버퍼(280)의 턴-온관련 동작을 제어하는 제 2 버퍼 제어신호(bufon)를 출력하는 버퍼 온 제어부(260) 와; 제 1 버퍼제어신호(bufoff)와 제 2 버퍼 제어신호(bufon)를 입력받아 버퍼 인에이블신호(enable)를 출력하는 버퍼 제어부(270)와; 버퍼 인에이블신호(enable)에 의해 인에이블되어 입력데이터(DQ)를 버퍼링하는 데이터 입력버퍼(280)를 포함하여 구성된다.
버퍼 제어부(270)는 래치형태로 접속된 낸드게이트(ND42)와 낸드게이트(ND43)를 포함하되, 낸드게이트(ND42)는 제 1 버퍼 제어신호(bufoff)를 일측 입력단으로 입력받고 낸드게이트(ND43)는 제 2 버퍼 제어신호(bufon)를 일측 입력단으로 입력받는 래치부(271)와; 데이터 마스크 신호(iDM)를 반전버퍼링하는 인버터(IV43)와; 상기 래치부(271)와 인버터(IV43)의 출력신호를 부정논리곱연산하는 낸드게이트(ND44)와; 뱅크 액티브 신호(bankA)의 반전신호와 클럭 인에이블신호(iCKE)를 논리곱연산하여 그 결과를 출력하는 논리부(272)와; 낸드게이트(ND44)와 논리부(272)의 출력신호를 논리곱연산하여 상기 버퍼 인에이블신호(enable)를 출력하는 논리부(273)를 포함하여 구성된다.
버퍼 오프 제어부(250)는 제어신호(dqoff)의 반전신호를 소정구간 지연시키는 지연기(251)와; 상기 지연기(251)의 출력신호를 반전버퍼링하는 인버터(IV22)와; 제어신호(dqoff)의 반전신호와 인버터(IV22)의 출력신호를 부정논리곱연산하는 낸드게이트(ND21)와; 제어신호(readS)의 반전신호와 낸드게이트(ND21)의 출력신호를 논리곱연산하여 제 1 버퍼 제어신호(bufoff)를 출력하는 논리부(252)를 포함한다.
버퍼 온 제어부(260)는 제어신호(dqoff)를 소정구간 지연시키는 지연기(261) 와; 지연기(261)의 출력신호를 반전버퍼링하는 인버터(IV33)와; 제어신호(dqoff)와 상기 인버터(IV33)의 출력신호를 부정논리곱연산하는 낸드게이트(ND31)와; 제어신호(writeS)의 반전신호와 낸드게이트(ND31)의 출력신호를 논리곱연산하는 논리부(262)와; 논리부(262)의 출력신호와 리셋 신호(rst)의 반전신호를 논리곱연산하는 논리부(263)를 포함한다.
이와 같이 구성된 본 실시예의 동작을 도 6 내지 도 10을 참조하여 구체적으로 설명한다.
먼저, 도 6에서 버퍼 인에이블신호(enable)를 생성하여 데이터 입력 버퍼(280)의 동작을 제어하는 버퍼 제어부(270)에 입력되는 각 신호들에 대하여 설명한다. 외부에서 리드명령(CSB=Low, RASB=High, CASB=Low, WEB=High)이 들어오면 커맨드 디코더(220)는 제어신호(readS)를 출력한다. 제어신호(readS)는 평상시에는 로우레벨에 있다가 리드명령이 입력되면 일정구간 하이레벨로 인에이블되는 펄스신호이다. 한편, 외부에서 라이트명령(CSB=Low, RASB=High, CASB=Low, WEB=Low)이 들어오면 커맨드 디코더(220)는 제어신호(writeS)를 출력한다. 제어신호(writeS)는 리드명령이 입력오면 로우레벨로 천이되고 라이트명령이 입력되면 일정구간 하이레벨로 인에이블되는 신호이다. 그리고, 제 1 버퍼 제어신호(bufoff)는 버퍼 오프 제어부(250)에서 생성되는 신호로서 데이터 입력버퍼(280)의 턴-오프 관련 동작을 제어하기 위한 신호이고, 제 2 버퍼 제어신호(bufon)는 버퍼 온 제어부(260)에서 생성되는 신호로서 데이터 입력버퍼(280)의 턴-온 관련 동작을 제어하기 위한 신호이 다.
클럭 인에이블신호(iCKE), 뱅크 액티브신호(bankA) 및 데이터 마스크 신호(iDM)는 종래 데이터 입력회로에 사용되던 것과 동일하다. 즉, 뱅크 액티브 신호(bankA)는 복수개의 뱅크 중 어느 하나라도 액티브되면 로우레벨로 인에이블되고 하나도 액티브되지 않으면 하이레벨로 디스에이블되는 신호이고, 데이터 마스크 신호(iDM)는 리드 동작 또는 라이트 동작에 있어서 일부 데이터의 진행을 가로막아 리드나 라이트가 되지 못하도록 하는 역할을 수행하는 신호이다. 한편, 모드 레지스터(240)에서 생성되어 버퍼 오프 제어부(250)와 버퍼 온 제어부(260)에 입력되는 제어신호(dqoff)는 리드 동작시 적어도 버스트 길이를 포함하는 구간 동안 디스에이블되는데, 특히 카스 레이턴시(CAS latency)가 완료되기 1 클럭(clk) 이전 시점부터 버스트 동작 완료 후 1 클럭(clk)이 경과한 시점까지 로우레벨로 디스에이블되는 신호이다.
이하, 본 실시예에 따른 데이터 입력회로의 동작을 살펴 보면, 우선 DRAM 칩에 전원이 인가되거나 JEDEC 규정에 따라 모드 레지스터 셋(CSB=Low, RASB=Low, CASB=Low, WEB=Low)이 들어 올 경우 버퍼 온 제어부(260)에 입력되는 리셋신호(rst)는 하이레벨의 펄스를 생성하여 회로를 초기화시킨 후 다시 로우레벨로 천이된다. 이에 따라, 도 8에서 제 2 버퍼 제어신호(bufon)는 로우레벨이 되고 도 9에서 낸드게이트(ND42)의 일측단자에 입력되는 신호는 하이레벨로 초기화된다.
그리고, 회로가 초기화된 후 리드 명령이 입력되기 이전에는, 제어신호(dqoff)는 하이레벨의 상태에 있고 제어신호(readS)는 로우레벨에 있으므로, 도 7 의 버퍼 오프 제어부(250)에서 낸드게이트(ND21)의 출력인 노드(B1)의 신호는 하이레벨이 되고 인버터(IV23)의 출력도 하이레벨이 된다. 이에 따라, 논리부(252)의 출력신호인 제 1 버퍼 제어신호(bufoff)는 하이레벨이 된다. 아울러, 이 때 제어신호(writeS)는 하이레벨에 있으므로, 도 8의 버퍼 온 제어부(260)에서 낸드게이트(ND31)의 출력인 노드(B2)의 신호는 하이레벨이 되고 인버터(IV34)의 출력은 로우레벨이 된다. 이에 따라, 논리부(262)는 로우레벨의 신호를 출력하고 제 2 버퍼 제어신호(bufon)는 로우레벨이 된다.
다음으로, 도 9의 버퍼 제어부(270)의 동작을 살펴 보면, 클럭 인에이블신호(iCKE)가 하이레벨이더라도 우선 액티브 상태가 아니라면 뱅크 액티브 신호(bankA)는 하이레벨이 되고 논리부(272)는 로우레벨의 신호를 출력하므로, 논리부(273)으로부터 출력되는 버퍼 인에이블신호(enable)는 로우레벨로 디스에이블된다. 따라서, 이 때에는 데이터 입력 버퍼(280)는 동작하지 않는다.
그리고, 액티브 명령이 입력되면 뱅크 액티브 신호(bankA)가 하이레벨에서 로우레벨로 천이되므로, 논리부(272)의 출력인 노드(B3)의 신호는 하이레벨이 되므로, 버퍼 인에이블신호(enable)의 상태는 노드(B6)에 따라 결정된다. 그리고, 만약 이 때 데이터 마스크 기능이 사용되지 않는다면, 데이터 마스크 신호(iDM)는 로우레벨의 상태에 있고 노드(B5)는 하이레벨이 되므로, 결국 버퍼 인에이블신호(enable)의 상태는 노드(B4)의 레벨에 따라 결정된다.
그런데, 상기에서 리드 명령이 입력되기 이전에는 도 10a와 도 10b에 도시된 바와 같이 제 1 버퍼 제어신호(bufoff)는 하이레벨이고 제 2 버퍼제어신호(bufon) 는 로우레벨이므로, 래치부(271)의 출력인 노드(B4)의 신호는 로우레벨이 되고 낸드게이트(ND44)는 하이레벨의 신호를 출력한다. 따라서, 리드 명령이 입력되기 이전에 버퍼 인에이블신호(enable)는 하이레벨이 되므로 데이터 입력 버퍼(280)는 동작한다.
이후 리드명령이 입력되면, 도 10a에 도시된 바와 같이 제어신호(readS)는 소정 구간 동안 하이레벨로 천이된다. 이에 따라, 도 7의 버퍼 오프 제어부(250)에서 논리부(252)에 입력되는 신호는 로우레벨이 되고 제 1 버퍼 제어신호(bufoff)는 상기 구간동안 로우레벨이 된다. 또한, 상술한 바와 같이 제어신호(dqoff)는 카스 레이턴시(CAS latency)가 완료되기 1 클럭(clk) 이전 시점부터 버스트 동작 완료 후 1 클럭(clk)이 경과한 시점까지 로우레벨로 디스에이블되므로, 제어신호(dqoff)가 로우레벨로 천이되면 버퍼 오프 제어부(250)에서 인버터(IV21)로부터 출력되는 신호는 그 즉시 하이레벨로 천이되는 반면, 인버터(IV22)로부터 출력되어 낸드게이트(ND21)의 일측 입력단에 들어가는 신호는 지연기(251)에 의한 지연구간 동안에는 이전 상태인 하이레벨을 계속 유지한다. 따라서, 낸드게이트(ND21)는 상기 지연구간 동안에는 하이레벨의 2 신호를 입력받으므로, 노드(B1)의 신호는 로우레벨이 되고 제 1 버퍼 제어신호(bufoff)는 로우레벨이 된다. 이와 같이, 리드명령이 입력되면 제 1 버퍼 제어신호(bufoff)는 제어신호(readS)가 하이레벨이 되는 구간과, 지연기(251)에 의한 지연구간 동안 로우레벨이 된다.
또한, 리드명령이 입력되면, 도 10b에 도시된 바와 같이 제어신호(writeS)는 소정 구간 동안 로우레벨로 천이된다. 이에 따라, 도 8의 버퍼 온 제어부(260)에서 논리부(262)에 입력되는 신호는 하이레벨이 되고, 이 때 노드(B2)의 신호는 하이레벨이므로, 논리부(262)의 출력신호는 하이레벨이 되고 제 2 버퍼 제어신호(bufon)는 상기 구간동안 하이레벨이 된다.
그리고, 상술한 바와 같이 제어신호(dqoff)는 카스 레이턴시(CAS latency)가 완료되기 1 클럭(clk) 이전 시점부터 버스트 동작 완료 후 1 클럭(clk)이 경과한 시점까지 로우레벨로 천이된 후 다시 하이레벨로 천이되므로, 버퍼 온 제어부(260)에서 인버터(IV32)로부터 출력되는 신호는 제어신호(dqoff)가 로우레벨에서 하이레벨로 천이되면 그 즉시 하이레벨로 천이되는 반면, 인버터(IV33)로부터 출력되어 낸드게이트(ND31)의 일측 입력단에 들어가는 신호는 지연기(261)에 의한 지연구간 동안에는 이전 상태인 하이레벨을 계속 유지한다. 따라서, 낸드게이트(ND31)는 상기 지연구간 동안에는 하이레벨의 2 신호를 입력받으므로, 노드(B2)의 신호는 로우레벨이 되고, 이 때에는 비록 제어신호(writeS)가 로우레벨로 천이된 경우라 하더라도 논리부(262)로부터 출력되는 신호는 로우레벨이 되므로 제 2 버퍼 제어신호(bufon)는 상기 지연기(261)에 의한 지연시간 동안에는 로우레벨이 된다.
다음으로, 도 9의 버퍼 제어부(270)의 동작을 살펴 보면, 클럭 인에이블신호(iCKE)가 하이레벨이고 뱅크 액티브 신호(bankA)가 로우레벨이므로, 논리부(272)의 출력인 노드(B3)의 신호는 하이레벨이 되므로, 버퍼 인에이블신호(enable)의 상태는 노드(B6)에 따라 결정된다. 그리고, 만약 이 때 데이터 마스크 기능이 사용되지 않는다면, 데이터 마스크 신호(iDM)는 로우레벨의 상태에 있고 노드(B5)는 하이레 벨이 되므로, 결국 버퍼 인에이블신호(enable)의 상태는 노드(B4)의 레벨에 따라 결정된다.
그런데, 상기에서 리드 명령이 입력되면, 도 10a와 도 10b에 도시된 바와 같이 제어신호(readS)가 하이레벨이 되고 제어신호(writeS)가 로우레벨이 됨에 따라 제 1 버퍼 제어신호(bufoff)는 로우레벨이 되고 제 2 버퍼제어신호(bufon)는 하이레벨이 되므로, 래치부(271)의 출력인 노드(B4)의 신호는 하이레벨이 되고 낸드게이트(ND44)는 로우레벨의 신호를 출력한다. 따라서, 리드 명령이 입력되면 버퍼 인에이블신호(enable)는 로우레벨이 되므로 데이터 입력 버퍼(280)는 턴-오프되어 동작을 멈추게 된다. 그리고, 이후 제 1 버퍼제어신호(bufoff)가 하이레벨로 천이되더라도 제 2 버퍼제어신호(bufon)가 하이레벨인 구간에서는 래치부(271)의 출력신호인 노드(B4)의 신호는 하이레벨을 유지하므로, 버퍼 인에이블신호(enable)는 로우레벨을 유지하고 데이터 입력 버퍼(280)는 계속 턴-오프되어 동작을 하지 않는다.
그러나, 이후 제어신호(dqoff)가 하이레벨로 천이되어 제 2 버퍼 제어신호(bufon)가 로우레벨로 천이되면 노드(B4)의 신호는 로우레벨이 되므로 버퍼 인에이블 신호(enable)는 하이레벨이 되어 데이터 입력버퍼(280)는 턴-온된다.
아울러, 만약 상기에서 데이터 입력 버퍼(280)가 턴-오프되어 있는 경우라 하더라도, 데이터 마스크 명령이 입력되면 데이터 마스크 신호(iDM)는 로우레벨에서 하이레벨로 천이되므로, 노드(B5)는 로우레벨이 되고 낸드게이트(ND44)는 하이레벨의 신호를 출력한다. 이에 따라, 버퍼 인에이블신호(enable)는 하이레벨이 되 어 데이터 입력 버퍼(280)는 턴-온되어 동작을 수행하게 된다.
이와 같이, 본 실시예에 따른 반도체 장치의 데이터 입력회로는 리드 명령이 입력될 경우 즉시 데이터 입력버퍼를 턴-오프시켜서 불필요한 전류소모가 발생하지 않도록 한다. 아울러, 데이터 마스크 신호가 입력될 경우에는 데이터 입력버퍼를 턴-온시킴으로써, 데이터 마스크 동작을 충실히 수행할 수 있도록 한다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 데이터 입력회로는 리드명령이 입력될 경우 즉시 데이터 입력버퍼를 턴-오프시키되 리드 동작 중이더라도 데이터 마스크 신호가 입력될 경우에는 데이터 입력버퍼를 턴-온시킴으로써, 데이터 마스크 동작을 충실히 수행함과 동시에 데이터 입력버퍼의 소모 전류를 감소시켜 반도체 장치의 전체적인 전류소모를 감소시킬 수 있는 이점이 있다.

Claims (16)

  1. 리드동작 시 적어도 버스트 길이를 포함하는 구간 동안 디스에이블되는 제 1 제어신호와 리드명령 입력시 소정구간 인에이블되는 제 2 제어신호를 입력받아 데이터 입력버퍼의 턴-오프관련 동작을 제어하는 제 1 버퍼 제어신호를 출력하는 버퍼 오프 제어부와;
    상기 제 1 제어신호와 리드명령 입력시 소정 구간 디스에이블되는 제 3 제어신호를 입력받아 데이터 입력버퍼의 턴-온관련 동작을 제어하는 제 2 버퍼 제어신호를 출력하는 버퍼 온 제어부와;
    상기 제 1 버퍼제어신호와 제 2 버퍼 제어신호를 입력받아 버퍼 인에이블신호를 출력하는 버퍼 제어부와;
    상기 버퍼 인에이블신호에 의해 인에이블되어 입력데이터를 버퍼링하는 데이터 입력버퍼를 포함하여 구성되는 반도체 장치의 데이터 입력회로.
  2. 제 1 항에 있어서,
    상기 버퍼 제어부는 데이터 마스크 신호가 입력되면 상기 제 1 및 제 2 버퍼 제어신호에 상관없이 상기 버퍼 인에이블신호를 인에이블시키는 반도체 장치의 데이터 입력회로.
  3. 제 1항에 있어서,
    상기 버퍼 제어부는 리드 명령이 입력되면 상기 버퍼 인에이블신호를 디스에이블시키는 반도체 장치의 데이터 입력회로.
  4. 제 1 항에 있어서,
    상기 버퍼 제어부는
    래치형태로 접속된 제 1 논리소자와 제 2 논리소자를 포함하되, 상기 제 1 논리소자는 상기 제 1 버퍼 제어신호를 일측 입력단으로 입력받고 상기 제 2 논리소자는 제 2 버퍼 제어신호를 일측 입력단으로 입력받는 래치부와;
    상기 데이터 마스크 신호를 버퍼링하는 버퍼와;
    상기 래치부와 버퍼의 출력신호를 논리연산하는 제 1 논리부를 포함하는 반도체 장치의 데이터 입력회로.
  5. 제 4 항에 있어서,
    상기 제 1 논리소자와 제 2 논리소자는 부정논리곱 연산을 수행하는 낸드게이트인 반도체 장치의 데이터 입력회로.
  6. 제 4 항에 있어서,
    상기 제 1 논리부는 부정논리곱 연산을 수행하는 반도체 장치의 데이터 입력회로.
  7. 제 4 항에 있어서,
    상기 버퍼 제어부는
    뱅크 액티브 신호와 클럭 인에이블신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와;
    상기 제 1 논리부와 제 2 논리부의 출력신호를 논리연산하여 상기 버퍼 인에이블신호를 출력하는 제 3 논리부를 더 포함하는 반도체 장치의 데이터 입력회로.
  8. 제 7 항에 있어서,
    상기 제 2 논리부와 제 3 논리부는 논리곱 연산을 수행하는 반도체 장치의 데이터 입력회로.
  9. 제 1 항에 있어서,
    상기 버퍼 오프 제어부는
    상기 제 1 제어신호를 소정구간 지연시키는 지연기와;
    상기 지연기의 출력신호를 버퍼링하는 버퍼와;
    상기 제 1 제어신호와 상기 버퍼의 출력신호를 논리연산하는 제 1 논리부와;
    상기 제 2 제어신호와 상기 제 1 논리부의 출력신호를 논리연산하여 상기 제 1 버퍼 제어신호를 출력하는 제 2 논리부를 포함하는 반도체 장치의 데이터 입력회로.
  10. 제 9 항에 있어서,
    상기 제 1 논리부는 부정논리곱 연산을 수행하고, 상기 제 2 논리부는 논리곱 연산을 수행하는 반도체 장치의 데이터 입력회로.
  11. 제 1 항에 있어서,
    상기 버퍼 온 제어부는
    상기 제 1 제어신호를 소정구간 지연시키는 지연기와;
    상기 지연기의 출력신호를 버퍼링하는 버퍼와;
    상기 제 1 제어신호와 상기 버퍼의 출력신호를 논리연산하는 제 1 논리부와;
    상기 제 3 제어신호와 상기 제 1 논리부의 출력신호를 논리연산하는 제 2 논 리부를 포함하는 반도체 장치의 데이터 입력회로.
  12. 제 11 항에 있어서,
    상기 버퍼 온 제어부는
    상기 제 2 논리부의 출력신호와 리셋 신호를 논리연산하는 제 3 논리부를 더 포함하는 반도체 장치의 데이터 입력회로.
  13. 제 11 항에 있어서,
    상기 제 1 논리부는 부정논리곱 연산을 수행하고, 상기 제 2 논리부는 논리곱 연산을 수행하는 반도체 장치의 데이터 입력회로.
  14. 제 1 항에 있어서,
    상기 데이터 입력버퍼는
    상기 입력데이터를 소정의 기준전압과 비교하여 증폭하는 차동 증폭형인 반도체 장치의 데이터 입력회로.
  15. 제 1 항에 있어서,
    상기 제 1 제어신호는 모드 레지스터(mode register)에서 생성된 것임을 특징으로 하는 반도체 장치의 데이터 입력회로.
  16. 제 1 항에 있어서,
    상기 제 2 제어신호와 제 3 제어신호는 커맨드 디코더(command decoder)에서 생성된 것임을 특징으로 하는 반도체 장치의 데이터 입력회로.
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KR19980083434A (ko) * 1997-05-15 1998-12-05 김영환 데이타 입력 버퍼 및 래치 회로의 제어장치

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