KR100661142B1

KR100661142B1 - 전자 방출 장치 및 필드 에미션 디스플레이

Info

Publication number: KR100661142B1
Application number: KR1020037010010A
Authority: KR
Inventors: 테츠야 이데; 주니치 사와하타; 마사오 우라야마
Original assignee: 샤프 가부시키가이샤
Priority date: 2001-02-01
Filing date: 2002-02-01
Publication date: 2006-12-26
Also published as: WO2002061789A1; JP3984548B2; KR20030079969A; US20040090172A1; JPWO2002061789A1; US7030550B2

Abstract

전자 빔의 이용 효율이 높고, 전자 빔의 확산을 제어하는 것이 가능한 냉음극 전자원을 사용한 전자 방출 장치 및 필드 에미션 디스플레이를 저렴하게 제공한다. Ea≥Eg의 조건하에서, 전자방출량 제어부로 된 게이트 전극 근방의 전계 강도가 1픽셀(또는 1서브픽셀)의 면내의 중심부와 주변부에서 다른 구성으로 함으로써, 전자 빔의 확산을 제어하는 것을 가능하게 하며, 이로써, 저전압으로, 높은 방출 전류 밀도가 가능한 전계 방출형 전자원 어레이를 사용한 디스플레이를 저렴하게 실현한다.

Description

전자 방출 장치 및 필드 에미션 디스플레이{ELECTRON EMISSION DEVICE AND FIELD EMISSION DISPLAY}

본 발명은 전자 방출 장치 및 필드 에미션 디스플레이에 관한 것으로, 특히 전자 빔의 이용 효율을 향상시킬 수 있는 전자 방출 장치 및 필드 에미션 디스플레이에 관한 것이다.

전자 방출에는, 열전자 방출 이외에 전계 전자 방출, 2차 전자 방출,광전자 방출 등이 있다. 냉음극은, 전계 전자 방출에 의해 전자 방출을 행하는 음극이다. 전계 전자 방출은, 물질의 표면 근방에 강전계(10⁹V/m)를 가하여, 표면의 포텐셜 장벽을 낮추는 것으로서 터널 효과에 의해 전자 방출을 행하는 것이다. 열음극과 같이 가열을 필요로 하지 않기 때문에 냉음극이라 한다.

또한, 그의 전류-전압 특성은 폴러-노드하임의 식에 의해 근사할 수 있다. 전자 방출부는, 절연을 유지하면서 강전계를 인가하기 위해, 전계 집중 정수를 크게 하는 구조(예컨대, 바늘 형상)를 갖게 된다. 초기의 냉음극은 위스커와 같은 바늘형 단결정을 전계연마하여 사용한 이극관 구조이었지만, 근래, 집적회로 또는 박막의 분야에서 사용되고 있는 미세 가공 기술에 의해, 고전계에서 전자를 방출하는 전계 방출형 전자원(필드 에미터 어레이) 제조 기술의 진보가 눈부시고, 특히 매우 소형인 구조를 갖는 전계 방출형 냉음극이 제조되고 있다. 이러한 종류의 전계 방출형 냉음극은, 3극관의 초소형 전자관 또는 초소형 전자총을 구성하는 주요 부품 중, 가장 기본적인 전자 방출 디바이스이다. 구조의 미세화가 진행됨에 의해, 전자원으로서는 열음극에 비교하여 높은 전류 밀도를 실현하고, 미소 영역으로 분리한 전자원을 형성할 수 있는 등의 이점이 있다.

냉음극을 사용한 필드 에미션 디스플레이(FED)는 자발광형 플랫 패널 디스플레이로의 응용이 기대되고, 전계 방출형 전자원의 연구, 개발이 왕성하게 행해지고 있다.

FED에 사용되는 전계 방출형 전자원의 재료로서는, 다양한 것이 알려져 있지만, 종래의 재료는, 충분한 전자 방출을 얻기 위해서는, 실효치로서 1000V/μm라 하는 전계 강도를 필요로 하기 때문에, 상기한 전계 집중 정수를 크게 하는 구조에 의해, 실제 인가 전계 강도로서 100V/μm 정도의 값을 얻고 있다.

한편, 근래, 전자 방출 재료로서, 카본 나노튜브를 비롯한 탄소재료가 매우 작은 전계 강도에서 전자 방출을 행하는 것이 확인되어, 주목받고 있다.

도1은 종래의 필드 에미션 디스플레이의 구성을 나타낸 단면도이다. 도1에서, 참조 부호 17은 페이스 플레이트, 18은 형광체, 19는 형광 발광, 20은 스페이서, 21은 백 플레이트, 22는 메탈 백, 3은 에미터이다.

FED는, CRT와 마찬가지로, 가속된 전자(6)를 형광체(18)에 충돌시키는 것으로서, 형광체(18)를 발광시켜, 그 발광(19)에 의해 화상을 표시한다. 페이스 플레이트(17)에는, 형광체(18)가 도포되어 있다. 형광체 재료로서는, 휘도 확보를 위 해, CRT등에 사용되는 고전압형이 주류로 되어 있다. 이 경우, 전자 빔(6)의 입사 측에는, 형광체의 차지업 방지, 이온 소손 방지, 휘도 향상을 위해, 알루미늄 박막(메탈 백)(22)이 형성된다. 또한, 페이스 플레이트(17)와 백 플레이트(21) 사이의 공간은, 진공으로 유지되기 때문에, 대기압을 유지하여 갭을 유지하는 스페이서(20)가 일정 간격으로 설치된다.

도2는, 종래의 전계 방출형 전자원 구조를 나타내는 단면도이다. 도2에서, 참조 부호 2는 게이트 절연막, 3은 전계 방출부(에미터), 4는 게이트 전극, 5는 집속 전극, 6은 방출 전자(전자 궤도), 7은 등전위 면, 8은 게이트 절연막, 11은 애노드 전극, 14는 캐소드 배선이다.

종래의 전계 방출형 전자원은 어느 것이나, 도2a에 나타낸 바와 같이, 반도체 기판이나 금속 기판 상에 형성된 돌기 형태의 전자 방출부(에미터)(3)를 가지며, 에미터의 주변에는 전자를 인출하는 전계를 인가하기 위한 게이트 전극(4)이 형성되어 있다.

인출한 전극으로의 전압 인가에 의해 에미터로부터 방출된 전자는, 도2a에 나타낸 바와 같이 에미터 상방에 형성된 애노드(11)로 향하여 진행한다.

이러한 냉음극 전계 방출형 전자원에서는, 전자를 방출시키기 때문에 게이트 전극-에미터 사이에 에미터로부터 전자를 방출할 수 있을 만큼의 높은 전계가 인가되고, 애노드에는 방출된 전자를 모으기 위해 정전압이 인가되었지만, 애노드―게이트 전극 사이의 전계는, 게이트 전극-에미터 사이의 전계보다 약하기 때문에, 방출된 전자가 도2a의 전자 궤도(6)에 나타낸 바와 같이 확산된다고 하는 문제가 있 다.

이 때문에, 종래의 돌기 형태의 전자 방출부를 갖는 냉음극 전계 방출형 전자원에서는, 예컨대 일본 공개 특허 공보 제1995-29484호에 나타낸 바와 같이, 도2b에 나타낸 집속 전극(5)을 설치하여 전자가 확산됨을 억제하고 있다.

또한, 일본 특허 제2776353호에서는, 도2c에 나타낸 바와 같이 게이트 전극(4)과 동일 면내에 집속 전극(5)을 설치하여 전자가 확산됨을 억제하는 종래 예를 나타내고 있고, 또한 픽셀 단위의 집속 전극이 제안되어 있다.

또한, 일본 특허 제2625366호에서는, 도4a에 나타낸 바와 같이 돌기 형태의 에미터 주변의 절연막의 두께를 에미터 근방에서 얇게 하고, 그 이외에서 두껍게 함으로써, 전자 빔을 집속하는 방법이 제안되어 있다.

최근에는, 일본 공개 특허 공보 제2000-156147호에 나타낸 바와 같이, 도2d에 나타낸 애노드, 게이트 및 에미터로 이루어지는 전계 방출형 소자에 있어서, 애노드-에미터간의 전계에 의해 전자 방출을 행하고, 게이트-에미터간의 전계에 의해 전자 빔의 집속을 행하는 전자원 구조가 제안되어 있다. 이 구조에서, 집속 전극 개구의 면적은, 집속 전극 개구 저면의 면적 보다 작게 하는 형태로서 제안되어 있다.

또한, 일본 공개 특허 공보 제2000-243218호에 나타낸 바와 같이, 도2e에 나타낸 애노드, 게이트 및 에미터로 이루어지는 전계 방출형 소자에 있어서, 애노드―게이트간의 전계를, 게이트-에미터간의 전계보다 강하게 함으로써, 아래로 돌출한 등전위 면을 형성하고, 집속 효과를 갖게 하는 구성이 제안되어 있다. 이 경우, 에미터로부터의 전자는, 애노드로부터의 전계에 의해 인출된다.

또한, 애노드로부터의 전계에 의해 전자 방출을 하는 행 경우, 전계 방출형 전자원의 재료로서는, 상기 카본 나노튜브와 같이, 저전계에서 전자 방출을 행하도록 할 필요가 있다.

그러나, 이와 같은 종래의 전계 방출형 전자원에 있어서는, 다음과 같은 문제점이 있다.

돌기 형태의 전자 방출부를 갖는 냉음극 전계 방출형 전자원에서는, 도2b에 나타낸 바와 같이, 집속 전극(5)을 설치하여 전자가 확산됨을 억제하기 때문에, 제조 공정이 증가되어 구조가 복잡하게 되는 문제가 있다.

또한, 돌기 형태의 에미터 뿐만 아니라, 게이트 전극과 에미터 사이에 주위 보다 매우 큰 전계를 가함으로써, 전자 방출을 행하고, 별도 집속 전극에 의해 집속을 행하는 경우, 확산 방향으로 큰 속도를 갖는 전자를 집속하는 것으로 되어, 집속을 위해 보다 많은 에너지를 필요로 하여, 효율이 나쁘다.

효율이 나쁜 이유를 도3에 나타낸다. 게이트 전극과 에미터 사이에 주위 보다 매우 큰 전계를 가함으로써, 전자 방출을 행하는 경우, 전자는,위로 돌출한 등전위 면(확산 효과)을 통과한 후, 아래로 돌출한 등전위 면(집속 효과)을 통과하게 된다. 도3은 그의 개략도이다. 전자(6)는, 등전위 면(7)에 대해 수직방향으로 가속되면서 운동한다. 도3a와 같이 동일 형상의 위로 돌출한 등전위 면과 아래로 돌출한 등전위 면이 형성된 정전 렌즈를 전자가 통과하는 경우, 먼저 초속이 느린 단계에서 위로 돌출한 등전위 면(확산 효과)을 통과하기 때문에, 전자는 횡방향(확산 효과)의 힘을 받는 시간이 길어져 확산 효과가 크다. 한편, 아래로 돌출한 등전위 면(집속 효과)을 통과할 때에는, 전자는 보다 큰 속도를 갖고 있기 때문에, 횡방향(집속 방향)의 힘을 받는 시간이 짧게 되어 집속 효과가 적어지고, 이 정전 렌즈 전체로서는, 확산 렌즈로서 작용한다(din<dout).

확산을 억제하려고 하는 경우(din=dout), 도3b와 같이, 아래로 돌출한 등전위 면(집속 효과)의 곡률을 위로 돌출한 등전위 면(확산 효과)의 곡률에 대해, 작게하여야 한다. 이것에는, 이 영역에서 보다 큰 전위차를 일으켜야 하기 때문에, 보다 큰 에너지를 필요로 한다.

실제로는, 게이트 전극과 에미터간의 전계 강도가 크기 때문에, 위로 돌출한 등전위 면이 조밀하게 되고, 확산 방향에 의해 큰 속도를 갖게 되기 때문에, 집속을 위해서는 더욱 큰 에너지가 필요하게 된다.

또한, 일본 특허 2776353호에서는, 도2c에 나타낸 바와 같이, 집속 전극(5)에 부전위를 인가하기 때문에, 정전위를 인가하는 인출 전극과의 전위차가 커지게 되어, 구동 회로에 부담이 커지게 된다.

또한, 일본 특허 제2625366호에서는, 도4a에 나타낸 바와 같이, 위로 돌출한 등전위 면(확산 효과)을 통과한 후, 아래로 돌출한 등전위 면(집속 효과)을 통과하기 때문에, 상기한 이유에 의해 집속 효과가 적어지게 된다. 또한, 필드 에미션 디스플레이에서의 이용을 고려한 경우, 실제로는, 도4b와 같은 전위 관계가 되어, 집속 효과를 얻기 어렵다. 집속 효과를 얻기 위해서는, 깊은 부분의 절연막의 두께를 얇은 부분에 비해, 매우 크게 할 필요가 있고, 형성하기도 곤란하게 된다.

또한, 일본 공개 특허 공보 제2000-156147호의 장치에 있어서는, 게이트 전극이, 전자 빔의 집속을 위해 사용되고 있고, 도2d에 나타낸 바와 같이, 게이트 개구의 면적을 게이트 개구 저면의 면적 보다 크게 하는 구조를 취하기 때문에, 애노드에서의 전계를 완전히 억제하는 것이 곤란하고, 제조 공정도 복잡하게 된다.

또한, 일본 공개 특허 공보 제2000-243218호의 장치에 있어서는, 도2e에 나타내는 바와 같이, 게이트 전극이, 전자 빔의 집속 전극도 겸하기 때문에, 제조 공정은 간략화되지만, 전자원에 의해 방출되는 전자 빔의 애노드면(형광체면)에서의 스폿 직경이, 애노드―에미터간의 전계 강도 Ea와 게이트- 에미터간의 전계 강도 Eg의 비에 의해 정해져 버리게 된다. 이하, 전계 강도 Ea,Eg의 관계에 대해서 설명한다.

즉, Ea의 값에 대해 Eg의 값이 너무 작은 경우, 게이트전극에 의한 전자 빔의 집속 효과가 너무 강하기 때문에, 애노드 면 보다 앞에 초점을 정한 후, 빔이 애노드 면에 도달하기 전까지 스폿 직경이 게이트 개구 직경 보다 크게 되어, 크로스토크의 원인으로 됨으로써 화질을 저하시킨다.

상기 고전압형의 형광체를 사용한 FED에서는, 휘도 확보(형광체 발광효율 확보, 메탈 백 투과)를 위해, 애노드 전위에 하한치가 존재한다. 또한, 페이스 플레이트―백 플레이트간 거리는, 스페이서의 형상(어스펙트 비)와 전자 빔의 확산 방지의 점에서는, 가까운 쪽이 바람직하지만, 절연 내압 유지의 점에서는, 먼 쪽이 바람직하다고 하는 트레이드 오프의 관계가 있고, 현상태에서는, 애노드 전압의 하한치로서, 5kV정도, 페이스 플레이트―백 플레이트간 거리로서, 1mm정도가 사용되 고, 애노드―에미터간 전계 강도 Ea는 5V/μm 정도로 한다.

한편, 카본 나노튜브를 전자 방출 재료로 사용한 경우, 게이트-에미터간 전계 강도 Eg가 2V/μm 정도에서, FED에 필요한 전류 밀도를 얻을 수 있다.

도5는, 도2e에 나타낸 구성에서의 전자 빔의 확산을 나타내는 단면도이다.

도5에 나타낸 바와 같이, 애노드면에서의 스폿 직경이, 게이트 개구 직경보다 크게 되고, Ea의 값에 대해, Eg가 매우 작은 조건으로 된다. Ea를 5V/μm로 하면, 상기 구성에서는 애노드면에서의 스폿 직경이, 게이트 개구 직경 보다 크지 않는 조건으로서, Eg≥3V/μm가 필요하게 된다.

전자 방출 특성을 열화시키고, Eg의 값을 크게 함으로써, 스폿 직경을 작게할 수 있지만, 게이트-에미터간의 미소 영역에 고전계가 걸리는 것으로 되기 때문에, 절연막에서의 연면(沿面) 방전 등으로, 절연 파괴를 일으킬 위험성이 높아지게 된다.

또한, 본 출원인은, 일본 특허 출원 제1999-214976호에서, 픽셀(또는 서브픽셀) 단위로, 에미터를 분할하고, 복수의 게이트 개구를 형성함으로써만, 픽셀 중심부에서의 스폿 직경 증가의 영향을 방지할 수 있는 냉음극 전자원을 출원하였다.

도6은, 상기 분할 게이트, 에미터 구성에서의 전자 빔의 확산을 나타내는 단면도이다. 도6에서, 참조 부호 1은 기판, 2는 게이트 절연막, 3은 에미터, 4는 게이트 전극, 6은 방출 전자, 14는 캐소드 배선, 15는 발라스트 저항층이다.

일본 특허 출원 제1999-214976호에 개시된 바와 같이, 픽셀(또는 서브픽셀) 단위로, 에미터를 분할하고, 복수의 게이트 개구를 형성함으로써, 픽셀 중심부에서 의 스폿 직경 증가의 영향은 방지할 수 있지만, 도6에 나타낸 바와 같이, 픽셀 외주부에 형성된 게이트 개구로부터 방출되는 전자 빔의 스폿은, 여전히, 픽셀 영역 넘어로 외부로 확산되어 버리고, 마찬가지로 크로스토크를 발생시키는 것으로 생각된다.

본 발명은, 이러한 문제를 감안하여 이루어진 것으로서, 전자 빔의 이용 효율이 높고, 전자 빔의 확산을 억제하는 것이 가능한 냉음극 전자원을 사용한 전자 방출 장치 및 필드 에미션 디스플레이를 저렴하게 제공하는 것을 목적으로 한다.

본 발명에 따르면, 기판 상에 절연막을 통해 형성된 게이트 전극(전자 방출량 제어부)과, 상기 절연막 및 게이트전극을 관통하여 설치된 게이트 개구부에 형성된 에미터(전자 방출부)와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 게이트 전극은, 제1 재료로 이루어지는 제1 게이트 전극과 상기 제1 게이트 전극 보다 상기 애노드 전극측에 근접하여 형성된 제2 재료로 이루어지는 제2 게이트 전극의 적어도 2종류의 게이트 전극으로 구성되고, 상기 제2게이트 전극의 개구부 직경이 상기 제1 게이트 전극의 개구부 직경 보다 연속적으로 또는 불연속적으로 큰 것을 특징으로 한다.

본 발명에 따르면, 기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 설치된 게이트 개구부에 형성된 에미터와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있 어서,

상기 절연막은, 제1 재료로 이루어지는 제1 절연막과 상기 제1 절연막 보다 상기 애노드 전극측에 근접하여 형성된 제2 재료로 이루어지는 제2 절연막의 적어도 2종류의 절연막으로 구성되고, 상기 제2 절연막의 개구부 직경이 상기 제1 절연막의 개구부 직경보다 연속적으로 또는 불연속적으로 크고, 상기 게이트 전극이 상기 제1 절연막의 개구부와 상기 제2 절연막의 개구부에 연속하여 형성되어 있는 것을 특징으로 한다.

본 발명에 따르면, 기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 설치된 게이트 개구부에 형성된 에미터와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 게이트 전극은, 제1 개구부 직경을 갖는 제1 게이트 전극의 영역과 제2 개구부 직경을 갖는 제2 게이트 전극의 영역으로 되고, 상기 제2 개구부 직경은 상기 제1 개구부 직경 보다 연속적으로 또는 불연속적으로 크고, 또한 상기 게이트 전극과 상기 에미터 사이에 전위차를 제공할 때, 상기 제1 게이트 개구부의 영역 근방에, 상기 에미터 측으로부터 상기 애노드 전극측으로 위로 돌출한 등전위 면과 아래로 돌출한 등전위 면이 형성 되는 것을 특징으로 한다.

이와 같이 구성함에 의해, 상기 게이트 전극이 단차 구조를 갖게 됨으로써, 에미터의 표면과 게이트 개구부 간의 거리가, 적어도 2개 이상의 거리를 갖는 구조를 용이하게 형성할 수 있고, 전자 빔의 확산을 제어하는 것이 가능하게 된다.

또한, 바람직하게는, 상기 게이트 전극 제1층의 개구 중심과 상기 게이트 전극 제2층의 개구 중심을 일치시킴으로써, 빔이 균일한 집속 효과를 받게 되고, 스폿 형상의 변형, 애노드면에서의 면내 방향으로의 빔 위치의 변위를 방지할 수 있다.

또한, 바람직하게는, Ea≥Eg로 함으로써, 게이트 전극을 집속 전극으로도 작용하도록 하여, 집속 전극을 별도로 마련할 필요가 없어서 공정을 단순화할 수 있음과 동시에, 손실로 되는 게이트 전류를 감소시키고, Ea와 Eg의 비에 관계없이 전자 빔의 확산을 제어하는 것이 가능하게 된다.

또한, 바람직하게는, 일본 특허 출원 제2000-296787호에 개시된 바와 같이, 게이트 개구 폭/게이트 높이≤5/3으로 함으로써, 전자 방출량을 충분하게 억제하는 것이 가능해진다.

본 발명에 따르면, 기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 1픽셀 내에 복수 설치된 게이트 개구부에 형성된 복수의 에미터와, 상기 복수의 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 게이트 전극은, 상기 복수의 에미터를 둘러싸는 최외주부에서 상기 애노드 전극측으로 돌출하는 구조를 구비하는 것을 특징으로 한다.

이와 같이, 게이트 전극 제1층 개구부를 1픽셀내에 복수 설치함으로써, 전자 빔의 확산의 영향은, 외주부에 형성된 게이트 전극 제2층 개구부에서, 픽셀 외측으로 방출된 전자만으로 된다. 또한, 이 경우, 일본 특허 출원 제2000-296787호에 기 재된 게이트 개구 폭/게이트 높이≤5/3의 조건을 유지하면서, 게이트-에미터 사이의 거리를 작게할 수 있기 때문에, 전자 빔의 확산의 제어성을 높임과 동시에 전자 방출량의 억제 효과를 유지한 채로 구동 전압의 저전압화를 실현할 수 있다.

1픽셀내의 중심부에는 상기 제2 게이트 전극을 배치하고, 상기 중심부를 둘러싸는 주변부에는 상기 제1 게이트 전극을 배치하는 것을 특징으로 한다.

1픽셀내의 중심부에는 상기 제2 게이트 전극을 배치하고, 상기 중심부를 둘러싸는 주변부에는 상기 제1 게이트 전극을 배치하며, 상기 제1 게이트 전극을 둘러싸는 영역에는 상기 제2 게이트 전극을 배치하는 것을 특징으로 한다.

본 발명에 따르면, 기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 형성된 게이트 개구부와, 상기 게이트 개구부에 형성된 에미터와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 게이트 전극은, 상기 게이트 개구부 및 상기 에미터를 복수 둘러싸는 동시에 제1 높이로 이루어지는 제1 게이트 전극 영역과, 상기 제1 게이트 전극 영역을 둘러싸고 상기 제1 높이 보다 높은 제2 높이로 이루어지는 제2 게이트 전극 영역을 갖는 것을 특징으로 한다.

이로써, 전자 빔의 확산의 제어성을 높임과 동시에, 전자 방출량 억제 시에, 전류 밀도가 높은 픽셀 중심부에서의 전자 방출량의 억제 효과를 높이고, 표시장치에서의 흑의 플로팅을 방지하는 것을 가능하게 하고 있다.

또한, 본 발명에 따르면, 상기 게이트 전극과 상기 에미터 사이에 전위차를 제공할 때, 상기 게이트 개구부에 상기 제1 높이 넘어로 상기 애노드 전극 방향으로 돌출하지 않는 위로 돌출한 등전위 면과 상기 제1 및 제2 높이 사이에서 아래로 돌출하는 등전위 면을 형성하는 것을 특징으로 한다.

또한, 본 발명에 따르면, 상기 게이트 전극은 상기 제1 높이로 된 제3 게이트 전극 영역을 더 포함하는 것을 특징으로 한다.

본 발명에 따르면, 기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 형성된 복수의 게이트 개구부와, 상기 게이트 개구부에 제공되어 픽셀을 형성하는 복수의 에미터와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 게이트 전극은, 제1 높이로 이루어지는 제1 게이트 전극 영역과, 상기 제1 게이트 전극 영역보다도 픽셀 중앙측을 향해 배치되어 게이트 개구부를 복수 갖는 동시에 상기 제1 높이 보다 높은 제2 높이로 이루어지는 제2 게이트 전극 영 역을 갖는 것을 특징으로 한다.

또한, 본 발명에 따르면, 상기 에미터와 상기 제2 게이트 전극 영역 사이에 인가하는 전위가 상기 에미터와 상기 제1 게이트 전극 영역 사이에 인가하는 전위 보다 작은 것을 특징으로 한다.

또한, 본 발명에 따르면, 상기 에미터와 상기 제3 게이트 전극 영역 사이에 인가하는 전위가 상기 에미터와 상기 제2 게이트 전극 영역 사이에 인가하는 전위 보다 작은 것을 특징으로 한다.

또한, 본 발명에 따르면, 복수의 에미터의 픽셀내에서의 분포에 면내 분포를 갖게 하는 것을 특징으로 한다. 이로써, 픽셀 내에서의 전자 빔의 균일화와 동시에, 에미터-게이트간에서의 절연 파괴가 일어나는 확률을 감소시킬 수 있다.

또한, 바람직하게는, 발라스트 저항층을 형성함으로써, 전계 강도의 차에 의한 전자 방출량의 변화량을 억제하고, 픽셀 내에서의 전자 빔의 균일화를 가능하게 한다.

또한, 바람직하게는, 일본 특허 출원 제1999-214976호에 기재된 바와 같이, 발라스트 저항층 형성 시에, 에미터를 분할함으로써, 에미터 면내 방향으로의 전류의 확산을 방지하고, 픽셀 내에서의 전자 빔의 균일성을 더욱 향상시키는 것을 가능하게 한다.

또한, 바람직하게는, 10V/μm 이하의 전계 강도에서 전자 방출을 행하는 재료를 에미터로 사용함으로써, 방전 등에 의한 절연 파괴의 방지를 가능하게 하는 것이다.

본 발명의 필드 에미션 디스플레이에 의하면, 상기 전자 방출 장치가 2차원 매트릭스 형태로 형성되어 있는 것을 특징으로 한다.

본 명세서는 본원의 우선권의 기초인 일본 특허 출원 제2001-25779호의 명세서 및 도면에 기재된 내용을 포함한다.

도1은 종래의 필드 에미션 디스플레이의 구성을 나타낸 단면도,

도2는 종래의 전계 방출형 전자원 구조를 나타낸 단면도,

도3은 종래의 전계 방출형 전자원에 있어서, 위로 돌출한 등전위 면과 아래로 돌출한 등전위 면에 의해 형성되는 정전 렌즈 및 그 경우의 전자의 이동을 나타낸 단면도,

도4는 종래의 전계 전자 방출형 전자원 구조 및 전자 방출 시에 형성되는 등전위 면을 나타낸 단면도,

도5는 종래의 전계 방출형 전자원 구조의 전자 빔의 확산을 나타낸 단면도,

도6은 종래의 전계 방출형 전자원 구조의 전자 빔의 확산을 나타낸 단면도,

도7a는 종래의 전계 전자 방출형 전자원의 전자 방출 시에 형성되는 등전위 면을 나타낸 단면도,

도7b는 본 발명의 전계 전자 방출형 전자원의 전자 방출 시에 형성되는 등전위 면을 나타낸 단면도,

도8은 본 발명의 제1 실시예의 전자 방출 장치의 구성을 나타낸 단면도,

도9는 본 실시예의 전자 방출 장치의 제조 공정을 나타낸 공정 단면도,

도10은 본 발명에 있어서, 제1 게이트 영역의 게이트 전극 막 두께를 변화시킬 때에, 게이트를 통과 가능한 에미터의 전자 빔 방출 면적의 게이트 개구 면적에 대한 비율을 나타낸 도면,

도11은 본 발명의 제2 실시예의 전자 방출 장치의 구성을 나타낸 단면도,

도12는 본 실시예의 전자 방출 장치의 제조 공정을 나타낸 공정 단면도,

도13은 본 발명의 제3 실시예의 전자 방출 장치의 구성을 나타낸 사시도,

도14는 도13의 A-A선의 단면도,

도15는 본 실시예의 전자 방출 장치의 게이트 단차에 의해 둘러싸인 에미터의 수가 많을 때 (5×5)의 전자 빔 스폿을 나타낸 도면,

도16은 본 실시예의 전자 방출 장치의 게이트 단차에 의해 둘러싸인 에미터의 수가 적을 때 (3×3)의 전자 빔 스폿을 나타낸 도면,

도17은 본 발명의 제4 실시예의 전자 방출 장치의 구성을 나타낸 단면도,

도18은 본 실시예의 전자 방출 장치의 구성을 나타낸 평면도,

도19는 본 발명의 제5 실시예의 전자 방출 장치의 구성을 나타낸 단면도,

도20은 본 발명의 제6 실시예의 전자 방출 장치의 구성을 나타낸 단면도,

도21은 본 실시예의 전자 방출 장치의 구성을 나타낸 평면도, 및

도22는 본 발명의 제7 실시예의 전자 방출 장치의 구성을 나타낸 단면도이다.

이하, 첨부 도면를 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한 다.

먼저, 본 발명의 기본적인 개념에 대해 설명한다.

본 발명은, 적어도 전자 방출부와 전자 방출량 제어부를 구비하고, 전자 빔을 이용하여 복수의 픽셀을 표시하는 표시 장치에 사용되는 전자 방출 장치에 있어서, 전자 방출량 제어부 근방의 전계 강도를 1픽셀(또는 1서브 픽셀) 내의 중심부와 주변부에서 다른 값으로 하는 구성으로 됨으로써, 전자 빔의 확산을 제어할 수 있게 된다.

또한, 바람직하게는, Ea≥Eg로 함으로써, 게이트 전극을 집속 전극으로도 작용하도록 하여, 집속 전극을 별도로 마련할 필요가 없어서 공정을 단순화할 수 있음과 동시에, 손실로 되는 게이트 전류를 감소시키고, Ea와 Eg의 비에 관계없이 전자 빔의 확산을 제어하는 것을 가능하게 하는 것이다.

본 발명에서와 같이, 애노드-에미터 간의 전계 강도가, 게이트―에미터 간의 전계 강도보다 큰 상태에서, 게이트에 인가되는 정전위를 변화시키고, 에미터의 전자 방출량을 제어하는 경우, 도7b에 나타낸 바와 같이, 게이트―에미터간은 게이트의 정전위에 의해, 위로 돌출한 등전위 면(23)이 형성된다. 그 때에, 게이트 개구부 부근에서는 애노드에서의 전계가 침입하게 되기 때문에, 아래로 돌출한 등전위 면(24)이 형성됨으로써, 위로 돌출한 등전위 면(23)이, 게이트 전극 위치보다 애노드 방향으로 돌출하지 않는다.

한편, 종래의 냉음극 전자원과 같이, 애노드-에미터간의 전계 강도가, 게이트-에미터간의 전계 강도보다 작은 상태에서, 게이트로 인가되는 정전위를 변화시 켜서, 에미터의 전자 방출량을 제어하는 경우, 도7a에 나타낸 바와 같이, 위로 돌출한 등전위 면(23)이 형성되는 동시에, 애노드에 의해 형성되는 전계가 약하기 때문에, 위로 돌출한 등전위 면이, 게이트 전극 위치에서 애노드 방향으로 돌출하게 된다.

이하, 상기 기본적인 개념에 따라서 본 발명의 실시예에 대해 상세하게 설명한다. 제1 및 제2 실시예에서는, 게이트 전극에 단차를 제공함에 따라, 전자 방출부와의 거리가 일정이 아닌 구조로 하여, 전계 강도를 중심부와 주변부에서 다른 값으로 하는 예이다.
제1 실시예

삭제

도8은, 본 발명의 제1 실시예의 전자 방출 장치의 구성을 나타내는 단면도이다. 본 실시예의 설명에 있어서, 도2 내지 도6과 동일한 구성 부분에는 동일 참조 부호를 첨부하고 있다.

본 실시예의 전자 방출 장치는, 기판, 게이트 절연막, 게이트 금속이 적층 구조로 되어 있고 게이트 금속과 게이트 절연막에 홀(개구부)을 가지며, 그 홀의 최하층에 에미터를 갖는 구조의 냉음극 전계 방출형 전자원이다.

도8에서, 참조 부호 1은 기판, 2는 게이트 절연막, 3은 전계 방출부(에미터), 4는 개구 폭 Wh, 막 두께 Tg1을 갖는 Cu(제1 금속)로 이루어지는 게이트 전극 제1층, 5는 개구 폭 Wg, 막 두께 Tg2(단, Wh<Wg,Tg1≪Tg2)를 갖는 Al(제2 금속)로 이루어지는 게이트 전극 제2층, 6은 방출 전자(전자 궤도), 7은 등전 위 면, 11은 애노드 전극이다.

상기 게이트 전극 제1층(4) 및 게이트 전극 제2층(5)은, 적어도 전자 방출량 제어부 근방에서의 개구 폭이 다르게 되어 있기(Wh<Wg) 때문에, 단차 구조를 갖는 게이트전극으로 되어 있다.

본 실시예에서는, 막 두께도 대폭적으로 다르기(Tg1≪Tg2) 때문에, 게이트전극의 단차가 보다 명료하다. 상기 게이트 전극 제1층(4) 및 게이트 전극 제2층(5)은, 전체로서, 제어 전극 및 집속 전극을 구성한다. 본 실시예에서는, 게이트 전극에 2종류의 재료의 금속을 사용하여 게이트 전극에 단차를 제공함에 의해, 게이트 전극(전자 방출량 제어부) 근방의 전계 강도를 1픽셀(또는 1서브 픽셀) 내의 중심부와 주변부에서 다른 값으로 하는 것이다. 예컨대, 게이트 절연막(2)의 막 두께 To1을 3μm, 게이트 전극 제1층(4)의 막 두께 Tg1을 5000Å, 게이트 전극 제2층(5)의 막 두께 Tg2를 3μm, 게이트 전극 제1층(4)의 개구 폭 Wh를 3μm, 게이트전극 제2층(5)의 개구 폭 Wg를 9μm, 에미터-애노드간 거리 Ha를 1mm, 게이트 온전압 3V, 애노드전압을 5000V로 하면, 전자 빔의 스폿 사이즈가 19.46μm로 되어, 게이트 전극 제2층(5)이 없는 경우의 전자 빔의 스폿 사이즈 27.33μm와 비교하여 28.8%정도 작아져 있다.

여기에서, 게이트 전극으로 2종류의 재료의 금속을 사용한 것은, 제1 게이트 전극층과 제2 게이트 전극층이 다른 작용을 구비함에 의해, 게이트 전류가 흐르는 것에 의한 게이트 전극의 발열, 전자 및 이온의 충격 등에 의한 가스 발생에 따른 이상 방전 등을 방지하고, 보다 전자 방출의 안정성, 에미터의 파괴 방지 특성을 향상시키고, 또한 게이트전극의 단차를 정밀도 양호하게 형성하는 것도 가능하게 되기 때문이다. 그리고, 제1 게이트 전극(게이트 전극 제1층)에는, 에미터에서 방출된 전자의 일부가 들어갈 가능성이 있기 때문에, 저저항의 금속 재료를 적층시키는 것이 필요하다. 그 구체적 재료로서는, Cu, Al 등을 들 수 있다.

다음에, 제2 게이트 전극(게이트 전극 제2층)은, 애노드―게이트 사이에서의 방전 발생 전압이 상승하기 때문에, 고융점 금속이 바람직하고, 전자 방출시의 가스 발생에 의한 방전 발생을 방지할 수 있다. 또한, 고융점 금속 이외에도 가스 방출이 적은(가스를 생성하기 어려운) 금속 재료를 적층 하는 것도 바람직하며, 가스 방출에 의한 진공도의 악화를 방지할 수 있다. 그 구체적 재료로서는, W, Mo, Nb 등의 고융점 금속이나, Al, SUS 등의 철계 합금을 사용할 수 있다. Al 재료의 경우, 게이트 전극 1층째에도 사용할 수 있기 때문에, 제1층, 제2층 모두 동일 재료로 되지 않도록 주의가 필요하다.

제1 실시예의 전자 방출 장치의 제조 방법의 일례에 대해 설명한다.

도9는, 본 실시예의 전자 방출 장치의 제조 공정을 나타내는 공정 단면도이다. 도9는, 전자 방출 장치의 제조 공정의 개요를 나타내는 것이고, 본 공정의 제조장치로서는 생산성 등을 고려하여 적절한 구조의 장치를 구축하면 된다.

먼저, 도9a의 기판(1)위에 에미터 전극으로 되는 Al을 CVD법에 의해 퇴적하고, 도9b에 나타낸 바와 같이 포토리소그라피에 의해 에미터 전극을 패터닝한다.

다음에, 도9c에 나타낸 바와 같이, SOG(Spin On Glass)를 사용하여 두께 3μm의 게이트 절연막(2)을 형성한다.

다음에, 도9d에 나타낸 바와 같이, Cu를 사용한 증착 또는 스퍼터링에 의해 두께 5000Å의 게이트 전극 제1층(4)을 퇴적한다.

다음에, 도9e에 나타낸 바와 같이, Al을 사용한 증착 또는 스퍼터링에 의해 두께 3μm의 게이트 전극 제2층(5)을 퇴적한다.

다음에, 도9f에 나타낸 바와 같이, 게이트 전극 제2층(5)을 에칭하여 폭 9μm의 개구를 형성하여, 게이트 전극에 단차를 형성한다.

다음에, 도9g에 나타낸 바와 같이 게이트 전극 제2층(5)을 에칭하여 형성된 개구의 중심부의 게이트 전극 제1층(4)을 에칭하여 폭 3μm정도의 개구를 형성함과 동시에, 게이트 절연막(2)을 버퍼드 불화 수소산으로, 에미터(3)가 나타날 때까지 에칭한다. 이 때 에미터(3)는 버퍼드 불화수소산에 의해 에칭되지 않기 때문에 에칭 스토퍼로서 작용한다. 여기까지의 공정에 의해 전자 방출장치가 완성된다.

게이트 전극의 형성 방법은, 증착이나 스퍼터링 뿐만 아니라 전해 도금 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 등을 사용해도 된다.

이상 설명한 바와 같이, 제1 실시예의 전자 방출 장치는, 2종류의 금속을 이용하여 게이트 전극에 단차를 형성함에 의해, 전자 방출량 제어부 근방의 전계 강도를 1픽셀내의 중심부와 주변부에서 다르게 하는 구성으로 했기 때문에, 도8과 도2e를 비교하여 명백한 바와 같이 전자 빔의 확산을 제어할 수 있고, 저전압으로, 높은 방출 전류 밀도가 가능한 전계 방출형 전자원 어레이를 사용한 디바이스를 저렴하게 실현할 수 있다.

또한, 제1 게이트 전극 영역의 막두께를 두껍게 하는 것은, 애노드 전극 전 위에 의한 전계의 에미터면으로의 침입을 방지하는 효과가 커지기 때문에, 전자 방출량을 제어하는 효과를 증가시킬 수 있다.

그러나, 전자 방출량 제어를 게이트 전극에 인가하는 정전위를 변화시켜서 행하는 경우, 제1 게이트 전극 영역의 막두께를 너무 두껍게 하면, 게이트에 유입하는 전자가 증가하여, 손실되게 된다.

전계 시뮬레이션에 의해 그 손실을 추측한 결과를 도10에 나타낸다. 애노드-에미터간의 전계 강도 Ea를 7.5V/μm, 게이트―에미터간의 전계 강도 Eg를 5V/μm, 도8의 게이트 개구 폭 Wh를 5μm로 하고, 전자 궤도 계산은, 에미터 영역을 중심으로부터 동심원상으로 11 등분하고, 그 각각의 영역에서 전자가 방출된다고 하여 계산을 행한다.

도10a는, 도8의 게이트 절연막 두께 TO1을 3μm로 일정하게 하고, 게이트 전극 막 두께를 변화시켰을 때, 게이트를 통과 가능한 에미터의 전자 빔 방출 면적의 게이트 개구 면적에 대한 비율을 나타낸 도면이다.

도10b는, 도8의 게이트 절연막 두께 TO1과 제1 게이트 영역의 막 두께 Tg1의 합을 3μm로 일정하게 하고, 게이트 전극 막 두께 Tg1을 변화시켰을 때, 게이트를 통과 가능한 에미터의 전자 빔 방출 면적의 게이트 개구 면적에 대한 비율을 나타낸 도면이다.

이 경우, 막 두께 Tg1의 증가에 따라 게이트-에미터간의 거리가 근접하게 되고, 게이트-에미터간의 전계 강도의 값을 일정(5V/μm)하게 하기 때문에, 게이트에 인가하는 전위는 감소하게 되어, 구동면에서는, 구동 전압을 저하시키게 된다. 이 러한 결과로부터, 게이트 전극에 정전위를 인가하는 경우, 에미터 주변부의 전자는, 게이트 전극으로 유입하기 때문에, 에미터 영역은, 게이트 개구의 중심에 배치하고, 그 폭 We는, We≤0.8×Wh로 하는 것이 바람직하다.

또한, 제1 게이트 영역의 막 두께 Tg1은, 게이트 개구 폭에 대해, Wh/Tg1>5/1.5의 관계를 만족하는 것이 바람직하다.

또한, 제1 게이트 전극층과 제2 게이트 전극층이 다른 작용을 구비함에 의해, 게이트 전류가 흐르는 것에 의한 게이트 전극의 발열, 전자 충격등에 의한 가스 발생에 따른 이상 방전 등을 방지하고, 전자 방출 안정성, 에미터의 파괴 방지 특성을 더욱 향상시킬 수 있다.
제2 실시예

삭제

도11은, 본 발명의 제2 실시예의 전자 방출 장치의 구성을 나타내는 단면도이다. 도8과 동일한 구성 부분에는 동일 참조 부호를 첨부하고 있다.

본 실시예의 전자 방출 장치는, 제1 실시예에서와 같이, 기판, 게이트 절연막, 게이트 금속이 적층 구조로 되어 있고 게이트 금속과 게이트 절연막에 홀(개구부)을 가지며, 그 홀의 최하층에 에미터를 갖는 구조의 냉음극 전계 방출형 전자원이다.

도11에서, 참조 부호 1은 기판, 2는 막 두께 TO1을 갖는 게이트 절연막 제1층, 8은 막 두께 TO2를 갖는 게이트 절연막 제2층, 3은 전계 방출부(에미터), 4는 개구 폭 Wh, 막 두께 Tg1을 갖고 Cu로 이루어지는 게이트 전극, 6은 방출 전자(전 자 궤도), 7은 등전위 면, 11은 애노드 전극이다.

상기 게이트 절연막 제1층(2)의 개구 폭 Wh와 게이트 절연막 제2층(8)의 개구 폭 Wg가 다르기(Wh<Wg) 때문에, 게이트 전극(4)은 단차 구조로 되고, 제어 전극 및 집속 전극을 구성한다.

본 실시예에서는, 2종류의 절연막(2,8)을 사용하여 게이트 전극 제1층, 게이트전극 제2층을 형성하고, 단차를 형성함에 의해, 전자 방출량 제어부 근방의 전계 강도를 1픽셀(또는 1서브 픽셀) 내의 중심부와 주변부에서 다른 값으로 하는 것이다. 사이즈는, 예컨대, 게이트 절연막 제1층(2)의 막 두께 TO1을 3μm, 게이트 절연막 제2층(8)의 막 두께 TO2를 3μm, 게이트 전극(4)의 막 두께 Tg1을 5000Å, 게이트 절연막 제1층(2)의 개구 폭 Wh를 3μm, 게이트 절연막 제2층(8)의 개구 폭 Wg를 9μm, 에미터-애노드간 거리 1mm, 게이트 온전압 3V, 애노드 전압을 5000V로 하면, 전자 빔의 스폿 사이즈가 9.73μm로 되고, 게이트 절연막 제2층(8)이 없는 경우, 전자 빔의 스폿 사이즈 13.67μm에 비해 28.8%정도 작아져 있다.

여기에서, 절연막으로 2종류의 재료를 사용한 것은, 제1 절연막과 제2 절연막이 다른 작용을 구비함에 의해, 게이트 전극과 에미터 사이에서의 연면(沿面) 방전(기체 내 또는 진공 중에 배치된 방전 전극간에 절연물의 고체면이 존재할 때, 이 고체면(경계면)을 따라서 일어나는 방전을 의미함) 또는 에미터 주변부의 온도 상승에 의한 가스 발생에 따른 이상 방전을 방지하고, 전자 방출 안정성, 에미터의 파괴 방지 특성을 더욱 향상시키며, 또한 절연막의 단차를 정밀도 양호하게 형성하는 것도 가능하게 되기 때문이다.

절연막 제1층에는, 비유전율이 작은 재료를 사용하는 것이 필요하다. 즉, 비유전율이 작은 재료는, 연면 방전의 출발점이 되는 전극과 유전체와 진공이 접하는 3중 접점이라 하는 부분에서의 전계 강도를 작게 할 수 있기 때문에, 연면 방전의 발생을 방지할 수 있다. 그 구체적 재료로서는, SOG 등의 실리카계 재료, SiOx 등을 들 수 있다.

절연막 제2층에는, 대면적에 용이하고 (두껍게) 도포될 수 있는 재료이면서, 그의 열분포를 억제하기 위해, 열전도가 양호한 재료인 것이 필요하다. 그 구체적 재료로서는, 알루미나 졸 등을 사용하면 좋다. 즉, SOG 등에 비해 한 번의 도포에 의해 두꺼운 막을 형성할 수 있기 때문에, 공정을 단축할 수 있고, 또한 절연막 제1층에 사용하는 실리카계의 재료와 비교하여, 열전도가 양호하다.

제2 실시예의 전자 방출 장치의 제조 방법의 일례에 대해 설명한다.

도12는, 본 실시예의 전자 방출 장치의 제조 공정을 나타내는 공정 단면도이다. 또한, 도12는 전자 방출 장치의 제조 공정의 개요를 나타내는 것이고, 본 공정의 제조장치로서는 생산성 등을 고려하여 적절한 구조의 장치를 구축하면 된다.

먼저, 도12a의 기판(1)위에 에미터 전극으로 되는 Al을 CVD법에 의해 퇴적하고, 도12b에 나타낸 바와 같이 포토리소그라피에 의해 에미터 전극을 패터닝한다.

다음에, 도12c에 나타낸 바와 같이, SOG를 사용하여 두께 3μm의 게이트 절연막(2)을 형성한다.

다음에, 도12d에 나타낸 바와 같이, 알루미나 솔을 사용하여 두께 3μm의 게이트절연막 제2층(8)을 형성한다.

다음에, 도12e에 나타낸 바와 같이, 게이트 절연막 제2층(8)을 인산계의 에천트를 사용하여 에칭하여 폭 10μm의 개구를 개방하여, 게이트 절연막에 단차를 형성한다.

다음에, 도12f에 나타낸 바와 같이, Cu를 사용한 증착 또는 스퍼터링에 의해 단차 구조를 갖는 두께 5000Å의 게이트 전극(4)이 형성된다.

다음에, 도12g에 나타낸 바와 같이, 게이트 전극(4) 단차부 하단의 중심부의 게이트전극을 에칭하여 폭 3μm 정도의 개구를 개방하고, 게이트 절연막 제1층(2)을 버퍼드 불화 수소산으로, 에미터(3)가 나타날 때까지 에칭한다. 여기까지의 공정에 의해 전자 방출 장치가 완성된다.

게이트 전극으로 사용한 Cu는 전기저항이 충분히 낮다면 어떠한 금속이라도 좋고, 게이트 전극의 형성 방법도 증착이나 스퍼터링 뿐만 아니라 전해 도금이나 MOCVD 등을 사용해도 된다.

이상 설명한 바와 같이, 제2 실시예의 전자 방출 장치는, 게이트 절연막에 2종류의 절연체를 사용하여 게이트 전극(4)에 단차 형상을 제공함에 의해 전자 방출량 제어부 근방의 전계 강도를 1픽셀내의 중심부와 주변부에서 다르게 한 구성이기 때문에, 제1 실시예에서와 같이, 전자 빔의 확산을 제어할 수 있고, 저전압으로, 높은 방출 전류 밀도가 가능한 전계 방출형 전자원 어레이를 사용한 디바이스를 저렴하게 실현할 수 있다.

제3 실시예

도13은, 본 발명의 제3 실시예의 전자 방출 장치의 구성을 나타낸 사시도, 도14는 도13의 A-A'선의 단면도이다. 도8과 동일한 구성 부분에는 동일 참조 부호를 첨부하고 있다.

본 실시예의 전자 방출 장치는, 제1 실시예에서와 같이, 기판, 게이트 절연막, 게이트 금속이 적층 구조로 되어 있고 게이트 금속과 게이트 절연막에 홀(개구부)을 갖고, 그 홀의 최하층에, 1픽셀에 대해 복수의 에미터를 갖는 구조의 냉음극 전계 방출형 전자원이다.

도13 및 도14에 있어서, 참조 부호 1은 기판, 2는 게이트 절연막, 3은 복수의 전계 방출부(에미터), 4는 각 에미터의 개구 폭 Wh, 막 두께 Tg1을 갖고 Cu(제1 금속)로 이루어지는 게이트 전극 제1층, 5는 1픽셀당의 복수의 에미터의 개구 폭 Wgu, 막 두께 Tg2(단, Wh≪Wgu, Tg1≪Tg2)를 갖는 Al(제2 금속)로 된 게이트 전극 제2층, 6은 방출 전자(전자 궤도), 11은 애노드 전극이다.

여기에서, 최외주의 에미터를 둘러싸는 게이트 전극에 대해서는, 제1 실시예에서와 마찬가지이고, 게이트 전극 제1층(4) 및 게이트 전극 제2층(5)이, 단차 구조를 갖는 게이트 전극으로 되어 있다.

도13에 나타내는 바와 같이, 복수의 에미터를 모두 동시에 구동할 때, 최외주의 에미터를 둘러싸도록 게이트 전극에 단차를 형성한다. 이 단차의 높이는, 1픽셀 당의 에미터 수가 많고 Wgu가 클 때는 높고, 에미터 수가 적고 Wgu가 작을 때는 낮게 하는 것이 바람직하다. 예컨대, 게이트 절연막의 막 두께 To1을 3μm, 게이트 전극 제1층(4)의 막 두께 Tg1을 5000Å,게이트 전극 제1층(4)의 개구 폭 Wh를 3μm, 에미터 최외주에서 게이트 단차까지의 거리 Ls를 3μm, 에미터 간격 Lp를 3μm, 에미터-애노드간 거리 Ha를 1mm, 게이트 온전압 3V, 애노드 전압 5000V, 게이트 단차 내측의 에미터 수 5×5일 때, 게이트 전극 제2층(5)의 막 두께 Tg2를 0.75μm로 하면 전자 빔의 스폿은 게이트 단차로부터 5.1μm까지 확산하지만, Tg2를 1.5μm로 하면, 전자 빔의 스폿은 게이트 단차로부터 2.9μm로 확산이 억제된다.동일한 구성에서, 게이트 단차 내측의 에미터 수가 3×3일 때는, Tg2를 1.5μm로 하면 전자 빔의 스폿은 게이트 단차로부터 6.7μm까지 확산되지만, Tg2를 0.75μm로 하면 전자 빔의 스폿은 게이트 단차로부터 5.1μm로 억제된다. 게이트 전극 제2층의 두께 Tg2가 0일 때는 에미터군 최외주에서 11.5μm정도 확산된다.

도15는 본 실시예의 전자 방출 장치의 게이트 단차로 둘러싸인 에미터 수가 많을 때 (5×5)의 전자 빔 스폿을 나타낸 도면, 도16은 그 게이트 단차로 둘러싸인 에미터가 적을 때 (3×3)의 전자 빔 스폿을 나타낸 도면이다.

이들 도면에 있어서, 참조 부호 9는 본 실시예에 의한 게이트 단차가 있는 경우의 전자 빔의 스폿(해칭 부분 참조), 10은 종래 기술에 의한 게이트 단차가 없는 경우의 전자 빔의 스폿을 나타낸다.

상기 도13 및 도14에 나타낸 전자 방출 장치와 같이, 게이트 단차 내측의 에미터 수가 5×5인 경우의 게이트 단차의 유무에 의한 전자 빔 스폿의 차이를 도15에 나타내고, 또한 게이트 단차 내측의 에미터 수가 3×3인 경우의 게이트 단차의 유무에 의한 전자 빔 스폿의 차이를 도16에 나타낸다.

이들 도면에 의해 게이트의 단차에 의해 전자 빔의 확산이 억제되고 있음을 알 수 있다.

또한, 에미터 수가 3×3인 경우, 전자 빔 스폿이 네구석에서 일부 픽셀 영역 넘어로 확산되지만, 에미터 수를 5×5로 함으로써, 개선되는 것을 알 수 있다.

이상 설명한 바와 같이, 제3 실시예의 전자 방출 장치는, 1픽셀에 대해 복수의 에미터를 구비하고, 최외주의 에미터를 둘러싸도록 게이트 전극에 단차를 형성함으로써, 전자 방출량 제어부 근방의 전계 강도를 1픽셀 내의 중심부와 주변부에서 다른 값으로 할 수 있고, 전자 빔의 확산을 제어할 수 있다.

또한, 본 실시예의 전자 방출 장치는, 2종류의 금속을 사용하여, 최외주의 에미터를 둘러싸도록 게이트 전극에 단차를 형성하고 있지만, 전자 방출량 제어부 근방의 전계 강도를 1픽셀 내의 중심부와 주변부에서 다른 구성으로 하는 것이면 어느 것이라도 좋고, 제2 실시예에서와 같이, 게이트 절연막에 2종류의 절연체를 사용하여 최외주의 에미터를 둘러싸도록 게이트 전극(4)에 단차를 형성한 구성이라도 된다.

제4 실시예

도17은 본 발명의 제4 실시예의 전자 방출 장치의 구성을 나타내는 단면도이고, 도18은 그의 평면도이다. 도8 및 도14와 동일한 구성 부분에는 동일 참조 부호를 첨부하고 있다.

본 실시예의 전자 방출 장치는, 제1 및 제3 실시예에서와 같이, 기판, 게이트 절연막, 게이트 금속이 적층 구조로 되어 있고 게이트 금속과 게이트 절연막에 홀(개구부)을 가지며, 그 홀의 최하층에, 1픽셀에 대해 복수의 에미터를 갖는 구조의 냉음극 전계 방출형 전자원이다.

도17 및 도18에 있어서, 참조 부호 1은 기판, 14는 캐소드 배선, 15는 발라스트 저항층, 2는 게이트 절연막, 3은 복수의 전계 방출부(에미터), 4는 Cu로 된 게이트 전극 제1층, 5는 픽셀 중심부에만 형성된 Al로 이루어진 게이트 전극 제2층, 6은 방출 전자(전자 궤도), 12는 픽셀 중심부의 전자 빔, 13은 픽셀 주변부에서의 전자 빔이다..

본 실시예에서는, 도17에 나타낸 바와 같이, 게이트 전극 제2층(5) 형성 시에, 마스킹을 행하여, 게이트 전극 제2층(5)을 픽셀 중심부에만 형성한다(h2>h1). 픽셀 주변부에서의 게이트 전극 제1층(4)의 높이를 h1, 픽셀 중심부에서의 게이트 전극 제1층(4) 및 게이트 전극 제2층(5)의 높이를 h2(h2>h1)로 한다.

픽셀 중심부(h2의 영역)에서는, 픽셀 주변부(h1의 영역)보다 (게이트 개구/게이트 높이)의 값이 작기 때문에, 도17의 픽셀 중심부의 전자 빔(12), 픽셀 주변부에서의 전자 빔(13)과 상기 도6의 전자 빔을 비교하여 알 수 있는 바와 같이, 각 에미터에서 방출되는 전자의 방출량 억제 효과를 높일 수 있다.

이 경우, 픽셀 중심부(h2의 영역)에서는, 애노드면에서의 전자 빔 스폿은 확산되지만, 픽셀 영역 외로 확산되는 전자 빔 만이 문제로 되기 때문에, 표시에 있어서 문제는 생기지 않는다.

한편, 픽셀 주변부(h1의 영역)에서는, 각 에미터로부터 방출되는 전자의 방출량 억제 효과는 중심부 보다 뒤떨어지지만, 전자 빔 스폿을 적게할 수 있다.

이로써, 방출되는 전자 빔이 전체적으로, 픽셀 영역 넘어로 확산되는 것을 방지할 수 있다.

또한, 상기한 구성을 하면 전계 강도가 다르기 때문에, 전자 방출량도 다르게 되지만, 본 실시예에서는, 발라스트 저항층(15)을 삽입하고 도18에 나타내는 바와 같이 픽셀 주변부의 게이트 개구의 면내 분포를, 픽셀 중심부보다 덜 조밀하게 함으로써, 전계 강도가 다른 픽셀 주변부와 중심부에서의 전자 방출 특성의 면내 균일화를 실현할 수 있다.

이로써, 각 에미터에서의 전자 빔의 겹침에 의해, 전류 밀도가 증가된 픽셀 중심부에서의 전자 방출량의 억제 효과가 높아지고, 표시 장치에서의 흑의 플로팅을 방지할 수 있다.

이상 설명한 바와 같이, 제4 실시예의 전자 방출 장치는, 1픽셀에 대해 복수의 에미터를 구비하고, 픽셀 중심부에서의 게이트 전극 제1층(4) 및 게이트 전극 제2층(5)의 높이 h2를, 픽셀 주변부에서의 게이트 전극 제1층(4)의 높이 h1보다 높게(h2>h1) 구성하기 때문에, 전자 방출량 제어부 근방의 전계 강도를 1픽셀 내의 중심부와 주변부에서 다른 값으로 할 수 있어서, 전자 빔의 확산을 제어할 수 있다.

제5 실시예

도19는 본 발명의 제5 실시예의 전자 방출 장치의 구성을 나타내는 단면도이다. 도17과 동일한 구성 부분에는 동일 참조 부호를 첨부하고 있다.

제4 실시예에서는, 게이트 전극 제2층(5)을 픽셀 중심부에만 형성한 예이지만, 본 실시예에서는, 도19에 나타낸 바와 같이 게이트 전극 제2층 형성 시에, 마스킹을 행하고, 게이트 전극 높이 h2로 되는 게이트 전극 제2층을 픽셀 외주부와 중심부에 형성하고, 그 사이에 게이트 전극 제1층만으로 된 게이트 높이 h1의 영역을 형성한다(h2>h1).

이로써 제4 실시예와 비교하여, 픽셀 전체적으로 아래로 돌출한 등전위 면이 형성되기 때문에, 픽셀 전체적으로 집속 효과를 갖게 할 수 있고, 전자 빔의 확산의 제어성을 더욱 향상시킬 수 있다.

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제6 실시예

제4 및 제5 실시예에서는, 게이트 전극 높이 h2로 되는 게이트 전극 제2층(5)을 픽셀 중심부 또는 외주부에 형성하여, 전자 방출량 제어부 근방의 전계 강도를 1픽셀내의 중심부와 주변부에서 다른 값으로 하고 있지만, 복수의 에미터를, 각각 독립하여 전위 제어 가능하게 구성하면, 게이트 전극 제2층의 형성은 불필요하게 된다. 이 예를 제6 실시예에 의해 설명한다.

도20은 본 발명의 제6 실시예의 전자 방출 장치의 구성을 나타내는 단면도이고, 도21은 그의 평면도이다. 도17 및 도18과 동일한 구성 부분에는 동일 참조 부호를 첨부하고 있다.

도20 및 도21에 있어서, 참조 부호 1은 기판, 14는 캐소드 배선, 15는 발라스트 저항층, 2는 게이트 절연막, 3은 복수의 전계 방출부(에미터), 4는 픽셀 중심 부에 형성된 게이트 전극 제1층, 16은 픽셀 주변부에 형성된 게이트 전극 제1층, 6은 방출 전자(전자 궤도), 12는 픽셀 중심부의 전자 빔, 13은 픽셀 주변부에서의 전자 빔이다.

도20에 나타낸 바와 같이, 게이트 전극 제1층 형성 시에, 픽셀 내에서 게이트 전극을 전기적으로 분리하고, 픽셀 중심부의 게이트 전극 제1층(4)의 전위를 Vg1로 유지하고, 픽셀 주변부의 게이트 전극 제1층(16)의 전위 Vg2를 그것보다 높은 전위(Vg2>Vg1)로 설정한다.

즉, 에미터(3)와 게이트 전극 사이의 전위차의 대소 관계를 1픽셀내의 주변부에서 중심부로 향하여, 동심원상으로 크다가, 작게 되도록 게이트 전극의 전위를 설정한다.

게이트 전위가, 픽셀 중심부의 전자 빔(12)(Vg1의 영역)에서는, 픽셀 주변부의 전자 빔(13)(Vg2의 영역)보다 작기 때문에, 각 에미터로부터 방출되는 전자의 방출량 억제 효과를 높일 수 있다.

이 경우, 픽셀 중심부에서는, 애노드면의 전자 빔 스폿에서는 확산되지만, 픽셀 영역 외로 확산되는 전자 빔만이 문제가 되기 때문에, 표시에 있어서 문제는 발생되지 않는다.

한편, 픽셀 주변부에서는, 각 에미터로부터 방출되는 전자의 방출량 억제 효과는 중심부 보다 뒤떨어지지만, 전자 빔 스폿을 적게 할 수 있다.

이로써 방출되는 전자 빔이 전체적으로, 픽셀 영역 넘어로 확산됨을 방지할 수 있다.

또한, 전계 강도가 다르기 때문에, 전자 방출량도 다르게 되지만, 본실시예에서는, 제4 실시예에서와 같이, 발라스트 저항층(15)을 삽입하는 것 및 도21에 나타낸 바와 같이 픽셀 주변부의 게이트 개구의 면내 분포를, 픽셀 중심부 보다 덜 조밀하게 함으로써, 전계 강도가 다른 픽셀 주변부와 중심부에서의 전자 방출 특성의 면내 균일화를 실현할 수 있다.

이로써 각 에미터로부터의 전자 빔의 겹침에 의해, 전류 밀도가 높게 되는 픽셀 중심부에서의 전자 방출량의 억제 효과가 높아지고, 표시 장치에서의 흑의 플로팅을 방지할 수 있다.

제7 실시예

제6 실시예에서는, 에미터(3)와 게이트 전극 사이의 전위차의 대소 관계를 1픽셀내의 주변부로부터 중심부로 향하여, 동심원상으로 크다가, 작아지도록 게이트 전극의 전위를 설정한 예이었지만, 본 실시예에서는, 또한 에미터(3)와 게이트 전극 사이의 전위차의 대소 관계를 1픽셀내의 주변부에서 중심부로 향하여, 동심원상으로 작다가, 커지고, 작아지도록 게이트 전극의 전위를 설정하고 있다.

도22는, 본 발명의 제7 실시예의 전자 방출 장치의 구성을 나타내는 단면도이다. 도20과 동일한 구성 부분에는 동일 참조 부호를 첨부하고 있다.

도22에 있어서, 참조 부호 1은 기판, 14는 캐소드 배선, 15는 발라스트 저항층, 2는 게이트 절연막, 3은 복수의 전계 방출부(에미터), 4는 픽셀 중심부에 형성된 게이트 전극 제1층, 16은 픽셀 주변부에 형성된 게이트 전극 제1층, 6은 방출 전자(전자 궤도), 12는 픽셀 중심부의 전자 빔, 13은 픽셀 주변부의 전자 빔이다.

도22에 나타낸 바와 같이, 게이트 전극 제1층 형성 시에, 픽셀 내에서 게이트 전극을 전기적으로 분리하고, 픽셀 외주부와 중심부의 게이트 전극 제1층(4)의 전위를 동전위 Vg1로 유지하고, 그 사이의 게이트 전극 제1층(16)의 전위 Vg2를 그것보다 높은 전위로 설정(Vg2>Vg1)한다.

이로써 제6 실시예와 비교하여, 픽셀 전체적으로 아래로 돌출하는 등전위 면이 형성되기 때문에, 픽셀 전체적으로 집속 효과를 갖게 할 수 있고, 전자 빔의 확산의 제어성을 더욱 향상시킬 수 있다.

또한, 본 실시예의 전자 방출 장치는, 픽셀 외주부와 중심부의 게이트 전극 제1층(4)의 전위를 동전위 Vg1로 유지하고, 그 사이의 게이트 전극제1층(16)의 전위 Vg2를 그것보다 높은 전위로 설정(Vg2>Vg1)하고 있지만,에미터(3)와 게이트전극의 전위차의 대소 관계를 1픽셀내의 주변부에서 중심부로 향하여, 동심원상으로, 작다가, 커지고, 작아지는 것이면 되고, 픽셀 외주부와 중심부의 게이트 전극 제1층(4)의 전위는 다른 전위로 될 수도 있다.

또한, 전자 방출량 제어부 근방의 전계 강도를 1픽셀 또는 서브 픽셀 내의 중심부와 주변부에서 다른 값으로 하는 구성이면, 어떠한 구성이라도 된다. 예컨대, 제1 내지 제5 실시예에서는, 게이트 전극과 에미터 사이의 거리를 변화시키었고, 제6 및 제7 실시예에서는, 분리하여 복수 설치된 게이트 전극과 에미터 사이의 거리를 일정하게 하여, 전자 방출부와 게이트 전극 사이의 전위차의 대소 관계를 변화하도록 하고 있는데, 이들의 조합으로 될 수도 있다.

본 명세서에 인용한 모든 간행물, 특허 및 특허 출원의 내용을 그대로 참조하여 본 명세서에 포함시키고 있다.

상기한 바와 같이, 본 발명에 의하면, 전자 방출량 제어부 근방의 전계 강도를 1픽셀내의 중심부와 주변부에서 다른 값으로 하는 구성으로 됨으로써, 전자 빔의 확산을 제어하는 것이 가능하게 된다.

또한, Ea≥Eg로 함으로써, 게이트 전극을 집속 전극으로서도 작용하도록 하여, 집속 전극을 별도로 마련할 필요가 없어서 공정을 단순화하는 것이 가능하게 됨과 동시에 손실로 되는 게이트 전류를 감소시키고, Ea와 Eg의 비에 관계없이 전자 빔의 확산을 제어하는 것이 가능하게 된다.

또한, 그 경우에, 게이트 개구에 제1 면보다 애노드 방향으로 돌출하지 않는 위로 돌출한 등전위 면과 제1 면과 제2 면 사이에서 아래로 돌출하는 등전위 면이 형성됨으로써, 한 번 약간 확산된 전자 빔을 집속하게 되고, 집속한 전자 빔의 초점을 잇는 위치(크로스오버점)을 애노드 방향으로 시프트할 수 있다. 이로써 크로스오버점 이후의 전자 빔의 확산을 억제할 수 있다.

또한, 게이트 개구 폭/게이트 높이≤5/3으로 함으로써, 전자 방출량을 충분하게 억제할 수 있게 된다.

또한, 전자 방출량 제어부를 1픽셀 내에, 분리하여 복수 설치함으로써, 전자 빔의 확산의 영향은, 외주부에 형성된 게이트 개구부로부터, 픽셀 외측으로 방출되는 전자만으로 된다. 또한, 게이트 개구와 게이트―에미터간의 거리의 비를 유지하면서, 게이트―에미터간의 거리를 작게할 수 있기 때문에, 전자 빔의 확산의 제어성을 높임과 동시에, 전자 방출량의 억제 효과를 유지하고 또한 구동 전압의 저전압화가 가능하게 된다.

또한, 분리하여 복수 제공된 게이트 전극과 전자 방출부 사이의 거리가 일정하고, 전자 방출부와 게이트 전극 사이의 전위차의 대소 관계를 1픽셀내의 주변부에서 중심부로 향하여, 동심원상으로 크다가, 작아지도록 함으로써, 전자 빔의 확산을 제어함과 동시에, 전자 방출량 억제 시에, 전류 밀도가 높은 픽셀 중심부에서의 전자 방출량의 억제 효과를 높이고, 표시 장치에서의 흑의 플로팅을 방지하는 것이 가능하게 된다.

또한, 분리하여 복수 제공된 게이트 전극과 전자 방출부 사이의 거리가 일정하고, 전자 방출부와 게이트 전극 사이의 전위차의 대소 관계를 1픽셀내의 주변부에서 중심부로 향하여, 동심원상으로 작다가, 커지고, 작아지도록 함으로써, 전자 빔의 확산의 제어성을 높임과 동시에, 전자 방출량 억제 시에, 전류 밀도가 높은 픽셀 중심부에서의 전자 방출량의 억제 효과를 높이고, 표시 장치에서의 흑의 플로팅을 방지하는 것이 가능하게 된다.

또한, 분리하여 복수 제공된 게이트 전극과 전자 방출부 사이의 거리의 대소 관계가 1픽셀내의 주변부부터 중심부로 향하여, 동심원상으로 짧다가, 길어지도록 구성함으로써, 전자 빔의 확산의 제어성을 높임과 동시에, 전자 방출량 억제 시에, 전류 밀도가 높은 픽셀 중심부에서의 전자 방출량의 억제 효과를 높이고, 표시 장치에서의 흑의 플로팅을 방지할 수 있다.

또한, 분리하여 복수 제공된 게이트 전극과 전자 방출부 사이의 거리의 대소 관계가 1픽셀내의 주변부로부터 중심부로 향하여, 동심원상으로 길다가, 짧아지고, 길게되는 구성으로 함으로써, 전자 빔의 확산을 제어함과 동시에, 전자 방출량 억제 시에, 전류 밀도가 높은 픽셀 중심부에서의 전자 방출량의 억제 효과를 높이고, 표시 장치에서의 블랙(black) 플로팅을 방지하는 것이 가능하게 된다.

또한, 복수의 전자 방출부의 픽셀내에서의 분포에 면내 분포를 가지게 함으로써, 픽셀내에서의 전자 빔의 균일화와 동시에, 에미터-게이트 사이에서의 절연 파괴 발생 확률을 감소시키는 것이 가능하게 된다.

또한, 발라스트 저항층을 형성함에 의해 전계 강도의 차에 의한 전자 방출량의 변화량을 억제하고, 픽셀내에서의 전자 빔의 균일화가 가능하게 된다.

또한, 발라스트 저항층 형성 시에, 에미터를 분할함으로써, 에미터 면내 방향으로의 전류의 확산을 방지하고, 픽셀내에서의 전자 빔의 균일성을 더욱 향상시키는 것이 가능하게 된다.

또한, 10V/μm 이하의 전계 강도로 전자 방출을 행하는 재료를 에미터에 이용함으로써, 방전 등에 의한 절연 파괴의 방지가 가능하게 된다.

또한, 에미터를 평면으로 하고, 특정 영역에 전자 방출이 집중하지 않게 되기 때문에, 에미터가 파괴되기 어려워진다. 또한, 전자의 방출 영역이 넓기 때문에, 많은 전류가 얻어질 수 있다.

또한, 카본 나노튜브와 같이 저전계에서 전자를 방출하는 재료를 사용함에 의해, 전자를 방출시키는 것에 필요한 게이트―에미터 간의 전계보다 애노드-게이 트간의 전계를 강하게 할 수 있게 되어 본 발명의 구동법이 실현될 수 있다.

또한, 본 발명에 따른 냉음극을 사용함에 의해 집속 전극을 사용하지 않는 간단한 구성에서도, 전자가 확산하지 않기 때문에 크로스토크를 일으키지 않게 되고, 전자를 효율적으로 형광체에 충격시킬 수 있는 필드 에미션 디스플레이가 가능하게 된다.

Claims

삭제
기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 설치된 게이트 개구부에 형성된 에미터와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 절연막은, 제1 재료로 이루어지는 제1 절연막과 상기 제1 절연막 보다 상기 애노드 전극측에 근접하게 형성된 제2 재료로 이루어지는 제2 절연막의 적어도 2종류의 절연막으로 구성되고, 상기 제2 절연막의 개구부 직경이 상기 제1 절연막의 개구부 직경보다 연속적으로 또는 불연속적으로 크고, 상기 게이트 전극이 상기 제1 절연막의 개구부와 상기 제2 절연막의 개구부에 연속하여 형성되어 있는 것을 특징으로 하는 전자 방출 장치.
기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 설치된 게이트 개구부에 형성된 에미터와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 게이트 전극은, 제1 개구부 직경을 갖는 제1 게이트 전극의 영역과 제2 개구부 직경을 갖는 제2 게이트 전극의 영역으로 되고, 상기 제2 개구부 직경은 상기 제1 개구부 직경 보다 연속적으로 또는 불연속적으로 크고, 또한 상기 게이트 전극과 상기 에미터 사이에 전위차를 제공할 때, 상기 제1 게이트 개구부의 영역 근방에, 상기 에미터 측으로부터 상기 애노드 전극측으로 위로 돌출한 등전위 면과 아래로 돌출한 등전위 면이 형성 되는 것을 특징으로 하는 전자 방출 장치.
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기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 1픽셀 내에 복수 설치된 게이트 개구부에 형성된 복수의 에미터와, 상기 복수의 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

1픽셀내의 중심부에는 상기 제2 게이트 전극을 배치하고, 상기 중심부를 둘러싸는 주변부에는 상기 제1 게이트 전극을 배치하며, 상기 제1 게이트 전극을 둘러싸는 영역에는 상기 제2 게이트 전극을 배치하는 것을 특징으로 하는 전자 방출 장치.
기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 형성된 게이트 개구부와, 상기 게이트 개구부에 형성된 에미터와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 게이트 전극은, 상기 게이트 개구부 및 상기 에미터를 복수 둘러싸는 동시에 제1 높이로 이루어지는 제1 게이트 전극 영역과, 상기 제1 게이트 전극 영역을 둘러싸고 상기 제1 높이 보다 높은 제2 높이로 이루어지는 제2 게이트 전극 영역을 갖고,

상기 게이트 전극과 상기 에미터 사이에 전위차를 제공할 때, 상기 게이트 개구부에 상기 제1 높이 넘어로 상기 애노드 전극 방향으로 돌출하지 않는 위로 돌출한 등전위 면과 상기 제1 및 제2 높이 사이에서 아래로 돌출하는 등전위 면을 형성하고,

상기 게이트 전극은 상기 제1 높이로 된 제3 게이트 전극 영역을 더 포함하는 것을 특징으로 하는 전자 방출 장치.
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기판 상에 절연막을 통해 형성된 게이트 전극과, 상기 절연막 및 게이트전극을 관통하여 형성된 복수의 게이트 개구부와, 상기 게이트 개구부에 제공되어 픽셀을 형성하는 복수의 에미터와, 상기 에미터에서 소정의 간격을 두고 배치된 애노드 전극을 구비하는 전자 방출 장치에 있어서,

상기 게이트 전극은, 제1 높이로 이루어지는 제1 게이트 전극 영역과, 상기 제1 게이트 전극 영역보다도 픽셀 중앙측을 향해 배치되어 상기 게이트 개구부를 복수 개 갖는 동시에 상기 제1 높이 보다 높은 제2 높이로 이루어지는 제2 게이트 전극 영역을 갖고,

상기 게이트 전극은 상기 제1 높이로 된 제3 게이트 전극 영역을 더 포함하는 것을 특징으로 하는 전자 방출 장치.
제2항, 제3항, 제6항, 제7항, 제10항 중 어느 한 항에 있어서, 상기 에미터와 상기 제2 게이트 전극 영역 사이에 인가하는 전위가 상기 에미터와 상기 제1 게이트 전극 영역 사이에 인가하는 전위보다 작은 것을 특징으로 하는 전자 방출 장치.
제10항에 있어서, 상기 에미터와 상기 제3 게이트 전극 영역 사이에 인가하는 전위가 상기 에미터와 상기 제2 게이트 전극 영역 사이에 인가하는 전위보다 작은 것을 특징으로 하는 전자 방출 장치.
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