KR100660892B1 - 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법 - Google Patents

더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법 Download PDF

Info

Publication number
KR100660892B1
KR100660892B1 KR1020050111418A KR20050111418A KR100660892B1 KR 100660892 B1 KR100660892 B1 KR 100660892B1 KR 1020050111418 A KR1020050111418 A KR 1020050111418A KR 20050111418 A KR20050111418 A KR 20050111418A KR 100660892 B1 KR100660892 B1 KR 100660892B1
Authority
KR
South Korea
Prior art keywords
internal
signal
address
response
command
Prior art date
Application number
KR1020050111418A
Other languages
English (en)
Inventor
김현진
장성진
임정돈
박광일
송호영
이우진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050111418A priority Critical patent/KR100660892B1/ko
Priority to JP2006303364A priority patent/JP5042596B2/ja
Priority to US11/560,746 priority patent/US7394720B2/en
Priority to DE102006054578A priority patent/DE102006054578A1/de
Application granted granted Critical
Publication of KR100660892B1 publication Critical patent/KR100660892B1/ko
Priority to US12/128,464 priority patent/US7656742B2/en
Priority to US12/635,785 priority patent/US20100091600A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을 위해 확장된 유효 어드레스 윈도우로 유혀 커맨드를 샘플링하는 회로 및 방법에 대하여 개시된다. 더블 펌프드 어드레스 스킴의 유효 어드레스 윈도우 확장 방법은 유효 어드레스 확장 방법은 클럭 신호의 첫번째 사이클에서 유효 커맨드 신호와 첫번째 어드레스 신호를 입력하는 단계와, 클럭 신호의 두번째 사이클에서 두번째 어드레스를 입력하는 단계와, 커맨드 신호와 어드레스 신호들에 각각 대응하여, 디코딩된 커맨드 신호와 확장된 제1 및 제2 내부 어드레스 신호들을 발생하는 단계와, 그리고 디코딩된 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호들을 래치하고 디코딩하는 단계를 포함한다.
더블 펌프드 어드레스 스킴, 유효 어드레스 윈도우, 유효 커맨드 신호, 확장된 내부 어드레스 신호들

Description

더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을 위해 확장된 유효 어드레스 윈도우로 유효 커맨드를 샘플링하는 회로 및 방법{Circuit and method for sampling valid command using extending valid address window of double pumped address scheme memory device}
도 1은 전형적인 동기식 메모리 장치의 신호 타이밍을 설명하는 도면이다.
도 2는 더블 펌프드 어드레스 스킴의 신호 타이밍을 설명하는 도면이다.
도 3은 더블 펌프드 어드레스 스킴을 구현하는 종래의 메모리 장치를 설명하는 도면이다.
도 4는 도 3의 메모리 장치에서 어드레스 버퍼를 설명하는 블락 다이어그램이다.
도 5는 도 3의 메모리 장치에서 커맨드 버퍼와 어드레스 래치 회로를 설명하는 블락 다이어드램이다.
도 6은 도 3의 메모리 장치의 동작을 설명하는 타이밍 다이어그램이다.
도 7은 본 발명의 확장된 유효 어드레스 윈도우를 갖는 더블 펌프드 어드레스 스킴의 신호 타이밍을 설명하는 도면이다.
도 8은 도 7의 확장된 유효 어드레스 윈도우를 갖는 더블 펌프드 어드레스 스킴을 구현하기 위한, 일예의 메모리 장치를 설명하는 도면이다.
도 9는 도 8의 유효 커맨드 신호 발생부를 설명하는 블락 다이어그램이다.
도 10은 도 8의 어드레스 버퍼를 설명하는 블락 다이어그램이다.
도 11은 도 8의 커맨드 버퍼와 어드레스 래치 회로를 설명하는 블락 다이어그램이다.
도 12는 도 8의 메모리 장치의 동작을 설명하는 타이밍 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을 위해 확장된 유효 어드레스 윈도우로 유효 커맨드를 샘플링하는 회로 및 방법에 관한 것이다.
메모리 장치의 용량이 커짐에 따라, 메모리 셀들을 어드레싱하는 어드레스 신호들이 많아진다. 어드레스 신호들은 어드레스 핀들을 통하여 메모리 장치로 제공된다. 일반적으로, 동기식 메모리 장치, 예컨대 SDRAM은 도 1에 도시된 바와 같이, 클럭 신호(CLK)에 동기되어 커맨드 신호들(CMD)과 어드레스 신호들(ADDRs)이 입력된다. 커맨드 신호들(CMD)은 /RAS, /CAS, /CS, /WE 신호들을 의미한다. 어드레스 신호들(ADDRs)은 예를 들어, A0에서 A11까지의 12개의 어드레스 신호들을 의한다.
도 1에서, A0-A11 어드레스 신호들의 메모리 장치로의 입력을 위하여, 12개 어드레스 신호 라인들이 시스템 보드의 라우팅(routing)을 통하여 메모리 장치와 연결된다. 더블 펌프드 어드레스 스킴을 구현하게 되면, 메모리 장치의 어드레스 핀 수가 A0-A11의 12개에서 A0-A5의 6개로 줄일 수 있다. 어드레스 신호 라인 수를 반으로 줄임으로써 보드 설계를 단순화시킬 수 있고, 줄어든 어드레스 패드 대신 전원 패드를 사용함으로써 칩 내부의 전원을 안정화할 수 있다는 장점이 있다. 이에 따라, 더블 펌프드 어드레스 스킴(Double Pumped Address scheme)이 개발되었다.
더블 펌프드 어드레스 스킴은 도 2에 도시된 바와 같이, 클럭 신호(CLK)의 첫번째 상승 에지에서 유효 커맨드(CMD)와 첫번째 어드레스(ADDR1)를 입력하고, 클럭 신호(CLK)의 두번째 상승 에지에서 두번째 어드레스(ADDR2)를 입력한다. 커맨드의 경우, 클럭 신호(CLK)의 첫번째 상승 에지에서 유효 커맨드를 입력하고 두번째 상승 에지에서 무효 커맨드(Invalid, NOP)를 입력한다. 첫번째 어드레스(ADDR1)와 두번째 어드레스(ADDR2)는 A0-A11 12개 어드레스 신호들을 2개의 그룹으로 나누어 설정된다. 예를 들어, A0-A5 6개 어드레스 신호들은 제1 어드레스(ADDR1)로 설정되고, A6-A11 6개 어드레스 신호들은 제2 어드레스(ADDR2)로 설정된다.
도 3은 더블 펌프드 어드레스 스킴을 구현하는 종래의 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(300)는 클럭 버퍼(310), 어드레스 버퍼(320), 커맨드 버퍼(330), 그리고 어드레스 래치 회로(340)를 포함한다.
클럭 버퍼(310)는 외부 클럭 신호(CLK)를 입력하여 내부 클럭 신호(CLK1)를 발생한다. 어드레스 버퍼(320)는 내부 클럭 신호(CLK1)에 응답하여 어드레스 신호(ADDR)를 입력하고, 제1 내부 어드레스 신호(TAFi)와 제2 내부 어드레스 신호 (TASi)를 발생한다. 커맨드 버퍼(330)는 내부 클럭 신호(CLK1)에 응답하여 커맨드 신호들(CMD)을 입력하고, 제2 내부 클럭 신호(PCLKD)와 내부 커맨드 신호들(TCAS/TRAS/TCS/TWE)을 발생한다. 어드레스 래치 회로(340)는 제2 내부 클럭 신호(CLK2)에 응답하여 내부 커맨드 신호들(TCAS/TRAS/TCS/TWE)와 제1 및 제2 내부 어드레스 신호들(TAFi, TASi)을 입력하고, 로우 어드레스 및 칼럼 어드레스(RAi/CAi)를 발생한다.
어드레스 버퍼(320)는 구체적으로 도 4에 도시되어 있다. 도 4를 참조하면, 어드레스 버퍼(320)는 어드레스 신호(ADDR)를 입력하는 입력 버퍼(410)와, 제1 내부 클럭 신호(CLK1)에 응답하여 입력 버퍼(410)의 출력을 샘플링하고 클럭드 어드레스 신호(C_ADDR)를 발생하는 입력 샘플러(420), 제1 내부 클럭 신호(CLK1)를 지연시키는 지연부(430), 그리고 지연된 제1 내부 클럭 신호(CLK1_D)에 응답하여 클럭드 어드레스 신호(C_ADDR)를 입력하는 플립플롭(440)을 포함한다. 입력 샘플러(420)의 출력은 제2 내부 어드레스 신호(TAFi)로 발생되고, 플립플롭(440)의 출력은 제1 내부 어드레스 신호(TAFi)가 된다.
도 5는 커맨드 버퍼(330)와 어드레스 래치 회로(340)를 구체적으로 설명하는 블락 다이어그램이다. 이를 참조하면, 커맨드 버퍼(330)는 커맨드 신호(CMD)를 입력하는 입력 버퍼(510), 제1 내부 클럭 신호(CLK1)에 응답하여 입력 버퍼(510)의 출력을 샘플링하는 입력 샘플러(520), 제1 내부 클럭 신호(CLK1)를 지연시키는 제1 지연부(530), 제1 내부 클럭 신호(CLK1)을 지연시켜 제2 내부 클럭 신호(PCLKD)를 발생하는 제2 지연부(540), 그리고 지연된 제1 내부 클럭 신호(CLK1_D)에 응답하여 입력 샘플러(520)의 출력을 입력하고 내부 커맨드 신호들(TCAS/TRAS/TCS/TWE)을 발생하는 플립플롭(550)을 포함한다.
어드레스 래치 회로(340)는 제2 내부 클럭 신호(CLK2)에 응답하여 내부 커맨드 신호들(TCAS/TRAS/TCS/TWE)을 디코딩하고 디코딩된 커맨드 신호(D_CMD)를 발생하는 커맨드 디코더(560), 제2 내부 클럭 신호(PCLKD)에 응답하여 제1 및 제2 내부 어드레스 신호(TAFi/TASi)를 입력하고 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)를 발생하는 어드레스 디코더(570), 그리고 디코딩된 커맨드 신호(D_CMD)에 응답하여 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)를 입력하고 로우 어드레스 및 칼럼 어드레스(RAi/CAi)를 발생하는 래치부(580)를 포함한다.
도 6은 도 3의 메모리 장치(300)의 동작을 설명하는 타이밍 다이어그램이다. 이를 참조하면, 외부 클럭 신호(CLK)의 제1 상승 에지(C1)에서 커맨드 신호(CMD)와 제1 어드레스 신호(AF1)가 입력되고, 제2 상승 에지(C2)에서 제2 어드레스 신호(AS1)가 입력된다.
외부 클럭 신호(CLK)의 제3 상승 에지(C3)에서 내부 커맨드 신호(C_CMD)와 제1 및 제2 내부 어드레스 신호(TAFi/TASi)가 발생된다. 외부 클럭 신호(CLK)로부터 일정 시간 지연되어 제2 내부 클럭 신호(PCLKD)가 발생된다. 내부 클럭 신호(PCLKD)에 응답하여 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)가 발생되고 디코딩된 커맨드 신호(D_CMD)가 발생된다. 이 후, 디코딩된 커맨드 신호(D_CMD)에 응답하여 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)가 래 치되어 로우 어드레스 및 칼럼 어드레스(RAi/CAi)가 발생된다.
여기에서, 디코딩된 커맨드 신호(D_CMD)는 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)의 윈도우 내에서 발생되어야지 만이, 안정적으로 로우 어드레스 및 칼럼 어드레스(RAi/CAi)를 발생시킬 수 있다. 도 6에서 볼 수 있듯이, 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)의 유효 어드레스 윈도우는 외부 클럭 신호(CLK)의 1 주기에 해당된다.
그런데, 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)를 발생시키기 위하여, 어드레스 디코더(570)로 입력되는 제1 및 제2 내부 어드레스 신호들(TAFi/TASi)은 신호들 간에 스큐를 가지고 있다. 게다가, 메모리 장치(300)의 동작 주파수가 높아짐에 따라, 고속 동작으로 갈수록 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)의 유효 어드레스 윈도우가 좁아지는 문제점이 있다.
이에 따라, 유효한 윈도우의 디코딩된 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)와 디코딩된 커맨드 신호(D_CMD) 사이의 마진이 부족해지는 문제점이 발생한다.
본 발명의 목적은 제1 및 제2 내부 어드레스 신호(D_TAFi/D_TASi)의 유효 윈도우를 외부 클럭 신호(CLK)의 2 주기 이상으로 발생시키는 더블 펌프드 어드레스 스킴을 구현하는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 더블 펌프드 어드레스 스킴에서 유효 어드레스 윈도우를 확장하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는 클럭 신호에 응답하여 커맨드 신호들을 수신하고 유효 커맨드 신호를 발생하는 유효 커맨드 신호 발생부와; 클럭 신호에 순차적 응답하여 제1 및 제2 어드레스 신호들을 수신하고, 제1 및 제2 어드레스 신호로부터 제1 및 제2 내부 어드레스 신호들을 발생하고, 유효 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호를 발생하는 어드레스 버퍼와; 클럭 신호에 응답하여 커맨드 신호들로부터 내부 커맨드 신호들을 발생하고, 클럭 신호를 지연하여 내부 클럭 신호를 발생하는 커맨드 버퍼와; 그리고 내부 클럭 신호에 응답하여 내부 커맨드 신호들을 디코딩하여 디코딩된 내부 커맨드 신호를 발생하고, 디코딩된 내부 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호를 디코딩하는 어드레스 래치 회로를 포함한다.
본 발명의 실시예들에 따라, 유효 커맨드 신호 발생부는 클럭 신호에 응답하여 라스 신호를 샘플링하는 제1 입력 샘플러와; 클럭 신호에 응답하여 카스 신호를 샘플링하는 제2 입력 샘플러와; 클럭 신호에 응답하여 칩 선택 신호를 샘플링하는 제3 입력 샘플러와; 클럭 신호를 지연시키는 지연부와; 제1 내지 제3 입력 샘플러의 출력들을 입력하여, 라스 신호, 카스 신호 및 칩 선택 신호의 유효 여부를 판별하는 유효 커맨드 디코더와; 그리고 지연부의 출력에 응답하여 유효 커맨드 디코더의 출력을 입력하고 유효 커맨드 신호를 발생하는 플립플롭을 포함할 수 있다.
본 발명의 실시예들에 따라, 어드레스 버퍼는 제1 및 제2 어드레스 신호들을 입력하는 입력 버퍼와; 클럭 신호에 응답하여 입력 버퍼의 출력을 샘플링하고 제2 내부 어드레스 신호로 발생하는 입력 샘플러와; 클럭 신호를 지연시키는 지연부와; 지연부의 출력에 응답하여 입력 샘플러의 출력을 입력하고 제1 내부 어드레스 신호로 발생하는 플립플롭과; 유효 커맨드 신호에 응답하여 제1 내부 어드레스 신호를 래치하여 확장된 제1 내부 어드레스 신호로 발생하는 제1 래치부와; 그리고 유효 커맨드 신호에 응답하여 제2 내부 어드레스 신호를 래치하여 확장된 제2 내부 어드레스 신호로 발생하는 제2 래치부를 포함할 수 있다.
본 발명의 실시예들에 따라, 커맨드 버퍼는 커맨드 신호를 입력하는 입력 버퍼와; 클럭 신호에 응답하여 입력 버퍼의 출력을 샘플링하고 내부 커맨드 신호로 발생하는 입력 샘플러와; 그리고 클럭 신호를 지연시켜 내부 클럭 신호를 발생하는 지연부를 포함할 수 있다.
본 발명의 실시예들에 따라, 어드레스 래치 회로는 내부 클럭 신호에 응답하여 내부 커맨드 신호를 디코딩하고, 디코딩된 내부 커맨드 신호를 발생하는 커맨드 디코더와; 그리고 디코딩된 내부 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호들을 디코딩하는 어드레스 디코더를 포함할 수 있다.
본 발명의 실시예들에 따라, 어드레스 래치 회로는 디코딩된 내부 커맨드 신호를 지연시키는 지연부를 더 포함할 수 있고, 어드레스 디코더는 지연된 디코딩된 내부 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호들을 래치하여 디코딩할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 더블 펌프드 어드레스 스킴의 메모리 장치일 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 유효 어드레스 확장 방법은 클럭 신호의 첫번째 사이클에서 유효 커맨드 신호와 첫번째 어드레스 신호를 입력하는 단계와; 클럭 신호의 두번째 사이클에서 두번째 어드레스를 입력하는 단계와; 커맨드 신호와 어드레스 신호들에 각각 대응하여, 디코딩된 커맨드 신호와 확장된 제1 및 제2 내부 어드레스 신호들을 발생하는 단계와; 그리고 디코딩된 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호들을 래치하고 디코딩하는 단계를 포함한다.
본 발명의 실시예들에 따라, 디코딩된 커맨드 신호의 유효 윈도우는 클럭 신호의 적어도 1 클럭 주기가 될 수 있고, 확장된 제1 및 제2 내부 어드레스 신호들의 유효 윈도우는 클럭 신호의 적어도 2 클럭 주기가 될 수 있다.
본 발명의 실시예들에 따라, 유효 어드레스 윈도우 확장 방법은 더블 펌프드 어드레스 스킴의 메모리 장치에 적용될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 더블 펌프드 어드레스 스킴의 유효 어드레스 윈도우 확장 방법은 클럭 신호를 입력하여 제1 내부 클럭 신호를 발생하는 (a) 단계와; 제1 내부 클럭 신호에 응답하여, 커맨드 신호들을 수신하고 커맨드 신호들의 유효 여부를 판별하여 유효 커맨드 신호를 발생하는 (b) 단계와; 제1 내부 클럭 신호에 순차적 응답하여, 제1 및 제2 어드레스 신호들을 수신하고 제1 및 제2 내부 어드레스 신호들을 발생하는 (c) 단계와; 유효 커맨드 신호에 응답하여, 제1 및 제2 내부 어드레스 신호들을 래치하여 확장된 제1 및 제2 내부 어드레스 신호를 발생하는 (d) 단계와; 제1 내부 클럭 신호에 응답하 여 상기 커맨드 신호들로부터 내부 커맨드 신호들을 발생하는 (e) 단계와; 제1 내부 클럭 신호를 지연하여 제2 내부 클럭 신호를 발생하는 (f) 단계와; 제2 내부 클럭 신호에 응답하여, 내부 커맨드 신호들을 디코딩하고 디코딩된 내부 커맨드 신호를 발생하는 (g) 단계와; 그리고 디코딩된 내부 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호를 래치하고 디코딩하는 (f) 단계를 포함한다.
따라서, 본 발명에 의하면, 더블 펌프드 어드레스 스킴의 메모리 장치에서 확장된 제1 및 제2 내부 어드레스 신호의 유효 윈도우가 클럭 신호의 적어도 2 주기를 확보하기 때문에, 확장된 제1 및 제2 내부 어드레스 신호를 래치하기 위한 디코딩된 내부 커맨드 신호와의 마진 확보가 용이해진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 7은 본 발명의 확장된 유효 어드레스 윈도우를 갖는 더블 펌프드 어드레스 스킴의 신호 타이밍을 설명하는 도면이다. 이를 참조하면, 도 2에서 설명된 전형적인 더블 펌프드 어드레스 스킴과 마찬가지로, 외부 클럭 신호(CLK)의 첫번째 상승 에지(C1)에서 유효 커맨드 신호(CMD1)와 첫번째 어드레스 신호(ADDR1)를 입력하고, 외부 클럭 신호(CLK)의 두번째 상승 에지(C2)에서 두번째 어드레스(ADDR2)를 입력한다.
입력되는 커맨드 신호(CMD1)와 어드레스 신호들(ADDRs)에 각각 대응하여, 디코딩된 커맨드 신호(D-CMD)와 확장된 제1 및 제2 내부 어드레스 신호들(E_ADDR1/E_ADDR2)이 발생된다. 디코딩된 커맨드 신호(D-CMD)의 유효 윈도우는 외부 클럭 신호(CLK)의 1 클럭 주기가 되고, 확장된 제1 및 제2 내부 어드레스 신호들(E_ADDR1/E_ADDR2)의 유효 윈도우는 외부 클럭 신호(CLK)의 적어도 2 클럭 주기가 된다. 이에 따라, 디코딩된 커맨드 신호(D-CMD)에 응답하여 확장된 제1 및 제2 내부 어드레스 신호들(E_ADDR1/E_ADDR2)을 래치할 수 있는 구간 마진이 커진다.
도 8은 도 7의 확장된 유효 어드레스 윈도우를 갖는 더블 펌프드 어드레스 스킴을 구현하기 위한, 일예의 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(800)는 클럭 버퍼(810), 유효 커맨드 신호 발생부(815), 어드레스 버퍼(820), 커맨드 버퍼(830), 그리고 어드레스 래치 회로(840)를 포함한다.
클럭 버퍼(810)는 외부 클럭 신호(CLK)에 응답하여 제1 내부 클럭 신호(CLK1)를 발생한다. 유효 커맨드 신호 발생부(815)는 제1 내부 클럭 신호(CLK1)에 응답하여 커맨드 신호(CMD)를 입력하고 유효 커맨드 신호(V_CMD)를 발생한다. 어드레스 버퍼(820)는 제1 내부 클럭 신호(CLK1)와 유효 커맨드 신호(V_CMD)에 응답하여 어드레스 신호(ADDRs)를 입력하고 제1 및 제2 내부 어드레스 신호들(TAFi/TASi)을 발생한다.
커맨드 버퍼(830)는 제1 내부 클럭 신호(CLK1)에 응답하여 커맨드 신호(CMD)를 입력하고, 제2 내부 클럭 신호(PCLKD)와 내부 커맨드 신호들 (TCAS/TRAS/TCS/TWE)을 발생한다. 어드레스 래치 회로(840)는 제2 내부 클럭 신호(PCLKD)와 내부 커맨드 신호들(TCAS/TRAS/TCS/TWE)에 응답하여 제1 및 제2 내부 어드레스 신호들(TAFi/TASi)을 입력하고, 로우 어드레스 및 칼럼 어드레스(RAi/CAi)를 발생한다.
유효 커맨드 신호 발생부(815)는 구체적으로 도 9에 도시되어 있다. 도 9를 참조하면, 유효 커맨드 신호 발생부(815)는 제1 내지 제3 입력 샘플러(910-930), 지연부(940), 유효 커맨드 디코더(950), 그리고 플립플롭(960)을 포함한다.
제1 입력 샘플러(910)는 제1 내부 클럭 신호(CLK1)에 응답하여 라스 신호(/RAS)를 샘플링하고, 제2 입력 샘플러(920)는 제1 내부 클럭 신호(CLK1)에 응답하여 카스 신호(/CAS)를 샘플링하고, 제3 입력 샘플러(930)는 제1 내부 클럭 신호(CLK1)에 응답하여 칩 선택 신호(/CS)를 샘플링한다.
제1 내지 제3 입력 샘플러(910-930)의 출력들은 유효 커맨드 더코더(950)로 제공되어, 라스 신호(/RAS), 카스 신호(/CAS), 그리고 칩 선택 신호(/CS) 모두의 유효 여부를 판별한다. 지연부(940)는 제1 내부 클럭 신호(CLK1)를 지연시킨다.
플립플롭(960)은 지연부(940)의 출력에 응답하여 유효 커맨드 더코더(950)의 출력을 입력하고, 유효 커맨드 신호(V_CMD)를 발생한다. 유효 커맨드 신호(V_CMD)는 메모리 장치(800)로 입력되는 커맨드 신호들(/RAS, /CAS/ /CS)이 모두 유효함을 의미한다.
도 10은 도 8의 어드레스 버퍼(820)를 구체적으로 설명하는 블락 다이어그램이다. 이를 참조하면, 어드레스 버퍼(820)는 어드레스 신호들(ADDRs)을 입력하는 입력 버퍼(1010), 제1 내부 클럭 신호(CLK1)에 응답하여 입력 버퍼(1010)의 출력을 입력하고 제1 내부 어드레스 신호(TAFi)를 발생하는 입력 샘플러(1020), 제1 내부 클럭 신호(CLK1)를 지연시키는 지연부(1030), 그리고 지연부(1030)의 출력에 응답하여 입력 샘플러(1020)의 출력을 입력하고 제2 내부 어드레스 신호(TASi)를 발생하는 플립플롭(1040)을 포함한다.
어드레스 버퍼(820)는 유효 커맨드 신호(V_CMD)에 응답하여 플립플롭(1040)의 출력을 래치하고 확장된 제1 내부 어드레스 신호(E_TAFi)를 발생하는 제1 래치부(1050), 그리고 유효 커맨드 신호(V_CMD)에 응답하여 입력 샘플러(1020)의 출력을 래치하고 확장된 제2 내부 어드레스 신호(E_TASi)를 발생하는 제2 래치부(1060)를 더 포함한다.
어드레스 버퍼(820)는 제1 내부 클럭 신호(CLK1)에 응답하여 수신된 어드레스 신호들(ADDRs)로부터 제1 및 제2 내부 어드레스 신호들(TAFi/TASi)을 발생하고, 유효 커맨드 신호(V_CMD)에 응답하여 제1 및 제2 내부 어드레스 신호들(TAFi/TASi)러부터 확장된 제1 및 제2 내부 어드레스 신호들(E_TAFi/E_TASi)을 발생한다.
도 11은 도 8의 커맨드 버퍼(830)와 어드레스 래치 회로(840)를 구체적으로 설명하는 블락 다이어그램이다. 이를 참조하면, 커맨드 버퍼(830)는 커맨드 신호(CMD)를 입력하는 입력 버퍼(1110), 제1 내부 클럭 신호(CLK1)에 응답하여 입력 버퍼(1110)의 출력을 샘플링하고 내부 커맨드 신호들(TCAS/TRAS/TCS/TWE)을 발생하는 입력 샘플러(1120), 그리고 제1 내부 클럭 신호(CLK1)를 지연시켜 제2 내부 클럭 신호(PCLKD)를 발생하는 제1 지연부(1130)를 포함한다.
어드레스 래치 회로(840)는 제2 내부 클럭 신호(PCLKD)에 응답하여 내부 커맨드 신호들(TCAS/TRAS/TCS/TWE)을 디코딩하여 디코딩된 커맨드 신호(D_CMD)를 발생하는 커맨드 디코더(1140)와, 디코딩된 커맨드 신호(D_CMD)에 응답하여 확장된 제1 및 제2 내부 어드레스 신호들(E_TAFi/E_TASi)을 디코딩하고 로우 어드레스 및 칼럼 어드레스(RAi/CAi)를 발생하는 어드레스 디코더(1150)를 포함한다.
디코딩된 커맨드 신호(D_CMD)는 메모리 장치(800)의 내부 동작을 지시하는 액티브 신호(ACT), 프리차아지 신호(PRE), 리프레쉬 신호(REF), 모드 레지스터 신호(MRS) 등이 될 수 있다.
한편, 어드레스 래치 회로(840)는 디코딩된 커맨드 신호(D_CMD)를 지연시키는 제2 지연부(1145)를 더 구비할 수 있다. 제2 지연부(1145)의 출력은 어드레스 디코더(1150)로 제공될 수 있다. 디코딩된 커맨드 신호(D_CMD)를 지연시키는 이유는 도 12에서 설명된다.
도 12는 도 8의 메모리 장치(800)의 동작을 설명하는 타이밍 다이어그램이다. 이를 참조하면, 외부 클럭 신호(CLK)의 첫번째 상승 에지(C1)에서 커맨드 신호(CMD1)와 제1 어드레스 신호(AF1)가 입력되고, 제2 상승 에지(C2)에서 제2 어드레스 신호(AS1)가 입력된다.
외부 클럭 신호(CLK)와 거의 동일한 제1 내부 클럭 신호(CLK1, 미도시)에 응답하여, 수신된 커맨드 신호(CMD1)로부터 유효 커맨드 신호(V_CMD)가 발생되고, 수신된 제1 및 제2 어드레스 신호들(AF1, AS1)로부터 제1 및 제2 내부 어드레스 신호(TAFi, TASi)가 발생된다. 제1 및 제2 내부 어드레스 신호들(TAFi, TASi)은 유효 커맨드 신호(V_CMD)에 응답하여 확장된 제1 및 제2 내부 어드레스 신호들(E_TAFi, E-TASi)로 발생된다. 확장된 제1 및 제2 내부 어드레스 신호들(E_TAFi, E-TASi)dml 유효 윈도우는 외부 클럭 신호(CLK)의 적어도 2 주기가 확보된다.
수신된 커맨드 신호(CMD1)는 제1 내부 클럭 신호(CLK1, 미도시)에 응답하여 내부 커맨드 신호(TCAS/TRAS/TCS/TWE)로 발생된다. 내부 커맨드 신호(TCAS/TRAS/TCS/TWE)는 제2 내부 클럭 신호(PCLKD)에 응답하여 디코딩된 내부 커맨드 신호(D_CMD)로 발생된다.
디코딩된 내부 커맨드 신호(D_CMD)는 확장된 제1 및 제2 내부 어드레스 신호들(E_TAFi, E_TASi)의 유효 윈도우 내에서 제1 및 제2 내부 어드레스 신호들(TAFi, TASi)을 래치한다.
디코딩된 내부 커맨드 신호(D_CMD)는 앞서 설명한 도 11의 제2 지연부(1145)에 의해 소정 시간 지연될 수 있다. 외부 클럭 신호(CLK)의 첫번째 상승 에지(C1)로부터 발생된 제2 내부 클럭 신호(PCLKD)에 대응하여 디코딩된 내부 커맨드 신호(D_CMD)가 발생된다. 이때, 디코딩된 내부 커맨드 신호(D_CMD)의 발생 시점이 확장된 제1 및 제2 내부 어드레스 신호들(E_TAFi/E_TASi) 보다 빠를 수 있다. 왜냐하면, 외부 클럭 신호(CLK)의 첫번째 상승 에지(C1)에서 입력되는 신호들이 제1 내부 클럭 신호(CLK1)에 응답하여 바로 내부 커맨드 신호(TCAS/TRAS/TCS/TWE)로 발생된 후, 외부 클럭 신호(CLK)의 첫번째 상승 에지(C1)에 대응되는 제2 내부 클럭 신호(PCLKD)에 응답하여 디코딩된 내부 커맨드 신호(D_CMD)가 발생되기 때문에, 확장된 제1 및 제2 내부 어드레스 신호들(E_TAFi/E_TASi) 보다 먼저 발생될 수 있기 때문 이다.
즉, 먼저 발생된 디코딩된 내부 커맨드 신호(D_CMD)의 발생 에지를 확장된 제1 및 제2 내부 어드레스 신호들(E_TAFi/E_TASi)의 유효 윈도우 내로 지연시키기 위하여, 디코딩된 내부 커맨드 신호(D_CMD)는 도 11의 제2 지연부(1145)에 의해 소정 시간 지연시킨다.
이 후, 디코딩된 커맨드 신호(D_CMD)에 응답하여 확장된 제1 및 제2 내부 어드레스 신호(E_TAFi/E_TASi)를 래치하고 로우 어드레스 및 칼럼 어드레스(RAi/CAi)를 발생한다.
따라서, 본 발명에 따른 더블 펌프드 어드레스 스킴의 메모리 장치에 의하면, 확장된 제1 및 제2 내부 어드레스 신호(E_TAFi/E_TASi)의 유효 윈도우가 클럭 신호(CLK)의 적어도 2 주기를 확보하여 디코딩된 내부 커맨드 신호(D_CMD)와의 마진 확보가 용이해진다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 더블 펌프드 어드레스 스킴의 메모리 장치에서 확장된 제1 및 제2 내부 어드레스 신호의 유효 윈도우가 클럭 신호의 적어도 2 주기 를 확보하기 때문에, 확장된 제1 및 제2 내부 어드레스 신호를 래치하기 위한 디코딩된 내부 커맨드 신호와의 마진 확보가 용이해진다.

Claims (20)

  1. 클럭 신호에 응답하여 커맨드 신호들을 수신하고 유효 커맨드 신호를 발생하는 유효 커맨드 신호 발생부;
    상기 클럭 신호에 순차적 응답하여 제1 및 제2 어드레스 신호들을 수신하고, 상기 제1 및 제2 어드레스 신호로부터 제1 및 제2 내부 어드레스 신호들을 발생하고, 상기 유효 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호를 발생하는 어드레스 버퍼;
    상기 클럭 신호에 응답하여 커맨드 신호들로부터 내부 커맨드 신호들을 발생하고, 상기 클럭 신호를 지연하여 내부 클럭 신호를 발생하는 커맨드 버퍼; 및
    상기 내부 클럭 신호에 응답하여 상기 내부 커맨드 신호들을 디코딩하여 디코딩된 내부 커맨드 신호를 발생하고, 상기 디코딩된 내부 커맨드 신호에 응답하여 상기 확장된 제1 및 제2 내부 어드레스 신호를 래치하고 디코딩하는 어드레스 래치 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 유효 커맨드 신호 발생부는
    상기 클럭 신호에 응답하여 라스 신호를 샘플링하는 제1 입력 샘플러;
    상기 클럭 신호에 응답하여 카스 신호를 샘플링하는 제2 입력 샘플러;
    상기 클럭 신호에 응답하여 칩 선택 신호를 샘플링하는 제3 입력 샘플러;
    상기 클럭 신호를 지연시키는 지연부;
    상기 제1 내지 제3 입력 샘플러의 출력들을 입력하여, 상기 라스 신호, 상기 카스 신호 및 상기 칩 선택 신호의 유효 여부를 판별하는 유효 커맨드 디코더; 및
    상기 지연부의 출력에 응답하여 유효 커맨드 디코더의 출력을 입력하고 상기 유효 커맨드 신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 어드레스 버퍼는
    상기 제1 및 제2 어드레스 신호들을 입력하는 입력 버퍼;
    상기 클럭 신호에 응답하여 상기 입력 버퍼의 출력을 샘플링하고 상기 제2 내부 어드레스 신호로 발생하는 입력 샘플러;
    상기 클럭 신호를 지연시키는 지연부;
    상기 지연부의 출력에 응답하여 상기 입력 샘플러의 출력을 입력하고 상기 제1 내부 어드레스 신호로 발생하는 플립플롭;
    상기 유효 커맨드 신호에 응답하여 상기 제1 내부 어드레스 신호를 래치하여 상기 확장된 제1 내부 어드레스 신호로 발생하는 제1 래치부; 및
    상기 유효 커맨드 신호에 응답하여 상기 제2 내부 어드레스 신호를 래치하여 상기 확장된 제2 내부 어드레스 신호로 발생하는 제2 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 커맨드 버퍼는
    상기 커맨드 신호를 입력하는 입력 버퍼;
    상기 클럭 신호에 응답하여 상기 입력 버퍼의 출력을 샘플링하고 상기 내부 커맨드 신호로 발생하는 입력 샘플러; 및
    상기 클럭 신호를 지연시켜 상기 내부 클럭 신호를 발생하는 지연부를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 어드레스 래치 회로는
    상기 내부 클럭 신호에 응답하여 상기 내부 커맨드 신호를 디코딩하고 상기 디코딩된 내부 커맨드 신호를 발생하는 커맨드 디코더; 및
    상기 디코딩된 내부 커맨드 신호에 응답하여 상기 확장된 제1 및 제2 내부 어드레스 신호들을 래치하고 디코딩하는 어드레스 디코더를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 어드레스 래치 회로는
    상기 디코딩된 내부 커맨드 신호를 지연시키는 지연부를 더 구비하고,
    상기 어드레스 디코더는
    상기 지연된 디코딩된 내부 커맨드 신호에 응답하여 상기 확장된 제1 및 제2 내부 어드레스 신호들을 래치하고 디코딩하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 장치는
    더블 펌프드 어드레스 스킴의 메모리 장치인 것을 특징으로 하는 메모리 장치.
  8. 클럭 신호를 입력하여 제1 내부 클럭 신호를 발생하는 클럭 버퍼;
    상기 제1 내부 클럭 신호에 응답하여 커맨드 신호들을 수신하고 유효 커맨드 신호를 발생하는 유효 커맨드 신호 발생부;
    상기 제1 내부 클럭 신호에 순차적 응답하여 제1 및 제2 어드레스 신호들을 수신하고, 상기 제1 및 제2 어드레스 신호로부터 제1 및 제2 내부 어드레스 신호들을 발생하고, 상기 유효 커맨드 신호에 응답하여 확장된 제1 및 제2 내부 어드레스 신호를 발생하는 어드레스 버퍼;
    상기 제1 내부 클럭 신호에 응답하여 커맨드 신호들로부터 내부 커맨드 신호들을 발생하고, 상기 제1 내부 클럭 신호를 지연하여 제2 내부 클럭 신호를 발생하는 커맨드 버퍼; 및
    상기 제2 내부 클럭 신호에 응답하여 상기 내부 커맨드 신호들을 디코딩하고 디코딩된 내부 커맨드 신호를 발생하고, 상기 디코딩된 내부 커맨드 신호에 응답하여 상기 확장된 제1 및 제2 내부 어드레스 신호를 래치하고 디코딩하는 어드레스 래치 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 유효 커맨드 신호 발생부는
    상기 제1 내부 클럭 신호에 응답하여 라스 신호를 샘플링하는 제1 입력 샘플 러;
    상기 제1 내부 클럭 신호에 응답하여 카스 신호를 샘플링하는 제2 입력 샘플러;
    상기 제1 내부 클럭 신호에 응답하여 칩 선택 신호를 샘플링하는 제3 입력 샘플러;
    상기 제1 내부 클럭 신호를 지연시키는 지연부;
    상기 제1 내지 제3 입력 샘플러의 출력들을 입력하여, 상기 라스 신호, 상기 카스 신호 및 상기 칩 선택 신호의 유효 여부를 판별하는 유효 커맨드 디코더; 및
    상기 지연부의 출력에 응답하여 유효 커맨드 디코더의 출력을 입력하고 상기 유효 커맨드 신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제8항에 있어서, 상기 어드레스 버퍼는
    상기 제1 및 제2 어드레스 신호들을 입력하는 입력 버퍼;
    상기 제1 내부 클럭 신호에 응답하여 상기 입력 버퍼의 출력을 샘플링하고 상기 제2 내부 어드레스 신호로 발생하는 입력 샘플러;
    상기 제1 내부 클럭 신호를 지연시키는 지연부;
    상기 지연부의 출력에 응답하여 상기 입력 샘플러의 출력을 입력하고 상기 제1 내부 어드레스 신호로 발생하는 플립플롭;
    상기 유효 커맨드 신호에 응답하여 상기 제1 내부 어드레스 신호를 래치하여 상기 확장된 제1 내부 어드레스 신호로 발생하는 제1 래치부; 및
    상기 유효 커맨드 신호에 응답하여 상기 제2 내부 어드레스 신호를 래치하여 상기 확장된 제2 내부 어드레스 신호로 발생하는 제2 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제8항에 있어서, 상기 커맨드 버퍼는
    상기 커맨드 신호를 입력하는 입력 버퍼;
    상기 제1 내부 클럭 신호에 응답하여 상기 입력 버퍼의 출력을 샘플링하고 상기 내부 커맨드 신호로 발생하는 입력 샘플러; 및
    상기 제1 내부 클럭 신호를 지연시켜 상기 제2 내부 클럭 신호를 발생하는 지연부를 구비하는 것을 특징으로 하는 메모리 장치.
  12. 제8항에 있어서, 상기 어드레스 래치 회로는
    상기 제2 내부 클럭 신호에 응답하여 상기 내부 커맨드 신호를 디코딩하고 상기 디코딩된 내부 커맨드 신호를 발생하는 커맨드 디코더; 및
    상기 디코딩된 내부 커맨드 신호에 응답하여 상기 확장된 제1 및 제2 내부 어드레스 신호들을 래치하고 디코딩하는 어드레스 디코더를 구비하는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서, 상기 어드레스 래치 회로는
    상기 디코딩된 내부 커맨드 신호를 지연시키는 지연부를 더 구비하고,
    상기 어드레스 디코더는
    상기 지연된 디코딩된 내부 커맨드 신호에 응답하여 상기 확장된 제1 및 제2 내부 어드레스 신호들을 래치하고 디코딩하는 것을 특징으로 하는 메모리 장치.
  14. 제8항에 있어서, 상기 메모리 장치는
    더블 펌프드 어드레스 스킴의 메모리 장치인 것을 특징으로 하는 메모리 장치.
  15. 클럭 신호의 첫번째 사이클에서 유효 커맨드 신호와 첫번째 어드레스 신호를 입력하는 단계;
    상기 클럭 신호의 두번째 사이클에서 두번째 어드레스를 입력하는 단계;
    상기 커맨드 신호와 상기 어드레스 신호들에 각각 대응하여, 디코딩된 커맨드 신호와 확장된 제1 및 제2 내부 어드레스 신호들을 발생하는 단계; 및
    상기 디코딩된 커맨드 신호에 응답하여 상기 확장된 제1 및 제2 내부 어드레스 신호들을 래치하고 디코딩하는 단계를 구비하는 것을 특징으로 하는 유효 어드레스 윈도우 확장 방법.
  16. 제15항에 있어서, 상기 유효 어드레스 윈도우 확장 방법은
    상기 디코딩된 커맨드 신호의 유효 윈도우는 상기 클럭 신호의 적어도 1 클 럭 주기가 되는 것을 특징으로 하는 유효 어드레스 윈도우 확장 방법.
  17. 제15항에 있어서, 상기 유효 어드레스 윈도우 확장 방법은
    상기 확장된 제1 및 제2 내부 어드레스 신호들의 유효 윈도우는 상기 클럭 신호의 적어도 2 클럭 주기가 되는 것을 특징으로 하는 유효 어드레스 윈도우 확장 방법.
  18. 제15항에 있어서, 상기 유효 어드레스 윈도우 확장 방법은
    더블 펌프드 어드레스 스킴의 메모리 장치에 적용되는 것을 특징으로 하는 유효 어드레스 윈도우 확장 방법.
  19. 클럭 신호를 입력하여 제1 내부 클럭 신호를 발생하는 (a) 단계;
    상기 제1 내부 클럭 신호에 응답하여, 커맨드 신호들을 수신하고 상기 커맨드 신호들의 유효 여부를 판별하여 유효 커맨드 신호를 발생하는 (b) 단계;
    상기 제1 내부 클럭 신호에 순차적 응답하여, 제1 및 제2 어드레스 신호들을 수신하고 제1 및 제2 내부 어드레스 신호들을 발생하는 (c) 단계;
    상기 유효 커맨드 신호에 응답하여, 제1 및 제2 내부 어드레스 신호들을 래치하여 확장된 제1 및 제2 내부 어드레스 신호를 발생하는 (d) 단계;
    상기 제1 내부 클럭 신호에 응답하여 상기 커맨드 신호들로부터 내부 커맨드 신호들을 발생하는 (e) 단계;
    상기 제1 내부 클럭 신호를 지연하여 제2 내부 클럭 신호를 발생하는 (f) 단계;
    상기 제2 내부 클럭 신호에 응답하여, 상기 내부 커맨드 신호들을 디코딩하고 디코딩된 내부 커맨드 신호를 발생하는 (g) 단계; 및
    상기 디코딩된 내부 커맨드 신호에 응답하여 상기 확장된 제1 및 제2 내부 어드레스 신호를 디코딩하는 (f) 단계를 구비하는 것을 특징으로 하는 더블 펌프드 어드레스 스킴의 유효 어드레스 윈도우 확장 방법.
  20. 제19항에 있어서, 상기 (b) 단계는
    상기 제1 내부 클럭 신호에 응답하여 라스 신호, 카스 신호 및 칩 선택 신호를 각각 샘플링하는 (b-1) 단계;
    상기 제1 내부 클럭 신호를 지연시키는 (b-2) 단계;
    상기 라스 신호, 상기 카스 신호 및 상기 칩 선택 신호의 유효 여부를 판별하는 (b-3) 단계; 및
    상기 지연된 제1 내부 클럭 신호에 응답하여 상기 (b-3) 단계의 출력 신호로부터 상기 유효 커맨드 신호를 발생하는 (b-4) 단계를 구비하는 것을 특징으로 하는 더블 펌프드 어드레스 스킴의 유효 어드레스 윈도우 확장 방법.
KR1020050111418A 2005-11-21 2005-11-21 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법 KR100660892B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020050111418A KR100660892B1 (ko) 2005-11-21 2005-11-21 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법
JP2006303364A JP5042596B2 (ja) 2005-11-21 2006-11-08 メモリ装置及び有効アドレスウィンドウ拡張方法
US11/560,746 US7394720B2 (en) 2005-11-21 2006-11-16 Circuit and method for sampling valid command using extended valid address window in double pumped address scheme memory device
DE102006054578A DE102006054578A1 (de) 2005-11-21 2006-11-20 Schaltung und Verfahren zum Abtasten eines gültigen Befehls unter Verwendung eines erweiterten gültigen Adressfensters bei einer Speichervorrichtung mit doppelgetaktetem Adressschema
US12/128,464 US7656742B2 (en) 2005-11-21 2008-05-28 Circuit and method for sampling valid command using extended valid address window in double pumped address scheme memory device
US12/635,785 US20100091600A1 (en) 2005-11-21 2009-12-11 Circuit and method for sampling valid command using extended valid address window in double pumped address scheme memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050111418A KR100660892B1 (ko) 2005-11-21 2005-11-21 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법

Publications (1)

Publication Number Publication Date
KR100660892B1 true KR100660892B1 (ko) 2006-12-26

Family

ID=37815394

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050111418A KR100660892B1 (ko) 2005-11-21 2005-11-21 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법

Country Status (4)

Country Link
US (3) US7394720B2 (ko)
JP (1) JP5042596B2 (ko)
KR (1) KR100660892B1 (ko)
DE (1) DE102006054578A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601172B2 (en) 2014-09-01 2017-03-21 Samsung Electronics Co., Ltd. Address aligner and memory device including the same
CN110764440A (zh) * 2019-07-31 2020-02-07 晶晨半导体(上海)股份有限公司 一种存储器的信号采样方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660892B1 (ko) * 2005-11-21 2006-12-26 삼성전자주식회사 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법
KR100855266B1 (ko) * 2006-12-27 2008-09-01 주식회사 하이닉스반도체 내부 어드레스 생성 회로 및 내부 어드레스 생성 방법
US8688776B1 (en) * 2009-12-29 2014-04-01 The Directv Group, Inc. Emulation tool and method of using the same for a content distribution system
KR101132797B1 (ko) 2010-03-30 2012-04-02 주식회사 하이닉스반도체 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
US9361959B2 (en) 2014-08-25 2016-06-07 Apple Inc. Low power double pumped multi-port register file architecture
KR20190068094A (ko) 2017-12-08 2019-06-18 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
US11132307B2 (en) 2018-05-25 2021-09-28 Rambus Inc. Low latency memory access

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3723340B2 (ja) 1997-06-26 2005-12-07 富士通株式会社 半導体記憶装置
JPH11306796A (ja) * 1998-04-20 1999-11-05 Hitachi Ltd 半導体記憶装置
JP3312602B2 (ja) 1998-10-28 2002-08-12 日本電気株式会社 半導体記憶装置
JP3699839B2 (ja) * 1998-11-30 2005-09-28 松下電器産業株式会社 半導体記憶装置
JP2000268565A (ja) * 1999-03-16 2000-09-29 Toshiba Corp 同期型半導体記憶装置
KR100597620B1 (ko) 1999-08-18 2006-07-06 삼성전자주식회사 반도체 메모리 장치의 어드레스 디코딩 회로
JP2001144003A (ja) * 1999-11-16 2001-05-25 Canon Inc 露光装置およびデバイス製造方法
US6205084B1 (en) * 1999-12-20 2001-03-20 Fujitsu Limited Burst mode flash memory
JP3492268B2 (ja) * 2000-01-18 2004-02-03 日本電気株式会社 半導体記憶装置
US6813396B1 (en) * 2000-02-16 2004-11-02 Telefonatiebolaget L.M. Ericsson (Publ) Method for sharing information between electronic reading devices
JP4201490B2 (ja) * 2000-04-28 2008-12-24 富士通マイクロエレクトロニクス株式会社 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
JP4727799B2 (ja) * 2000-09-25 2011-07-20 富士通セミコンダクター株式会社 半導体集積回路及び外部信号の取り込み方法
KR100401490B1 (ko) * 2000-10-31 2003-10-11 주식회사 하이닉스반도체 로오 버퍼를 내장한 반도체 메모리 장치
JP4149729B2 (ja) * 2002-04-17 2008-09-17 松下電器産業株式会社 半導体記憶装置
JP3792602B2 (ja) * 2002-05-29 2006-07-05 エルピーダメモリ株式会社 半導体記憶装置
US7042786B2 (en) 2004-04-26 2006-05-09 Infineon Technologies Ag Memory with adjustable access time
KR100660892B1 (ko) * 2005-11-21 2006-12-26 삼성전자주식회사 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601172B2 (en) 2014-09-01 2017-03-21 Samsung Electronics Co., Ltd. Address aligner and memory device including the same
CN110764440A (zh) * 2019-07-31 2020-02-07 晶晨半导体(上海)股份有限公司 一种存储器的信号采样方法

Also Published As

Publication number Publication date
US7394720B2 (en) 2008-07-01
DE102006054578A1 (de) 2007-05-24
JP2007141430A (ja) 2007-06-07
US20080225626A1 (en) 2008-09-18
JP5042596B2 (ja) 2012-10-03
US7656742B2 (en) 2010-02-02
US20100091600A1 (en) 2010-04-15
US20070121418A1 (en) 2007-05-31

Similar Documents

Publication Publication Date Title
KR100660892B1 (ko) 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법
KR100282692B1 (ko) 반도체 기억 장치
KR20190112838A (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
US7499370B2 (en) Synchronous semiconductor memory device
KR20070119378A (ko) 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치
KR960012012A (ko) 동기형 반도체 기억 장치
KR960012013A (ko) 동기형 반도체 기억 장치
KR100857450B1 (ko) 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
US20070008758A1 (en) Time domain bridging circuitry for use in determining output enable timing
US6567339B2 (en) Semiconductor integrated circuit
JP2006309915A (ja) 半導体メモリ素子
KR100194571B1 (ko) 반도체 메모리 및 그 기입 방법
JP2004146046A (ja) 半導体メモリ装置からｍｒｓコードを生成する回路及び前記ｍｒｓコードを生成する方法
KR100360409B1 (ko) 명령 및 어드레스 전용 스트로브 신호를 이용하는 반도체메모리장치 및 이의 명령 및 어드레스 입력방법
KR100640649B1 (ko) 클록 프리 모드 레지스터 세팅 방법 및 장치
JP3123473B2 (ja) 半導体記憶装置
JP2005196782A (ja) メモリエミュレーションモジュールを用いて高速でテストできるエンベデッドｍｃｕ、及びそのテスト方法
US6781919B2 (en) Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths
KR100755064B1 (ko) 내부 어드레스 생성 회로
US7676643B2 (en) Data interface device for accessing memory
KR100510458B1 (ko) 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법
KR100889323B1 (ko) 지연 고정 루프 회로용 입력 버퍼
KR100976406B1 (ko) 플립플롭 및 그를 포함하는 반도체 메모리 장치
KR100477327B1 (ko) 동기디램용다이나믹클럭발생회로
KR100230416B1 (ko) 동기식 디램의 2비트 프리팻치 회로를 구비한 칼럼 선택 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191129

Year of fee payment: 14