KR100660760B1 - 클럭 회로, 다이나믹 랜덤 액세스 메모리 및 내부 클럭 신호 발생 방법 - Google Patents

클럭 회로, 다이나믹 랜덤 액세스 메모리 및 내부 클럭 신호 발생 방법 Download PDF

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Abstract

위상 고정 루프(PLL)를 구성하는 집적 회로용 클럭 발생기 회로는 지연된 클럭 신호의 위상을 내부 클럭 신호의 위상과 비교하는 위상 검출기를 포함한다. 상기 두 클럭 신호들간의 위상차에 대응하는 에러 신호가 차동 증폭기에 인가되고, 여기서 에러 신호는 위상 검출기에 연결되었을 때 외부 클럭 신호의 지연에 대응하는 값 만큼 오프셋된다. 오프셋 에러 신호는 내부 클럭 신호를 발생하는 전압 제어 발진기의 제어 입력에 인가된다. 따라서, 내부 클럭 신호의 위상은 집적 회로 내의 위상 검출기 및 다른 회로에 연결되었을 때 지연되기 전에 외부 클럭 신호의 위상과 실질적으로 동일하게 되도록 조정된다. 전압 제어 발진기는 복수의 개개의 주파수 대역들에서 동작하도록 구성되어, 오프셋 에러 신호가 비교적 작은 범위에 걸쳐 내부 클럭 신호의 주파수를 제어할 필요가 있을 뿐이다. 주파수 대역은 외부 클럭 신호의 주파수를 식별하는 데이터로 사용자에 의해 프로그램되는 레지스터로부터의 신호에 의해 선택된다.

Description

클럭 회로, 다이나믹 랜덤 액세스 메모리 및 내부 클럭 신호 발생 방법{Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal}
본 발명은 클럭 신호를 발생하는 클럭 회로들에 관한 것으로, 더 상세하게는 외부 클럭 신호를 클럭 회로에 연결하는데 있어 지연들이 있어도 외부 클럭 신호에 동기되는 집적 회로를 위한 내부 클럭 신호를 발생하는 클럭 회로에 관한 것이다.
본 발명의 바람직한 실시예는 특히, 외부에서 인가된 클럭이 집적 회로에 존재하는 다른 신호에 맞추어지도록(register) 한 고속 집적 회로들에서 증가하는 문제점들 해결하기에 적합한 것이다. 외부 클럭은 다수의 회로들의 동작이 서로 동기될 수 있도록 이 다수의 회로들에 빈번히 인가된다. 결국, 외부 클럭 신호가 인가되는 신호 경로에 걸리는 용량 부하가 다른 신호들을 수신하는 신호 경로들보다 더 크다. 이러한 과중한 용량 부하의 결과로서, 외부 클럭 신호는 집적 회로 내의 내부 회로에 도달하기 전에 현저하게 지연될 수도 있다. 이러한 지연은 너무 현저하여, 지연된 클럭 신호가 다른 신호들에 적합하게 맞추어 질 수 없게 될 수 있다.
상술된 문제점이 도 1에 도시한 집적 회로(10)에 의해 예시되어 있다. 집적 회로(10)는, 간결 및 명확성을 위해서 생략한 다수의 다른 신호들 외에도, 외부 클럭(CLK) 신호 및 데이터 신호(D)를 수신하는, DRAM, SRAM, 버스 브리지 등을 포함한, 광범위한 디지털 회로들 중 어떤 것일 수도 있다. 클럭 신호는 신호 경로(12)를 통해서, 다양한 목적으로 클럭 신호를 사용하는 다수의 회로들(14a, 14b, 14n)에 연결된다. 또한, 회로들(14a 내지 14n)은 집적 회로들에서 종래에 사용되는 다양한 회로들 중 어떤 것일 수 있다. 외부에서 인가되는 클럭(CLK) 신호는 종종 집적 회로(10)의 전체 동작을 동기화하는데 사용되며, 따라서 통상 다수의 회로 노드들로 보내진다. 그래서, 신호 경로(12) 상의 용량 부하가 비교적 크다. 특히, 신호 경로(12) 상의 용량 부하는 외부 단자(D)로부터 소수의 신호 노드들 또는 이 예에서는 NAND 게이트(22)인 하나의 노드까지 확장되는 데이터 경로 상의 용량 부하보다 훨씬 클 것이다. 그 결과, NAND 게이트(22) 및 다른 회로들(14a 내지 14n)에 연결될 때의 클럭 신호의 지연에 비해서, D 단자로부터 NAND 게이트(22)에 연결될 때의 데이터 신호의 지연이 상대적으로 적다. 이러한 지연 때문에, NAND 게이트(22)에 입력되는 클럭은 지연된 클럭(CLK-DEL)으로서 표시되어 있다.
도 1에 도시된 예시적인 회로(10)의 동작을 도 2의 타이밍도를 참조하여 설명한다. 도 2에 도시된 바와 같이, 외부 클럭(CLK) 신호의 리딩 에지(leading edge)는, 데이터 신호가 25% 듀티 사이클만을 갖더라도, D 단자에 인가되는 데이터 신호의 리딩 에지와 정렬된다. 집적 회로(10)에 인가되기 전에 클럭(CLK) 신호에 데이터 신호가 동기되도록 하는 것이 일반적인데, 이는 클럭(CLK) 신호가 또 다른 집적 회로(도시되지 않음)로부터 데이터를 클럭킹하는데 사용되고 있을 수 있기 때문이다. 주로 신호 경로(12)의 용량 부하 때문에, NAND 게이트(22)에 연결된 지연된 클럭(CLK-DEL) 신호는 타이밍도의 세 번째 파형에 도시된 바와 같이, 클럭주기의 1/4, 즉, 90°만큼 지연된다. 결국, CLK-DEL 신호가 하이가 된 시간까지, 데이터 신호는 로우가 되어 출력(OUT) 신호가 하이 상태를 유지하도록 한다. 따라서, 외부 클럭의 지연으로 인해, 외부 클럭 신호는 NAND 게이트(22)를 통해 클럭킹함에 있어 효과가 없다.
클럭속도가 계속 증가함에 따라, 타이밍 공차가 점점 심해진다. 이러한 문제는 서로 정확하게 시간을 맞춰야 하는 다수의 이벤트들을 요구하는 최신 집적 회로들의 복잡성 증가로 의해 더욱 악화된다. 이러한 타이밍 제약 사항들은 종래의 많은 집적 회로들의 동작 속도들을 증가시키는데 있어 현저한 장애를 야기할 우려가 있다.
<발명의 요약>
본 발명의 클럭 발생기는 내부 회로들의 적어도 일부의 동작을 악화시키는 현저한 지연들을 갖는 복수의 내부 회로들에 외부 클럭이 연결되는 집적 회로에 사용하도록 적응된다. 집적 회로는 다이나믹 랜덤 액세스 메모리 또는 어떤 다른 디지털 회로일 수도 있다. 클럭 발생기는 지연된 클럭 신호를 사용하여 지연되지 않은 외부 클럭에 동기되는 내부 클럭 신호를 발생한다. 클럭 발생기는 지연된 클럭 신호와 내부 클럭 신호를 수신하는 위상 검출기를 포함하는 위상 고정 루프를 사용하여 내부 클럭 신호를 발생한다. 위상 검출기는 지연된 클럭 신호와 내부 클럭 신호간 위상차를 결정한다. 이러한 위상 비교는 외부 클럭 신호의 위상과 지연된 클럭 신호의 위상간 차이에 대응하는 위상 오프셋에 의해 조정된다. 조정된 위상 비교를 사용하여 내부 클럭 신호의 주파수 및 위상을 제어함으로써, 내부 클럭 신호의 위상이 외부 클럭 신호의 위상과 실질적으로 동일해지도록 한다. 위상 검출기 외에, 위상 고정 루프는 바람직하게 주파수 제어 신호에 의해 결정된 주파수에서 내부 클럭 신호를 발생하는 전압 제어 발진기("VCO"), 및 조정된 위상 비교에 대응하는 신호로부터 주파수 제어 신호를 발생하는 루프 필터를 포함한다. 클럭 회로는 또한 외부 클럭 신호의 복수의 미리 결정된 주파수 범위들 중 하나를 나타내는 데이터를 저장하는 저장 장치를 포함할 수도 있다. 저장된 데이터를 사용하여 미리 결정된 주파수 범위들 각각에 대응하는 복수의 개개의 주파수 대역들 중 하나에서 VCO가 동작하도록 한다. 결국, 내부 클럭 신호의 주파수 및 위상은 저장 장치로부터의 데이터에 대응하는 주파수 범위 내의 비교적 협대역의 주파수들에서, 조정된 위상 비교에 응답하여 제어될 필요가 있을 뿐이다.
도 1은 외부 클럭 신호가 이를 사용하는 회로에 연결되어 있는 동안 과도하게 지연되는 종래의 집적 회로의 블록도.
도 2는 도 1의 집적 회로에 존재하는 여러 가지 신호들을 도시하는 타이밍도.
도 3은 내부 클럭 신호를 발생하는 클럭 발생기에 연결되어 있는 외부 클럭의 현저한 지연들에도 불구하고 내부 클럭 신호가 외부 클럭 신호에 동기되는 본 발명의 바람직한 실시예의 개략 블록도.
도 4는 도 3의 집적 회로 내에 있는 여러 가지 신호들을 도시하는 타이밍도.
본 발명의 바람직한 실시예가 도 3에 도시된 집적 회로(30)에 예시되어 있다. 이하 상세히 설명하는 바와 같이, 집적 회로는 지연된 클럭 신호로부터 내부 클럭을 생성함으로써 종래 기술의 외부 클럭 지연 문제를 피한다. 특히, 내부 클럭 신호의 위상은 지연된 클럭 신호로부터 오프셋 되며, 그래서 내부 클럭 신호의 대응하는 부분들이, 실제로 지연된 외부 신호의 대응하는 부분들 이전에 발생된다. 이 위상 오프셋은 내부 회로들에 연결될 때 외부 신호의 지연에 대응하므로, 내부 클럭이 외부 클럭과 실질적으로 동기되게 된다.
도 3에서, 외부 클럭(CLK-E) 신호는 예시적인 회로들(14a 내지 14n)에 인가된다. 도 1의 예와 같이, 회로들(14a 내지 14n)은 광범위한 종래의 또는 예를 들면 다이나믹 랜덤 액세스 메모리들에서 일반적으로 볼 수 있는 회로들과 같은 이하 전개되는 회로들 중 임의의 것일 수도 있다. 사실, 이 예의 목적상, 집적 회로(30)는 다이나믹 랜덤 액세스 메모리 장치인 것으로 간주될 것이다. 외부 클럭(CLK-E) 신호는 또한 종래의 위상 검출기(36), 종래의 고 이득 차동 증폭기(38), 루프 필터(40), 및 종래의 VCO(42)를 포함하는 위상 고정 루프(34)에 인가된다. 전압 제어 발진기의 출력은 위상 검출기(36)에 피드백되는 내부 클럭(CLK-I) 신호이다. 위상 검출기(36)는 지연된 클럭(CLK-D) 신호의 위상을 내부 클럭(CLK-I) 신호의 위상과 비교하고, 위상차에 대응하는 결과적인 에러(E) 신호를 발생한다. 에러(E) 신호는 저항기(50)를 통해 차동 증폭기(38)의 합산점(summing junction)(52)에 인가된다. 또한, 합산점(52)에는 차동 증폭기(38)의 출력으로부터 저항기(56)를 통해 연결된 부 피드백 신호가 연결되고, 오프셋 전압(V)이 저항기(58)를 통해 인가된다. 차동 증폭기(38)의 비반전 입력은 저항기(60)를 통해 접지에 연결된다.
이 기술분야에 공지된 바와 같이, 차동 증폭기(38)는 저항기(56) 대 저항기(50)의 비만큼 가중된 에러(E) 신호와 저항기(56) 대 저항기(58)의 비만큼 가중된 오프셋 전압(V)간 차에 비례하는 출력(O) 신호를 발생한다. 따라서, 지연된 클럭(CLK-D) 신호가 내부 클럭(CLK-I) 신호에 동기되어 에러(E) 신호가 0이 되었다면, 차동 증폭기(38)의 출력은 오프셋 전압(V)의 가중치와 같게 될 것이다. 그러나, 차동 증폭기(38)의 출력 전압이 실질적으로 0이었을 때, 지연된 클럭(CLK-D) 신호의 위상과 내부 클럭(CLK-I) 신호의 위상간 차는 오프셋 전압(V)의 가중치에 대응할 것이다. 이러한 특징의 의미는 다음에 명백하게 될 것이다.
차동 증폭기(38)의 출력은 위상 고정 루프(34)의 루프 다이나믹스(loop dynamics)를 제어하는 루프 필터(40)에 인가된다. 적절한 루프 필터들(40)의 설계는 기술분야 당업자들의 능력 내에 있으며, 다양한 동작 파라미터들에 의존할 것이다.
루프 필터(40)의 출력은 내부 클럭(CLK-I) 신호를 발생하는 VCO(42)의 주파수 제어 입력에 인가된다. 내부 클럭(CLK-I) 신호의 주파수는 루프 필터(40)로부터의 전압값에 의해 결정된다. VCO(42)는 또한, 이하 설명될 것이지만 현재는 무시하는, 주파수 대역 선택 신호(fo)를 포함한다.
동작시, 위상 고정 루프(34)의 이득은 내부 클럭(CLK-I) 신호의 주파수가 지연된 클럭(CLK-D) 신호의 주파수와 동일하게 되도록 하기에 충분하고, 내부 클럭(CLK-I) 신호의 위상은 가중된 오프셋 전압(V)에 대응하는 크기만큼 지연된 클럭(CLK-D) 신호의 위상으로부터 오프셋된다. 즉, 위상 고정 루프(34)의 이득은 VCO(42)를 조정하여 차동 증폭기(38)의 출력이 0볼트에 이르도록 하기에 충분하다. 전술된 바와 같이, 차동 증폭기(38)의 출력이 실질적으로 0이 되도록 하기 위해서, 에러(E) 신호의 가중치는 오프셋 전압(V)의 가중치에 대응해야 한다. 에러(E) 신호가 오프셋 전압(V)에 대응할 만큼 충분히 큰 값을 갖기 위해서는, 지연된 클럭(CLK-D) 신호와 내부 클럭(CLK-I) 신호간에 현저한 위상차가 있어야 한다. 동작시, 오프셋 전압(V)의 가중치는, 외부 회로에 연결될 때, 위상 검출기(36)에 인가된 신호들의 위상차가 외부 클럭(CLK-E) 신호의 지연, 즉, CLK-E 신호와 CLK-D 신호간 위상차에 대응하도록 선택된다.
위상 고정 루프(34)의 동작을 도 4의 타이밍도를 참조하여 설명한다. 도 4에 도시된 바와 같이, 외부 클럭(CLK-E) 신호는 외부 단자로부터 외부 회로들(14a 내지 14n)에 연결될 때, 1/4 클럭 주기, 즉, 90°만큼 지연된다. 데이터 신호는 집적 회로(30)의 D 단자에 인가되고, NAND 게이트(70)에 연결된다. NAND 게이트(70)는 VCO(42)로부터 내부 클럭(CLK-I) 신호에 의해 게이트된다. 따라서, 도 4에 도시된 바와 같이, 내부 클럭(CLK-I) 신호는 지연된 클럭(CLK-D) 신호보다 1/4 클럭 주기, 즉, 90°먼저 발생하므로, 내부 클럭(CLK-I) 신호는 집적 회로의 외부 단자들에서 외부 클럭(CLK-E) 신호에 동기된다. 결국, 내부 클럭(CLK-I) 신호는 NAND 게이트(70)를 통해 전체 데이터(D) 신호를 클럭할 수 있다. 따라서, NAND 게이트(70)의 출력에서의 신호(OUT)는 데이터 신호(D)의 전체 부분 동안 로우가 된다.
외부 클럭(CLK-E) 신호의 주파수가 현저하게 변할 것으로 예상되는 경우, VCO(42)는 상이한 주파수 대역들에서 동작하게 스위칭되도록 구성되어야 한다. 상이한 주파수 대역들 또는 범위들에서 동작함으로써, 루프 필터(40)의 출력은 비교적 좁은 범위에 걸쳐 내부 클럭(CLK-I) 신호의 주파수를 동조(tune)시킴으로써, "위상 지터"를 최소화하는 것이 필요할 뿐이다. 위상 지터는 루프 필터(40)로부터 VCO(42)의 주파수 제어 입력에 인가된 신호 상의 잡음으로부터 발생한다. 기본적으로, 제어 전압에서의 주어진 변화에 대해 VCO 주파수 출력에서의 변화가 크면 위상 고정 루프(34)가 고정될 때 위상 지터가 커질 것이다. 개개의 주파수 대역들에서 동작하는 VCO(42)를 사용하고 이 대역 내에서만 VCO(42)의 주파수를 동조시키기 위해 제어 전압을 사용함으로써, 제어 전압에서의 주어진 변화에 대한 주파수에서의 변화는 비교적 작을 수 있다. 이러한 특성을 갖는 전압 제어 발진기들(42)은 종래의 것이며, 기술분야 당업자들의 능력 범위 내에 있다. VCO(42)의 주파수 대역은 외부 클럭(CLK-E) 신호들의 주파수를 나타내는 데이터를 포함하는 속도 레지스터(74)로부터 데이터 신호에 의해 선택된다. 데이터는 키보드와 같은 종래의 입력 장치(76)를 통해 속도 레지스터(74)에 로드될 수도 있다. 대안적으로, 데이터는 다른 수단에 의해 속도 레지스터(74)에 기록될 수도 있다. 바람직하게, 속도 레지스터(74)는 외부 클럭(CLK-E) 신호의 각 허용 가능한 주파수들에 대응하는 복수의 저장 셀들(78a 내지 78f)을 포함한다. 저장 셀들 중 단지 하나(78c)만이 이의 각 주파수를 외부 클럭(CLK-E) 신호의 주파수로서 나타내는 비트(즉, 논리 "1")를 포함한다.
도 3에 예시한 본 발명의 바람직한 실시예는 집적 회로(30)를 통해 연결될 때 외부 클럭(CLK-E) 신호의 현저한 지연들을 보상할 수 있다.
상술한 바로부터, 본 발명의 특정 실시예들이 본원에서 예시 목적으로 기술되었지만, 본 발명의 정신 및 범위로부터 벗어나지 않고 여러 가지 수정예가 행해질 수도 있음을 알 것이다. 예를 들면, 본 발명의 바람직한 실시예는 위상 고정 루프를 사용하지만, 내부 클럭 신호의 위상이 외부 클럭 신호의 위상과 실질적으로 동일한, 지연된 클럭 신호로부터 내부 클럭 신호를 발생하는 지연 고정 루프 또는 어떤 다른 수단을 포함하여, 다른 기술들이 사용될 수도 있음을 알 것이다. 마찬가지로, 본 발명의 바람직한 실시예를 동기 또는 비동기 다이나믹 랜덤 액세스 메모리의 일부로서 예시 목적으로 설명하였으나, 다른 집적 회로 장치들의 일부로서도 사용될 수도 있음을 알 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것만을 제외하고는 제한되지 않는다.

Claims (32)

  1. 내부 회로들에 결합되는 지연된 클럭 신호를 외부 클럭 신호로부터 수신하는 복수의 내부 회로들을 구비하고 상기 내부 회로들에 결합되는 상기 지연된 클럭 신호는 상기 외부 클럭 신호에 대해 지연되는 집적 회로내에서, 상기 외부 클럭 신호에 동기되는 내부 클럭 신호를 상기 지연된 클럭 신호로부터 발생하는 클럭 회로로서:
    주파수 제어 신호에 의해 결정된 주파수를 갖는 출력 신호를 발생하는 전압 제어 발진기("VCO")로서, 상기 내부 클럭 신호는 상기 VCO 출력 신호로부터 유도되는, 상기 전압 제어 발진기;
    상기 지연된 클럭 신호 및 상기 VCO 출력 신호를 수신하고, 상기 지연된 클럭 신호와 상기 VCO 출력 신호간 위상차에 대응하는 에러 신호를 발생하는 위상 검출기;
    상기 에러 신호 및 위상 조정 신호를 수신하고, 상기 에러 신호와 상기 위상 조정 신호의 조합에 대응하는 출력 신호를 발생하는 차동 증폭기로서, 상기 위상 조정 신호는 상기 외부 클럭 신호의 위상과 상기 지연된 클럭 신호의 위상 사이의 차이에 대응하는, 상기 차동 증폭기;
    상기 차동 증폭기로부터 상기 출력 신호를 수신하는 루프 필터로서, 상기 루프 필터는 상기 차동 증폭기 출력 신호로부터 상기 주파수 제어 신호를 발생하고, 상기 VCO, 위상 검출기, 차동 증폭기, 및 루프 필터는 상기 내부 클럭 신호가 상기 외부 클럭 신호에 동기되도록 위상 고정 루프로서 연결되는, 상기 루프 필터를 포함하는, 클럭 회로.
  2. 제 1 항에 있어서,
    상기 외부 클럭 신호의 복수의 미리 결정된 주파수 범위들 중 하나를 나타내는 데이터를 저장하는 저장 장치를 더 포함하며;
    상기 VCO는 상기 미리 결정된 주파수 범위들 각각에 대응하는 복수의 개개의 주파수 대역들 각각에서 동작할 수 있고,
    상기 VCO 출력 신호의 주파수는 상기 주파수 제어 신호에 응답하여 각각의 주파수 대역들 내에서 동조될 수 있고,
    상기 VCO는 상기 저장 장치로부터 상기 주파수 범위 데이터를 수신하고 상기 저장 장치로부터의 상기 데이터에 대응하는 주파수 대역에서 상기 VCO가 동작하도록 상기 저장 장치에 연결되는, 클럭 회로.
  3. 제 1 항에 있어서,
    상기 저장 장치는 프로그램 가능한 레지스터를 포함하고,
    상기 클럭 회로는 상기 주파수 범위 데이터를 상기 레지스터에 입력하도록 적응된 입력 장치를 더 포함하는, 클럭 회로.
  4. 제 3 항에 있어서,
    상기 레지스터는 상기 복수의 미리 결정된 주파수 범위들 중 하나에 각각 대응하는 복수의 저장 셀들을 포함하고,
    상기 레지스터는 상기 저장 셀들 중 하나의 저장 셀에만 미리 결정된 데이터 비트를 저장함으로써 프로그램되는, 클럭 회로.
  5. 제 1 항에 있어서,
    상기 집적 회로의 상기 내부 회로들은 다이나믹 랜덤 액세스 메모리를 포함하는, 클럭 회로.
  6. 내부 회로들에 결합되는 지연된 클럭 신호를 외부 클럭 신호로부터 수신하는 복수의 내부 회로들을 구비하고 상기 내부 회로들에 결합되는 상기 지연된 클럭 신호는 상기 외부 클럭 신호에 대해 지연되는 집적 회로내에서, 상기 외부 클럭 신호에 동기되는 내부 클럭 신호를 상기 지연된 클럭 신호로부터 발생하는 클럭 회로로서:
    상기 내부 클럭 신호를 발생하는 고정 루프(locked loop)로서, 상기 지연된 클럭 신호 및 상기 내부 클럭 신호를 수신하고 상기 지연된 클럭 신호와 상기 내부 클럭 신호의 위상 사이의 차이에 응답하여 상기 내부 클럭 신호의 주파수 및 위상을 제어하는 위상 검출기를 포함하는, 상기 고정 루프; 및
    상기 고정 루프가 고정되었을 때 상기 내부 클럭 신호의 위상과 상기 지연된 클럭 신호의 위상간의 미리 결정된 오프셋을 생성하는 오프셋 회로로서, 상기 미리 결정된 오프셋은 상기 내부 클럭 신호의 위상이 상기 외부 클럭 신호의 위상과 실질적으로 동일하도록 상기 외부 클럭 신호의 위상과 상기 지연된 클럭 신호의 위상간의 차에 대응하는, 상기 오프셋 회로를 포함하는, 클럭 회로.
  7. 제 6 항에 있어서,
    상기 고정 루프는 위상 고정 루프를 포함하는, 클럭 회로.
  8. 제 7 항에 있어서,
    상기 외부 클럭 신호의 복수의 미리 결정된 주파수 범위들 중 하나를 나타내는 데이터를 저장하는 저장 장치; 및
    상기 미리 결정된 주파수 범위들에 각각 대응하는 복수의 개개의 주파수 대역들 중 하나에서 상기 위상 고정 루프가 동작하도록 적응된 주파수 대역 선택기 회로로서, 상기 저장 장치로부터 상기 주파수 범위 데이터를 수신하고 상기 저장 장치로부터의 상기 데이터에 대응하는 주파수 대역에서 상기 위상 고정 루프가 동작하도록 상기 저장 장치에 연결되는, 상기 주파수 대역 선택기 회로를 더 포함하는, 클럭 회로.
  9. 제 8 항에 있어서,
    상기 저장 장치는 프로그램 가능한 레지스터를 포함하고,
    상기 클럭 회로는 상기 주파수 범위 데이터를 상기 레지스터에 입력하도록 적응된 입력 장치를 더 포함하는, 클럭 회로.
  10. 제 9 항에 있어서,
    상기 레지스터는 상기 복수의 미리 결정된 주파수 범위들 중 하나에 각각 대응하는 복수의 저장 셀들을 포함하고,
    상기 레지스터는 상기 저장 셀들 중 하나의 저장 셀에만 미리 결정된 데이터 비트를 저장함으로써 프로그램되는, 클럭 회로.
  11. 제 6 항에 있어서,
    상기 집적 회로의 내부 회로들은 다이나믹 랜덤 액세스 메모리를 포함하는, 클럭 회로.
  12. 내부 회로들에 결합되는 지연된 클럭 신호를 외부 클럭 신호로부터 수신하는 복수의 내부 회로들을 구비하고 상기 내부 회로들에 연결된 상기 지연된 클럭 신호는 상기 외부 클럭 신호에 대해 지연되는 집적 회로에서, 상기 외부 클럭 신호에 동기되는 내부 클럭 신호를 상기 지연된 클럭 신호로부터 발생하는 클럭 회로로서:
    주파수 제어 신호에 의해 결정된 주파수를 갖는 VCO 출력 신호를 발생하는 전압 제어 발진기 수단으로서, 상기 내부 클럭 신호는 상기 VCO 출력 신호로부터 유도되는, 상기 전압 제어 발진기 수단;
    상기 지연된 클럭 신호 및 상기 VCO 출력 신호를 수신하고, 상기 지연된 클럭 신호와 상기 VCO 출력 신호간의 위상차에 대응하는 에러 신호를 발생하는 위상 검출기 수단;
    상기 에러 신호 및 위상 조정 신호를 수신하고, 상기 에러 신호와 상기 위상 조정 신호의 조합에 대응하는 출력 신호를 발생하는 차동 증폭기 수단으로서, 상기 위상 조정 신호는 상기 외부 클럭 신호의 위상과 상기 지연된 클럭 신호의 위상 사이의 차이에 대응하는, 상기 차동 증폭기 수단; 및
    상기 차동 증폭기 수단으로부터 상기 출력 신호를 수신하는 루프 필터 수단으로서, 상기 루프 필터 수단은 상기 차동 증폭기 출력 신호로부터 상기 주파수 제어 신호를 발생하고, 상기 전압 제어 발진기 수단, 위상 검출기 수단, 차동 증폭기 수단, 및 루프 필터 수단은 상기 내부 클럭 신호가 상기 외부 클럭 신호에 동기되도록 위상 고정 루프로서 연결되는, 상기 루프 필터 수단을 포함하는, 클럭 회로.
  13. 제 12 항에 있어서,
    상기 외부 클럭 신호의 복수의 미리 결정된 주파수 범위들 중 하나를 나타내는 데이터를 저장하는 저장 수단을 더 포함하고,
    상기 전압 제어 발진기 수단은 상기 미리 결정된 주파수 범위들 각각에 대응하는 복수의 개개 주파수 대역들 각각에서 동작할 수 있고,
    상기 VCO 출력 신호의 주파수는 상기 주파수 제어 신호에 응답하여 각각의 주파수 대역들 내에서 동조될 수 있고,
    상기 전압 제어 발진기 수단은 상기 저장 수단으로부터 상기 주파수 범위 데이터를 수신하고 상기 저장 수단으로부터의 상기 데이터에 대응하는 주파수 대역에서 상기 전압 제어 발진기 수단이 동작하도록 상기 저장 수단에 연결되는, 클럭 회로.
  14. 제 12 항에 있어서,
    상기 저장 수단은 프로그램 가능한 레지스터 수단을 포함하고,
    상기 클럭 회로는 상기 주파수 범위 데이터를 상기 레지스터 수단에 입력하는 입력 수단을 더 포함하는, 클럭 회로.
  15. 제 14 항에 있어서,
    상기 레지스터 수단은 상기 복수의 미리 결정된 주파수 범위들 중 하나에 각각 대응하는 복수의 저장 셀들을 포함하고,
    상기 레지스터 수단은 상기 저장 셀들 중 하나의 저장 셀에만 미리 결정된 데이터 비트를 저장함으로써 프로그램되는, 클럭 회로.
  16. 제 12 항에 있어서,
    상기 집적 회로의 상기 내부 회로들은 다이나믹 랜덤 액세스 메모리를 포함하는, 클럭 회로.
  17. 내부 회로들에 연결된 지연된 클럭 신호를 외부 클럭 신호로부터 수신하는 복수의 내부 회로들을 구비하고, 상기 내부 회로들에 연결된 상기 지연된 클럭 신호는 상기 외부 클럭 신호에 대해 지연되는 집적 회로에서, 상기 외부 클럭 신호에 동기되는 내부 클럭 신호를 상기 지연된 클럭 신호로부터 발생하는 클럭 회로로서:
    상기 지연된 클럭 신호를 수신하는 위상 조정 회로로서, 상기 외부 클럭 신호와 상기 지연된 클럭 신호간의 위상차만큼 상기 지연된 클럭 신호의 위상을 조정함으로써 유도된 신호를 상기 내부 클럭 신호로서 발생하는, 상기 위상 조정 회로를 포함하는, 클럭 회로.
  18. 제 17 항에 있어서,
    상기 위상 조정 회로는 상기 내부 클럭 신호를 발생하는 위상 고정 루프를 포함하고,
    상기 위상 고정 루프는 상기 지연된 클럭 신호의 위상과 상기 내부 클럭 신호의 위상을 비교하는 위상 검출기, 및 상기 지연된 클럭 신호의 위상이 상기 외부 클럭 신호와 상기 지연된 클럭 신호간의 위상차만큼 상기 내부 클럭 신호의 위상에 대해 지연되도록 상기 내부 클럭 신호의 위상을 조정하는 조정 회로를 갖는, 클럭 회로.
  19. 외부 클럭 신호를 수신하는 다이나믹 랜덤 액세스 메모리에 있어서:
    상기 외부 클럭 신호가 연결되는 복수의 제 1 다이나믹 랜덤 액세스 메모리 회로들로서, 상기 외부 클럭 신호는 상기 제 1 다이나믹 랜덤 액세스 메모리 회로들이 상기 외부 클럭 신호에 대응하는 지연을 갖는 지연된 클럭 신호를 수신하도록 상기 다이나믹 랜덤 액세스 메모리 회로들에 연결됨으로써 지연되는, 상기 복수의 상기 제 1 다이나믹 랜덤 액세스 메모리 회로들;
    상기 외부 클럭 신호에 동기되는 내부 클럭 신호를 수신하도록 적응된 제 2 다이나믹 랜덤 액세스 메모리 회로;
    상기 내부 클럭 신호를 발생하는 위상 고정 루프로서, 상기 지연된 클럭 신호 및 상기 내부 클럭 신호를 수신하고, 상기 지연된 클럭 신호와 상기 내부 클럭 신호간의 위상차에 응답하여 상기 내부 클럭 신호의 주파수를 제어하는 위상 검출기를 포함하는, 상기 위상 고정 루프; 및
    상기 위상 고정 루프가 고정되었을 때 상기 내부 클럭 신호의 위상과 상기 지연된 클럭 신호의 위상간의 미리 결정된 오프셋을 생성하는 오프셋 회로로서, 상기 미리 결정된 오프셋은 상기 내부 클럭 신호의 위상이 상기 외부 클럭 신호의 위상과 실질적으로 동일하도록 상기 외부 클럭 신호의 위상과 상기 지연된 클럭 신호의 위상간의 차에 대응하는, 상기 오프셋 회로를 포함하는, 다이나믹 랜덤 액세스 메모리.
  20. 제 19 항에 있어서,
    상기 외부 클럭 신호의 복수의 미리 결정된 주파수 범위들 중 하나를 나타내는 데이터를 저장하는 저장 장치; 및
    상기 미리 결정된 주파수 범위들에 각각 대응하는 복수의 개개의 주파수 대역들 중 하나에서 상기 위상 고정 루프가 동작하도록 적응된 주파수 대역 선택기 회로로서, 상기 저장 장치로부터 상기 주파수 범위 데이터를 수신하고 상기 저장 장치로부터의 상기 데이터에 대응하는 주파수 대역에서 상기 위상 고정 루프가 동작하도록 상기 저장 장치에 연결되는, 상기 주파수 대역 선택기 회로를 더 포함하는, 다이나믹 랜덤 액세스 메모리.
  21. 제 20 항에 있어서,
    상기 저장 장치는 프로그램 가능한 레지스터를 포함하고,
    상기 클럭 회로는 상기 주파수 범위 데이터를 상기 레지스터에 입력하도록 적응된 입력 장치를 더 포함하는, 다이나믹 랜덤 액세스 메모리.
  22. 제 21 항에 있어서,
    상기 레지스터는 상기 복수의 미리 결정된 주파수 범위들 중 하나에 각각 대응하는 복수의 저장 셀들을 포함하고,
    상기 레지스터는 상기 저장 셀들 중 하나의 저장 셀에만 미리 결정된 데이터 비트를 저장함으로써 프로그램되는, 다이나믹 랜덤 액세스 메모리.
  23. 외부 클럭 신호를 수신하는 다이나믹 랜덤 액세스 메모리에 있어서:
    상기 외부 클럭 신호가 연결되는 복수의 제 1 다이나믹 랜덤 액세스 메모리 회로들로서, 상기 외부 클럭 신호는 상기 제 1 다이나믹 랜덤 액세스 메모리 회로들이 상기 외부 클럭 신호에 대응하는 지연을 갖는 지연된 클럭 신호를 수신하도록 상기 다이나믹 랜덤 액세스 메모리 회로들에 연결됨으로써 지연되는, 상기 복수의 제 1 다이나믹 랜덤 액세스 메모리 회로들;
    상기 외부 클럭 신호에 동기되는 내부 클럭 신호를 수신하도록 적응된 제 2 다이나믹 랜덤 액세스 메모리 회로; 및
    상기 지연된 클럭 신호를 수신하는 위상 조정 회로로서, 상기 외부 클럭 신호와 상기 지연된 클럭 신호간의 위상차만큼 상기 지연된 클럭 신호의 위상을 조정함으로써 유도된 신호를 상기 내부 클럭 신호로서 발생하는, 상기 위상 조정 회로를 포함하는, 다이나믹 랜덤 액세스 메모리.
  24. 제 23 항에 있어서,
    상기 위상 조정 회로는 상기 내부 클럭 신호를 발생하는 위상 고정 루프를 포함하고,
    상기 위상 고정 루프는 상기 지연된 클럭 신호의 위상과 상기 내부 클럭 신호의 위상을 비교하는 위상 검출기, 및 상기 지연된 클럭 신호의 위상이 상기 외부 클럭 신호와 상기 지연된 클럭 신호간의 위상차만큼 상기 내부 클럭 신호의 위상에 대해 지연되도록 상기 내부 클럭 신호의 위상을 조정하는 조정회로를 갖는, 다이나믹 랜덤 액세스 메모리.
  25. 집적 회로 내의 복수의 회로들에 연결되는 외부 클럭 신호에 동기되는 내부 클럭 신호를 발생하는 방법으로서, 상기 외부 클럭 신호는 상기 회로들이 지연된 클럭 신호를 수신하도록 상기 회로들에 연결됨으로써 지연되는, 상기 내부 클럭 신호 발생 방법에 있어서:
    상기 지연된 클럭 신호의 위상과 상기 내부 클럭 신호의 위상을 비교하는 단계;
    상기 외부 클럭 신호의 위상과 상기 지연된 클럭 신호의 위상간의 차에 대응하는 위상 오프셋만큼, 상기 지연된 클럭 신호의 위상과 상기 내부 클럭 신호의 위상의 비교를 오프셋하는 단계; 및
    상기 지연된 클럭 신호의 위상과 상기 내부 클럭 신호의 위상간의 상기 오프셋 비교에 의해 결정된 위상 및 주파수를 갖는 신호를 상기 내부 클럭 신호로서 발생하는 단계를 포함하는, 내부 클럭 신호 발생 방법.
  26. 제 25 항에 있어서,
    상기 외부 클럭 신호의 복수의 미리 결정된 주파수 범위들 중 하나를 나타내는 데이터를 저장하는 단계;
    상기 미리 결정된 주파수 범위들 각각에 대응하는 상기 내부 클럭 신호의 복수의 개개의 주파수 대역들 중 하나를 선택하는 단계로서, 상기 개개의 주파수 대역은 상기 저장된 주파수 범위 데이터에 기초하여 선택되는, 상기 선택 단계; 및
    상기 지연된 클럭 신호의 위상과 상기 내부 클럭 신호의 위상간의 상기 오프셋 비교의 함수로서 상기 선택된 주파수 대역 내에서 상기 내부 클럭 신호의 위상 및 주파수를 조정하는 단계를 더 포함하는, 내부 클럭 신호 발생 방법.
  27. 제 25 항에 있어서,
    상기 집적 회로 내의 상기 회로들은 다이나믹 랜덤 액세스 메모리를 포함하는, 내부 클럭 신호 발생 방법.
  28. 외부 클럭 신호가 인가되는 집적 회로에서, 내부 클럭 신호를 내부 회로에서 발생하는 클럭 회로로서:
    상기 내부 클럭 신호를 발생하는 고정 루프로서, 상기 인가된 외부 클럭 신호 및 상기 내부 클럭 신호를 수신하기 위해 결합되고, 상기 수신된 외부 클럭 신호와 상기 내부 클럭 신호간의 위상차에 응답하여 상기 내부 클럭 신호의 위상을 제어하도록 구성된 위상 검출기를 포함하는, 상기 고정 루프;
    상기 고정 루프가 고정될 때 상기 내부 클럭 신호의 위상과 상기 수신된 외부 클럭 신호의 위상간의 미리 결정된 오프셋을 생성하도록 구성된 오프셋 회로;
    상기 인가된 외부 클럭 신호의 복수의 미리 결정된 주파수 범위들 중 하나를 나타내는 데이터를 저장하는 저장 장치; 및
    상기 미리 결정된 주파수 범위들에 각각 대응하는 복수의 개개의 주파수 대역들 중 하나에서 상기 위상 고정 루프가 동작하도록 적응된 주파수 대역 선택기 회로로서, 상기 저장 장치로부터 상기 주파수 범위 데이터를 수신하고 상기 저장 장치로부터의 상기 데이터에 대응하는 주파수 대역에서 상기 위상 고정 루프가 동작하도록 상기 저장 장치에 연결되는, 상기 주파수 대역 선택기 회로를 포함하는, 클럭 회로
  29. 제 28 항에 있어서,
    상기 미리 결정된 오프셋은, 상기 내부 클럭 신호의 위상이 상기 인가된 외부 클럭 신호의 위상과 실질적으로 동일하도록, 상기 외부 클럭 신호의 위상과 상기 수신된 외부 클럭 신호의 위상간의 차에 대응하는 위상을 포함하는, 클럭 회로.
  30. 제 28 항에 있어서,
    상기 고정 루프는 위상 고정 루프를 포함하는, 클럭 회로.
  31. 제 30 항에 있어서,
    상기 저장 장치는 프로그램 가능한 레지스터를 포함하고,
    상기 클럭 회로는 상기 주파수 범위 데이터를 상기 레지스터에 입력하도록 적응된 입력 장치를 더 포함하는, 클럭 회로.
  32. 제 28 항에 있어서,
    상기 집적 회로의 상기 내부 회로는 다이나믹 랜덤 액세스 메모리 회로를 포함하는, 클럭 회로.
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