KR100652412B1 - 정보 보호가 필요한 장치에 접근을 완전히 차단하는 회로및 방법 - Google Patents

정보 보호가 필요한 장치에 접근을 완전히 차단하는 회로및 방법 Download PDF

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Abstract

정보 보호가 필요한 장치에 접근을 완전히 차단하는 회로 및 방법이 개시된다. 상기 차단 회로에서는 퓨징 회로가 적어도 두개의 퓨즈들을 구비하고, 비교회로가 상기 적어도 두개의 퓨즈들을 통하여 전달되는 신호들 각각을 저항을 이용하여 입력받고, 입력받은 신호들을 비교하여 모두 임계치 레벨 이상일 경우에만 일정 논리 상태의 신호를 출력한다.

Description

정보 보호가 필요한 장치에 접근을 완전히 차단하는 회로 및 방법{Circuit and method of countermeasure against access to protected device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 비휘발성 메모리에서 정보 보호를 위하여 필요한 신호를 나타낸다.
도 2는 일반적인 비휘발성 메모리에 접근을 차단하는 회로를 나타낸다.
도 3은 본 발명의 일실시예에 따라 보호된 장치에 접근을 차단하는 회로 구조의 블록도이다.
도 4는 도 3 회로의 구체적인 일례를 나타낸다.
도 5는 도 4의 비교회로의 다른 예이다.
도 6은 도 4의 비교회로의 또 다른 예이다.
도 7은 본 발명의 일실시예에 따른 접근 차단 회로에 의한 장치 테스트/장치에 정보기록 과정을 설명하기 위한 흐름도이다.
도 8은 본 발명의 일실시예에 따른 접근 차단 회로에 의한 퓨즈 절단 과정을 설명하기 위한 흐름도이다.
본 발명은 비휘발성 메모리와 같이 기록된 정보가 보호되는(protected) 장치에 관한 것으로, 특히 상기 장치에 접근을 차단하는 회로 및 방법에 관한 것이다.
정보 보호를 목적으로 외부에서 비휘발성 메모리와 같은 장치에 기록된 데이터를 읽을(read) 수 없도록 하는 회로를 사용하는 것이 최근의 추세이다. 장치에 접근을 할 수 없게 하기 위하여, 장치 테스트나 장치에 필요한 정보의 기록 후에 e-퓨즈(fuse)가 절단(cutting)되어 장치에 접근을 위한 신호가 입력될 수 없도록 하는 방식이 사용되고 있다.
도 1은 일반적인 비휘발성 메모리에서 정보 보호를 위하여 필요한 신호를 나타낸다. 도 2는 도 1과 같은 일반적인 비휘발성 메모리에 접근을 차단하는 회로(20)를 나타낸다. 도 2를 참조하면, 먼저, 전원 VDDIO와 VDDF, 및 접지 GND를 인가하고, 인에이블 신호(EN)로서 로직 로우(low) 신호를 인가한다. 이때, 접근 신호(ACS)가 하이(high) 액티브되면, 퓨즈(22) 및 버퍼(24)를 통하여 출력 Y가 하이(high) 액티브된다. 이와 같은 정상 상태에서, 정전기 방지회로(21), 퓨즈 절단 제어 회로(23), 및 인에이블 신호를 받는 회로(25)에 구성된 트랜지스터들은 턴온(turn-on)되지 않는다. 이와 같이 출력 Y가 하이 액티브되면, 비휘발성 메모리의 테스트나 비휘발성 메모리에 보호가 요구된 데이터의 기록이 가능하다.
이와 같은 테스트나 데이터의 기록이 완료된 후에는, 비휘발성 메모리의 보호가 요구된 데이터가 읽어질 수 없도록 하기 위하여, 퓨즈(22)가 절단된다. 퓨즈 (22)의 절단을 위하여, 전원 VDDF를 접지에 연결하고, 접근 신호(ACS) 단자와 전원 VDDIO에 동일한 고전압을 인가한다. 이에 따라, 퓨즈(22)를 이루는 물질이 녹거나(melting) 갈라져(electro-migration) 퓨즈(22)가 절단된다. 퓨즈(22)가 절단되면, 접근 신호(ACS)에 의하여 하이 액티브 Y 출력을 얻을 수 없으므로, 공격자는 비휘발성 메모리의 보호된 데이터에 접근할 수 없다.
그러나, 도 2와 같은 퓨즈(22)가 불완전하게 절단된다면, 비휘발성 메모리에 저장된 보호된 데이터가 유출될 수 있다는 문제점이 있다. 퓨즈의 절단 조건이 완전하게 절단할 수 있도록 설정되었다 하더라도, 실제 반도체 공정에서 발생하는 산포로 인하여 퓨즈 절단은 완전하게 이루어질 수 없을지 모른다. 뿐만 아니라, 도 2와 같은 회로(20)에서는, 공격자가 인에이블 신호(EN) 단자에 접근할 수 있는 경우에, 공격자는 인에이블 신호(EN)로서 로직 로우 신호를 인가하여 하이 상태의 Y 출력을 유도할 수 있고, 이에 따라 비휘발성 메모리에 접근할 가능성이 크다는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 퓨즈가 불완전하게 절단되더라도 보호된 장치에 접근을 완전하게 차단하는 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 퓨즈의 절단 후에 공격자가 보호된 장치에 접근할 수 없도록 하는 새로운 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따라 보호된 장치에 접근을 차단하는 회로는, 퓨징 회로 및 비교회로를 구비하는 것을 특징으로 한다. 상기 퓨징 회로는 적어도 두개의 퓨즈들을 포함한다. 상기 비교회로는 상기 적어도 두개의 퓨즈들을 통하여 전달되는 신호들 각각을 저항을 이용하여 입력받고, 입력받은 신호들이 모두 임계치 레벨 이상일 경우에만 액티브 출력을 생성한다.
상기 보호된 장치로의 접근 신호가 상기 적어도 두개의 퓨즈들을 통하여 상기 비교회로로 전달되는 것을 특징으로 한다. 상기 적어도 두개의 퓨즈들은 상기 보호된 장치로의 접근을 방지하기 위하여 절단되는 것을 특징으로 한다.
상기 적어도 두개의 퓨즈들 중 어느 하나라도 완전 절단의 경우에 상기 비교회로의 출력이 액티브되지 않는 것을 특징으로 한다. 상기 적어도 두개의 퓨즈들이 모두 불완전 절단의 경우라도 상기 비교회로의 출력이 액티브되지 않는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따라 보호된 장치에 접근을 차단하는 방법은, 적어도 두개의 퓨즈들을 절단하는 단계; 상기 적어도 두개의 퓨즈들 각각의 한쪽 단을 통하여 동일한 접근 신호를 수신하는 단계; 상기 적어도 두개의 퓨즈들 각각의 다른 단의 신호를 저항을 이용하여 수신하는 단계; 및 상기 저항을 이용하여 수신된 신호들이 모두 임계치 레벨 이상일 경우에만 출력을 액티브시키는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따라 보호된 장치에 접근을 차단하는 회로(30) 구조의 블록도이다. 도 3을 참조하면, 상기 접근 차단 회로(30)는 정전기 방지회로(31), 퓨징회로(32), 비교회로(33) 및 버퍼(34)를 구비한다.
상기 접근 차단 회로(30)는 정보 보호를 목적으로 비휘발성 메모리(예를 들어, 플래시 메모리)와 같이 보호된 장치에 기록된 데이터에 공격자가 외부에서 접근할 수 없도록 하기 위하여 제안되었다. 비휘발성 메모리에 기록된 보호된 정보가 무단 복사되는 경우에 저작권자의 권리가 침해될 수 있다.
보호된 장치의 테스트 또는 상기 보호된 장치에 보호가 필요한 데이터의 기록 등의 경우에, 상기 접근 차단 회로(30)는 하이(high) 액티브 접근 신호(ACS)를 수신하여 하이 액티브 출력(Y)을 생성한다. 하이 액티브 출력(Y)에 따라, 비휘발성 메모리와 같은 보호된 장치의 소정 콘트롤 로직이 동작하고, 이에 따라 유저는 비휘발성 메모리의 해당 영역에 접근하여 데이터의 기록 또는 기록된 데이터의 테스트 등을 실시할 수 있다.
또한, 보호된 장치의 테스트 또는 기록이 완료되면, 장치 출시 전에 상기 퓨징회로(32)에 포함된 퓨즈를 절단하여 공격자의 접근에 대비한다. 즉, 퓨즈 절단에 의하여, 상기 접근 신호(ACS)가 하이 액티브된다 하더라도 출력(Y)은 로우(low) 상태를 유지하고, 이에 따라 보호된 장치의 소정 콘트롤 로직이 동작하지 않아 공격 자는 보호된 데이터에 접근할 수 없게된다. 상기 퓨징회로(32)에 포함되는 퓨즈는 레이저(laser)에 의하여 절단되는 레이저-퓨즈 또는 전기적으로 절단될 수 있는 e-퓨즈일 수 있으나, 작업의 편의를 위하여 e-퓨즈가 사용되는 것이 바람직하다.
이와 같이, 본 발명에서는 도 2와 같은 인에이블 신호(EN) 단자가 필요 없도록 하였고, 이에 따라 공격자에 의한 상기 보호된 장치로의 접근 가능성을 더욱 줄일 수 있다.
도 4는 도 3 회로(30)의 구체적인 일례를 나타낸다. 도 4를 참조하면, 정전기 방지회로(31)는 2개의 MOSFET(P1, N1)을 포함한다. 상기 MOSFET(P1, N1)은 접근 신호(ACS)가 퓨징회로(32)로 전달되는 공통 단자에 연결된다. 상기 제1 MOSFET(P1)은 P형이고, 상기 공통 단자(ACS 단자)와 제1 전원(VDDIO) 사이에 연결된다. 상기 제2 MOSFET(N1)은 N형이고, 상기 공통 단자와 제2 전원(GND)(접지) 사이에 연결된다. 정전기 방지 역할을 위하여 상기 제1 MOSFET(P1) 및 상기 제2 MOSFET(N1) 각각의 게이트와 소스는 서로 연결된다.
퓨징회로(32)는 적어도 두개의 퓨즈들(F1, F2)을 포함한다. 도 4에서, 두개의 퓨즈들(F1, F2)을 예로 들어 도시하였으나, 이에 한정되지 않고 더 많은 퓨즈들을 포함할 수 있다. 상기 퓨징회로(32)는 퓨즈들(F1, F2)의 절단에 이용될 2개의 P형 MOSFET(P2, P3)을 더 포함한다. 상기 MOSFET(P2)는 상기 제1 퓨즈(F1)와 전원(VDDF) 사이에 연결된다. 상기 MOSFET(P3)는 상기 제2 퓨즈(F2)와 상기 전원(VDDF) 사이에 연결된다.
도 4에서, 비교회로(33)는 제1 저항(R1), 제2 저항(R2) 및 로직(NAND)을 포 함한다. 상기 제1 저항(R1)은 상기 제1 퓨즈(F1)와 전원(GND) 사이에 접속되고, 상기 제2 저항(R2)은 상기 제2 퓨즈(F2)와 전원(GND) 사이에 접속된다. 상기 로직(NAND)은 입력 단들이 상기 저항들(R1, R2)과 상기 퓨즈들(F1, F2) 간의 접속 점들에 연결되어, 입력들(F1S, F2S)에 대한 NAND 연산을 수행하고 그 결과(X)를 출력한다. 상기 로직(NAND)은 퓨즈와의 접속 점의 전압 레벨(F1S/F2S)이 모두 로직 하이 임계치 이상인 경우에만 액티브 출력(X)을 생성한다.
이와 같이, 도 4의 상기 비교회로(33)는 상기 퓨즈들(F1, F2)을 통하여 전달되는 신호들(F1S, F2S) 각각을 저항(R1/R2)을 이용하여 입력받고, 입력받은 신호들(F1S, F2S)이 모두 임계치 레벨 이상일 경우에만 액티브 출력(X)을 생성한다.
도 4에서, 버퍼(34)는 상기 비교회로(33)의 출력(X)을 반전하고 버퍼링하여 출력한다. 상기 버퍼(34)에서 버퍼링된 신호(Y)는 비휘발성 메모리와 같은 보호된 장치의 상기 소정 콘트롤 로직으로 출력된다.
도 5는 도 4의 비교회로(33)의 다른 예이다. 도 5를 참조하면, 상기 비교회로(33)는, 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제1 비교기(331), 제2 비교기(332), 및 로직(NAND)을 포함한다. 상기 제1 저항(R1)은 도 4의 제1 퓨즈(F1)와 제1 전원(GND) 사이에 접속되고, 상기 제2 저항(R2)은 도 4의 제2 퓨즈(F2)와 상기 제1 전원(GND) 사이에 접속되며, 상기 제3 저항(R3)은 한쪽 단이 제2 전원(VDDP)에 연결된다.
상기 제1 비교기(331)에서는 입력 단들이 상기 제1 저항(R1)과 상기 제1 퓨즈(F1) 간의 접속 점 및 상기 제3 저항(R3)의 다른 단에 연결되고, 상기 제2 비교 기(332)에서는 입력 단들이 상기 제2 저항(R2)과 상기 제2 퓨즈(F2) 간의 접속 점 및 상기 제3 저항(R3)의 다른 단에 연결된다. 상기 비교기들(331, 332) 각각은 퓨즈와의 접속 점의 전압 레벨(F1S/F2S)이 상기 제3 저항(R3)과의 접속점의 전압 레벨보다 크면 논리 하이 신호를 출력하고, 그렇지 않으면 논리 로우 신호를 출력한다. 상기 비교기들(331, 332) 각각이 퓨즈와의 접속 점의 전압 레벨(F1S/F2S)과 비교되는 기준 임계 전압은, 상기 제3 저항(R3)의 값에 의하여 결정된다. 상기 로직(NAND)에서는 입력 단들이 상기 비교기들(331, 332)의 출력들에 연결되어, 입력들에 대한 NAND 연산을 수행하고 그 결과(X)를 출력한다.
이와 같이, 도 5의 상기 비교회로(33)는 상기 퓨즈들(F1, F2)을 통하여 전달되는 신호들(F1S, F2S) 각각을 저항(R1/R2)을 이용하여 입력받고, 입력받은 신호들(F1S, F2S)이 모두 임계치 레벨 이상일 경우에만 액티브 출력(X)을 생성한다.
도 6은 도 4의 비교회로(33)의 또 다른 예이다. 도 6을 참조하면, 상기 비교회로(33)는, 제1 저항(R1), 제2 저항(R2), 제4 저항(R4), 제5 저항(R5), 제1 비교기(331), 제2 비교기(332), 및 로직(NAND)을 포함한다. 상기 제1 저항(R1)은 도 4의 제1 퓨즈(F1)와 제1 전원(GND) 사이에 접속되고, 상기 제2 저항(R2)은 도 4의 제2 퓨즈(F2)와 상기 제1 전원(GND) 사이에 접속되며, 상기 제4 저항(R4)은 한쪽 단이 제2 전원(VDDP)에 연결되고, 상기 제5 저항(R5)은 한쪽 단이 상기 제2 전원(VDDP)에 연결된다.
상기 제1 비교기(331)에서는 입력 단들이 상기 제1 저항(R1)과 상기 제1 퓨즈(F1) 간의 접속 점 및 상기 제4 저항(R4)의 다른 단에 연결되고, 상기 제2 비교 기(332)에서는 입력 단들이 상기 제2 저항(R2)과 상기 제2 퓨즈(F2) 간의 접속 점 및 상기 제5 저항(R5)의 다른 단에 연결된다. 상기 제1 비교기(331)는 제1 퓨즈(F1)와의 접속 점의 전압 레벨(F1S)이 상기 제4 저항(R4)과의 접속점의 전압 레벨보다 크면 논리 하이 신호를 출력하고, 그렇지 않으면 논리 로우 신호를 출력한다. 마찬가지로, 상기 제2 비교기(332)는 제2 퓨즈(F2)와의 접속 점의 전압 레벨(F2S)이 상기 제5 저항(R5)과의 접속점의 전압 레벨보다 크면 논리 하이 신호를 출력하고, 그렇지 않으면 논리 로우 신호를 출력한다. 상기 비교기들(331, 332) 각각이 퓨즈와의 접속 점의 전압 레벨(F1S/F2S)과 비교되는 기준 임계 전압은, 상기 제4 저항(R4) 및 제5 저항(R5)의 값에 의하여 결정되고, 이들 저항 값들은 서로 같은 것이 바람직하지만, 회로 구성에 따라 서로 다른 값을 가질 수도 있다. 상기 로직(NAND)에서는 입력 단들이 상기 비교기들(331, 332)의 출력들에 연결되어, 입력들에 대한 NAND 연산을 수행하고 그 결과(X)를 출력한다.
이와 같이, 도 6의 상기 비교회로(33)는 상기 퓨즈들(F1, F2)을 통하여 전달되는 신호들(F1S, F2S) 각각을 저항(R1/R2)을 이용하여 입력받고, 입력받은 신호들(F1S, F2S)이 모두 임계치 레벨 이상일 경우에만 액티브 출력(X)을 생성한다.
이하, 본 발명의 일실시예에 따라 보호된 장치에 접근을 차단하는 회로(30)의 동작을 도 7 및 도 8의 흐름도에 따라 좀더 자세히 설명한다.
도 7은 본 발명의 일실시예에 따른 접근 차단 회로(30)에 의한 보호된 장치 테스트/보호된 장치에 정보기록 과정을 설명하기 위한 흐름도이다. 도 7을 참조하면, 먼저, 도 4의 접근 차단 회로(30), 또는 도 5/도 6에 의하여 동작하는 접근 차 단 회로(30)에, 전원 VDDIO, VDDF, VDDP, 및 접지 GND를 인가한다(S71). 이때, 접근 신호(ACS)가 하이 액티브되면(S72), 하이 액티브 접근 신호(ACS)는 퓨즈들(F1, F2)을 통하여 비교회로(33)로 전달된다.
도 4의 비교회로(33)의 NAND 로직의 두 입력단들로 전달된 하이 액티브 접근 신호(ACS)에 의하여 NAND 로직은 논리 로우 신호를 출력하고, 이에 따라 버퍼(34)를 통하여 출력 Y가 하이 액티브된다(S73). 도 5 또는 도 6의 비교회로(33)가 이용된 경우에, 비교회로(33)의 비교기들(331, 332)의 양(+)의 입력단으로 전달된 하이 액티브 접근 신호(ACS)의 전압 레벨이 음(-)의 입력단에 설정된 기준 임계 레벨보다 클 것이므로, 비교기들(331, 332)은 논리 하이 신호를 출력한다. 이에 따라, NAND 로직은 논리 로우 신호를 출력하고, 이에 따라 버퍼(34)를 통하여 출력 Y가 하이 액티브된다(S73).
이와 같은 정상 상태에서, 정전기 방지회로(31) 및 퓨징회로(32)에 포함된 트랜지스터들(P1, P2, P3, N1)은 턴온(turn-on)되지 않는다. 정전기 방지회로(31)의 트랜지스터들(P1, N1)은 접근 신호(ACS) 단자에 고전압의 정전기 유입 시에만 턴온되어 정전기 유입을 방지하고, 퓨징회로(32)의 트랜지스터들(P2, P3)은 퓨즈들(F1, F2)의 절단 시에만 턴온되도록 동작한다.
이와 같이, 출력 Y가 하이 액티브되면, 비휘발성 메모리와 같은 보호된 장치의 소정 콘트롤 로직이 동작한다(S74). 이에 따라, 유저는 비휘발성 메모리의 해당 영역에 접근하여 보호가 필요한 데이터의 기록 또는 기록된 데이터의 테스트 등을 실시할 수 있다(S75).
이와 같은 테스트나 데이터의 기록이 완료된 후에는, 상기 보호된 장치로의 접근을 방지하고, 보호가 요구된 데이터가 읽어질 수 없도록 하기 위하여, 퓨즈들(F1, F2)이 절단된다. 도 8은 본 발명의 일실시예에 따른 접근 차단 회로(30)에 의한 퓨즈 절단 과정을 설명하기 위한 흐름도이다. 도 8을 참조하면, 퓨즈들(F1, F2)의 절단을 위하여, 먼저, 도 4의 접근 차단 회로(30), 또는 도 5/도 6에 의하여 동작하는 접근 차단 회로(30)에서, 전원 VDDF에 접지를 연결하고(S81), 접근 신호(ACS) 단자와 전원 VDDIO에 동일한 고전압을 인가한다(S82). 이에 따라, e-퓨즈 작용을 하는 퓨즈들(F1, F2)을 이루는 물질이 녹거나(melting) 갈라져(electro-migration) 퓨즈들(F1, F2)이 절단된다(S83).
이와 같은 퓨즈 절단 작업 후에는, 접근 차단 회로(30)의 동작에 필요한 전원을 공급하고, 접근 신호(ACS)가 하이 액티브되더라도 출력(Y)은 로우(low) 상태를 유지하고, 이에 따라 보호된 장치의 소정 콘트롤 로직이 동작하지 않아 공격자는 보호된 데이터에 접근할 수 없게된다(S84).
이와 같이, 도 4의 접근 차단 회로(30), 또는 도 5/도 6에 의하여 동작하는 접근 차단 회로(30)에서는, 도 2의 종래 기술과 같이 인에이블(EN) 단자가 불필요하며, 두개의 퓨즈들(F1, F2) 중 어느 하나라도 완전 절단의 경우에 상기 비교회로(33)가 로우 액티브 신호를 출력하지 않는다. 또한, 상기 두개의 퓨즈들(F1, F2)이 모두 불완전 절단의 경우라도 상기 비교회로(33)가 로우 액티브 신호를 출력하지 않는다. 불완전 절단이란 퓨즈 물질의 변성이나 부분적 절단으로 인하여 퓨즈가 저항값이 큰 도전체로 작용되는 경우를 말한다.
도 8과 같은 퓨즈 절단 작업 완료 후에, 상기 퓨즈들(F1, F2)이 모두 완전히 절단된 경우에, 접근 신호(ACS)가 하이 액티브되더라도, 상기 비교회로(33)는 하이 액티브 신호 신호를 안정적으로 출력하고, 출력(Y)은 로우 상태를 유지한다. 예를 들어, 제1 퓨즈(F1)만이 완전 절단되고 제2 퓨즈(F2)는 불완전 절단된 경우에도, 하이 액티브 접근 신호(ACS)에 의하여, 제2 퓨즈(F2)의 큰 저항값과 저항 R2의 작은 값에 의하여 저항 R2에 분배되는 전압은 매우 작을 것이므로, 이때에도 상기 비교회로(33)는 하이 액티브 신호를 출력하고, 출력(Y)은 로우 상태를 유지한다. 마찬가지로, 제1 퓨즈(F1) 및 제2 퓨즈(F2)가 모두 불완전 절단된 경우에도, 하이 액티브 접근 신호(ACS)에 의하여, 퓨즈들(F1, F2)의 큰 저항값과 저항 R1 및 R2의 작은 값에 의하여 저항 R1 및 R2에 분배되는 전압은 매우 작을 것이므로, 이때에도 상기 비교회로(33)는 하이 액티브 신호 신호를 출력하고, 출력(Y)은 로우 상태를 유지한다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따라 보호된 장치에 접근을 차단하는 회로(30)에서는, 퓨징회로(32)가 적어도 두개의 퓨즈들(F1, F2)을 구비하고, 비교회로(33)가 상기 적어도 두개의 퓨즈들(F1, F2)을 통하여 전달되는 신호들 각각을 저항을 이용하여 입력받고, 입력받은 신호들(F1S, F2S)을 비교하여 모두 임계치 레벨 이상일 경우에만 일정 논리 상태의 신호를 출력한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따라 보호된 장치에 접근을 차단하는 회로에서는, 퓨즈 절단 작업 후에 불완전하게 절단된 퓨즈가 있더라도, 일정 신호 레벨을 출력하므로 비휘발성 메모리와 같은 보호된 장치에 적용시 공격자가 용이하게 접근하지 못하게 할 수 있다.

Claims (22)

  1. 적어도 두개의 퓨즈들을 포함하는 퓨징회로; 및
    상기 적어도 두개의 퓨즈들을 통하여 전달되는 신호들 각각을 저항을 이용하여 입력받고, 입력받은 신호들이 모두 임계치 레벨 이상일 경우에만 액티브 출력을 생성하는 비교회로를 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  2. 제 1항에 있어서, 상기 보호된 장치로의 접근 신호가 상기 적어도 두개의 퓨즈들을 통하여 상기 비교회로로 전달되는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  3. 제 1항에 있어서, 상기 적어도 두개의 퓨즈들은,
    상기 보호된 장치로의 접근을 방지하기 위하여 절단되는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  4. 제 1항에 있어서, 상기 적어도 두개의 퓨즈들 중 어느 하나라도 완전히 절단되는 경우에 상기 비교회로의 출력이 액티브되지 않는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  5. 제 1항에 있어서, 상기 적어도 두개의 퓨즈들이 모두 불완전 절단하게 절단되는 경우라도 상기 비교회로의 출력이 액티브되지 않는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  6. 제 1항에 있어서, 상기 퓨징회로는,
    제1 퓨즈;
    제2 퓨즈;
    상기 제1 퓨즈와 전원 사이에 연결된 제1 트랜지스터; 및
    상기 제2 퓨즈와 상기 전원 사이에 연결된 제2 트랜지스터를 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  7. 제 6항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P 형 MOSFET인 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  8. 제 1항에 있어서, 상기 적어도 두개의 퓨즈들은,
    e-퓨즈인 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  9. 제 1항에 있어서, 상기 적어도 두개의 퓨즈들은 두 개이고,
    상기 비교회로는,
    상기 두개의 퓨즈들 중 어느 하나와 전원 사이에 접속된 제1 저항;
    상기 두개의 퓨즈들 중 다른 하나와 상기 전원 사이에 접속된 제2 저항; 및
    입력 단들이 상기 저항들과 상기 퓨즈들간의 접속 점들에 연결된 NAND 로직을 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  10. 제 1항에 있어서, 상기 적어도 두개의 퓨즈들은 두 개이고,
    상기 비교회로는,
    상기 두개의 퓨즈들 중 어느 하나와 제1 전원 사이에 접속된 제1 저항;
    상기 두개의 퓨즈들 중 다른 하나와 상기 제1 전원 사이에 접속된 제2 저항;
    한쪽 단이 제2 전원에 연결된 제3 저항;
    입력 단들이 상기 제1 저항과 상기 해당 퓨즈 간의 접속 점 및 상기 제3 저항의 다른 단에 연결되고, 상기 입력단들의 전압 레벨을 비교하여 논리 신호를 출력하는 제1 비교기;
    입력 단들이 상기 제2 저항과 상기 해당 퓨즈 간의 접속 점 및 상기 제3 저항의 다른 단에 연결되고, 상기 입력단들의 전압 레벨을 비교하여 논리 신호를 출력하는 제2 비교기; 및
    입력 단들이 상기 비교기들의 출력들에 연결된 NAND 로직을 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  11. 제 1항에 있어서, 상기 적어도 두개의 퓨즈들은 두 개이고,
    상기 비교회로는,
    상기 두개의 퓨즈들 중 어느 하나와 제1 전원 사이에 접속된 제1 저항;
    상기 두개의 퓨즈들 중 다른 하나와 상기 제1 전원 사이에 접속된 제2 저항;
    한쪽 단이 제2 전원에 연결된 제3 저항;
    한쪽 단이 상기 제2 전원에 연결된 제4 저항;
    입력 단들이 상기 제1 저항과 상기 해당 퓨즈 간의 접속 점 및 상기 제3 저항의 다른 단에 연결되고, 상기 입력단들의 전압 레벨을 비교하여 논리 신호를 출력하는 제1 비교기;
    입력 단들이 상기 제2 저항과 상기 해당 퓨즈 간의 접속 점 및 상기 제4 저항의 다른 단에 연결되고, 상기 입력단들의 전압 레벨을 비교하여 논리 신호를 출력하는 제2 비교기; 및
    입력 단들이 상기 비교기들의 출력들에 연결된 NAND 로직을 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  12. 제 1항에 있어서,
    상기 적어도 두개의 퓨즈들로 전달되는 공통 신호 단자에 연결된 정전기 방지회로를 더 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  13. 제 12항에 있어서, 상기 정전기 방지회로는,
    상기 공통 신호 단자와 제1 전원 사이에 연결된 제1 트랜지스터; 및
    상기 공통 신호 단자와 제2 전원 사이에 연결된 제2 트랜지스터를 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  14. 제 13항에 있어서, 상기 제1 트랜지스터는 P형 MOSFET이고, 상기 제2 트랜지스터는 N형 MOSFET인 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  15. 제 1항에 있어서,
    상기 비교회로의 출력에 연결된 버퍼를 더 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 회로.
  16. 적어도 두개의 퓨즈들을 절단하는 단계;
    상기 적어도 두개의 퓨즈들 각각의 한쪽 단을 통하여 동일한 접근 신호를 수신하는 단계;
    상기 적어도 두개의 퓨즈들 각각의 다른 단의 신호를 저항을 이용하여 수신하는 단계; 및
    상기 저항을 이용하여 수신된 신호들이 모두 임계치 레벨 이상일 경우에만 출력을 액티브시키는 단계를 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 방법.
  17. 제 16항에 있어서, 상기 적어도 두개의 퓨즈들 중 어느 하나라도 완전 절단의 경우에 상기 출력이 액티브되지 않는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 방법.
  18. 제 16항에 있어서, 상기 적어도 두개의 퓨즈들이 모두 불완전 절단의 경우라도 상기 출력이 액티브되지 않는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 방법.
  19. 제 16항에 있어서, 상기 적어도 두개의 퓨즈들은 두 개인 것을 특징으로 하는 보호된 장치에 접근을 차단하는 방법.
  20. 제 16항에 있어서, 상기 적어도 두개의 퓨즈들로 전달되는 공통 신호 단자의 정전기를 방지하는 단계를 더 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 방법.
  21. 제 16항에 있어서,
    상기 출력을 버퍼링하는 단계를 더 구비하는 것을 특징으로 하는 보호된 장치에 접근을 차단하는 방법.
  22. 제 16항에 있어서, 상기 적어도 두개의 퓨즈들은,
    e-퓨즈인 것을 특징으로 하는 보호된 장치에 접근을 차단하는 방법.
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