TWI304589B - Circuit and method of blocking access to a protected device - Google Patents

Description

1304589 2〇973pif 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種電路，且特別是有關於一種可降 低和/或阻礙存取被保護裝置的電路及其方法。 【先前技術】 一種可保護和/或防止未經授權的使用者讀取記錄在 裝置中的資料的電路常被採用來保護在如非揮發性記憶體 (nonvolatile memory)之類的被保護裝置中的資訊。為限制 和/或避免未經授權的使用者存取所述的裝置，可在此裝置 測試完成後和/或在將資訊記錄在裝置之後切斷電性保險 絲(e-fuse)，以避免一種存取此裝置用的訊號被輸入至此裝 置中。 圖1緣示習知的非揮發性記憶體中用來保護資訊的訊 號。圖2繪示用來限制和/或完全阻礙存取圖1的非揮發性 記憶體的電路20的電路圖。請參考圖2所示，首先將電源 供應電壓VDDIO及VDDF及接地電壓GND輸入至電路 20 ’接下來再將具邏輯低位準的致能訊號(enabie signai)EN 輸入至電路20。舉例而言，如果存取訊號(access signal)ACS 被激活(activated)為邏輯高位準，則輸出訊號γ會透過保 險絲(fuse)22及緩衝器(buffer)24被激活為邏輯高位準。因 此’在正$狀悲下’在靜電放電電路(electr〇static circuit)中的電晶體2i、保險絲切斷控制電路23及致能訊 號接收電路25會停用（deactivated)，而且當輸出訊號Y被 激活為高位準時，可能會測試非揮發性記憶體和/或將需要 1304589 20973pif 保護的資料寫入非揮發性記憶體中。 在測試和/或資料寫入完成之後，可能會切斷保險絲 22丄讓已寫入非揮發性記憶體中的資料無法被讀取。舉例 而言，為切斷圖2所示的習知電路的保險絲22，可將電源 供應電>1 VDDF的端點(terminal)接地，並且將高電壓施加 ^存取訊號ACS喃人的端點與鶴賴VDDi〇的 端點。因此，保險絲22的材料可能會溶化(md㈣和/或電 遷移(eleCtro_migrate)以切斷保險絲22。如果習知電路的保 被完全切斷，則很難-和/或幾乎不可能讓輸出訊號 +應於所述存取訊號ACS而成為高位準。目此，當保險 被&全靖之後，未經·的使用者將無法存取非揮 叙性記憶體中的保護資料。 的使=二絲22只是部分被切斷，則未經授權 料"V此子取已寫入非揮發性記憶體中的保護資 所示的f知電路2G中，如果未經授權的 存 訊號端點，則使騎可施加具邏輯低位 ΐ 1：™ γ。Χ因此i έ - r ί保護資料的具邏輯高位準的輸出訊號 非====取由™所保護的 【發明内容】 ° 切斷例提供—種即使保險絲並未被完全 被保護裝置的電路。所述電路可完全 1304589 20973pif 本發明較佳實施例提供一種在保險絲被切斷之後，可 限制和/或避免未經授權的使用者存取被保護裝置的方法。 本叙明杈佳貫施例提供一種阻礙存取被保護裝置的 “路所述黾路包括炼絲電路(如丨吨以咖⑴與比較電路 (嶋paring circuit)。炫絲電路包括至少兩個保險絲，而且 比車乂電路可接收透過保險絲傳送的訊號，只有在當所有接 ^訊號的位準都高於臨界電卿―姻vdtage)位準 :才^產生種已激活(activated)之輸出訊號。所述比較電 所接收的訊號是用對應於保險絲的電阻器來取得。 根據本發明較佳實施例，輸入至被保護裝置的存取訊 =可透過鑛絲㈣至比較電路。為阻礙存取被保護裝 置，可切斷保險絲。 ^本發明較佳實施例，當有任何一個保險絲未被完 =刀k/fB^ ’比較電路的輸出訊號可不被激活。此外，當所 保險絲都被部分地切斷時，比較電路的輸出訊號可不被 破活。 本發明較佳實施例提供一種阻礙存取被保護裝置的 法。所述方法包括下列步驟··切斷至少 過保險絲的-端以接收一種存取訊號;使用電== =其他端的訊號;以及只有在當利用電阻器所;= 、電壓位準鬲於臨界電壓位準時，才會激活一輸出訊號。 /發明較佳實施例提供一種阻礙存取被保護裝置的 、、則ί猫所述方法包括下列步驟：切斷至少兩個保險絲；偵 ’、種位於至少兩個保險絲的其中一保險絲與第—電阻器

1304589 2〇973pif 之間的接觸節點(contact node)上的第一訊號；偵測一種位 於所述至少兩個保險絲的其中另一保險絲與第二電阻器之 間的接觸節點上的第二訊號；以及當所有偵測到之訊號的 電壓位準都高於臨界電壓位準時才激活一輸出訊號。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，做 明如下。 ΰ v u 【實施方式】 以下詳細說明本發明之實施例。在此所述的特定結構 及功能細節僅為說明本發明較佳實施例之用。因此，^然 本發明較佳#施例可以各料同修正方式來實現，在此= 所附繪圖來說明本發明較佳實施例。當知本發明較佳實施 例並不受限於__中的特定形式，相反的，本S = 佳實施例包括在本發明_之_所有更動、等效^缺^ ㈣仕此便用名詞第-、第二、等等描述各種 件(d_nts) ’當知所述元件並不受限於所述名詞。這 詞只是用來分辨各個不同元件。舉例而言，第 能為第二==脫離本發明之範_。下文 和/或(and/如包括一或多個相關列示元件 有組合。 獨 當知下文中描述一元件為”連接，，(c〇騰 合，，__)至其他元件時，其可為 至戈= 元件，或中間有其他元件***。相反的，二ίί: 1304589 20973pif 元件是”直接連接”(directly connected)或”直接搞 合”(directly coupled)至其他元件時，並未有其他元件*** 至其中。

本發明在此所用的名詞’儘為用來陳述特定實施例之 用而不應限制本發明較佳實施例。除非特別說明，當知下 文中所陳述的單數名詞，，一，，(a或an)或，，所述，，(the)，亦包含 複數。在下文中所陳述之名詞，，包括，，(c〇mprises或 comprising)或’’包含"(includes 或 including)，是用以標示所 陳述之性質(features)、整數(integers)、步驟(steps)、動作 (operations)、元件(eiements)、和/或組件(c〇mp〇nents)的存 在，但不應排除存在或加入一或多個其他性質、整數、步 驟、動作、元件、組件、和/或其群組。 以下將參考所附繪圖來詳細說明本發明較佳實施 例。然而，本發明較佳實施例可具有各種不同之更動形式， 亦可使用其财式來實現，料應受限於在此所述之實施 例。在此所提供的本發明較佳實施例可完整表達本發明觀 念給熟習侧技藝者。在本發明所附繪圖中，相同功能元 件是以相同參考號碼來代表。 ^嶒不丰匆明一較佳實施例可限制和/或阻礙存] 被保護裝置的電路3〇的方塊圖。 請料目3所示，存取阻礙電路％包括靜電放電, 、熔絲電路32、比較電路33及緩衝器34。 存取阻礙電路30彳關和/或避免未 存取已寫入如快閃記憶體一一之類二 1304589 20973pif 己L體的貝料’藉以保護儲存在非揮發性記憶體中的資 中π置已經過測試和/或被保護資料已寫入其 ^二轉魏3()會接收被激活為邏輯高位準的存取 :二Ί 2將輸出訊號Y激活為邏輯高位準。例如， 被保護裝置的控制邏輯(⑽⑷。㈣會 活為向位準的輸出訊號丫而動作，因此使用者可 存取非揮發性記憶體的其 寫入的資料。 4 G m貝料和/或測試所 署的ίΓ賴f路的測試動作和/或將㈣寫人被保護裝 未，的使用者進行存取。舉例而言，當:=且； 鱼，斷之後’即使所述存取訊號ACS已被激活為高位 士輸出《Υ也會制保持在邏輯低位準，因此，被保 護裝置的控制邏輯就不會動作。藉此，未經授權的使用者 將無法存取被保護的資料。包含在炫絲電路中的保險絲 可為雷射保險絲(laser fuses)，其可由雷射器（laser)和/或可 電I1 生切耐的电性保險絲切斷。因為使用電性保險絲相當方 便’所以可將電性保險絲應用在本發明。 一根據本發明較佳實施例的電路30並未使用如圖2所 示的S知電路中的致能訊號端點，藉此可降低未經授權的 使用者存取被保護裝置的機率。 圖4繪示本發明一較佳實施例如圖3所示的電路3〇 的電路圖。 11 1304589 20973pif 請參考圖4所示，靜電放電電路31包括兩個金氧化 半場效電晶體(MOSFET)Pl及NlcMOSFET P1及N1連接 至共同節點(common node)，透過此共同節點可將存取訊號 ACS傳送至熔絲電路32。舉例而言，第一 M〇SFET P1可 • 為？型M0SFET，並可連接在共同節點(ACS端點)與第一 _ 電源供應電壓VDDIO之間。第二MOSFET N1可為N型 MOSFET，並可連接在共同節點與第二電源供應電壓 籲 GND(接地點)之間。第一 M〇SFET ρι的閘極(gate)及源極 (source)會連接在一起，而且的閘極及源 極也會連接在一起做靜電放電。 根據本發明一較佳實施例，熔絲電路32包括至少兩 • 個保險絲F1及F2。雖然圖4繪示兩個保險絲pi及F2， 但熟習相關技藝者當知本發明保險絲的個數並未限制必須 為兩個。舉例而言，根據本發明較佳實施例的熔絲電路32 可包括三個、四個或五個等等不同個數的保險絲。根據本 發明一較佳實施例，熔絲電路32可更包括用來切斷保險絲 • F1及F2的兩個P型M〇SFET p2及p3。其中，炼絲電路 32的第一 1>型]^〇兕]^ p2連接在第一保險絲F1及電源 供應電壓VDDF之間。熔絲電路32的第二p型MOSFET P3 連接在第二保險絲F2及電源供應電壓VDDF之間。 根據本發明較佳實施例的比較電路33包括第一電阻 口口 R1、苐—電阻器R2及邏輯閘NAND。第一電阻器Ri 連接至位於第一電阻器以與第一保險絲F1之間的接觸節 點且連接至接地電壓GND，而且第二電阻器尺2連接至仇 12 1304589 20973pif • 於第二電阻器R2與第二保險絲F2之間的接觸節點且連接 至接地電壓GND。邏輯閘NAND具有連接至位於第一電 阻器R1與第一保險絲F1之間的接觸節點與位於第二電阻 器R2與第二保險絲F 2之間的接觸節點的兩個輸入璋。邏 — 輯閑NAND對輸入訊號F1S及F2S執行NAND運算並輸 - 出結果訊號X。只有當對應於位於第一電阻器R1與第一 保險絲F1之間的接觸節點的第一電壓位準Fls與對應於 φ 位於第一電阻裔R2與第二保險絲F2之間的接觸節點的第 二電壓位準F2S都高於邏輯高臨界位準時，邏輯閘ναν〇 才會將輸出訊號X激活成邏輯低位準。 如上所述，比較電路33可接收分別透過第一保險絲 - F1及第二保險絲F2傳送的第一訊號F1S及第二訊號 F2S。比較器33 τ分別使用對應於第一保險絲ρι及第二 保險、^ F2的第一電阻器R1及第二電阻器R2轉得所接 收的第一訊號F1S及所接收的第二訊號F2S。此外，只有 當所接收到的第-及第二訊號F1 s及F2S的電麼位準都高 於臨界位準時，比較電路33才會產生被激活的輸出訊號 X。 根據本明較佳貫施例’緩衝器34可反向《及緩衝 所述比較電路33的輸出訊號χ並輸出一訊號γ。此輸出 Λ遽Y可輸出至如非揮發性記憶體之類的被保護裝置的預 定控制邏輯。 ^ ^緣示本發明一較佳實施例的比較器33的電路圖。 明芩考圖5所不’比較電路33包括第一電阻器R1、 13 1304589 20973pif 第二電阻器R2、第三電阻器R3、第一比較器331、第二 比較器332及邏輯閘NAND。第一電阻器R1連接在第一 保險絲F1(如圖4所示)與第一電源供應電壓GND之間， 而且弟一電阻器R2連接在第二保險絲F2(如圖4所示)與 第一電源供應電壓GND之間。第三電阻器R3的一端連接 至第二電源供應電壓VDDP。 第一比較器331具有第一輸入埠及第二輸入埠，其分 別連接至第一電阻器R1與第一保險絲F1及第三電阻器 R3的另一端的接觸節點。第二比較器332具有第一輸入埠 及第二輸入埠，其分別連接至第二電阻器R2與第二保險 絲F2及第三電阻器R3的另一端的接觸節點。如果第一電 壓位準F1S及第二電壓位準F2S都高於第三電阻器R3的 ，觸節點的電壓位準，則第一及第二比較器331及332會 分=輸出具高位準的訊號。此外，如果第一電壓位準fis =二電壓位準F2S都低於第三電阻器R3的接觸節點的 電壓位準，則第一及第二比較器331及332會分別輸出具 ，，準的訊號。根據圖5所示的本發明一較佳實施例，與 壓，準F1S及第二電壓位準F2S相比較的參考臨界

1壓是由第二電阻器R3的電阻值所決定。邏輯閘NAND $兩個輸入埠，其分別連接至第-及第二比較器331及 nanI輪出/車。邏輯閑NAND會對輸入至其中的訊號執行 運算並輪出一結果訊號X。 電路所述，根據圖5所示的本發明較佳實施例的比較 _ 3可分別使用電阻器R1及R2來接收透過保險絲F1 14 1304589 2〇973pif 及F2而傳送的訊號FIS及F2S，並且只有當各輸入訊號 F1S及F2S上的電壓位準都南於臨界位準時，才會產生被 激活的輸出訊號X。 圖6繪示本發明另一較佳實施例的比較器33的電路 圖。 請參考圖6所示，比較電路33包括第一電阻器ri、 第二電阻器R2、第四電阻器R4、第五電阻器R5、第一比 較器331、第二比較器332及邏輯閘NAND。第一電阻器 R1連接在第一保險絲F1(如圖4所示)與第一電源供應電壓 GND之間，而且第二電阻器R2連接在第二保險絲F2(如 圖4所示)與弟一電源供應電壓gnd之間。第四電阻器R4 的一端連接至第二電源供應電壓VDDp，而且第五電阻器 R5的一端連接至第二電源供應電壓vDDP。 第一比較裔331具有第一輸入琿及第二輸入埠，如圖 ^所示，其分別連接至第一電阻器R1與第一保險絲？1及 第=電阻器R4的另一端的接觸節點。第二比較器332具 f第輸入埠及第二輪入琿，如圖6所示，其分別連接至 ^一私阻态R2與第二保險絲F2及第五電阻器R5的另_ 而的接觸節點。如果電壓位準F1S高於第四電阻器似的 接觸節點的電壓位準，則第-比較器331會輸出邏輯高位 準的j旒，而且如果電壓位準F1S低於第四電阻器R4的 接觸郎點的電壓位準，則第一比較器331會輸出邏輯低位 準的矾號。同樣的，如果電壓位準F2S高於第五電阻器 R5的接觸節點的電壓位準，則帛二比較器、332會輸出邏輯 15 1304589 20973pif ^位準的訊/虎，而且如果電壓位準F2S低於第五電阻器 的接觸郎點的電壓位準，則第二比較器會輸出邏輯 5準的訊號。在第一比較器331及第二比較器332中與 =位準F1S及F2S相比較的參考臨界·是分別由第四 彳土 电阻态R4及R5的電阻值所決定。根據本發明一較 貝列，第四及第五電阻器R4及R5的電阻值相等。然 ，，热習相關技藝者當知根據本發明較佳實施例的第四及 第五電阻器R4及r5可具有不同電阻值。邏輯閘nand ^有分別連接至第一及第二比較器331及332的輸出埠的 第…輸入埠及第二輸入埠。邏輯閘NAND會對輸入至第一 及第二輸入埠的訊號執行NAND運算並輸出結果訊號X。 ^如上所述，如圖6所示根據本發明較佳實施例的比較 電路33可分別用電阻器R1及R2來接收透過保險絲ρ1及 F2而傳送的訊號F1S及F2S，並且只有當輸入訊號F1S及 F2S兩者的電壓位準都高於臨界位準時，才會產生被激活 的輸出訊號X。 以下參考圖7及8，詳細說明本發明較佳實施例的電 路30的動作。 圖7用來說明本發明一較佳實施例使用一存取阻礙電 路30來測試被保護裝置和/或將資料寫入被保護裝置時一 種處理的流程圖。 請參考圖7所示，在步驟S71中，電源供應電壓 VDDIO、VDDF、VddP及接地電壓GND會施加至如圖4 所示的根據本發明較佳實施例的存取阻礙電路30與包含 16 1304589 2〇973pif 圖5或6所示的比較電路33的根據本發明較佳實施例的存 取阻礙電路30。如果在步驟S72中，所述存取訊號acs 被激活成純準’則此存取訊號Acs可透過保險絲Η及 F2傳送至比較電路33。 、、”

在步驟S73中，圖4所示的比較電路幻的做術間 會響應於傳送至NAND閘的兩個輸入埠的存取訊號acs 的高位準而輸出具邏輯低位準的訊號，並且透過緩^哭％ 以將輸出訊號Y激活成高位準。如果有用到圖5或6:比 較電路33，則因為傳送至比較器331及3幻的正輸入璋的 邏輯高位準的存取訊號ACS的電壓位準高於傳送至比較 器331及332的負輸入埠的參考臨界位準， 33的比較器' 331及332會輸出具邏輯高位準的訊I因 此’在步驟S73中’ NAND閘會輸出具邏輯低位準的訊號， 而且缓衝裔24會將輸出訊號γ激活成高位準。 在正常狀態下，包含在靜電放電電路31鱼 32中，電晶體η、P2、P3及N1會關閉。舉例而;'，只 有當南電壓靜電被輸入至存取訊號端點以避免導入靜電 時，圖4所示的靜電放電電路31的電晶體^ & ^會 開啟，而且只有當保險絲F1及F2被切斷時，熔絲電路^ 的電晶體Ρ2及Ρ3才會開啟。 、 在步驟S74巾，如果所述輸出訊號γ被激活成高位 準，則如非揮發性記憶體之類的被保護裝置的控制邏輯合 動作。因此，在步驟S75中，使用者可存取非揮發性記 體的對應區，以將被保護的資料寫入非揮發性記情體和^ 17 1304589 20973pif 或測試已寫入至非揮發性記憶體中的資料。

在測試完被保護裝置和/或已寫人被保護的資料之 後，保險絲F1及F2會被_ ’以限制和/或阻礙存取被保 護裝置及避免言買取被保護的資料。圖8用來說明本發明一 較佳實施例使用所述存取阻礙電路3G的保險絲被切斷時 的一種處理的流程圖。請參考圖8所示，在步驟測中， 為切斷保險絲F1及F2，可將接地點連接至圖4所示 取阻礙電路3G或包括如圖5或6所示電路的存取阻礙電路 3〇中的電源供應電壓VDDF。在步驟沾2中，將高電壓提 供至存取訊號端點與電源供應電壓VDDI〇。在=驟Μ] 中，較佳是電性保險絲的保險絲F1及F2的材料^溶化或 發生電遷移以切斷保險絲;P1及F2。 在保險絲被切斷之後，即使將操作所述存取阻礙電路 3〇所需的電源提供至電路或即使將所述存取訊號Acs激 ^成焉位準，所述輸出訊號γ也會持續保持在邏輯低位 準。因此，在步驟S84中，被保護裝置的預定控制邏輯將 不會運作，使未經授獅使用者無法存取已寫人至被保護 裝置中的被保護資料。 〃 如上所述，如圖4所示的根據本發明較佳實施例的存 取阻礙電路30或包括如圖5或6所示電路的存取阻礙電路 30並=需用到圖2所示的習知電路中的致能端點εν。此 1日’當保險絲F1及F2的其中一個被完全切斷時，根據本 毛/較佳貫施例的比較電路33不會輸出被激活為低位準 的訊號。再者，即使兩個保險絲F1及F2都僅是部分被切 18 1304589 20973pif 斷時，比較電路33也不會輸出低位準訊號。部分切斷是用 來5兒明^由於保險絲材料變性或保險絲被部 份切斷而造成保險絲被當成具有大電阻值的電導體使用時 的情況。 根據本發明一較佳實施例，在保險絲被切斷之後，比 較電路33會穩定地輸出高位準訊號，而且即使當存取訊號 ACS可旎被激活成高位準時，輸出訊號γ仍會保持在邏輯 ，位準。舉例而言，即使當第一保險絲F1被完全切斷但 第二保險絲F2未被完全切斷時，比較電路33也會輸出高 位，訊號，而且此輸出訊號γ也會保持在低位準，此乃因 為當存取訊號ACS被激活成高位料，因為第二保險絲 F2具較大電阻值且第二電阻器R2具較小電阻值，所以分 配至電阻态R2的電壓較小之故。同理，舉例而言，當第 一及第二保險絲F1及F2兩者都未被完全切斷時:比二電 路33會輸出高位準訊號，而且輸出訊號γ會保持在低位 準此乃因為g存取訊號ACS被激活成高位準時，因為保 險絲F1及F 2具較大電阻值且電阻器R1及R 2具較小電阻 值，所以分配至電阻器R1及R2的電壓較小之故。 ^如上所述，在根據本發明用來限制和/或阻礙存取被保 護裝置的電路30中，熔絲電路32包括至少兩個保險絲^ 及F2及比較電路33，熔絲電路32使用電阻器來接收透過 保險絲F1及F2傳送的訊號，比較各輸入訊號Fls及F2s， 亚且只有當兩個輸入訊號F1S及防都高於臨界位準時才 會輸出具適當邏輯位準的訊號。 19 1304589 2〇973pif 叩1定在切斷保險絲之 斷’根據本發日她佳實施湘=保險絲未被完全切 褒置的電路％也會輪出 y:/或阻礙存取被保護 發明較佳實施例的電路的訊號。因此，根據本 存取如非揮發性記憶體之類的被保榷的使用者輕易 限=發揭心然其並非用以 本發明之精神和範圍内，+可做=吊知識者，在不脫離 本發明之保護範圍當視^“之^^潤錦，因此 準。 P明專利乾圍所界定者為 【圖式簡單說明】 訊號圖u會不在習知的非揮發性記憶體中保護資訊所需的 習知電圖路2=^聞和/或卩轉絲—娜雜記憶體的 被保護裝置Γ電佳實施例可限制和/或阻礙存取 圖4緣示本發明—較佳實施_電路的電路圖。 電路=綠示本發明一較佳實施例的圖4所示的比較器的 圖6¾不本發明另一較佳實施例的圖4所示的比較器 的電路圖。 、圖7用來說明本發明一較佳實施例使用存取限制和/ 或阻礙電路的裝置測試/資訊寫人處理的流程圖。 20 1304589 20973pif 圖8用來說明本發明一較佳實施例使用存取限制和/ 或阻礙電路的保險絲切斷處理的流程圖。 【主要元件符號說明】 20 :存取阻礙電路 . 21 :電晶體 22 ·保險絲 23 :控制電路 • 24 :緩衝器 25 :致能訊號接收電路 30 :存取阻礙電路 31 :靜電放電電路 32 :熔絲電路 33 :比較電路 • 34:緩衝器 331 :第一比較器 332 :第二比較器 • S71 〜S75、S81 〜S84 :步驟 VDDIO、VDDF、VDDP :電源供應電壓 ACS :存取訊號 EN :致能訊號 GND :接地電壓 NAND :邏輯閘

PI、P2、P3 : P 形 MOSFET

N1 : N 形 MOSFET 20973pif1304589 FI ·· 第一保險絲 F2 ： 第二保險絲 R1 : 第一電阻器 R2 第二電阻器 R3 第三電阻器 R4 第四電阻器 R5 第五電阻器 FIS :第一電壓位準 F2S :第二電壓位準 X ： 結果訊號 Y : 輸出訊號 22

Claims (1)

1304589 20973pif 9专寻I翁正替換頁 爲第9511_號中文專利範_劃^舞一fS^J日期:^年7月％日 十、申請專利範圍·· 1·一種阻礙存取被保護裝置的電路，包括： 溶絲電路，其包含至少兩個保險絲；以及 、、比較電路，其用來接收透過所述至少兩個保險絲而傳 运的訊號且當所有被接收訊號的電壓位準高於臨界電壓位 準時產生被激活的輪出訊號。 專利範圍第1項所述之阻礙存取被保護裝置 的電路，其中所述比較電路所接收到的所述訊號是用對i 於所述至少兩個保險絲的電阻器所取得。、〜 3.如申明專利範圍第〗項所述之阻礙 的電路，其中所述被保護裝置 钣保凌衣置 兩個保險絲而傳送至所述比較電路。° ^曰、過所述至少 的干4女如^專利1已圍第1項所述之阻礙存取被保護穿f =護ir至少兩個保險獅•二ΐ 5·如申請專利範圍第^ 的電路，苴中+所社δ丨、^ 械存取被保護裝置 _出訊號不會被激ί ^至/兩個保險絲中之一式夕 切斷時，所述比較電路 二夕個為部分 7.如中請補不會被激活。 的電路，其中所述炫絲電路包括U之阻喊存取被保護裳置 第一保險絲； 23 13〇4589 20973pif i 士月曰修正替換頁j ί^'λ. ?' :ι η ί 不一你險:綠； 壓之其連接在所述第-保險絲及電源供應電 應電厂 =晶體’其連接在所述第：保險絲及所述電源供 的4如專利範圍第7項所述之阻礙存取被保護裳置 的电路，其中所述第一及所述第二電晶 f 場效電晶體(MOSFET)。 〜、 孟虱化半 的電項所述之阻礙存取被保護裝置 ID Μ中所述 個保險絲為電性保險絲。 置的電路柄顧第1韻叙轉絲被保護裝 比較電路包括 絲電路包括兩個保險絲，而且所述 絲中之一與電源 供應其連接在所述二個保險 ^第二電阻器，其連接在所述至少 ‘個保險絲中之一之間的接 觸筇點的第一輪入埠與連接至 險絲與所述電源供應電壓之間；以及之另-保 =AND間’其具有連接至位於所述第—電阻器與所述 位於所述第-雷阻^铡八啐興連接 輸入痒。 咖一保險絲之間的接觸節點的第 1304589 年月日修正替換頁 __ 20973pif 第一電阻為，其連接在所述第一保險絲與第一電源供 應電壓之間； ^ 第二電阻器，其連接在所述第二保險絲與所述第一電 源供應電壓之間； 第三電阻器，其具有連接至第二電源供應電壓的第一 端；

弟一比較益，其用來比較所述輸入埠的電壓位準以輸 出邏輯讯號且具有連接至位於所述第一電阻器及所述第一 保險絲之間的接觸節點的第一輸入埠與連接至所述第三電 阻器的第二端的第二輸入埠； 一包 第一比車父益，其用來比較所述輸入埠的電屢位準以輸 出，輯λ號且具有連接至位於所述第二電阻器及所述第二 保險絲之間的接觸節點的第一輸入埠與連接至 阻器的第二端的第二輪入埠，·以及

一 1AND㈤，其具有連接至所述第—比較11的輸出埠的 一，入埠與連接至所述第二比較器的輸出埠的第二輸入 第一輪 〇 置的翻簡第1項所述之阻礙存取被保護裝 且所中所猶絲電路包括f—及第二保險絲，而 正所述比較電路包括·· 叩 第 應電堡之ί阻器，其連接在所述第—保險絲與第—電源供 源供其連接在所述第二保險絲與所述第-電 25

1304589 20973pif 第一電阻。。其具有連接至苐二電源供應電壓的第一 端； —第四電阻為，其具有連接至所述第二電源供應電壓的 第一端； 第一比較器，其用來比較所述輸入埠的電壓位準以輸 出邏輯訊號且具有連接至位於所述第一電阻器及所述第一 保險絲之間的接觸節點的第一輸入埠與連接至所述第三電 阻器的第二端的第二輸入埠； a 四第二比較器，其用來比較所述輸入埠的電壓位準以輸 出邏輯訊號且具有連接至位於所述第二電阻器及所述第二 保險絲之間的接觸節點的第一輸入埠與連接至所述第四電 阻裔的弟二端的第二輪入埠；以及 A NAND μ，其具有連接頌述第—比㈣的輸出璋的 第一輸入埠與連接至所述第二比較器的輪出埠的第二輸入 埠。 13·如申請專利範圍第丨項所述之阻礙存取被保護裝 置的電路，更包括： "靜電放電電路，其連接至節點，且共同訊號透過所述 節點傳送至所述保險絲。 申明專利乾圍弟13項所述之阻礙存取被保镬裝 置”所述靜電放電電路包括： 第一電晶體，其連接在所述共同訊號節點與第一電源 供應電壓之間；以及 、 μ 第一電晶體，其連接在所述共同訊號節點與第二電源 26 1304589 2〇973pif 供應電堡之間。 ' ^15.如申請專利範11第14項所述之阻礙存取被保護梦 . f的電路，其中所述第一電晶體為Ρ型Μ 0 s FE Τ，且所^ 第二電晶體為1^型MOSFET。 ^ 番όΛ6.如申請專利範圍第1項所述之阻礙存取被保護筆 置的電路，更包括： ι衣 緩衝器，其連接至所述比較電路的輸出埠。 • I7·一種阻礙存取被保護裝置之方法，所述方法包括： 切斷至少兩個保險絲； · 偵測位於所述至少兩個保險絲中之一與 間的接觸節點上的第一訊號； 之 . 1 貞測位於所述至少兩個保險絲中之另—保險絲與 電阻，之間的接觸節點上的第二訊號；以及 士當所有被债測的訊號的電Μ位準都高於臨界電屋位準 8寸，激活(activating)輸出訊號。 ， • f 申H利範圍第17項所述之阻礙存取被保護叢 未被所述至少兩悔險絲中之任—保險絲並 未被7L王切畊日守，不激活所述輪出訊號。 晉申利範圍第17項所述之阻礙存取被保護裝 ^之方法，其中當所述至少兩個保險絲中之一或多個並未 被完全切斷時，不激活所述輸出訊號。 ¥夕=、!°申圍第17項所述之阻礙存取被保護装 置 中所述至少兩個保險絲的個數為兩個。 1·如申明專利|巳圍第π項所述之阻礙存取被保護裝 27 1304589 20973pif 置之方法，更包括： 對共同訊號傳送至所述至少兩個保險絲時所經過的節 點做靜電放電。 22. 如申請專利範圍第17項所述之阻礙存取被保護裝 置之方法，更包括： 缓衝所述輸出訊號。 23. 如申請專利範圍第17項所述之阻礙存取被保護裝 置之方法，其中所述至少兩個保險絲為電性保險絲。

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