KR100650723B1 - Phase-change memory device and method for manufacturing the same - Google Patents

Phase-change memory device and method for manufacturing the same Download PDF

Info

Publication number
KR100650723B1
KR100650723B1 KR1020040050135A KR20040050135A KR100650723B1 KR 100650723 B1 KR100650723 B1 KR 100650723B1 KR 1020040050135 A KR1020040050135 A KR 1020040050135A KR 20040050135 A KR20040050135 A KR 20040050135A KR 100650723 B1 KR100650723 B1 KR 100650723B1
Authority
KR
South Korea
Prior art keywords
phase change
contact hole
contact
film
insulating layer
Prior art date
Application number
KR1020040050135A
Other languages
Korean (ko)
Other versions
KR20060001107A (en
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040050135A priority Critical patent/KR100650723B1/en
Publication of KR20060001107A publication Critical patent/KR20060001107A/en
Application granted granted Critical
Publication of KR100650723B1 publication Critical patent/KR100650723B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 상변화막과 하부전극(bottom electrode)간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 소정의 하부구조를 갖는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막과, 상기 제1콘택홀을 매립하는 하부전극콘택과, 상기 제1절연막 상의 상기 하부전극콘택 사이에 형성된 상부전극과, 상기 제1절연막 상에 형성되며, 상기 하부전극콘택과 상기 상부전극의 소정부위를 노출시키는 각각의 제2콘택홀과 제3콘택홀을 가진 제2절연막과, 상기 제1절연막과 제2절연막 사이에 개재되어, 상기 제2콘택홀 및 제3콘택홀 형성부위를 노출시키는 상변화막 패턴과, 상기 제2콘택홀을 매립시키는 하부전극과, 상기 제3콘택홀을 매립시키는 상부전극콘택과, 상기 상부전극콘택과 연결되는 금속패턴을 포함하는 것을 특징으로 한다. The present invention can reduce the amount of current required for the phase change of the phase change film by reducing the contact area between the phase change film and the bottom electrode, and improve the driving speed capability of the phase change memory device. A phase change memory device and a method of manufacturing the same are disclosed. The disclosed phase change memory device includes a first insulating film having a first contact hole formed on a semiconductor substrate having a predetermined substructure and exposing a predetermined portion of the substrate, and a lower portion filling the first contact hole. An upper electrode formed between an electrode contact, the lower electrode contact on the first insulating layer, each second contact hole formed on the first insulating layer and exposing a predetermined portion of the lower electrode contact and the upper electrode; A second insulating layer having a third contact hole, a phase change layer pattern interposed between the first insulating layer and the second insulating layer to expose the second contact hole and the third contact hole forming region, and the second contact hole And a lower electrode to fill the gap, an upper electrode contact to fill the third contact hole, and a metal pattern connected to the upper electrode contact.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}Phase change memory device and its manufacturing method {PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.1 is a graph for explaining a method of programming and erasing a phase change memory device.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.2 is a cross-sectional view for explaining a conventional phase change memory element.

도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4F are cross-sectional views for each process for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.

도 5a 내지 도 5f는 도 4a 내지 도 4f에 각각 대응되는 공정별 평면도. 5A to 5F are plan views for each process corresponding to FIGS. 4A to 4F, respectively.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

40 : 반도체 기판 41 : 제1절연막40: semiconductor substrate 41: first insulating film

42 : 제1콘택홀 43 : 하부전극콘택42: first contact hole 43: lower electrode contact

44 : 상부전극 45 : 상변화막44: upper electrode 45: phase change film

46 : 제2절연막 47 : 제2콘택홀46: second insulating film 47: second contact hole

48 : 하부전극 49 : 접촉면48: lower electrode 49: contact surface

50 : 제3절연막 51 : 제3콘택홀50: third insulating film 51: third contact hole

52 : 상부전극콘택 53 : 금속패턴52: upper electrode contact 53: metal pattern

본 발명은 반도체 기억 소자에 관한 것으로, 보다 상세하게는, 상변화막과 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화에 필요한 전류량을 낮추고, 상변화 기억 소자의 구동 스피드 능력을 향상시키기 위한 상변화 기억 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, by reducing the contact area between the phase change film and the lower electrode, thereby reducing the amount of current required for the phase change of the phase change film and improving the driving speed capability of the phase change memory device. A phase change memory device and a method of manufacturing the same.

반도체 기억 소자는 디램(dynamic random access memory : DRAM) 및 에스램(static random access memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(read only memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다. Semiconductor memory devices, such as DRAM (dynamic random access memory) and SRAM (static random access memory (SRAM)), are volatile and fast data input / output (RAM) products that lose data over time. Once the data is entered, it can be maintained, but it can be divided into read only memory (ROM) products that have slow input / output data. Such typical memory elements represent logic '0' or logic '1' depending on the stored charge.

여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. Here, the DRAM, which is a volatile memory device, requires high charge storage capability because periodic refresh operation is required, and thus many efforts have been made to increase the surface area of a capacitor electrode. However, increasing the surface area of the capacitor electrode makes it difficult to increase the integration of the DRAM device.

한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, 특히, EEPROM(elecrtically erasable and programmable ROM)과 같이 전기적으로 입ㆍ출력 이 가능한 플래쉬 기억(flash memory) 소자에 대한 수요가 늘고 있다. On the other hand, nonvolatile memory devices have almost indefinite storage capacities, and in particular, there is an increasing demand for flash memory devices that can be electrically input and output such as EEPROM (elecrtically erasable and programmable ROM).

이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(floating gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(control gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다. Such flash memory cells generally have a vertically stacked gate structure with a floating gate formed on a silicon substrate. The multilayer gate structure typically includes one or more tunnel oxide or dielectric films and a control gate formed on or around the floating gate, wherein the principle of writing or erasing data in the flash memory cell is based on It uses a method of tunneling charges through. At this time, a higher operating voltage than the power supply voltage is required. As a result, the flash memory elements require a boosting circuit to form a voltage necessary for writing and erasing operations.

따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(phase change random access memory ; PRAM)이다. Therefore, many efforts have been made to develop a new memory device having a non-volatile characteristic, random access, and a simple structure while increasing the integration of the device. A representative example is a phase change random access memory (PRAM). to be.

상변화 기억 소자는 상변화막으로서 칼코게나이드(chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(joule heat)에 따라서 비정질(amorphouse) 상태와 결정질(crystalline) 상태 사이에서 전기적으로 스위치(switch)된다. The phase change memory device widely uses a chalcogenide film as a phase change film. In this case, the chalcogenide film is a compound film containing germanium (Ge), stevidium (Sb), and tellurium (Te) (hereinafter referred to as a 'GST film'), wherein the GST film is provided with a current, that is, Joule According to joule heat, the switch is electrically switched between an amorphous state and a crystalline state.

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나 타낸다. 1 is a graph for explaining a method of programming and erasing a phase change memory device, in which the horizontal axis represents time and the vertical axis represents temperature applied to the phase change film.

도 1에 도시된 바와 같이, 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(quenching) 상변화막은 비정질 상태(amorphous state)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(crystalline state)로 변한다(곡선 'B' 참조). As shown in FIG. 1, when the phase change film is heated at a temperature higher than the melting temperature (Tm) for a short time (first operating period; t 1 ) and then cooled rapidly (quenching), the phase change film is amorphous. Change to an amorphous state (see curve 'A'). On the contrary, the phase change film is heated at a temperature lower than the melting temperature Tm and higher than the crystallization temperature Tc for a longer time than the first operating period t 1 (second operating period; t 2 ). Upon cooling, the phase change film changes to a crystalline state (see curve 'B').

여기서, 비정질 상태를 갖는 상변화막의 비저항(resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다. Here, the resistivity of the phase change film having an amorphous state is higher than that of the phase change film having a crystalline state. Therefore, by sensing the current flowing through the phase change film in the read mode, it is possible to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.

상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다. As described above, Joule heat is required for the phase change of the phase change film. In a conventional phase change memory device, when a high density of current flows through an area in contact with a phase change film, the crystal state of the phase change film contact surface changes, and the smaller the contact surface changes the state of the phase change material. The required current density is small.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a conventional phase change memory device.

도 2에 도시된 바와 같이, 종래의 상변화 기억 소자는 하부전극(bottom electrode)(11)이 형성된 반도체 기판(10)과, 상기 하부전극(11) 상에 형성되어 상 기 하부전극(11)의 소정 부분을 노출시키는 제1콘택홀(13)을 가진 제1절연막(12)과, 상기 제1콘택홀(13)을 매립하는 하부전극콘택(bottom electrode contact)(14)과, 상기 하부전극콘택(14)을 포함한 상기 제1절연막(12) 상에 형성되어 상기 하부전극콘택(14)을 노출시키는 제2콘택홀(16)을 가진 제2절연막(15)과, 상기 제2콘택홀(16)을 매립하는 상변화막(17)과, 상기 상변화막(17)을 포함한 상기 제2절연막(15) 상에 형성된 상부전극(top electrode)(18)을 포함한다. As shown in FIG. 2, the conventional phase change memory device includes a semiconductor substrate 10 having a bottom electrode 11 formed thereon, and a bottom electrode 11 formed on the bottom electrode 11. A first insulating film 12 having a first contact hole 13 exposing a predetermined portion of the substrate, a bottom electrode contact 14 filling the first contact hole 13, and the bottom electrode A second insulating film 15 having a second contact hole 16 formed on the first insulating film 12 including the contact 14 to expose the lower electrode contact 14, and the second contact hole ( And a top electrode 18 formed on the second insulating layer 15 including the phase change layer 17.

이와 같은 종래의 상변화 기억 소자에서, 상기 하부전극(11) 및 상부전극(18) 사이에 전류가 흐르면, 상기 하부전극콘택(14)과 상기 상변화막(17)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막의 결정 상태가 변한다. 이때, 상변화막의 상태를 변화시키기 위해서 필요한 열은 상변화막(17)과 하부전극콘택(14)의 접촉면(19)에 직접적인 영향을 받는다. 따라서 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적은 가능한한 작아야 한다.In the conventional phase change memory device, when a current flows between the lower electrode 11 and the upper electrode 18, the contact surface 19 between the lower electrode contact 14 and the phase change film 17 passes through. The crystal state of the phase change film of the contact surface 19 changes according to the current intensity (ie, heat). At this time, the heat required to change the state of the phase change film is directly affected by the contact surface 19 of the phase change film 17 and the lower electrode contact 14. Therefore, the contact area between the phase change film 17 and the lower electrode contact 14 should be as small as possible.

하지만 이와 같은 종래의 상변화 기억 소자에서는, 상기 하부전극콘택(14)을 통해서 하부전극(11)과 상변화막(17)이 연결되기 때문에, 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 접촉면적을 감소시키는 데에 어려움이 따른다. 이에, 상변화에 필요한 전류량이 커지게 되며, 상변화 기억 소자의 구동 스피드 능력이 저하되는 문제점이 발생된다. However, in the conventional phase change memory device, since the lower electrode 11 and the phase change film 17 are connected through the lower electrode contact 14, the phase change film 17 and the lower electrode contact 14 are connected. The contact area between) is entirely limited by the photo process limits for the contact hole, which makes it difficult to reduce the contact area. As a result, the amount of current required for the phase change is increased, and the driving speed capability of the phase change memory device is degraded.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상변화막과 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화에 필요한 전류량을 낮추고, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, by reducing the contact area between the phase change film and the lower electrode, thereby reducing the amount of current required for the phase change of the phase change film, and improves the drive speed capability of the phase change memory device. An object of the present invention is to provide a phase change memory device and a method of manufacturing the same.

상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는, 소정의 하부구조를 갖는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막과, 상기 제1콘택홀을 매립하는 하부전극콘택과, 상기 제1절연막 상의 상기 하부전극콘택 사이에 형성된 상부전극과, 상기 제1절연막 상에 형성되며, 상기 하부전극콘택과 상기 상부전극의 소정부위를 노출시키는 각각의 제2콘택홀과 제3콘택홀을 가진 제2절연막과, 상기 제1절연막과 제2절연막 사이에 개재되어, 상기 제2콘택홀 및 제3콘택홀 형성부위를 노출시키는 상변화막 패턴과, 상기 제2콘택홀을 매립시키는 하부전극과, 상기 제3콘택홀을 매립시키는 상부전극콘택과, 상기 상부전극콘택과 연결되는 금속패턴을 포함하는 것을 특징으로 한다. A phase change memory device of the present invention for achieving the above object is a first insulating film having a first contact hole formed on a semiconductor substrate having a predetermined substructure and exposing a predetermined portion of the substrate, and the first A lower electrode contact filling the first contact hole, an upper electrode formed between the lower electrode contact on the first insulating layer, and a lower electrode contact formed on the first insulating layer and exposing a predetermined portion of the lower electrode contact and the upper electrode; A second insulating layer having a second contact hole and a third contact hole, and a phase change layer pattern interposed between the first insulating layer and the second insulating layer to expose the second contact hole and the third contact hole forming region. And a lower electrode filling the second contact hole, an upper electrode contact filling the third contact hole, and a metal pattern connected to the upper electrode contact.

여기서, 상기 하부전극과 상기 금속패턴 사이에 개재된 제3절연막을 더 포함한다. 또한, 상기 제2절연막은 USG, SOG, TEOS, HDP, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. 그리고, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어지며, 상기 상변화막 패턴의 두께 및 폭은 모두 0.2㎛ 이하이다. The semiconductor device may further include a third insulating layer interposed between the lower electrode and the metal pattern. Further, the second insulating film is made of any one selected from the group consisting of USG, SOG, TEOS, HDP, BPSG, PSG, and HLD oxide film. The phase change layer pattern may be formed of any one of a GeSb 2 Te 4 layer and a Ge 2 Sb 2 Te 5 layer, and both the thickness and the width of the phase change layer pattern are 0.2 μm or less.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은, 소정의 하부구조를 갖는 반도체 기판 상에 상기 기판의 소정 부분을 노 출시키는 제1콘택홀을 가진 제1절연막을 형성하는 단계; 상기 제1콘택홀을 매립하는 하부전극콘택을 형성하는 단계; 상기 하부전극콘택을 포함한 상기 제1절연막 상에 상부전극용 도전막을 형성한 후, 이를 선택적으로 식각하여 상기 하부전극콘택들 사이에 상부전극을 형성하는 단계; 상기 상부전극을 포함한 상기 제1절연막 상에 상변화막 및 제2절연막을 형성하는 단계; 상기 제2절연막의 표면을 평탄화시키는 단계; 상기 하부전극콘택을 노출시키도록 상기 평탄화된 제2절연막과 상변화막을 선택적으로 식각하여 제2콘택홀을 형성하는 단계; 상기 제2콘택홀을 매립하는 하부전극을 형성하는 단계; 상기 결과물 상에 제3절연막을 형성하는 단계; 상기 상부전극의 일부분을 노출시키도록 상기 제3, 제2절연막 및 상변화막을 선택적으로 식각하여 제3콘택홀을 형성하는 단계; 상기 제3콘택홀을 매립하는 상부전극콘택을 형성하는 단계; 및 상기 상부전극콘택과 연결되는 금속패턴을 형성하는 단계를 포함한다. In addition, the manufacturing method of the phase change memory device of the present invention for achieving the above object, the first insulating film having a first contact hole for exposing a predetermined portion of the substrate on a semiconductor substrate having a predetermined substructure Forming a; Forming a bottom electrode contact to fill the first contact hole; Forming an upper electrode conductive film on the first insulating layer including the lower electrode contact and then selectively etching the upper electrode to form an upper electrode between the lower electrode contacts; Forming a phase change film and a second insulating film on the first insulating film including the upper electrode; Planarizing a surface of the second insulating layer; Selectively etching the planarized second insulating layer and the phase change layer to expose the lower electrode contact to form a second contact hole; Forming a lower electrode filling the second contact hole; Forming a third insulating film on the resultant product; Selectively etching the third and second insulating layers and the phase change layer to expose a portion of the upper electrode to form a third contact hole; Forming an upper electrode contact to fill the third contact hole; And forming a metal pattern connected to the upper electrode contact.

여기서, 상기 상변화막은 0.2㎛ 이하의 두께 및 폭을 갖도록 형성한다. Here, the phase change film is formed to have a thickness and a width of 0.2 μm or less.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다. 3 is a cross-sectional view illustrating a phase change memory device according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 상변화 기억 소자는, 도 3에 도시된 바와 같이, 소정의 하부구조(미도시)를 갖는 반도체 기판(40) 상에 형성되어 상기 기판(40)의 소 정 부분을 노출시키는 제1콘택홀(42)을 가진 제1절연막(41)과, 상기 제1콘택홀(42)들을 매립하는 하부전극콘택(43)과, 상기 제1절연막(41) 상의 상기 하부전극콘택(43)들 사이에 형성된 상부전극(44)과, 상기 제1절연막(41) 상에 형성되며 상기 하부전극콘택(43)과 상기 상부전극(44)의 소정 부위를 노출시키는 각각의 제2콘택홀(47)과 제3콘택홀(51)을 가진 제2절연막(46)과, 상기 제1절연막(41)과 상기 제2절연막(46) 사이에 개재되어 상기 제2콘택홀(47) 및 제3콘택홀(51) 형성부위를 노출시키는 상변화막 패턴(45a)과, 상기 제2콘택홀(47)을 매립하는 하부전극(48)과, 상기 제3콘택홀(51)을 매립하는 상부전극콘택(52)과, 상기 상부전극콘택(52)과 연결되는 금속패턴(53)을 포함한다. 그리고, 상기 하부전극(48)과 상기 금속패턴(53) 사이에 개재된 제3절연막(50)을 더 포함한다.As shown in FIG. 3, a phase change memory device according to an exemplary embodiment of the present invention is formed on a semiconductor substrate 40 having a predetermined substructure (not shown) so that a predetermined portion of the substrate 40 may be formed. A first insulating layer 41 having an exposed first contact hole 42, a lower electrode contact 43 filling the first contact holes 42, and the lower electrode contact on the first insulating layer 41. An upper electrode 44 formed between the upper electrodes 44 and each second contact formed on the first insulating layer 41 and exposing predetermined portions of the lower electrode contact 43 and the upper electrode 44. A second insulating layer 46 having a hole 47 and a third contact hole 51, and interposed between the first insulating layer 41 and the second insulating layer 46 to form the second contact hole 47; The phase change layer pattern 45a exposing the third contact hole 51 forming portion, the lower electrode 48 filling the second contact hole 47, and the third contact hole 51 filling the third contact hole 51. Upper electrode contact 52, phase It comprises a metal pattern 53 connected to the upper electrode contacts (52). The semiconductor device may further include a third insulating layer 50 interposed between the lower electrode 48 and the metal pattern 53.

여기서, 상기 상부전극(44)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어지고, 상기 제2절연막(46)은 USG, SOG, TEOS, HDP, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. Here, the upper electrode 44 is made of a material of any one of polysilicon-based and metal-based, and the second insulating layer 46 is formed from a group consisting of USG, SOG, TEOS, HDP, BPSG, PSG, and HLD oxide. It is made of any one selected.

또한, 상기 상변화막 패턴(45a)은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. 그리고, 상기 상변화막 패턴(45a)의 두께 및 폭(width)은 모두 0.2㎛ 이하이다. In addition, the phase change film pattern 45a is formed of a GST film. At this time, any one of the GeSb 2 Te 4 film and the Ge 2 Sb 2 Te 5 film is used as the GST film. In addition, both the thickness and the width of the phase change film pattern 45a are 0.2 μm or less.

이때, 상기 상기 하부전극(48) 하부의 양측면에는 상기 상변화막 패턴(45a)과의 접촉면(49)이 형성되고, 상기 하부전극(48)과 상부전극(44)간에 전류가 흐르게 되면 상기 접촉면(49)에서 상기 상변화막 패턴(45)의 상변화(phase change)가 일어난다. In this case, contact surfaces 49 of the phase change layer pattern 45a are formed on both side surfaces of the lower electrode 48, and when the current flows between the lower electrode 48 and the upper electrode 44, the contact surface is formed. At 49, a phase change of the phase change film pattern 45 occurs.                     

여기서, 상기 접촉면(49)의 면적은 상기 상변화막 패턴(45a)의 두께 및 폭에 의해 결정지어 지는데, 상기 상변화막 패턴(45a)은 0.2㎛ 이하의 두께 및 폭을 갖고 있으므로, 상기 접촉면(49)은 0.04㎛2 이하의 작은 크기의 면적을 갖게된다. 이에, 상기 상변화막 패턴(45a)의 상변화에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있다. 한편, 상기 상부전극콘택(52) 및 상기 금속패턴(53)은 상기 상부전극(44)에 전류를 공급하는 역할을 한다. Here, the area of the contact surface 49 is determined by the thickness and width of the phase change film pattern 45a. Since the phase change film pattern 45a has a thickness and width of 0.2 μm or less, the contact surface 49 has a small size of 0.04 μm 2 or less. Accordingly, the amount of current required for the phase change of the phase change film pattern 45a can be lowered, and the driving speed capability of the phase change memory element can be improved. Meanwhile, the upper electrode contact 52 and the metal pattern 53 serve to supply current to the upper electrode 44.

이하에서는 도 3에 도시된 상변화 기억 소자의 제조방법에 대하여 설명하도록 한다. Hereinafter, a method of manufacturing the phase change memory device shown in FIG. 3 will be described.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 5a 내지 도 5f는 도 4a 내지 도 4f에 각각 대응되는 공정별 평면도이다. 4A to 4F are cross-sectional views of processes for describing a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention, and FIGS. 5A to 5F are plan views of processes corresponding to FIGS. 4A to 4F, respectively.

본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 도 4a 및 도 5a에 도시된 바와 같이, 소정의 하부구조(미도시)를 갖는 반도체 기판(40) 상에 상기 기판(40)의 소정 부분을 노출시키는 제1콘택홀(42)을 가진 제1절연막(41)을 형성한다. 이어서, 상기 제1콘택홀(42)을 도전막으로 매립시켜 하부전극콘택(43)을 형성한다. In a method of manufacturing a phase change memory device according to an embodiment of the present invention, as shown in FIGS. 4A and 5A, the substrate 40 may be formed on a semiconductor substrate 40 having a predetermined substructure (not shown). A first insulating film 41 having a first contact hole 42 exposing a predetermined portion is formed. Subsequently, the first contact hole 42 is filled with a conductive film to form a lower electrode contact 43.

그런다음, 상기 하부전극콘택(43)을 포함한 상기 제1절연막(41) 상에 상부전극용 도전막(미도시)을 형성한 후, 이를 선택적으로 식각하여 상기 하부전극콘택(43)들 사이에 상부전극(44)을 형성한다. 여기서, 상기 상부전극(44) 은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. Then, an upper electrode conductive film (not shown) is formed on the first insulating layer 41 including the lower electrode contact 43, and then selectively etched between the lower electrode contacts 43. The upper electrode 44 is formed. Here, the upper electrode 44 is made of one of polysilicon-based and metal-based materials.

다음으로, 도 4b 및 도 5b에 도시된 바와 같이, 상기 상부전극(44)을 포함한 상기 제1절연막(41) 상에 상변화막(45)을 형성한다. 여기서, 상기 상변화막(45)은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. Next, as shown in FIGS. 4B and 5B, a phase change layer 45 is formed on the first insulating layer 41 including the upper electrode 44. Here, the phase change film 45 is made of a GST film, and in this case, any one of the GeSb2Te4 film and the Ge2Sb2Te5 film is used as the GST film.

또한, 상기 상변화막(45)은 0.2㎛ 이하의 작은 크기의 두께 및 폭을 갖도록 형성하는데, 이는 상기 상변화막(45)과 이후에 형성될 하부전극간의 접촉면적이 상기 상변화막(45)의 두께 및 폭에 의해 결정지어 지기 때문이다. In addition, the phase change film 45 is formed to have a thickness and width of a small size of 0.2㎛ or less, which is the contact area between the phase change film 45 and the lower electrode to be formed later, the phase change film 45 This is because it is determined by the thickness and width.

즉, 상기 상변화막(45)을 0.2㎛ 이하의 얇은 두께 및 폭을 갖도록 형성함으로써, 이후, 상기 상변화막(45)과 하부전극간의 접촉면적이 0.04㎛2 이하의 작은 크기를 갖도록 할 수 있다. 특히, 상기 상변화막(45)의 두께는 증착 공정에 의해 원하는 치수로 형성할 수 있으므로, 상기 상변화막(45)과 하부전극간의 접촉면적을 사진 공정의 한계 보다 더 낮은 치수로 형성할 수 있게 되는 것이다. That is, the phase change film 45 may be formed to have a thickness and width of 0.2 μm or less, and then the contact area between the phase change film 45 and the lower electrode may have a small size of 0.04 μm 2 or less. have. In particular, since the thickness of the phase change film 45 may be formed to a desired dimension by the deposition process, the contact area between the phase change film 45 and the lower electrode may be formed to a dimension lower than the limit of the photo process. Will be.

이어서, 도 4c 및 도 5c에 도시된 바와 같이, 상기 상변화막(45) 상에 제2절연막(46)을 형성한 후, 상기 제2절연막(46)의 표면을 화학적 기계적 연마(chemical mechanical polishing ; 이하, 씨엠피)하여 평탄화시킨다. 여기서, 상기 제2절연막(46)은 USG, SOG, TEOS, HDP, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. Subsequently, as shown in FIGS. 4C and 5C, after the second insulating layer 46 is formed on the phase change layer 45, the surface of the second insulating layer 46 is chemically mechanically polished. CMP) is then planarized. Here, the second insulating layer 46 is made of any one selected from the group consisting of USG, SOG, TEOS, HDP, BPSG, PSG, and HLD oxide.

그런후에, 상기 하부전극콘택(43)을 노출시키도록 상기 평탄화된 제2절연막(46)과 그 하부의 상변화막을 선택적으로 식각하여 제2콘택홀(47)을 형성한다. 이때, 도 4c 및 도 5c에서 미설명된 도면부호 45a는 식각후 잔류된 상변화막을 나타낸 것이며, 이하에서는 이를 상변화막 패턴(45a)이라 칭하기로 한다. 한편, 도 5c에서는 도 4c에 도시된 도면부호 46에 해당되는 제2절연막이 미도시되어 있다. Thereafter, the planarized second insulating layer 46 and the phase change layer under the substrate are selectively etched to expose the lower electrode contact 43 to form a second contact hole 47. At this time, reference numeral 45a, which is not described in FIGS. 4C and 5C, indicates a phase change film remaining after etching, and hereinafter, it will be referred to as a phase change film pattern 45a. In FIG. 5C, a second insulating layer corresponding to the reference numeral 46 of FIG. 4C is not shown.

그런다음, 도 4d 및 도 5d에 도시된 바와 같이, 상기 결과물 상에 상기 제2콘택홀(47)들을 매립하도록 하부전극용 도전막(미도시)을 형성한다. 그리고 나서, 상기 제2절연막(46)이 노출될 때까지 상기 하부전극용 도전막을 씨엠피하여 상기 제2콘택홀(47)을 매립하는 하부전극(48)을 형성한다. Then, as shown in FIGS. 4D and 5D, a conductive film for a lower electrode (not shown) is formed on the resultant to fill the second contact holes 47. Then, the lower electrode 48 filling the second contact hole 47 is formed by CMPing the conductive film for the lower electrode until the second insulating layer 46 is exposed.

이때, 상기 하부전극(48) 하부의 양측면에는 상기 상변화막 패턴(45a)과의 접촉면(49)이 형성되고, 상기 하부전극(48)과 상부전극(44)간에 전류가 흐르게 되면 상기 접촉면(49)에서 상기 상변화막 패턴(45a)의 상변화가 일어난다. 여기서, 상기 상변화막이 0.2㎛ 이하의 얇은 두께 및 폭을 갖도록 형성되었으므로, 상기 접촉면(49)의 면적은 0.04㎛2 이하의 작은 크기를 갖게 된다. In this case, contact surfaces 49 of the phase change layer pattern 45a are formed on both side surfaces of the lower electrode 48, and when a current flows between the lower electrode 48 and the upper electrode 44, the contact surface ( In FIG. 49, a phase change of the phase change film pattern 45a occurs. Here, since the phase change film is formed to have a thin thickness and width of 0.2 μm or less, the area of the contact surface 49 has a small size of 0.04 μm 2 or less.

그리고나서, 도 4e 및 도 5e에 도시된 바와 같이, 상기 하부전극(48)들을 포함한 상기 제2절연막(46) 상에 제3절연막(50)을 형성한 후에, 상기 상부전극(44)의 일부분을 노출시키도록 상기 제3절연막(50), 제2절연막(46) 및 상변화막 패턴(45a)을 선택적으로 식각하여 제3콘택홀(51)을 형성한다. 한편, 도 5c에서는 도 4c에 도시된 도면부호 50에 해당되는 제3절연막이 미도시되어 있다. Then, as shown in FIGS. 4E and 5E, after forming the third insulating film 50 on the second insulating film 46 including the lower electrodes 48, a portion of the upper electrode 44 is formed. The third insulating layer 50, the second insulating layer 46, and the phase change layer pattern 45a are selectively etched to expose the third contact hole 51. Meanwhile, in FIG. 5C, the third insulating layer corresponding to the reference numeral 50 of FIG. 4C is not shown.                     

이후, 도 4f 및 도 5f에 도시된 바와 같이, 상기 결과물 상에 상기 제3콘택홀(51)을 매립하도록 금속막을 형성한 다음, 상기 금속막을 선택적으로 식각하여 상기 제3콘택홀(51)을 매립하는 상부전극콘택(52) 및 상기 상부전극콘택(52)과 연결되는 금속패턴(53)을 형성한다. 여기서, 상기 상부전극콘택(52) 및 금속패턴(53)은 상기 상부전극(44)에 전류를 공급하는 역할을 한다. Thereafter, as shown in FIGS. 4F and 5F, a metal film is formed to fill the third contact hole 51 on the resultant, and then the metal film is selectively etched to form the third contact hole 51. A buried upper electrode contact 52 and a metal pattern 53 connected to the upper electrode contact 52 are formed. In this case, the upper electrode contact 52 and the metal pattern 53 serve to supply current to the upper electrode 44.

상기와 같은 공정을 통해 제조되는 본 발명의 실시예에 따른 상변화 기억 소자는 상기 하부전극과 상변화막간의 접촉면의 면적이 상기 상변화막의 증착 두께에 의해 결정지어 지므로, 상기 상변화막을 0.2㎛ 이하의 얇은 두께 및 폭으로 형성함으로써, 상기 접촉면의 면적을 종래에 비해 감소시킬 수 있다. In the phase change memory device according to the embodiment of the present invention manufactured through the above process, since the area of the contact surface between the lower electrode and the phase change film is determined by the deposition thickness of the phase change film, the phase change film is 0.2 μm. By forming with the following thin thickness and width, the area of the said contact surface can be reduced compared with the past.

이상에서와 같이, 본 발명은 상변화막의 증착 두께에 의해 하부전극과 상변화막간의 접촉면적이 결정될 수 있도록, 상기 하부전극 하부의 양측면에 상기 상변화막과의 접촉면을 형성함으로써, 상기 상변화막과 하부전극간의 접촉면적을 감소시킬 수 있다. 즉, 상기 상변화막의 두께는 증착 공정에 의해 0.2㎛ 이하의 작은 치수로 형성할 수 있기 때문에, 상기 상변화막과 하부전극간의 접촉면을 사진 공정의 한계 보다 더 낮은 치수로 형성할 수 있다. As described above, the present invention forms the contact surface with the phase change film on both side surfaces of the lower electrode under the lower electrode so that the contact area between the lower electrode and the phase change film can be determined by the deposition thickness of the phase change film. The contact area between the film and the lower electrode can be reduced. That is, since the thickness of the phase change film can be formed to a small dimension of 0.2 μm or less by the deposition process, the contact surface between the phase change film and the lower electrode can be formed to a dimension lower than the limit of the photo process.

따라서, 본 발명은 상변화막의 상변화에 필요한 전류량, 즉, 상변화 기억 소자의 프로그램 동작에 필요한 전류량을 낮출 수 있다.Therefore, the present invention can lower the amount of current required for the phase change of the phase change film, that is, the amount of current required for the program operation of the phase change memory element.

Claims (7)

소정의 하부구조를 갖는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막과, A first insulating film formed on a semiconductor substrate having a predetermined substructure and having a first contact hole exposing a predetermined portion of the substrate; 상기 제1콘택홀을 매립하는 하부전극콘택과, A lower electrode contact filling the first contact hole; 상기 제1절연막 상의 상기 하부전극콘택 사이에 형성된 상부전극과, An upper electrode formed between the lower electrode contacts on the first insulating layer; 상기 제1절연막 상에 형성되며, 상기 하부전극콘택과 상기 상부전극의 소정부위를 노출시키는 각각의 제2콘택홀과 제3콘택홀을 가진 제2절연막과,A second insulating layer formed on the first insulating layer and having a second contact hole and a third contact hole respectively exposing the lower electrode contact and a predetermined portion of the upper electrode; 상기 제1절연막과 제2절연막 사이에 개재되어, 상기 제2콘택홀 및 제3콘택홀 형성부위를 노출시키는 상변화막 패턴과,A phase change layer pattern interposed between the first insulating layer and the second insulating layer to expose the second contact hole and the third contact hole forming region; 상기 제2콘택홀을 매립시키는 하부전극과,A lower electrode filling the second contact hole; 상기 제3콘택홀을 매립시키는 상부전극콘택과,An upper electrode contact filling the third contact hole; 상기 상부전극콘택과 연결되는 금속패턴을 포함하는 것을 특징으로 하는 상변화 기억 소자. And a metal pattern connected to the upper electrode contact. 제 1항에 있어서, 상기 하부전극과 상기 금속패턴 사이에 개재된 제3절연막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자. The phase change memory device of claim 1, further comprising a third insulating layer interposed between the lower electrode and the metal pattern. 제 1 항에 있어서, 상기 제2절연막은 USG, SOG, TEOS, HDP, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으 로 하는 상변화 기억 소자.The phase change memory device as claimed in claim 1, wherein the second insulating film is one selected from the group consisting of USG, SOG, TEOS, HDP, BPSG, PSG, and HLD oxide films. 제 1 항에 있어서, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.The phase change memory device as claimed in claim 1, wherein the phase change film pattern is one of a GeSb2Te4 film and a Ge2Sb2Te5 film. 제 1 항에 있어서, 상기 상변화막 패턴의 두께 및 폭은 모두 0.2㎛ 이하인 것을 특징으로 하는 상변화 기억 소자.The phase change memory device as claimed in claim 1, wherein both the thickness and the width of the phase change film pattern are 0.2 µm or less. 소정의 하부구조를 갖는 반도체 기판 상에 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막을 형성하는 단계;Forming a first insulating layer having a first contact hole exposing a predetermined portion of the substrate on a semiconductor substrate having a predetermined substructure; 상기 제1콘택홀을 매립하는 하부전극콘택을 형성하는 단계; Forming a bottom electrode contact to fill the first contact hole; 상기 하부전극콘택을 포함한 상기 제1절연막 상에 상부전극용 도전막을 형성한 후, 이를 선택적으로 식각하여 상기 하부전극콘택들 사이에 상부전극을 형성하는 단계;Forming an upper electrode conductive film on the first insulating layer including the lower electrode contact and then selectively etching the upper electrode to form an upper electrode between the lower electrode contacts; 상기 상부전극을 포함한 상기 제1절연막 상에 상변화막 및 제2절연막을 형성하는 단계;Forming a phase change film and a second insulating film on the first insulating film including the upper electrode; 상기 제2절연막의 표면을 평탄화시키는 단계;Planarizing a surface of the second insulating layer; 상기 하부전극콘택을 노출시키도록 상기 평탄화된 제2절연막과 상변화막을 선택적으로 식각하여 제2콘택홀을 형성하는 단계; Selectively etching the planarized second insulating layer and the phase change layer to expose the lower electrode contact to form a second contact hole; 상기 제2콘택홀을 매립하는 하부전극을 형성하는 단계;Forming a lower electrode filling the second contact hole; 상기 결과물 상에 제3절연막을 형성하는 단계;Forming a third insulating film on the resultant product; 상기 상부전극의 일부분을 노출시키도록 상기 제3, 제2절연막 및 상변화막을 선택적으로 식각하여 제3콘택홀을 형성하는 단계;Selectively etching the third and second insulating layers and the phase change layer to expose a portion of the upper electrode to form a third contact hole; 상기 제3콘택홀을 매립하는 상부전극콘택을 형성하는 단계; 및Forming an upper electrode contact to fill the third contact hole; And 상기 상부전극콘택과 연결되는 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법. And forming a metal pattern connected to the upper electrode contact. 제 1 항에 있어서, 상기 상변화막은 0.2㎛ 이하의 두께 및 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법. The method of claim 1, wherein the phase change film is formed to have a thickness and a width of 0.2 μm or less.
KR1020040050135A 2004-06-30 2004-06-30 Phase-change memory device and method for manufacturing the same KR100650723B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040050135A KR100650723B1 (en) 2004-06-30 2004-06-30 Phase-change memory device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040050135A KR100650723B1 (en) 2004-06-30 2004-06-30 Phase-change memory device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20060001107A KR20060001107A (en) 2006-01-06
KR100650723B1 true KR100650723B1 (en) 2006-11-27

Family

ID=37104299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040050135A KR100650723B1 (en) 2004-06-30 2004-06-30 Phase-change memory device and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR100650723B1 (en)

Also Published As

Publication number Publication date
KR20060001107A (en) 2006-01-06

Similar Documents

Publication Publication Date Title
KR100668825B1 (en) Phase-change memory device and method for manufacturing the same
KR100707182B1 (en) Phase change memory device and fabricating method of the same
KR100567067B1 (en) Phase-change memory device and method for manufacturing the same
KR100668826B1 (en) Phase-change memory device and method for manufacturing the same
KR101038311B1 (en) Phase-change memory device and method for manufacturing the same
KR100650724B1 (en) Method for manufacturing phase-change random access memory device
KR101006516B1 (en) Phase-change memory device and method for manufacturing the same
KR20060002133A (en) Method for manufacturing phase-change random access memory device
KR100650723B1 (en) Phase-change memory device and method for manufacturing the same
KR100650720B1 (en) Phase-change memory device and method for manufacturing the same
KR101052863B1 (en) Phase change memory device and manufacturing method thereof
KR100650719B1 (en) Phase-change memory device and method for manufacturing the same
KR101026476B1 (en) Phase-change random access memory device and method for manufacturing the same
US20070241385A1 (en) Phase change memory device for optimized current consumption efficiency and operation speed and method of manufacturing the same
KR100650722B1 (en) Phase-change memory device and method for manufacturing the same
KR100650721B1 (en) Phase-change memory device and method for manufacturing the same
KR101006517B1 (en) Phase-change memory device and method for manufacturing the same
KR100997785B1 (en) Phase-change memory device and method for manufacturing the same
KR20060001100A (en) Phase-change memory device and method for manufacturing the same
KR101006515B1 (en) Phase-change memory device and method for manufacturing the same
KR100997784B1 (en) Method for manufacturing phase-change random access memory device
KR20060001098A (en) Phase-change memory device and method for manufacturing the same
KR20060001103A (en) Phase-change memory device and method for manufacturing the same
KR20060001090A (en) Phase-change memory device and method for manufacturing the same
KR20060002129A (en) Phase-change random access memory device and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee