KR100997785B1

KR100997785B1 - Phase-change memory device and method for manufacturing the same

Info

Publication number: KR100997785B1
Application number: KR1020040104414A
Authority: KR
Inventors: 장헌용
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-10
Filing date: 2004-12-10
Publication date: 2010-12-02
Also published as: KR20060065919A

Abstract

본 발명은 소자의 특성을 향상시킬 수 있는 상변환 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 제1콘택플러그; 상기 제1콘택플러그 및 이에 인접한 층간절연막 상에 형성된 제2콘택플러그; 상기 제2콘택플러그의 측면과 접촉하도록 층간절연막 상에 형성된 제1산화막; 상기 제2콘택플러그 상에 형성된 원통형의 절연 패턴; 상기 원통형의 절연 패턴의 측면 및 제2콘택플러그 상에 형성된 하부전극; 상기 제1산화막 및 하부전극의 측면 상에 형성된 제2산화막; 및 상기 하부전극 및 이에 인접한 제2산화막 상에 차례로 형성된 상변환막과 상부전극;을 포함한다.The present invention discloses a phase change memory device capable of improving the characteristics of the device and a manufacturing method thereof. Disclosed is a semiconductor substrate having a lower pattern; An interlayer insulating film formed on the semiconductor substrate to cover the lower pattern; A first contact plug formed in the interlayer insulating film; A second contact plug formed on the first contact plug and an interlayer insulating layer adjacent thereto; A first oxide film formed on the interlayer insulating film so as to contact the side surface of the second contact plug; A cylindrical insulating pattern formed on the second contact plug; A lower electrode formed on a side surface of the cylindrical insulating pattern and a second contact plug; A second oxide film formed on side surfaces of the first oxide film and the lower electrode; And a phase conversion film and an upper electrode sequentially formed on the lower electrode and the second oxide film adjacent thereto.

Description

상변환 기억 소자 및 그 제조방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME} Phase change memory device and its manufacturing method {PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래 상변환 기억 셀을 설명하기 위한 도면.1 is a diagram for explaining a conventional phase change memory cell.

도 2는 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도.2 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3F are cross-sectional views illustrating processes for manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 반도체 기판 22 : 층간절연막21 semiconductor substrate 22 interlayer insulating film

23 : 제1콘택플러그 24 : 제2콘택플러그23: first contact plug 24: second contact plug

25 : 제1산화막 26 : 절연 패턴25: first oxide film 26: insulation pattern

27 : 하부전극 28 : 제2산화막27: lower electrode 28: second oxide film

29 : 상변환막 30 : 상부전극29 phase change film 30 upper electrode

본 발명은 상변환 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 소자의 특성을 향상시킬 수 있는 상변환 기억 소자 및 그 제조방법에 관한 것 이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory element and a manufacturing method thereof, and more particularly, to a phase change memory element capable of improving the characteristics of the element and a manufacturing method thereof.

일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다. Generally, a memory device is a volatile random access memory (RAM) device that loses input information when the power is cut off, and a ROM that keeps the input data stored even when the power is cut off. ) Are largely divided into elements. The volatile RAM devices may include DRAM and SRAM, and the nonvolatile ROM devices may include flash memory devices such as EEPROM (Elecrtically Erasable and Programmable ROM). have.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 주기적인 리프레쉬 동작을 위해 높은 전하저장 능력이 요구되고, 이를위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움을 갖게 되었다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비하여 높은 동작전압이 요구되고, 이에따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.However, although the DRAM is a very good memory device as is well known, high charge storage capability is required for periodic refresh operation, and for this purpose, it is difficult to achieve high integration since the electrode surface area must be increased. In addition, the flash memory device requires a higher operating voltage than a power supply voltage in connection with a structure in which two gates are stacked, and thus requires a separate boost circuit to form a voltage required for write and erase operations. Therefore, there is a difficulty in high integration.

이에, 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되어 왔으며, 그 한 예로 상변환 기억 소자(Phase Change RAM)가 제안되었다. Accordingly, many studies have been conducted to develop new memory devices having characteristics of non-volatile memory devices and simple structures. For example, a phase change RAM device is proposed. It became.

이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. The phase change memory device utilizes a difference in resistance between crystalline and amorphous phases due to the phase change of the phase conversion film interposed between the electrodes from the crystal state to the amorphous state through the current flow between the lower electrode and the upper electrode. It is a storage element for determining the information stored in the.

다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막(이하, GST막)으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다. In other words, the phase-conversion memory device uses a chalcogenide film as a phase-conversion film, which is a compound film composed of germanium (Ge), stevidium (Sb), and tellurium (Te). GST film), a phase change occurs between an amorphous state and a crystalline state by an applied current, that is, Joule heat, wherein the resistivity of the phase change film having an amorphous state is in a crystalline state. Since it is higher than the specific resistance of the phase change film having a value, the current flowing through the phase change film in the read mode is sensed to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.

도 1은 종래 상변환 기억 셀을 설명하기 위한 도면이다.1 is a diagram for explaining a conventional phase change memory cell.

도 1에 도시된 바와 같이, 종래 상변환 기억 소자는 하부전극(3)을 포함하는 반도체 기판(1) 상에 층간절연막(5)을 형성한다. 그 다음, 상기 층간 절연막(5)을 식각하여 소오스 영역들과 전기적으로 연결되는 콘택플러그(7)를 형성한 후에 콘택플러그(7)를 포함한 기판 결과물 상에 상변환막(9)을 형성한다. 이어서, 상기 상변환막(9) 상에 상부전극(11)을 형성한다.As shown in FIG. 1, the conventional phase change memory device forms an interlayer insulating film 5 on a semiconductor substrate 1 including a lower electrode 3. Next, the interlayer insulating layer 5 is etched to form the contact plug 7 electrically connected to the source regions, and then the phase change layer 9 is formed on the substrate product including the contact plug 7. Subsequently, an upper electrode 11 is formed on the phase conversion film 9.

상기 상변환 기억 셀을 프로그램하기 위해 전압을 인가하면, 상기 상변환막(9)과 콘택플러그(7) 사이의 계면에서 열이 발생하여 상변환막의 일부분(9a)이 비정질 상태로 변한다. 상기 상변환막(9)과 콘택플러그(7)의 가장자리(C)의 열은 주변의 층간절연막(7)으로 확산되어 상태변화에 필요한 온도가 되지 않을 수 있다. 이로 인해, 상기 상변환막을 비정질화시킬때 상기 가장자리의 상변환막(9)이 비정질화되지 않은 비정상적 영역이 생성될 수 있다. When a voltage is applied to program the phase change memory cell, heat is generated at the interface between the phase change film 9 and the contact plug 7 to change the portion 9a of the phase change film into an amorphous state. The heat of the edge C of the phase conversion film 9 and the contact plug 7 may diffuse into the surrounding interlayer insulating film 7 and may not be a temperature necessary for changing the state. As a result, when the phase conversion film is amorphous, abnormal regions in which the edge of the phase conversion film 9 is not amorphous may be generated.

그러나, 상변환 메모리 소자는 하부전극 형성을 위한 콘택플러그 형성시 E-beam 포토 공정과 식각 공정을 이용하여 층간절연막에 콘택홀을 형성하고, 콘택홀이 매립되로록 금속막을 증착한 후에 에치백을 진행하여 콘택플러그를 형성한 다음, 상기 콘택플러그 상에 하부전극을 형성한다. 이때, 금속막 증착시 콘택홀의 크기가 작으므로 인해 증착이 잘 되지 않아 콘택플러그와 하부전극 간에 전기적으로 오픈(open) 현상이 발생되는 문제가 발생하게 된다. However, in the phase conversion memory device, a contact hole is formed in an interlayer insulating layer by using an E-beam photo process and an etching process when forming a contact plug for forming a lower electrode, and then etching back after depositing a metal layer to fill the contact hole. Proceed to form a contact plug, and then form a lower electrode on the contact plug. At this time, since the size of the contact hole is small when the metal film is deposited, a problem arises in that the deposition is not performed well and an electrical open phenomenon occurs between the contact plug and the lower electrode.

또한, 상변화 메모리 소자의 읽기(Read) 및 쓰기(Write) 동작시 상기 하부전극과 상변환막의 접촉면적이 크기 때문에 상변화에 필요한 전류량이 증가하게 되고, 이로 인해 상변환 기억 소자의 속도에도 영향을 주게된다.In addition, since the contact area between the lower electrode and the phase conversion film is large during read and write operations of the phase change memory device, the amount of current required for phase change increases, thereby affecting the speed of the phase change memory device. Will give.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자의 특성을 향상시킬 수 있는 상변환 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a phase change memory device capable of improving the characteristics of the device and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명은, 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 제1콘택플러그; 상기 제1콘택플러그 및 이에 인접한 층간절연막 상에 형성된 제2콘택플러그; 상기 제2콘택플러그의 측면과 접촉하도록 층간절연막 상에 형성된 제1산화막; 상기 제2콘택플러그 상에 형성된 원통형의 절연 패턴; 상기 원통형의 절연 패턴의 측면 및 제2콘택플러그 상에 형성된 하부전극; 상기 제1산화막 및 하부전극의 측면 상에 형성된 제2산화막; 및 상기 하부전극 및 이에 인접한 제2산화막 상에 차례로 형성된 상변환막과 상부전극;을 포함한다.The present invention for achieving the above object is a semiconductor substrate provided with a lower pattern; An interlayer insulating film formed on the semiconductor substrate to cover the lower pattern; A first contact plug formed in the interlayer insulating film; A second contact plug formed on the first contact plug and an interlayer insulating layer adjacent thereto; A first oxide film formed on the interlayer insulating film so as to contact the side surface of the second contact plug; A cylindrical insulating pattern formed on the second contact plug; A lower electrode formed on a side surface of the cylindrical insulating pattern and a second contact plug; A second oxide film formed on side surfaces of the first oxide film and the lower electrode; And a phase conversion film and an upper electrode sequentially formed on the lower electrode and the second oxide film adjacent thereto.

여기에서, 상기 하부전극 및 상부전극은 TiN, W 및 Al로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성된다.Here, the lower electrode and the upper electrode are formed using any one selected from the group consisting of TiN, W and Al.

상기 하부전극은 도넛 형태로 형성된다.The lower electrode is formed in a donut shape.

또한, 본 발명은 하부패턴을 구비한 반도체 기판을 제공하는 단계; 상기 하부패턴을 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막 내에 제1콘택플러그를 형성하는 단계; 상기 제1콘택플러그 및 이에 인접한 층간절연막 상에 제2콘택플러그를 형성하는 단계; 상기 제2콘택플러그의 측면과 접촉하도록 층간절연막 상에 제1산화막을 형성하는 단계; 상기 제2콘택플러그 상에 원통형의 절연 패턴을 형성하는 단계; 상기 원통형의 절연 패턴의 측면 및 제2콘택플러그 상에 하부전극을 형성하는 단계; 상기 제1산화막 및 하부전극의 측면 상에 제2산화막을 형성하는 단계; 및 상기 하부전극 및 이에 인접한 제2산화막 상에 상변화막 및 상부전극을 차례로 형성하는 단계;를 포함한다.In addition, the present invention provides a semiconductor substrate having a lower pattern; Forming an interlayer insulating film to cover the lower pattern; Forming a first contact plug in the interlayer insulating film; Forming a second contact plug on the first contact plug and an interlayer insulating layer adjacent thereto; Forming a first oxide film on the interlayer insulating film so as to contact the side surface of the second contact plug; Forming a cylindrical insulating pattern on the second contact plug; Forming a lower electrode on a side of the cylindrical insulating pattern and on a second contact plug; Forming a second oxide film on side surfaces of the first oxide film and the lower electrode; And sequentially forming a phase change film and an upper electrode on the lower electrode and a second oxide film adjacent thereto.

여기에서, 상기 절연 패턴은 HDP, USG, PSG, BPSG, TEOS, HLD 및 SOG막으로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다.Here, the insulating pattern is formed using any one selected from the group consisting of HDP, USG, PSG, BPSG, TEOS, HLD and SOG films.

상기 절연 패턴은 2000∼3000Å의 두께로 형성한다.The insulating pattern is formed to a thickness of 2000 to 3000 kPa.

상기 하부전극 및 상부전극은 TiN, W 및 Al로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다.The lower electrode and the upper electrode are formed using any one selected from the group consisting of TiN, W, and Al.

(실시예) (Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 상변환 기억 소자는 하부패턴(미도시)을 포함하는 반도체 기판(21) 상에 하부패턴을 덮도록 층간절연막(22)이 형성되며, 상기 층간절연막(22) 내에 제1콘택플러그(23)가 형성된다. 상기 제1콘택플러그(23) 및 이에 인접한 층간절연막(22) 상에 제2콘택플러그(24)가 형성된다. 상기 제2콘택플러그(24)의 측면과 접촉하도록 층간절연막(22) 상에 제1산화막(25)이 형성된다. 상기 제2콘택플러그(24) 상에 원통형의 절연 패턴(26)이 형성된다. 상기 절연 패턴(26)의 측면 및 제2콘택플러그(24) 상에 하부전극(27)이 형성된다. 상기 제1산화막(25) 및 하부전극(27)의 측면 상에 제2산화막(28)이 형성된다. 상기 하부전극(27) 및 이에 인접한 제2산화막(28) 상에 차례로 상변환막(29)과 상부전극(30)이 형성된다.As shown in FIG. 2, in the phase change memory device of the present invention, an interlayer insulating film 22 is formed on a semiconductor substrate 21 including a lower pattern (not shown) to cover the lower pattern. 22, a first contact plug 23 is formed. A second contact plug 24 is formed on the first contact plug 23 and the interlayer insulating layer 22 adjacent thereto. The first oxide layer 25 is formed on the interlayer insulating layer 22 so as to contact the side surface of the second contact plug 24. A cylindrical insulating pattern 26 is formed on the second contact plug 24. The lower electrode 27 is formed on the side surface of the insulating pattern 26 and the second contact plug 24. The second oxide film 28 is formed on the side surfaces of the first oxide film 25 and the lower electrode 27. The phase change film 29 and the upper electrode 30 are sequentially formed on the lower electrode 27 and the second oxide film 28 adjacent thereto.

여기에서, 상기 절연 패턴(26)은 산화막으로 형성되며, 원통형 모양으로 형성된다. 또한, 상기 하부전극(27)은 평면으로 볼 때, 도넛 형태로 형성된다. Here, the insulating pattern 26 is formed of an oxide film and is formed in a cylindrical shape. In addition, the lower electrode 27 is formed in a donut shape in plan view.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3F are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

도 3a에 도시된 바와 같이, 하부패턴(미도시)을 구비한 반도체 기판(21) 상에 하부패턴을 덮도록 층간절연막(22)을 형성한다. 그 다음, 상기 층간절연막(22) 내에 제1콘택플러그(23)를 형성한 후에 상기 제1콘택플러그(23) 및 이에 인접한 층간절연막(22) 상에 제2콘택플러그(24)를 형성한다. As shown in FIG. 3A, an interlayer insulating layer 22 is formed on the semiconductor substrate 21 having the lower pattern (not shown) to cover the lower pattern. Next, after the first contact plug 23 is formed in the interlayer insulating layer 22, a second contact plug 24 is formed on the first contact plug 23 and the interlayer insulating layer 22 adjacent thereto.

도 3b에 도시된 바와 같이, 상기 제2콘택플러그(24)을 포함한 층간절연막(22) 상에 제1산화막(25)을 형성한다. 이어서, 상기 제2콘택플러그(24)가 노출되도록 제1산화막(25) 표면을 CMP한다.As shown in FIG. 3B, the first oxide layer 25 is formed on the interlayer insulating layer 22 including the second contact plug 24. Subsequently, the surface of the first oxide film 25 is CMP to expose the second contact plug 24.

도 3c에 도시된 바와 같이, 상기 제2콘택플러그(24) 및 제1산화막(25)을 포한한 기판 결과물 상에 제2산화막(26)을 형성한다. 이때, 제2산화막(26)은 2000∼3000Å의 두께로 형성한다. 여기에서, 제2산화막은 HDP, USG, PSG, BPSG, TEOS, HLD 및 SOG막으로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다. 그 다음, 상기 제2산화막(26)이 제2콘택플러그(24)의 중앙부분에 위치하도록 선택적으로 식각한다. 이때, 제2산화막(26)은 원통형의 모양으로 식각된다. As shown in FIG. 3C, a second oxide layer 26 is formed on the substrate product including the second contact plug 24 and the first oxide layer 25. At this time, the second oxide film 26 is formed to a thickness of 2000 to 3000 GPa. Here, the second oxide film is formed using any one selected from the group consisting of HDP, USG, PSG, BPSG, TEOS, HLD and SOG films. Then, the second oxide layer 26 is selectively etched to be located at the center portion of the second contact plug 24. At this time, the second oxide layer 26 is etched into a cylindrical shape.

도 3d에 도시된 바와 같이, 상기 제2산화막(26)의 측면 및 제2콘택플러그(24) 상에 하부전극(27)이 형성된다. 이때, 하부전극(27)은 TiN, W 및 Al로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다. As shown in FIG. 3D, the lower electrode 27 is formed on the side surface of the second oxide layer 26 and the second contact plug 24. At this time, the lower electrode 27 is formed using any one selected from the group consisting of TiN, W and Al.

도 3e에 도시된 바와 같이, 상기 제1산화막(25) 및 하부전극(27)의 측면 상에 제3산화막(28)이 형성된다. 이어서, 상기 제2산화막(26)이 노출되도록 제3산화막(28) 및 하부전극(27)을 식각한다.As shown in FIG. 3E, a third oxide film 28 is formed on side surfaces of the first oxide film 25 and the lower electrode 27. Subsequently, the third oxide layer 28 and the lower electrode 27 are etched to expose the second oxide layer 26.

도 3f에 도시된 바와 같이, 상기 하부전극(27) 및 이에 인접한 제3산화막(28) 상에 차례로 상변환막(29) 및 상부전극(30)이 형성된다. 이때, 상부전극(30)은 TiN, W 및 Al로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다. As shown in FIG. 3F, the phase conversion layer 29 and the upper electrode 30 are sequentially formed on the lower electrode 27 and the third oxide layer 28 adjacent thereto. At this time, the upper electrode 30 is formed using any one selected from the group consisting of TiN, W and Al.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명은 하부전극을 형성하기 위한 절연 패턴을 원통형의 모양으로 형성하고, 절연 패턴의 측면 및 콘택플러그 상에 하부전극을 형성함으로써 콘택플러그와 하부전극 간에 전기적으로 오픈되는 현상을 방지할 수 있다. As described above, the present invention is to form an insulating pattern for forming the lower electrode in the shape of a cylindrical shape, and to form a lower electrode on the side and the contact plug of the insulating pattern to electrically open between the contact plug and the lower electrode. You can prevent it.

또한, 하부전극과 상변환막과의 접촉면적이 작아지므로, 상변화에 필요한 전류를 감소시킬 수 있다. 따라서, 상변환에 필요한 전류량을 감소시킴으로써 상변환 기억 소자의 속도를 향상시킬 수 있다.In addition, since the contact area between the lower electrode and the phase change film is reduced, the current required for the phase change can be reduced. Therefore, the speed of the phase conversion memory element can be improved by reducing the amount of current required for phase conversion.

Claims

하부패턴이 구비된 반도체 기판;A semiconductor substrate having a lower pattern;

상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; An interlayer insulating film formed on the semiconductor substrate to cover the lower pattern;

상기 층간절연막 내에 형성된 제1콘택플러그;A first contact plug formed in the interlayer insulating film;

상기 제1콘택플러그 및 이에 인접한 층간절연막 상에 형성된 제2콘택플러그;A second contact plug formed on the first contact plug and an interlayer insulating layer adjacent thereto;

상기 제2콘택플러그의 측면과 접촉하도록 층간절연막 상에 형성된 제1산화막;A first oxide film formed on the interlayer insulating film so as to contact the side surface of the second contact plug;

상기 제2콘택플러그 상에 형성된 원통형의 절연 패턴;A cylindrical insulating pattern formed on the second contact plug;

상기 원통형의 절연 패턴의 측면 및 제2콘택플러그 상에 형성된 하부전극;A lower electrode formed on a side surface of the cylindrical insulating pattern and a second contact plug;

상기 제1산화막 및 하부전극의 측면 상에 형성된 제2산화막; 및A second oxide film formed on side surfaces of the first oxide film and the lower electrode; And

상기 하부전극 및 이에 인접한 제2산화막 상에 차례로 형성된 상변환막과 상부전극;을 포함하는 것을 특징으로 하는 상변환 기억 소자.And a phase conversion film and an upper electrode sequentially formed on the lower electrode and the second oxide film adjacent thereto.

제 1 항에 있어서, 상기 하부전극 및 상부전극은 TiN, W 및 Al로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성된 것을 특징으로 하는 상변환 기억 소자.The phase change memory device as claimed in claim 1, wherein the lower electrode and the upper electrode are formed using any one selected from the group consisting of TiN, W, and Al.

제 1 항에 있어서, 상기 하부전극은 도넛 형태로 형성된 것을 특징으로 하는 상변환 기억 소자.The phase change memory device of claim 1, wherein the lower electrode is formed in a donut shape.

하부패턴을 구비한 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a lower pattern;

상기 하부패턴을 덮도록 층간절연막을 형성하는 단계;Forming an interlayer insulating film to cover the lower pattern;

상기 층간절연막 내에 제1콘택플러그를 형성하는 단계;Forming a first contact plug in the interlayer insulating film;

상기 제1콘택플러그 및 이에 인접한 층간절연막 상에 제2콘택플러그를 형성하는 단계;Forming a second contact plug on the first contact plug and an interlayer insulating layer adjacent thereto;

상기 제2콘택플러그의 측면과 접촉하도록 층간절연막 상에 제1산화막을 형성하는 단계;Forming a first oxide film on the interlayer insulating film so as to contact the side surface of the second contact plug;

상기 제2콘택플러그 상에 원통형의 절연 패턴을 형성하는 단계;Forming a cylindrical insulating pattern on the second contact plug;

상기 원통형의 절연 패턴의 측면 및 제2콘택플러그 상에 하부전극을 형성하는 단계;Forming a lower electrode on a side of the cylindrical insulating pattern and on a second contact plug;

상기 제1산화막 및 하부전극의 측면 상에 제2산화막을 형성하는 단계; 및Forming a second oxide film on side surfaces of the first oxide film and the lower electrode; And

상기 하부전극 및 이에 인접한 제2산화막 상에 상변화막 및 상부전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법. And sequentially forming a phase change film and an upper electrode on the lower electrode and a second oxide film adjacent thereto.

제 4 항에 있어서, 상기 절연 패턴은 HDP, USG, PSG, BPSG, TEOS, HLD 및 SOG막으로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법. 5. The method of claim 4, wherein the insulating pattern is formed using any one selected from the group consisting of HDP, USG, PSG, BPSG, TEOS, HLD, and SOG films.

제 4 항에 있어서, 상기 절연 패턴은 2000∼3000Å의 두께로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법. The method of manufacturing a phase change memory device according to claim 4, wherein the insulating pattern is formed to a thickness of 2000 to 3000 kPa.

제 4 항에 있어서, 상기 하부전극 및 상부전극은 TiN, W 및 Al로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법. 5. The method of claim 4, wherein the lower electrode and the upper electrode are formed using any one selected from the group consisting of TiN, W, and Al.