KR20060001100A - Phase-change memory device and method for manufacturing the same - Google Patents

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KR20060001100A
KR20060001100A KR1020040050128A KR20040050128A KR20060001100A KR 20060001100 A KR20060001100 A KR 20060001100A KR 1020040050128 A KR1020040050128 A KR 1020040050128A KR 20040050128 A KR20040050128 A KR 20040050128A KR 20060001100 A KR20060001100 A KR 20060001100A
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장헌용
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Abstract

본 발명은 상변화막과 하부전극(bottom electrode)간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮춤과 동시에 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 소정의 하부구조를 포함하는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 각각의 제1, 제2 및 제3콘택홀을 가진 제1절연막과, 상기 제1절연막 상에 형성되어 상기 제1, 제2 및 제3콘택홀을 각각 매립시키는 제1, 제2 및 제3비트라인과, 상기 제1절연막 상에 형성되어 상기 제1, 제2 및 제3비트라인의 양측벽을 감싸고 그 상부표면을 노출시키는 제2절연막과, 상기 제1비트라인 및 제3비트라인과 연결되는 각각의 하부전극과, 상기 제2절연막 상에 형성되어 상기 하부전극의 양측벽을 감싸고 그 상부표면을 노출시키는 제3절연막과, 제3절연막 상에 상기 하부전극과 연결되도록 차례로 적층된 상변화막 패턴 및 상부전극을 포함하는 것을 특징으로 한다. The present invention reduces the contact area between the phase change film and the bottom electrode, thereby reducing the amount of current required for the phase change of the phase change film and improving the driving speed capability of the phase change memory device. A phase change memory device and a method of manufacturing the same are disclosed. The disclosed phase change memory device includes a first insulating film having respective first, second and third contact holes formed on a semiconductor substrate including a predetermined substructure and exposing a predetermined portion of the substrate; First, second and third bit lines formed on the first insulating layer to fill the first, second and third contact holes, respectively, and formed on the first insulating layer to form the first, second and third bit lines. A second insulating film covering both sidewalls of the third bit line and exposing an upper surface thereof, a lower electrode connected to the first bit line and a third bit line, and a lower insulating layer formed on the second insulating film; And a third insulating layer covering both sidewalls of the top surface and exposing the upper surface thereof, and a phase change layer pattern and an upper electrode sequentially stacked on the third insulating layer so as to be connected to the lower electrode.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}Phase change memory device and its manufacturing method {PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.1 is a graph for explaining a method of programming and erasing a phase change memory device.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.2 is a cross-sectional view for explaining a conventional phase change memory element.

도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

도 4a 내지 도 4j는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4J are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

40 : 반도체 기판 41 : 제1절연막40: semiconductor substrate 41: first insulating film

42a, 42b, 42c : 제1, 제2, 제3콘택홀42a, 42b, 42c: first, second and third contact holes

43a, 43b, 43c : 제1, 제2, 제3비트라인43a, 43b, 43c: first, second and third bit lines

44 : 제2절연막 45 : 하부전극용 도전막44 second insulating film 45 lower electrode conductive film

45a : 하부전극 46 : 산화막 45a: lower electrode 46: oxide film

46a : 식각후 잔류된 산화막 47 : 질화막 패턴46a: Oxide layer remaining after etching 47: Nitride layer pattern

48 : 스페이서 49 : 제3절연막48: spacer 49: third insulating film

50 : 상변화막 패턴 51 : 상부전극 50: phase change film pattern 51: upper electrode                 

52 : 하드마스크막 53 : 접촉면52: hard mask film 53: contact surface

본 발명은 반도체 기억 소자에 관한 것으로, 보다 상세하게는, 상변화막과 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화에 필요한 전류량을 낮춤과 동시에, 상변화 기억 소자의 구동 스피드 능력을 향상시키기 위한 상변화 기억 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, by reducing the contact area between the phase change film and the lower electrode, thereby reducing the amount of current required for the phase change of the phase change film and at the same time increasing the driving speed capability of the phase change memory device. A phase change memory device and a method of manufacturing the same are provided.

반도체 기억 소자는 디램(dynamic random access memory : DRAM) 및 에스램(static random access memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(read only memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다. Semiconductor memory devices, such as DRAM (dynamic random access memory) and SRAM (static random access memory (SRAM)), are volatile and fast data input / output (RAM) products that lose data over time. Once the data is entered, it can be maintained, but it can be divided into read only memory (ROM) products that have slow input / output data. Such typical memory elements represent logic '0' or logic '1' depending on the stored charge.

여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. Here, the DRAM, which is a volatile memory device, requires high charge storage capability because periodic refresh operation is required, and thus many efforts have been made to increase the surface area of a capacitor electrode. However, increasing the surface area of the capacitor electrode makes it difficult to increase the integration of the DRAM device.

한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, 특히, EEPROM(elecrtically erasable and programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(flash memory) 소자에 대한 수요가 늘고 있다. On the other hand, nonvolatile memory devices have almost indefinite storage capacities, and in particular, demand for flash memory devices that can be electrically input and output such as EEPROM (elecrtically erasable and programmable ROM) is increasing.

이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(floating gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(control gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다. Such flash memory cells generally have a vertically stacked gate structure with a floating gate formed on a silicon substrate. The multilayer gate structure typically includes one or more tunnel oxide or dielectric films and a control gate formed on or around the floating gate, wherein the principle of writing or erasing data in the flash memory cell is based on It uses a method of tunneling charges through. At this time, a higher operating voltage than the power supply voltage is required. As a result, the flash memory elements require a boosting circuit to form a voltage necessary for writing and erasing operations.

따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(phase change random access memory ; PRAM)이다. Therefore, many efforts have been made to develop a new memory device having a non-volatile characteristic, random access, and a simple structure while increasing the integration of the device. A representative example is a phase change random access memory (PRAM). to be.

상변화 기억 소자는 상변화막으로서 칼코게나이드(chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(joule heat)에 따라서 비정질(amorphouse) 상태와 결정질(crystalline) 상태 사이에서 전기적으로 스위치(switch)된다. The phase change memory device widely uses a chalcogenide film as a phase change film. In this case, the chalcogenide film is a compound film containing germanium (Ge), stevidium (Sb), and tellurium (Te) (hereinafter referred to as a 'GST film'), wherein the GST film is provided with a current, that is, Joule According to joule heat, the switch is electrically switched between an amorphous state and a crystalline state.

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다. 1 is a graph for explaining a method of programming and erasing a phase change memory device, in which the horizontal axis represents time and the vertical axis represents temperature applied to the phase change film.

도 1에 도시된 바와 같이, 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(quenching) 상변화막은 비정질 상태(amorphous state)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(crystalline state)로 변한다(곡선 'B' 참조). As shown in FIG. 1, when the phase change film is heated at a temperature higher than the melting temperature (Tm) for a short time (first operating period; t 1 ) and then cooled rapidly (quenching), the phase change film is amorphous. Change to an amorphous state (see curve 'A'). On the contrary, the phase change film is heated at a temperature lower than the melting temperature Tm and higher than the crystallization temperature Tc for a longer time than the first operating period t 1 (second operating period; t 2 ). Upon cooling, the phase change film changes to a crystalline state (see curve 'B').

여기서, 비정질 상태를 갖는 상변화막의 비저항(resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다. Here, the resistivity of the phase change film having an amorphous state is higher than that of the phase change film having a crystalline state. Therefore, by sensing the current flowing through the phase change film in the read mode, it is possible to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.

상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다. As described above, Joule heat is required for the phase change of the phase change film. In a conventional phase change memory device, when a high density of current flows through an area in contact with a phase change film, the crystal state of the phase change film contact surface changes, and the smaller the contact surface changes the state of the phase change material. The required current density is small.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a conventional phase change memory device.

도 2에 도시된 바와 같이, 종래의 상변화 기억 소자는 하부전극(bottom electrode)(11)이 형성된 반도체 기판(10)과, 상기 하부전극(11) 상에 형성되어 상기 하부전극(11)의 소정 부분을 노출시키는 제1콘택홀(13)을 가진 제1절연막(12)과, 상기 제1콘택홀(13)을 매립하는 하부전극콘택(bottom electrode contact)(14)과, 상기 하부전극콘택(14)을 포함한 상기 제1절연막(12) 상에 형성되어 상기 하부전극콘택(14)을 노출시키는 제2콘택홀(16)을 가진 제2절연막(15)과, 상기 제2콘택홀(16)을 매립하는 상변화막(17)과, 상기 상변화막(17)을 포함한 상기 제2절연막(15) 상에 형성된 상부전극(top electrode)(18)을 포함한다. As shown in FIG. 2, the conventional phase change memory device includes a semiconductor substrate 10 having a bottom electrode 11 formed thereon, and formed on the bottom electrode 11 to form a bottom electrode 11. A first insulating film 12 having a first contact hole 13 exposing a predetermined portion, a bottom electrode contact 14 filling the first contact hole 13, and the bottom electrode contact A second insulating film 15 formed on the first insulating film 12 including the second insulating film 15 having a second contact hole 16 exposing the lower electrode contact 14, and the second contact hole 16. ) And a top electrode 18 formed on the second insulating layer 15 including the phase change layer 17.

이와 같은 종래의 상변화 기억 소자에서, 상기 하부전극(11) 및 상부전극(18) 사이에 전류가 흐르면, 상기 하부전극콘택(14)과 상기 상변화막(17)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막의 결정 상태가 변한다. 이때, 상변화막의 상태를 변화시키기 위해서 필요한 열은 상변화막(17)과 하부전극콘택(14)의 접촉면(19)에 직접적인 영향을 받는다. 따라서 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적은 가능한한 작아야 한다.In the conventional phase change memory device, when a current flows between the lower electrode 11 and the upper electrode 18, the contact surface 19 between the lower electrode contact 14 and the phase change film 17 passes through. The crystal state of the phase change film of the contact surface 19 changes according to the current intensity (ie, heat). At this time, the heat required to change the state of the phase change film is directly affected by the contact surface 19 of the phase change film 17 and the lower electrode contact 14. Therefore, the contact area between the phase change film 17 and the lower electrode contact 14 should be as small as possible.

하지만 이와 같은 종래의 상변화 기억 소자에서는, 상기 하부전극콘택(14)을 통해서 하부전극(11)과 상변화막(17)이 연결되기 때문에, 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 접촉면적을 감소시키는 데에 어려움이 따른다. 이에, 상변화에 필요한 전류량이 커지게 되며, 상변화 기억 소자의 구동 스피드(speed) 능력이 저하되는 문제점이 발생된다. However, in the conventional phase change memory device, since the lower electrode 11 and the phase change film 17 are connected through the lower electrode contact 14, the phase change film 17 and the lower electrode contact 14 are connected. The contact area between) is entirely limited by the photo process limits for the contact hole, which makes it difficult to reduce the contact area. As a result, the amount of current required for the phase change is increased, and the driving speed capability of the phase change memory device is degraded.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 하부전극과 상변화막간의 접촉면적을 감소시킴으로써, 상변화막의 상변화에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.  Accordingly, the present invention has been made to solve the above problems, by reducing the contact area between the lower electrode and the phase change film, it is possible to lower the amount of current required for the phase change of the phase change film, the driving speed of the phase change memory element It is an object of the present invention to provide a phase change memory device and a method of manufacturing the same that can improve the capability.

상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는, 소정의 하부구조를 포함하는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 각각의 제1, 제2 및 제3콘택홀을 가진 제1절연막과, 상기 제1절연막 상에 형성되어 상기 제1, 제2 및 제3콘택홀을 각각 매립시키는 제1, 제2 및 제3비트라인과, 상기 제1절연막 상에 형성되어 상기 제1, 제2 및 제3비트라인의 양측벽을 감싸고 그 상부표면을 노출시키는 제2절연막과, 상기 제1비트라인 및 제3비트라인과 연결되는 각각의 하부전극과, 상기 제2절연막 상에 형성되어 상기 하부전극의 양측벽을 감싸고 그 상부표면을 노출시키는 제3절연막과, 제3절연막 상에 상기 하부전극과 연결되도록 차례로 적층된 상변화막 패턴 및 상부전극을 포함하는 것을 특징으로 한다. The phase change memory device of the present invention for achieving the above object, each of the first, second and third contact holes formed on a semiconductor substrate including a predetermined substructure to expose a predetermined portion of the substrate A first insulating film having a first insulating film, a first bit line formed on the first insulating film, and first, second and third bit lines filling the first, second and third contact holes, respectively; A second insulating film covering both sidewalls of the first, second and third bit lines and exposing an upper surface thereof, respective lower electrodes connected to the first bit line and the third bit line, and the second insulating film And a third insulating layer formed on the second insulating layer surrounding both sidewalls of the lower electrode and exposing an upper surface thereof, and a phase change layer pattern and an upper electrode sequentially stacked on the third insulating layer so as to be connected to the lower electrode. do.

여기서, 상기 상부전극 상에 형성된 하드마스크막을 더 포함한다. 또한, 상기 하부전극의 직경은 100㎚ 이하이며, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진다. Here, the method further includes a hard mask layer formed on the upper electrode. In addition, the lower electrode has a diameter of 100 nm or less, and the phase change layer pattern includes one of a GeSb 2 Te 4 film and a Ge 2 Sb 2 Te 5 film.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은, 소정의 하부구조를 포함하는 반도체 기판 상에 제1절연막을 형성하고 나 서, 상기 제1절연막을 선택적으로 식각하여 상기 기판의 소정 부분을 노출시키는 각각의 제1, 제2 및 제3콘택홀을 형성하는 단계; 상기 제1, 제2 및 제3콘택홀을 매립하도록 상기 제1절연막 상에 각각의 제1, 제2 및 제3비트라인을 형성하는 단계; 상기 제1, 제2 및 제3비트라인을 포함한 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제1, 제2 및 제3비트라인이 노출될 때까지 상기 제2절연막을 씨엠피하는 단계; 상기 결과물 상에 하부전극용 도전막 및 산화막을 차례로 형성하는 단계; 상기 산화막 상에 상기 제2비트라인 및 상기 제2비트라인의 양옆의 상기 제1, 제3비트라인의 중앙부와 대응되는 부위를 덮는 질화막 패턴을 형성하는 단계; 상기 질화막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 질화막 패턴을 제거하는 단계; 상기 스페이서를 식각 장벽으로 이용하여 상기 산화막을 식각하는 단계; 상기 스페이서를 제거하는 단계; 상기 식각후 잔류된 산화막을 식각 장벽으로 이용하여 상기 하부전극용 도전막을 식각하여 상기 제1비트라인 및 제3비트라인에 연결되는 각각의 하부전극을 형성하는 단계; 상기 결과의 구조 전면에 제3절연막을 형성하는 단계; 상기 하부전극 표면이 노출될 때까지 상기 결과물을 씨엠피하는 단계; 및 상기 하부전극을 포함한 상기 제3절연막 상에 상기 하부전극과 연결되는 상변화막 패턴 및 상부전극을 차례로 형성하는 단계를 포함한다. In addition, in the method of manufacturing a phase change memory device of the present invention for achieving the above object, by forming a first insulating film on a semiconductor substrate including a predetermined substructure, selectively etching the first insulating film. Thereby forming respective first, second and third contact holes exposing a predetermined portion of the substrate; Forming respective first, second and third bit lines on the first insulating layer to fill the first, second and third contact holes; Forming a second insulating film on the first insulating film including the first, second and third bit lines; CMPing the second insulating layer until the first, second and third bit lines are exposed; Sequentially forming a lower electrode conductive film and an oxide film on the resultant product; Forming a nitride film pattern on the oxide layer to cover portions corresponding to central portions of the first and third bit lines on both sides of the second bit line and the second bit line; Forming spacers on both sidewalls of the nitride film pattern; Removing the nitride film pattern; Etching the oxide layer using the spacer as an etch barrier; Removing the spacers; Etching the lower electrode conductive layer by using the oxide layer remaining after the etching as an etch barrier to form respective lower electrodes connected to the first bit line and the third bit line; Forming a third insulating film over the resulting structure; CMP the resultant until the lower electrode surface is exposed; And sequentially forming an upper electrode and a phase change layer pattern connected to the lower electrode on the third insulating layer including the lower electrode.

여기서, 상기 산화막으로는 TEOS 산화막을 이용한다. Here, a TEOS oxide film is used as the oxide film.

또한, 상기 스페이서를 형성하는 단계는, 상기 질화막 패턴을 포함한 상기 산화막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 이방성 식각하는 단계를 포함하며, 이때, 상기 폴리실리콘막은 100㎚ 이하의 두께로 형성한다. The forming of the spacer may include forming a polysilicon film on the oxide film including the nitride film pattern, and anisotropically etching the polysilicon film, wherein the polysilicon film has a thickness of 100 nm or less. To form.                     

그리고, 상기 질화막 패턴을 제거하는 단계는 습식 식각 공정을 이용하며, 또한, 상기 스페이서를 제거하는 단계는 습식 식각 공정을 이용한다. The removing of the nitride layer pattern may be performed using a wet etching process, and the removing of the spacer may be performed using a wet etching process.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다. 3 is a cross-sectional view illustrating a phase change memory device according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 상변화 기억 소자는, 도 3에 도시된 바와 같이, 소정의 하부구조(미도시)를 포함하는 반도체 기판(40) 상에 형성되어 상기 기판(40)의 소정 부분을 노출시키는 각각의 제1, 제2 및 제3콘택홀(42a, 42b, 42c)을 가진 제1절연막(41)과, 상기 제1절연막(41) 상에 형성되어 상기 제1, 제2 및 제3콘택홀(42a, 42b, 42c)을 각각 매립시키는 제1, 제2 및 제3비트라인(43a, 43b, 43c)과, 상기 제1절연막(41) 상에 형성되어 상기 제1, 제2 및 제3비트라인(43a, 43b, 43c)의 양측벽을 감싸고 그 상부표면을 노출시키는 제2절연막(44)과, 상기 제1, 제3비트라인(43a, 43c) 상에 상기 제1, 제3비트라인(43a, 43c)의 일부분과 접촉되도록 각각 형성된 하부전극(45a)과, 상기 제2절연막(44) 상에 형성되어 상기 하부전극(45a)의 양측벽을 감싸고 그 상부표면을 노출시키는 제3절연막(49)과, 상기 하부전극(45a)을 포함한 상기 제3절연막(49) 상에 상기 하부전극(45a)과 연결되도록 차례로 적층된 상변화막 패턴(50), 상부전극(51) 및 하드마스크막(52)을 포함한다. As shown in FIG. 3, a phase change memory device according to an exemplary embodiment of the present invention is formed on a semiconductor substrate 40 including a predetermined substructure (not shown), and thus a predetermined portion of the substrate 40 may be formed. A first insulating film 41 having respective first, second and third contact holes 42a, 42b, and 42c to be exposed, and formed on the first insulating film 41 to form the first, second and third contacts; First, second, and third bit lines 43a, 43b, and 43c filling the three contact holes 42a, 42b, and 42c, respectively, and formed on the first insulating layer 41, respectively; And a second insulating layer 44 covering both sidewalls of the third bit lines 43a, 43b, and 43c and exposing an upper surface thereof, and the first and third bit lines 43a and 43c on the first and third bit lines 43a and 43c. A lower electrode 45a formed to be in contact with portions of the third bit lines 43a and 43c, and formed on the second insulating layer 44 to surround both sidewalls of the lower electrode 45a and expose the upper surface thereof. The third insulating film 49 and the A phase change layer pattern 50, an upper electrode 51, and a hard mask layer 52 that are sequentially stacked on the third insulating layer 49 including the lower electrode 45a so as to be connected to the lower electrode 45a. do.                     

여기서, 상기 제2절연막(44)은 USG, SOG, TEOS, HDP, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. 또한, 상기 하부전극(45a)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어지며, 상기 하부전극(45a)은 100㎚ 이하의 작은 크기의 직경을 갖는다. 그리고, 상기 상변화막 패턴(50)은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. Here, the second insulating film 44 is made of any one selected from the group consisting of USG, SOG, TEOS, HDP, BPSG, PSG, and HLD oxide film. In addition, the lower electrode 45a is made of one of polysilicon-based and metal-based materials, and the lower electrode 45a has a small diameter of 100 nm or less. The phase change film pattern 50 is formed of a GST film. At this time, any one of the GeSb2Te4 film and the Ge2Sb2Te5 film is used as the GST film.

이때, 상기 하부전극(45a)의 상부면에 상기 상변화막 패턴(50)과의 접촉면(53)이 존재하는데, 상기 접촉면(53)의 면적은 상기 하부전극(45a)의 직경에 비례한다. 여기서, 상기 하부전극(45a)은 100㎚ 이하의 작은 크기의 직경을 갖으므로, 상기 하부전극(45a)과 상기 상변화막 패턴(50)간의 접촉면(53)도 그만큼 좁은 넓이를 갖게 된다. 이에, 상변화막의 상변화에 필요한 전류량을 감소시킬 수 있음은 물론, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있다.In this case, the contact surface 53 with the phase change layer pattern 50 is present on the upper surface of the lower electrode 45a, and the area of the contact surface 53 is proportional to the diameter of the lower electrode 45a. Here, since the lower electrode 45a has a small diameter of 100 nm or less, the contact surface 53 between the lower electrode 45a and the phase change layer pattern 50 also has a narrow width. Thus, the amount of current required for the phase change of the phase change film can be reduced, and the driving speed capability of the phase change memory element can be improved.

이하에서는 도 3에 도시된 상변화 기억 소자의 제조방법에 대하여 설명하도록 한다. Hereinafter, a method of manufacturing the phase change memory device shown in FIG. 3 will be described.

도 4a 내지 도 4j는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 4A to 4J are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 도 4a에 도시된 바와 같이, 소정의 하부구조(미도시)를 포함하는 반도체 기판(40) 상에 제1절연막(41)을 형성하고 나서, 상기 제1절연막(41)을 선택적으로 식각하여 상기 기판(40)의 소정 부분을 노출시키는 각각의 제1, 제2 및 제3콘택홀(42a, 42b, 42c) 을 형성한다. In the method of manufacturing a phase change memory device according to an embodiment of the present invention, as shown in FIG. 4A, a first insulating layer 41 is formed on a semiconductor substrate 40 including a predetermined substructure (not shown). Thereafter, the first insulating layer 41 is selectively etched to form respective first, second and third contact holes 42a, 42b, and 42c exposing predetermined portions of the substrate 40.

이어서, 상기 제1, 제2 및 제3콘택홀(42a, 42b, 42c)을 포함한 상기 제1절연막(41) 상에 비트라인용 도전막(미도시)을 형성한 후, 이를 선택적으로 식각하여 상기 제1절연막(41) 상에 상기 제1, 제2 및 제3콘택홀(42a, 42b, 42c)을 매립하는 각각의 제1, 제2 및 제3비트라인(43a, 43b, 43c)을 형성한다. Subsequently, a bit line conductive film (not shown) is formed on the first insulating layer 41 including the first, second and third contact holes 42a, 42b, and 42c, and then selectively etched. Each of the first, second and third bit lines 43a, 43b and 43c filling the first, second and third contact holes 42a, 42b and 42c on the first insulating layer 41 is formed. Form.

다음으로, 도 4b에 도시된 바와 같이, 상기 제1, 제2 및 제3비트라인(43a, 43b, 43c)을 포함한 상기 제1절연막(41) 상에 제2절연막(44)을 형성한다. 여기서, 상기 제2절연막(44)은 USG, SOG, TEOS, HDP, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. Next, as shown in FIG. 4B, a second insulating layer 44 is formed on the first insulating layer 41 including the first, second, and third bit lines 43a, 43b, and 43c. Here, the second insulating film 44 is made of any one selected from the group consisting of USG, SOG, TEOS, HDP, BPSG, PSG, and HLD oxide film.

계속해서, 상기 제1, 제2 및 제3비트라인(43a, 43b, 43c)이 노출될 때까지 상기 제2절연막(44)을 화학적 기계적 연마(chemical mechanical polishing ; 이하, 씨엠피)한다. Subsequently, the second insulating layer 44 is chemically mechanically polished (CMP) until the first, second and third bit lines 43a, 43b, and 43c are exposed.

그리고나서, 도 4c에 도시된 바와 같이, 상기 결과물 상에 하부전극용 도전막(45) 및 산화막(46)을 차례로 형성한다. 여기서, 상기 하부전극용 도전막(45)으로는 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질을 이용하고, 상기 산화막(46)으로는 TEOS(tetra ethyl ortho sillicate) 산화막을 이용한다. Then, as shown in FIG. 4C, the conductive film 45 for the lower electrode and the oxide film 46 are sequentially formed on the resultant product. The lower electrode conductive layer 45 may be formed of any one of polysilicon and metal series, and the oxide layer 46 may be formed of a tetra ethyl ortho sillicate (TEOS) oxide layer.

그런후에, 상기 산화막(46) 상에 상기 제2비트라인(43b) 및 상기 제2비트라인(43b) 양옆의 상기 제1, 제3비트라인(43a, 43c)의 중앙부와 대응하는 부위를 덮는 질화막 패턴(47)을 형성한다. Thereafter, a portion covering the center portion of the first and third bit lines 43a and 43c on both sides of the second bit line 43b and the second bit line 43b on the oxide film 46. The nitride film pattern 47 is formed.

이어서, 도 4d에 도시된 바와 같이, 상기 질화막 패턴(47)을 포함한 상기 산 화막(46) 상에 스페이서용 폴리실리콘막(미도시)을 형성한다. 여기서, 상기 스페이서용 폴리실리콘막은 100㎚ 이하의 두께로 형성한다. Subsequently, as shown in FIG. 4D, a polysilicon film (not shown) for spacers is formed on the oxide film 46 including the nitride film pattern 47. Here, the spacer polysilicon film is formed to a thickness of 100 nm or less.

그다음, 상기 스페이서용 폴리실리콘막을 이방성 식각(anisotropic etching)하여 상기 질화막 패턴(47)의 양측벽에 폴리실리콘막 재질의 스페이서(48)를 형성한다. 이때, 상기 스페이서용 폴리실리콘막을 100㎚ 이하의 두께로 형성하였으므로, 상기 스페이서(48)의 최대 직경은 100㎚의 작은 크기를 갖게 된다. Next, the polysilicon film for spacers is anisotropically etched to form spacers 48 made of polysilicon film on both sidewalls of the nitride film pattern 47. In this case, since the spacer polysilicon film is formed to a thickness of 100 nm or less, the maximum diameter of the spacer 48 has a small size of 100 nm.

한편, 상기 스페이서(48)는 이후 하부전극 형성을 위한 식각 장벽으로 이용되는데, 상기 스페이서(48)의 크기는 상기 스페이서용 폴리실리콘막의 증착 공정에 의해 100㎚ 이하의 치수로 형성할 수 있기 때문에, 즉, 사진 공정의 한계에 의해 좌우되지 않기 때문에, 이후에 형성될 하부전극 역시 사진 공정의 한계 보다 더 낮은 치수로 형성할 수 있게 된다. On the other hand, the spacer 48 is then used as an etching barrier for forming the lower electrode, since the size of the spacer 48 can be formed to a dimension of 100nm or less by the deposition process of the polysilicon film for the spacer, That is, since it is not influenced by the limitation of the photolithography process, the lower electrode to be formed later can also be formed with a lower dimension than the limitation of the photolithography process.

그런 후, 도 4e에 도시된 바와 같이, 상기 질화막 패턴을 제거한다. 이때, 상기 질화막 패턴을 습식 식각 공정을 이용하여 제거한다. Thereafter, as shown in FIG. 4E, the nitride film pattern is removed. In this case, the nitride layer pattern is removed using a wet etching process.

계속해서, 도 4f에 도시된 바와 같이, 상기 스페이서(48)를 식각 장벽으로 이용하여 상기 산화막을 식각한다. 이때, 식각후 잔류된 산화막(46a)은 100㎚ 이하의 직경을 갖는다. 즉, 상기 스페이서(48)의 최대 직경이 100㎚ 이하이므로, 이를 식각 장벽으로 이용하여 식각된 상기 산화막 역시 100㎚ 이하의 직경을 갖게 되는 것이다. Subsequently, as shown in FIG. 4F, the oxide film is etched using the spacer 48 as an etch barrier. At this time, the oxide film 46a remaining after etching has a diameter of 100 nm or less. That is, since the maximum diameter of the spacer 48 is 100 nm or less, the oxide film etched using the spacer 48 as an etch barrier also has a diameter of 100 nm or less.

그런다음, 도 4g에 도시된 바와 같이, 상기 스페이서를 제거한다. 여기서, 상기 스페이서를 습식 식각 공정을 이용하여 제거한다. Then, as shown in FIG. 4G, the spacer is removed. Here, the spacer is removed using a wet etching process.                     

그리고나서, 도 4h에 도시된 바와 같이, 상기 식각후 잔류된 산화막(46a)을 식각 장벽으로 이용하여 상기 하부전극용 도전막을 식각하여 상기 제1비트라인(43a) 및 제3비트라인(43c)에 연결되는 각각의 하부전극(45a)을 형성한다. 이때, 상기 하부전극(45a) 역시 100㎚ 이하의 작은 크기의 직경을 갖게된다. Then, as shown in FIG. 4H, the lower electrode conductive layer is etched using the oxide layer 46a remaining after the etching as an etch barrier to form the first bit line 43a and the third bit line 43c. Each lower electrode 45a is connected to each other. In this case, the lower electrode 45a also has a small diameter of 100 nm or less.

그다음, 도 4i에 도시된 바와 같이, 상기 결과의 구조 전면에 제3절연막(49)을 형성한 후, 상기 하부전극(45a) 표면이 노출될 때까지 상기 결과물을 씨엠피한다. Then, as shown in FIG. 4I, after forming the third insulating film 49 on the entire structure of the resultant structure, the resultant CMP is exposed until the surface of the lower electrode 45a is exposed.

이어서, 도 4j에 도시된 바와 같이, 상기 하부전극(45a)을 포함한 상기 제3절연막(49) 상에 상변화막(미도시), 상부전극용 도전막(미도시) 및 하드마스크막(미도시)을 차례로 형성한다. 여기서, 상기 상변화막은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. Subsequently, as shown in FIG. 4J, a phase change film (not shown), an upper electrode conductive film (not shown), and a hard mask film (not shown) are formed on the third insulating film 49 including the lower electrode 45a. C) are formed in sequence. Here, the phase change film is made of a GST film. At this time, any one of the GeSb2Te4 film and the Ge2Sb2Te5 film is used as the GST film.

이후, 상기 하드마스크막, 상부전극용 도전막 및 상변화막을 선택적으로 식각하여 상기 하부전극(45a)과 연결되는 상변화막 패턴(50), 상부전극(51)을 형성한다. 이때, 도 4j에서 미설명된 도면부호 52는 식각후 잔류된 하드마스크막을 나타낸 것이다. Thereafter, the hard mask film, the conductive film for the upper electrode, and the phase change film are selectively etched to form the phase change film pattern 50 and the upper electrode 51 connected to the lower electrode 45a. In this case, reference numeral 52 not described in FIG. 4j shows the hard mask layer remaining after etching.

여기서, 상기 하부전극(45a)의 상부면에 상기 상변화막 패턴(50)과의 접촉면(53)이 존재하게 된다. 이때, 상기 접촉면(53)의 면적은 상기 하부전극(45a)의 직경에 비례하는데, 상기 하부전극(45a)은 100㎚ 이하의 작은 크기의 직경을 갖도록 형성되어 있으므로, 상기 하부전극(45a)과 상기 상변화막 패턴(50)간의 접촉면(53)도 그만큼 좁은 넓이를 갖게 된다. 이에, 상변화막의 상변화에 필요한 전류 량을 감소시킬 수 있음은 물론, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있다. Here, the contact surface 53 with the phase change film pattern 50 is present on the upper surface of the lower electrode 45a. In this case, an area of the contact surface 53 is proportional to the diameter of the lower electrode 45a. Since the lower electrode 45a is formed to have a small diameter of 100 nm or less, the lower electrode 45a and The contact surface 53 between the phase change film patterns 50 also has a narrow area. Accordingly, the amount of current required for the phase change of the phase change film can be reduced, and the driving speed capability of the phase change memory device can be improved.

이상에서와 같이, 본 발명은 스페이서를 식각 장벽으로 이용한 일련의 식각 공정을 통해 100㎚ 이하의 작은 크기의 직경을 갖는 하부전극을 형성하는데, 이때, 상기 식각 장벽으로 이용되는 스페이서의 크기는 스페이서용 폴리실리콘막의 증착 공정에 의해 100㎚ 이하의 치수로 형성할 수 있다. 이에, 상기 하부전극 역시 100㎚ 이하의 크기로 형성할 수 있는 것이다. 즉, 본 발명에 따른 하부전극의 크기는 스페이서용 폴리실리콘막의 증착 공정에 의해 결정지어지므로, 사진 공정의 한계 보다 더 낮은 치수로 형성할 수 있다.As described above, the present invention forms a lower electrode having a small diameter of 100 nm or less through a series of etching process using the spacer as an etching barrier, wherein the size of the spacer used as the etching barrier is for the spacer It can form in the dimension of 100 nm or less by the vapor deposition process of a polysilicon film. Thus, the lower electrode can also be formed in a size of less than 100nm. That is, the size of the lower electrode according to the present invention is determined by the deposition process of the polysilicon film for the spacer, it can be formed in a lower dimension than the limit of the photo process.

결과적으로, 본 발명은 하부전극과 그 상부에 형성되는 상변화막 패턴간의 접촉면적을 종래에 비해 감소시킬 수 있으므로, 상변화막의 상변화에 필요한 전류량을 감소시킴과 동시에, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있다.As a result, the present invention can reduce the contact area between the lower electrode and the phase change film pattern formed thereon, compared to the conventional one, thereby reducing the amount of current required for the phase change of the phase change film and driving the phase change memory device. You can improve your speed.

Claims (10)

소정의 하부구조를 포함하는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 각각의 제1, 제2 및 제3콘택홀을 가진 제1절연막과, A first insulating film formed on a semiconductor substrate including a predetermined substructure and having respective first, second and third contact holes exposing a predetermined portion of the substrate; 상기 제1절연막 상에 형성되어 상기 제1, 제2 및 제3콘택홀을 각각 매립시키는 제1, 제2 및 제3비트라인과, First, second, and third bit lines formed on the first insulating layer to fill the first, second, and third contact holes, respectively; 상기 제1절연막 상에 형성되어 상기 제1, 제2 및 제3비트라인의 양측벽을 감싸고 그 상부표면을 노출시키는 제2절연막과, A second insulating layer formed on the first insulating layer to surround both sidewalls of the first, second and third bit lines and to expose an upper surface thereof; 상기 제1비트라인 및 제3비트라인과 연결되는 각각의 하부전극과, A lower electrode connected to the first bit line and the third bit line; 상기 제2절연막 상에 형성되어 상기 하부전극의 양측벽을 감싸고 그 상부표면을 노출시키는 제3절연막과,A third insulating layer formed on the second insulating layer to surround both sidewalls of the lower electrode and to expose an upper surface thereof; 제3절연막 상에 상기 하부전극과 연결되도록 차례로 적층된 상변화막 패턴 및 상부전극을 포함하는 것을 특징으로 하는 상변화 기억 소자. And a phase change layer pattern and an upper electrode sequentially stacked on a third insulating layer so as to be connected to the lower electrode. 제 1 항에 있어서, 상기 상부전극 상에 형성된 하드마스크막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자. The phase change memory device as claimed in claim 1, further comprising a hard mask film formed on the upper electrode. 제 1 항에 있어서, 상기 하부전극의 직경은 100㎚ 이하인 것을 특징으로 하는 상변화 기억 소자. The phase change memory device as claimed in claim 1, wherein a diameter of the lower electrode is 100 nm or less. 제 1 항에 있어서, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자. The phase change memory device as claimed in claim 1, wherein the phase change film pattern is one of a GeSb2Te4 film and a Ge2Sb2Te5 film. 소정의 하부구조를 포함하는 반도체 기판 상에 제1절연막을 형성하고 나서, 상기 제1절연막을 선택적으로 식각하여 상기 기판의 소정 부분을 노출시키는 각각의 제1, 제2 및 제3콘택홀을 형성하는 단계;After forming a first insulating film on a semiconductor substrate including a predetermined substructure, the first insulating film is selectively etched to form respective first, second, and third contact holes for exposing a predetermined portion of the substrate. Doing; 상기 제1, 제2 및 제3콘택홀을 매립하도록 상기 제1절연막 상에 각각의 제1, 제2 및 제3비트라인을 형성하는 단계;Forming respective first, second and third bit lines on the first insulating layer to fill the first, second and third contact holes; 상기 제1, 제2 및 제3비트라인을 포함한 상기 제1절연막 상에 제2절연막을 형성하는 단계;Forming a second insulating film on the first insulating film including the first, second and third bit lines; 상기 제1, 제2 및 제3비트라인이 노출될 때까지 상기 제2절연막을 씨엠피하는 단계;CMPing the second insulating layer until the first, second and third bit lines are exposed; 상기 결과물 상에 하부전극용 도전막 및 산화막을 차례로 형성하는 단계;Sequentially forming a lower electrode conductive film and an oxide film on the resultant product; 상기 산화막 상에 상기 제2비트라인 및 상기 제2비트라인의 양옆의 상기 제1, 제3비트라인의 중앙부와 대응되는 부위를 덮는 질화막 패턴을 형성하는 단계;Forming a nitride film pattern on the oxide layer to cover portions corresponding to central portions of the first and third bit lines on both sides of the second bit line and the second bit line; 상기 질화막 패턴의 양측벽에 스페이서를 형성하는 단계; Forming spacers on both sidewalls of the nitride film pattern; 상기 질화막 패턴을 제거하는 단계;Removing the nitride film pattern; 상기 스페이서를 식각 장벽으로 이용하여 상기 산화막을 식각하는 단계;Etching the oxide layer using the spacer as an etch barrier; 상기 스페이서를 제거하는 단계;Removing the spacers; 상기 식각후 잔류된 산화막을 식각 장벽으로 이용하여 상기 하부전극용 도전 막을 식각하여 상기 제1비트라인 및 제3비트라인에 연결되는 각각의 하부전극을 형성하는 단계;Etching each of the lower electrode conductive layers by using the oxide layer remaining after the etching as an etch barrier to form respective lower electrodes connected to the first bit line and the third bit line; 상기 결과의 구조 전면에 제3절연막을 형성하는 단계;Forming a third insulating film over the resulting structure; 상기 하부전극 표면이 노출될 때까지 상기 결과물을 씨엠피하는 단계; 및 CMP the resultant until the lower electrode surface is exposed; And 상기 하부전극을 포함한 상기 제3절연막 상에 상기 하부전극과 연결되는 상변화막 패턴 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법. And sequentially forming a phase change layer pattern and an upper electrode connected to the lower electrode on the third insulating layer including the lower electrode. 제 5 항에 있어서, 상기 산화막으로는 TEOS 산화막을 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of manufacturing a phase change memory device according to claim 5, wherein a TEOS oxide film is used as the oxide film. 제 5 항에 있어서, 상기 스페이서를 형성하는 단계는, 상기 질화막 패턴을 포함한 상기 산화막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The phase change memory device as claimed in claim 5, wherein the forming of the spacer comprises forming a polysilicon film on the oxide film including the nitride film pattern and anisotropically etching the polysilicon film. Manufacturing method. 제 7 항에 있어서, 상기 폴리실리콘막은 100㎚ 이하의 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of manufacturing a phase change memory device according to claim 7, wherein the polysilicon film is formed to a thickness of 100 nm or less. 제 5 항에 있어서, 상기 질화막 패턴을 제거하는 단계는 습식 식각 공정을 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of claim 5, wherein the removing of the nitride layer pattern comprises using a wet etching process. 제 5 항에 있어서, 상기 스페이서를 제거하는 단계는 습식 식각 공정을 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of claim 5, wherein the removing of the spacers comprises using a wet etching process.
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KR100749740B1 (en) * 2006-08-01 2007-08-17 삼성전자주식회사 Phase-change memory device and method of manufacturing the same
KR100895819B1 (en) * 2007-05-11 2009-05-08 주식회사 하이닉스반도체 Method of manufacturing phase change RAM device

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