KR20060001103A - Phase-change memory device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 상변화 기억 소자의 셀 높이를 낮춤과 동시에, 상변화막과 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮춰 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 소정의 하부구조가 구비된 반도체 기판과, 상기 기판의 소정 영역 내에 형성되고, 그 측벽에는 질화막 스페이서를 갖는 제1트렌치와, 상기 질화막 스페이서를 포함한 제1트렌치 하부에 형성된 제2트렌치와, 상기 질화막 스페이서의 측면과 상기 제2트렌치의 표면에 형성된 상변화막 패턴과, 상기 제1, 제2트렌치를 매립하도록 상기 상변화막 패턴 상에 형성된 상부전극과, 상기 기판의 액티브영역 상에 형성되어, 양측벽에 게이트 스페이서가 구비된 게이트 전극과, 상기 제2트렌치 측벽의 상변화막 패턴 부분과 접촉되도록 상기 게이트 전극과 상변화막 패턴 사이의 기판 표면내에 형성된 하부전극을 포함하는 것을 특징으로 한다.The present invention reduces the cell height of the phase change memory device and reduces the contact area between the phase change film and the lower electrode, thereby lowering the amount of current required for the phase change of the phase change film to reduce the driving speed of the phase change memory device. A phase change memory device capable of improving speed capability and a method of manufacturing the same are disclosed. The disclosed phase change memory device includes a semiconductor substrate having a predetermined substructure, a first trench having a nitride spacer on a sidewall thereof, and a first trench including a nitride spacer; A second trench formed in the lower portion, a phase change film pattern formed on a side surface of the nitride film spacer and a surface of the second trench, an upper electrode formed on the phase change film pattern so as to fill the first and second trenches; A gate electrode having gate spacers disposed on both sidewalls of the substrate, and formed in the substrate surface between the gate electrode and the phase change layer pattern to be in contact with the phase change layer pattern portion of the sidewall of the second trench. It characterized in that it comprises a lower electrode.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}Phase change memory device and its manufacturing method {PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.1 is a graph for explaining a method of programming and erasing a phase change memory device.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.2 is a cross-sectional view for explaining a conventional phase change memory element.

도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

도 4a 내지 도 4g는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4G are cross-sectional views of processes for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

40 : 반도체 기판 41 : 패드산화막40 semiconductor substrate 41 pad oxide film

42 : 패드질화막 43 : 제1트렌치42: pad nitride film 43: first trench

44 : 질화막 스페이서 45 : 제2트렌치44 nitride film spacer 45 second trench

46 : 트렌치 47 : 상변화막 패턴46: trench 47: phase change film pattern

48 : 상부전극 49a : 게이트 절연막48: upper electrode 49a: gate insulating film

49b : 게이트 도전막 49c : 하드 마스크막49b: gate conductive film 49c: hard mask film

49 : 게이트 전극 50 : 게이트 스페이서49 gate electrode 50 gate spacer

51 : 하부전극 A : 접촉부51: lower electrode A: contact portion

본 발명은 반도체 기억 소자에 관한 것으로, 보다 상세하게는, 상변화 기억 소자의 셀 높이를 낮춤과 동시에, 상변화막과 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화에 필요한 전류량을 낮춰 상변화 기억 소자의 구동 스피드 능력을 향상시키기 위한 상변화 기억 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to lowering the cell height of a phase change memory device and reducing the contact area between the phase change film and the lower electrode, thereby reducing the amount of current required for the phase change of the phase change film. A phase change memory device and a method of manufacturing the same for improving the drive speed capability of the phase change memory device.

반도체 기억 소자는 디램(dynamic random access memory : DRAM) 및 에스램(static random access memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(read only memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다. Semiconductor memory devices, such as DRAM (dynamic random access memory) and SRAM (static random access memory (SRAM)), are volatile and fast data input / output (RAM) products that lose data over time. Once the data is entered, it can be maintained, but it can be divided into read only memory (ROM) products that have slow input / output data. Such typical memory elements represent logic '0' or logic '1' depending on the stored charge.

여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. Here, the DRAM, which is a volatile memory device, requires high charge storage capability because periodic refresh operation is required, and thus many efforts have been made to increase the surface area of a capacitor electrode. However, increasing the surface area of the capacitor electrode makes it difficult to increase the integration of the DRAM device.

한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, 특히, EEPROM(elecrtically erasable and programmable ROM)과 같이 전기적으로 입ㆍ출력 이 가능한 플래쉬 기억(flash memory) 소자에 대한 수요가 늘고 있다. On the other hand, nonvolatile memory devices have almost indefinite storage capacities, and in particular, there is an increasing demand for flash memory devices that can be electrically input and output such as EEPROM (elecrtically erasable and programmable ROM).

이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(floating gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(control gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다. Such flash memory cells generally have a vertically stacked gate structure with a floating gate formed on a silicon substrate. The multilayer gate structure typically includes one or more tunnel oxide or dielectric films and a control gate formed on or around the floating gate, wherein the principle of writing or erasing data in the flash memory cell is based on It uses a method of tunneling charges through. At this time, a higher operating voltage than the power supply voltage is required. As a result, the flash memory elements require a boosting circuit to form a voltage necessary for writing and erasing operations.

따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(phase change random access memory ; PRAM)이다. Therefore, many efforts have been made to develop a new memory device having a non-volatile characteristic, random access, and a simple structure while increasing the integration of the device. A representative example is a phase change random access memory (PRAM). to be.

상변화 기억 소자는 상변화막으로서 칼코게나이드(chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(joule heat)에 따라서 비정질(amorphouse) 상태와 결정질(crystalline) 상태 사이에서 전기적으로 스위치(switch)된다. The phase change memory device widely uses a chalcogenide film as a phase change film. In this case, the chalcogenide film is a compound film containing germanium (Ge), stevidium (Sb), and tellurium (Te) (hereinafter referred to as a 'GST film'), wherein the GST film is provided with a current, that is, Joule According to joule heat, the switch is electrically switched between an amorphous state and a crystalline state.

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나 타낸다. 1 is a graph for explaining a method of programming and erasing a phase change memory device, in which the horizontal axis represents time and the vertical axis represents temperature applied to the phase change film.

도 1에 도시된 바와 같이, 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(quenching) 상변화막은 비정질 상태(amorphous state)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(crystalline state)로 변한다(곡선 'B' 참조). As shown in FIG. 1, when the phase change film is heated at a temperature higher than the melting temperature (Tm) for a short time (first operating period; t 1 ) and then cooled rapidly (quenching), the phase change film is amorphous. Change to an amorphous state (see curve 'A'). On the contrary, the phase change film is heated at a temperature lower than the melting temperature Tm and higher than the crystallization temperature Tc for a longer time than the first operating period t 1 (second operating period; t 2 ). Upon cooling, the phase change film changes to a crystalline state (see curve 'B').

여기서, 비정질 상태를 갖는 상변화막의 비저항(resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다. Here, the resistivity of the phase change film having an amorphous state is higher than that of the phase change film having a crystalline state. Therefore, by sensing the current flowing through the phase change film in the read mode, it is possible to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.

상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다. As described above, Joule heat is required for the phase change of the phase change film. In a conventional phase change memory device, when a high density of current flows through an area in contact with a phase change film, the crystal state of the phase change film contact surface changes, and the smaller the contact surface changes the state of the phase change material. The required current density is small.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a conventional phase change memory device.

도 2에 도시된 바와 같이, 종래의 상변화 기억 소자는 하부전극(bottom electrode)(11)이 형성된 반도체 기판(10)과, 상기 하부전극(11) 상에 형성되어 상 기 하부전극(11)의 소정 부분을 노출시키는 제1콘택홀(13)을 가진 제1절연막(12)과, 상기 제1콘택홀(13)을 매립하는 하부전극콘택(bottom electrode contact)(14)과, 상기 하부전극콘택(14)을 포함한 상기 제1절연막(12) 상에 형성되어 상기 하부전극콘택(14)을 노출시키는 제2콘택홀(16)을 가진 제2절연막(15)과, 상기 제2콘택홀(16)을 매립하는 상변화막(17)과, 상기 상변화막(17)을 포함한 상기 제2절연막(15) 상에 형성된 상부전극(top electrode)(18)을 포함한다. As shown in FIG. 2, the conventional phase change memory device includes a semiconductor substrate 10 having a bottom electrode 11 formed thereon, and a bottom electrode 11 formed on the bottom electrode 11. A first insulating film 12 having a first contact hole 13 exposing a predetermined portion of the substrate, a bottom electrode contact 14 filling the first contact hole 13, and the bottom electrode A second insulating film 15 having a second contact hole 16 formed on the first insulating film 12 including the contact 14 to expose the lower electrode contact 14, and the second contact hole ( And a top electrode 18 formed on the second insulating layer 15 including the phase change layer 17.

이와 같은 종래의 상변화 기억 소자에서, 상기 하부전극(11) 및 상부전극(18) 사이에 전류가 흐르면, 상기 하부전극콘택(14)과 상기 상변화막(17)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막의 결정 상태가 변한다. 이때, 상변화막의 상태를 변화시키기 위해서 필요한 열은 상변화막(17)과 하부전극콘택(14)의 접촉면(19)에 직접적인 영향을 받는다. 따라서 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적은 가능한한 작아야 한다.In the conventional phase change memory device, when a current flows between the lower electrode 11 and the upper electrode 18, the contact surface 19 between the lower electrode contact 14 and the phase change film 17 passes through. The crystal state of the phase change film of the contact surface 19 changes according to the current intensity (ie, heat). At this time, the heat required to change the state of the phase change film is directly affected by the contact surface 19 of the phase change film 17 and the lower electrode contact 14. Therefore, the contact area between the phase change film 17 and the lower electrode contact 14 should be as small as possible.

하지만 이와 같은 종래의 상변화 기억 소자에서는, 상기 하부전극콘택(14)을 통해서 하부전극(11)과 상변화막(17)이 연결되기 때문에, 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 접촉면적을 감소시키는 데에 어려움이 따른다. 이에, 상변화에 필요한 전류량이 커지게 되며, 상변화 기억 소자의 구동 스피드(speed) 능력이 저하되는 문제점이 발생된다. However, in the conventional phase change memory device, since the lower electrode 11 and the phase change film 17 are connected through the lower electrode contact 14, the phase change film 17 and the lower electrode contact 14 are connected. The contact area between) is entirely limited by the photo process limits for the contact hole, which makes it difficult to reduce the contact area. As a result, the amount of current required for the phase change is increased, and the driving speed capability of the phase change memory device is degraded.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상변화막과 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.Therefore, the present invention has been made to solve the above problems, by reducing the contact area between the phase change film and the lower electrode, it is possible to lower the amount of current required for the phase change (phase change) of the phase change film, the phase change memory It is an object of the present invention to provide a phase change memory device capable of improving the driving speed capability of the device and a method of manufacturing the same.

상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는, 소정의 하부구조가 구비된 반도체 기판과, 상기 기판의 소정 영역 내에 형성되고, 그 측벽에는 질화막 스페이서를 갖는 제1트렌치와, 상기 질화막 스페이서를 포함한 제1트렌치 하부에 형성된 제2트렌치와, 상기 질화막 스페이서의 측면과 상기 제2트렌치의 표면에 형성된 상변화막 패턴과, 상기 제1, 제2트렌치를 매립하도록 상기 상변화막 패턴 상에 형성된 상부전극과, 상기 기판의 액티브영역 상에 형성되어, 양측벽에 게이트 스페이서가 구비된 게이트 전극과, 상기 제2트렌치 측벽의 상변화막 패턴 부분과 접촉되도록 상기 게이트 전극과 상변화막 패턴 사이의 기판 표면내에 형성된 하부전극을 포함하는 것을 특징으로 한다.The phase change memory device of the present invention for achieving the above object is a semiconductor substrate having a predetermined substructure, a first trench formed in a predetermined region of the substrate, the first trench having a nitride film spacer on the sidewall, A second trench formed under the first trench including a nitride film spacer, a phase change film pattern formed on a side surface of the nitride film spacer and a surface of the second trench, and the phase change film pattern so as to fill the first and second trenches A gate electrode formed on the upper electrode, a gate electrode formed on the active region of the substrate, and having gate spacers on both sidewalls, and contacting the phase change layer pattern portion of the sidewalls of the second trench. And a lower electrode formed in the substrate surface between the patterns.

여기서, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어지며, 상기 하부전극은 P 및 As 중 어느 하나의 불순물을 포함한다. 또한, 상기 하부전극은 상기 제1트렌치의 깊이보다는 깊고, 상기 제2트렌치의 깊이보다는 얕은 깊이를 갖는다. The phase change layer pattern may include one of a GeSb 2 Te 4 layer and a Ge 2 Sb 2 Te 5 layer, and the lower electrode may include an impurity of any one of P and As. In addition, the lower electrode has a depth deeper than that of the first trench and a depth smaller than that of the second trench.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은, 반도체 기판의 소정 영역을 선택적으로 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치의 측벽에 질화막 스페이서를 형성하는 단계; 상기 질화막 스페이서에 의해 노출된 기판을 식각하여 상기 제1트렌치 하부에 제2트렌치를 형성하는 단계; 상기 결과의 기판 상에 상변화막 및 상부전극용 도전막을 차례로 형성하는 단계; 상기 기판이 노출될 때까지 상기 도전막 및 상변화막을 씨엠피하여 상기 제1 및 제2트렌치 내에 상변화막 패턴 및 상부전극을 형성하는 단계; 상기 기판의 액티브영역 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측벽에 게이트 스페이서를 형성하는 단계; 및 상기 게이트 스페이서를 포함한 상기 게이트 전극을 마스크로 이용하여 상기 기판에 이온주입 공정을 실시하여 상기 제2트렌치 측벽의 상변화막 패턴 부분과 접촉되는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다. In addition, the manufacturing method of the phase change memory device of the present invention for achieving the above object comprises the steps of selectively etching a predetermined region of the semiconductor substrate to form a first trench; Forming a nitride film spacer on sidewalls of the first trenches; Etching the substrate exposed by the nitride layer spacer to form a second trench under the first trench; Sequentially forming a phase change film and an upper electrode conductive film on the resultant substrate; CMPing the conductive layer and the phase change layer until the substrate is exposed to form a phase change layer pattern and an upper electrode in the first and second trenches; Forming a gate electrode on the active region of the substrate; Forming gate spacers on both sidewalls of the gate electrode; And forming a lower electrode in contact with the phase change layer pattern portion of the sidewall of the second trench by performing an ion implantation process on the substrate using the gate electrode including the gate spacer as a mask. .

여기서, 상기 하부전극은 상기 제1트렌치의 깊이보다는 깊고, 상기 제2트렌치의 깊이보다는 얕게 형성한다. The lower electrode may be deeper than the depth of the first trench and shallower than the depth of the second trench.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다. 3 is a cross-sectional view illustrating a phase change memory device according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 상변화 기억 소자는 도 3에 도시된 바와 같이, 소정의 하부구조(미도시)가 구비된 반도체 기판(40)과, 상기 반도체 기판(40)의 소정 영역 내에 형성되고, 그 측벽에는 질화막 스페이서(44)를 갖는 제1트렌치(43)와, 상기 질화막 스페이서(44)를 포함한 상기 제1트렌치(43) 하부에 형성된 제2트렌치(45)와, 상기 질화막 스페이서(44)의 측면과 상기 제2트렌치(45)의 표면에 형성된 상변화막 패턴(47)과, 상기 제1, 제2트렌치(43, 45)의 이중 구조로 이루어진 트렌치(46)를 매립하도록 상기 상변화막 패턴(47) 상에 형성된 상부전극(48)과, 상기 기판(40)의 액티브영역 상에 형성된 게이트 전극(49)과, 상기 게이트 전극(49)의 양측벽에 형성된 게이트 스페이서(50)와, 상기 제2트렌치(45) 측벽의 상변화막 패턴(47) 부분과 접촉되도록 상기 게이트 전극(49)과 상변화막 패턴(47) 사이의 기판 표면내에 형성된 하부전극(51)을 포함한다. As shown in FIG. 3, the phase change memory device according to the embodiment of the present invention is formed in a semiconductor substrate 40 having a predetermined substructure (not shown), and is formed in a predetermined region of the semiconductor substrate 40. The first trench 43 having the nitride film spacers 44 on the sidewall thereof, the second trench 45 formed under the first trench 43 including the nitride film spacers 44, and the nitride film spacers 44. ) And a phase change film pattern 47 formed on the surface of the second trench 45 and the trench 46 having a double structure of the first and second trenches 43 and 45. An upper electrode 48 formed on the change film pattern 47, a gate electrode 49 formed on the active region of the substrate 40, and gate spacers 50 formed on both sidewalls of the gate electrode 49. And the gate electrode 49 to be in contact with a portion of the phase change layer pattern 47 on the sidewalls of the second trench 45. A lower electrode 51 formed in the substrate surface between the change film patterns 47.

이때, 상기 상변화막 패턴(47)은 GST막으로 이루어지며, 이때, 상기 GST막은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진다. 그리고, 상기 상부전극(48)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. At this time, the phase change film pattern 47 is made of a GST film, wherein the GST film is made of any one of a GeSb2Te4 film and a Ge2Sb2Te5 film. The upper electrode 48 is made of one of polysilicon and metal based materials.

또한, 상기 게이트 전극(49)은 차례로 적층된 게이트 절연막(49a), 게이트 도전막(49b) 및 하드 마스크막(49c)으로 이루어지며, 이때, 상기 게이트 도전막(49b)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다.In addition, the gate electrode 49 includes a gate insulating layer 49a, a gate conductive layer 49b, and a hard mask layer 49c, which are sequentially stacked, wherein the gate conductive layer 49b is formed of polysilicon and metal. It consists of a substance of any one of the series.

그리고, 상기 하부전극(51)은 P 및 As 중 어느 하나의 불순물을 포함하며, 상기 하부전극(51)은 상기 상변화막 패턴(47)과 접촉되도록 상기 제1트렌치(43)의 깊이보다는 깊고, 상기 제2트렌치(45)의 깊이보다는 얕은 깊이를 갖는다. The lower electrode 51 includes an impurity of any one of P and As, and the lower electrode 51 is deeper than the depth of the first trench 43 to be in contact with the phase change layer pattern 47. It has a depth smaller than that of the second trench 45.

여기서, 상기 트렌치(46)의 측벽 부분에 상기 상부전극(48)/상변화막 패턴(47)/하부전극(51)간의 접촉부(A)가 형성되고, 상기 하부전극(51)과 상부전극(48)간에 전류가 흐르게 되면 상기 상변화막 패턴(47)과 상기 하부전극(51)간의 접촉면에서 상기 상변화막 패턴(49)의 상변화가 일어난다. 이때, 상기 상변화막 패턴(47)과 상기 하부전극(51)간의 접촉면적이 상기 제1트렌치(43) 측벽의 상기 질화막 스페이서(44)에 의해 감소되었음을 알 수가 있다. Here, a contact portion A between the upper electrode 48, the phase change layer pattern 47, and the lower electrode 51 is formed on the sidewall portion of the trench 46, and the lower electrode 51 and the upper electrode ( When a current flows between the phases 48, a phase change of the phase change layer pattern 49 occurs at a contact surface between the phase change layer pattern 47 and the lower electrode 51. In this case, it can be seen that the contact area between the phase change layer pattern 47 and the lower electrode 51 is reduced by the nitride layer spacer 44 on the sidewall of the first trench 43.

이하에서는 도 3에 도시된 상변화 기억 소자의 제조방법에 대하여 설명하도록 한다. Hereinafter, a method of manufacturing the phase change memory device shown in FIG. 3 will be described.

도 4a 내지 도 4g는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 4A to 4G are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 도 4a에 도시된 바와 같이, 반도체 기판(40) 상에 패드산화막(미도시) 및 패드질화막(미도시)을 차례로 형성한다. 이어서, 상기 패드질화막 상에 제1트렌치 형성영역(미도시)을 노출시키는 감광막 패턴(미도시)을 형성한 후, 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드질화막 및 패드산화막을 식각한다. In the method of manufacturing a phase change memory device according to an embodiment of the present invention, as illustrated in FIG. 4A, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 40. Subsequently, after forming a photoresist pattern (not shown) exposing a first trench formation region (not shown) on the pad nitride layer, the pad nitride layer and the pad oxide layer are etched using the photoresist pattern as an etching barrier.

그다음, 상기 감광막 패턴을 제거하고 나서, 상기 식각후 잔류된 패드질화막(42)을 식각 장벽으로 이용하여 상기 노출된 기판(40)을 식각하여 제1트렌치(43)를 형성한다. 여기서, 상기 제1트렌치(43)는 후속으로 형성될 하부전극의 깊이보다 얕은 깊이로 형성한다. 이때, 도 4a에서 미설명된 도면부호 41은 식각후 잔류된 패드산화막을 나타낸 것이다. Thereafter, the photoresist layer pattern is removed, and then the exposed substrate 40 is etched using the pad nitride layer 42 remaining after the etching as an etch barrier to form the first trench 43. In this case, the first trench 43 is formed to have a depth shallower than that of the lower electrode to be subsequently formed. In this case, reference numeral 41, which is not described in FIG. 4A, illustrates the pad oxide layer remaining after etching.

다음으로, 도 4b에 도시된 바와 같이, 상기 제1트렌치(43)를 포함한 상기 기판 상에 질화막(미도시)을 형성한 후, 이를 이방성 식각(anisotropic etching)하여 상기 제1트렌치(43)의 측벽에 질화막 스페이서(44)를 형성한다. Next, as shown in FIG. 4B, after forming a nitride film (not shown) on the substrate including the first trench 43, anisotropic etching is performed on the substrate to form an nitride film of the first trench 43. The nitride film spacers 44 are formed on the sidewalls.                     

이어서, 도 4c에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막(42) 및 질화막 스페이서(44)를 식각 장벽으로 이용하여 상기 반도체 기판(40)을 식각하여 상기 제1트렌치(43) 하부에 제2트렌치(45)를 형성하고, 이를 통해, 상기 제1, 제2트렌치(45)의 이중 구조로 이루어지는 트렌치(46)의 형성을 완성한다. Subsequently, as shown in FIG. 4C, the semiconductor substrate 40 is etched using the pad nitride film 42 and the nitride spacer 44 remaining after the etching as an etch barrier to form a lower portion of the first trench 43. The second trench 45 is formed, thereby completing the formation of the trench 46 having a double structure of the first and second trenches 45.

그런후에, 도 4d에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막 및 패드산화막을 제거한다. 계속해서, 상기 결과의 기판 상에 상변화막(미도시)을 형성한 다음, 상기 상변화막 상에 상기 트렌치(46)를 매립하도록 상부전극용 도전막(미도시)을 형성한다. 여기서, 상기 상변화막은 GST막으로 이루어지며, 이때, 상기 GST막은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진다. 그리고, 상기 상부전극용 도전막(48)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. Thereafter, as shown in FIG. 4D, the pad nitride film and the pad oxide film remaining after the etching are removed. Subsequently, a phase change film (not shown) is formed on the resultant substrate, and then an upper electrode conductive film (not shown) is formed to fill the trench 46 on the phase change film. Here, the phase change film is made of a GST film, wherein the GST film is made of any one of a GeSb2Te4 film and a Ge2Sb2Te5 film. The upper electrode conductive film 48 is made of any one of polysilicon and metal based materials.

그런다음, 상기 반도체 기판(40)이 노출될 때까지 상기 상부전극용 도전막 및 상변화막을 화학적 기계적 연마(chemical mechanical polishing ; 이하, 씨엠피)하여 상기 트렌치(46) 내에 상변화막 패턴(47) 및 상부전극(48)을 형성한다. Thereafter, the upper electrode conductive layer and the phase change layer are chemically mechanically polished (CMP) until the semiconductor substrate 40 is exposed to form a phase change layer pattern 47 in the trench 46. ) And the upper electrode 48 are formed.

그리고나서, 도 4e에 도시된 바와 같이, 상기 기판의 액티브영역(미도시) 상에 게이트 전극(49)을 형성한다. 여기서, 상기 게이트 전극(49)은 게이트 절연막(49a), 게이트 도전막(49b) 및 하드 마스크막(49c)이 차례로 적층된 구조로 이루어지며, 상기 게이트 도전막(49b)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다Then, as shown in FIG. 4E, a gate electrode 49 is formed on an active region (not shown) of the substrate. Here, the gate electrode 49 has a structure in which a gate insulating film 49a, a gate conductive film 49b, and a hard mask film 49c are sequentially stacked, and the gate conductive film 49b is formed of polysilicon and metal. Made of any one of the series

다음으로, 도 4f에 도시된 바와 같이, 상기 게이트 전극(49)을 포함한 상기 기판(40) 상에 게이트 스페이서용 절연막(미도시)을 형성한 후, 이를 식각하여 상기 게이트 전극(49)의 양측벽에 게이트 스페이서(50)를 형성한다. Next, as shown in FIG. 4F, an insulating film (not shown) for a gate spacer is formed on the substrate 40 including the gate electrode 49, and then etched to form both sides of the gate electrode 49. The gate spacer 50 is formed in the wall.

이후, 도 4g에 도시된 바와 같이, 상기 게이트 스페이서(50)를 포함한 상기 게이트 전극(49)을 마스크로 이용하여 상기 기판(40)에 이온주입 공정을 실시하여 상기 제2트렌치(45) 측벽의 상변화막 패턴(47) 부분과 접촉되는 하부전극(51)을 형성한다. 4G, an ion implantation process is performed on the substrate 40 using the gate electrode 49 including the gate spacer 50 as a mask to form sidewalls of the second trench 45. The lower electrode 51 in contact with the portion of the phase change layer pattern 47 is formed.

여기서, 상기 이온주입 공정은 이온주입 소스(source)로서 P 및 As 중 어느 하나를 이용한다. 또한, 상기 하부전극(51)은 상기 상변화막 패턴(47)과 접촉되도록 상기 제1트렌치(43)의 깊이보다는 깊고, 상기 제2트렌치(45)의 깊이보다는 얕게 형성한다. Here, the ion implantation process uses any one of P and As as an ion implantation source. In addition, the lower electrode 51 is formed deeper than the depth of the first trench 43 and shallower than the depth of the second trench 45 so as to contact the phase change layer pattern 47.

즉, 상기 하부전극(51)은 상기 이온주입 공정의 이온주입 깊이를 조절함으로써, 상기 기판(40) 표면으로부터의 그 깊이가 상기 제1트렌치(43)의 깊이보다는 깊고, 상기 제2트렌치(45)의 깊이보다는 얕게 형성하는 것이다. 그러면, 상기 트렌치(46)의 측벽 부분에 상기 상부전극(48)/상변화막 패턴(47)/하부전극(51)간의 접촉부(A)가 형성되고, 상기 하부전극(51)과 상부전극(48)간에 전류가 흐르게 되면 상기 상변화막 패턴(47)과 상기 하부전극(51)간의 접촉면에서 상기 상변화막 패턴(49)의 상변화가 일어난다. That is, the lower electrode 51 controls the ion implantation depth of the ion implantation process so that the depth from the surface of the substrate 40 is deeper than the depth of the first trench 43, and the second trench 45 is formed. It is formed shallower than the depth of). Then, a contact portion A between the upper electrode 48 / the phase change layer pattern 47 / the lower electrode 51 is formed on the sidewall portion of the trench 46, and the lower electrode 51 and the upper electrode ( When a current flows between the phases 48, a phase change of the phase change layer pattern 49 occurs at a contact surface between the phase change layer pattern 47 and the lower electrode 51.

이때, 상기 상변화막 패턴(47)과 하부전극(51)간의 접촉면적이 상기 제1트렌치(43) 측벽에 형성된 상기 질화막 스페이서(44)에 의해 감소되었음을 알 수가 있다. In this case, it can be seen that the contact area between the phase change film pattern 47 and the lower electrode 51 is reduced by the nitride film spacer 44 formed on the sidewall of the first trench 43.                     

상기와 같은 공정을 통해 제조되는 본 발명에 따른 상변화 기억 소자는 반도체 기판에 형성된 트렌치 내에 상변화막 패턴과 상부전극을 형성하고, 상기 트렌치에 접하는 기판에 이온주입을 실시하여 하부전극을 형성함으로써, 상기 트렌치의 측벽 부분에 상부전극/상변화막 패턴/하부전극간의 접촉부를 형성할 수 있다. 즉, 반도체 기판 내에 상변화 기억 셀이 형성되므로, 상변화 기억 소자의 셀 높이를 낮출 수 있다. The phase change memory device according to the present invention manufactured through the above process forms a phase change film pattern and an upper electrode in a trench formed in a semiconductor substrate, and implants ions into a substrate in contact with the trench to form a lower electrode. The contact portion between the upper electrode, the phase change layer pattern, and the lower electrode may be formed on the sidewall portion of the trench. That is, since the phase change memory cell is formed in the semiconductor substrate, the cell height of the phase change memory element can be reduced.

또한, 본 발명은 상기 기판 내에 형성되는 트렌치의 깊이 및 하부전극 형성을 위한 이온주입 공정에서의 이온주입 깊이 등을 조절하여 상기 상변화막 패턴과 하부전극간의 접촉면적을 쉽게 조절 및 감소시킬 수 있다. In addition, the present invention can easily adjust and reduce the contact area between the phase change layer pattern and the lower electrode by adjusting the depth of the trench formed in the substrate and the ion implantation depth in the ion implantation process for forming the lower electrode. .

이상에서와 같이, 본 발명은 반도체 기판에 형성된 트렌치 내에 상변화막 패턴과 상부전극을 형성하고, 상기 트렌치에 접하는 기판에 이온주입을 실시하여 하부전극을 형성함으로써, 상기 트렌치의 측벽 부분에 상부전극/상변화막 패턴/하부전극간의 접촉부를 형성할 수 있다. 즉, 본 발명에 따르면 반도체 기판 내에 상변화 기억 셀이 형성되므로, 상변화 기억 소자의 셀 높이를 낮출 수 있다. As described above, the present invention forms a phase change film pattern and an upper electrode in a trench formed in a semiconductor substrate, and ion implants into a substrate in contact with the trench to form a lower electrode, thereby forming an upper electrode on a sidewall portion of the trench. A contact portion between the phase change film pattern and the lower electrode can be formed. That is, according to the present invention, since the phase change memory cell is formed in the semiconductor substrate, the cell height of the phase change memory element can be reduced.

뿐만 아니라, 본 발명은 상기 기판 내에 형성되는 트렌치의 깊이 및 하부전극 형성을 위한 이온주입 공정에서의 이온주입 깊이 등을 조절하여 상기 상변화막 패턴과 하부전극간의 접촉면적을 쉽게 조절 및 감소시킬 수 있다. 따라서, 상변화막의 상변화에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있다. In addition, the present invention can easily adjust and reduce the contact area between the phase change layer pattern and the lower electrode by adjusting the depth of the trench formed in the substrate and the ion implantation depth in the ion implantation process for forming the lower electrode. have. Therefore, the amount of current required for the phase change of the phase change film can be reduced, and the driving speed capability of the phase change memory element can be improved.

Claims (6)

소정의 하부구조가 구비된 반도체 기판과, A semiconductor substrate provided with a predetermined substructure; 상기 기판의 소정 영역 내에 형성되고, 그 측벽에는 질화막 스페이서를 갖는 제1트렌치와, A first trench formed in a predetermined region of the substrate, the first trench having a nitride film spacer on a sidewall thereof; 상기 질화막 스페이서를 포함한 제1트렌치 하부에 형성된 제2트렌치와, A second trench formed under the first trench including the nitride film spacer; 상기 질화막 스페이서의 측면과 상기 제2트렌치의 표면에 형성된 상변화막 패턴과, A phase change film pattern formed on a side surface of the nitride film spacer and a surface of the second trench; 상기 제1, 제2트렌치를 매립하도록 상기 상변화막 패턴 상에 형성된 상부전극과, An upper electrode formed on the phase change layer pattern to fill the first and second trenches; 상기 기판의 액티브영역 상에 형성되어, 양측벽에 게이트 스페이서가 구비된 게이트 전극과, A gate electrode formed on the active region of the substrate and having gate spacers on both side walls thereof; 상기 제2트렌치 측벽의 상변화막 패턴 부분과 접촉되도록 상기 게이트 전극과 상변화막 패턴 사이의 기판 표면내에 형성된 하부전극을 포함하는 것을 특징으로 하는 상변화 기억 소자. And a lower electrode formed in the surface of the substrate between the gate electrode and the phase change film pattern so as to be in contact with the phase change film pattern portion of the sidewalls of the second trench. 제 1 항에 있어서, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.The phase change memory device as claimed in claim 1, wherein the phase change film pattern is one of a GeSb2Te4 film and a Ge2Sb2Te5 film. 제 1 항에 있어서, 상기 하부전극은 P 및 As 중 어느 하나의 불순물을 포함 한 것을 특징으로 하는 상변화 기억 소자.The phase change memory device as claimed in claim 1, wherein the lower electrode includes an impurity of any one of P and As. 제 1항에 있어서, 상기 하부전극은 상기 제1트렌치의 깊이보다는 깊고, 상기 제2트렌치의 깊이보다는 얕은 깊이를 갖는 것을 특징으로 하는 상변화 기억 소자. The phase change memory device of claim 1, wherein the lower electrode has a depth greater than a depth of the first trench and a depth less than that of the second trench. 반도체 기판의 소정 영역을 선택적으로 식각하여 제1트렌치를 형성하는 단계;Selectively etching a predetermined region of the semiconductor substrate to form a first trench; 상기 제1트렌치의 측벽에 질화막 스페이서를 형성하는 단계;Forming a nitride film spacer on sidewalls of the first trenches; 상기 질화막 스페이서에 의해 노출된 기판을 식각하여 상기 제1트렌치 하부에 제2트렌치를 형성하는 단계; Etching the substrate exposed by the nitride layer spacer to form a second trench under the first trench; 상기 결과의 기판 상에 상변화막 및 상부전극용 도전막을 차례로 형성하는 단계;Sequentially forming a phase change film and an upper electrode conductive film on the resultant substrate; 상기 기판이 노출될 때까지 상기 도전막 및 상변화막을 씨엠피하여 상기 제1 및 제2트렌치 내에 상변화막 패턴 및 상부전극을 형성하는 단계;CMPing the conductive layer and the phase change layer until the substrate is exposed to form a phase change layer pattern and an upper electrode in the first and second trenches; 상기 기판의 액티브영역 상에 게이트 전극을 형성하는 단계;Forming a gate electrode on the active region of the substrate; 상기 게이트 전극의 양측벽에 게이트 스페이서를 형성하는 단계; 및 Forming gate spacers on both sidewalls of the gate electrode; And 상기 게이트 스페이서를 포함한 상기 게이트 전극을 마스크로 이용하여 상기 기판에 이온주입 공정을 실시하여 상기 제2트렌치 측벽의 상변화막 패턴 부분과 접촉되는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.Performing an ion implantation process on the substrate using the gate electrode including the gate spacer as a mask to form a lower electrode in contact with the phase change layer pattern portion of the sidewalls of the second trench. Method for manufacturing a change memory device. 제 5항에 있어서, 상기 하부전극은 상기 제1트렌치의 깊이보다는 깊고, 상기 제2트렌치의 깊이보다는 얕게 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of claim 5, wherein the lower electrode is deeper than the depth of the first trench and shallower than the depth of the second trench.
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