KR100646930B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 한정된 면적 내에서 최대한의 단면적을 확보하여 정전용량을 증가시키기 위한 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 반도체 기판상에 일정한 간격으로 도전성 플러그를 갖는 절연막을 형성하는 단계와, 상기 도전성 플러그 및 그에 인접한 절연막의 표면이 소정부분 노출되도록 질화막 패턴 및 산화막 패턴을 차례로 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴을 포함한 전면에 제 1 비정질 실리콘층을 형성하는 단계와, 상기 제 1 비정질 실리콘층의 측벽에 산화막측벽을 형성하는 단계와, 상기 제 1 비정질 실리콘층상 및 산화막측벽을 포함한 전면에 비정질 실리콘물질을 형성한 후, 전면을 상기 산화막 패턴의 상부표면이 노출되도록 평탄화시켜 제 2 비정질 실리콘층을 형성하는 단계와, 그리고 상기 산화막 패턴 및 산화막측벽을 제거한 후, 상기 제 1, 제 2 비정질 실리콘층의 표면에 SAES를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

측벽(side wall)

Description

반도체 소자의 캐패시터 형성 방법{Method for forming capacitor of Semiconductor device}

도 1a 내지 1f는 종래의 기술에 따른 반도체 소자의 캐패시터 형성 방법을 타낸 공정 단면도이다.

도 2a 내지 2g는 본 발명에 의한 반도체 소자의 캐패시터 형성 방법을 나타낸 공정 단면도이다.

도면의 주요 부분에 대한 부호 설명

201 : 반도체 기판 202 : 절연막

203 : 폴리 실리콘 플러그 204 : 질화막

204a : 질화막 패턴 205 : 제 1 산화막

205a : 제 1 산화막 패턴 206 : 포토레지스트

207 : 제 1 비정질 실리콘막 208 : 제 2 산화막

208a : 산화막측벽 209 : 제 2 비정질 실리콘막

210 : SAES 211 : 스토리지 노드

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 한정된 면적 내에서 최대한의 단면적을 확보하여 정전용량을 증가시키기 위한 반도체 소자의 캐패시터 형성 방법에 관한 것이다.

반도체 제조 기술이 발전하면서 전자 회로의 미세화와 그 집적도의 증대가 이루어졌다.

예를 들어, 16M DRAM과 64M DRAM의 양산이 진행되고 있고 그 이상의 집적도를 갖는 디바이스들의 개발이 진행되고 있다. DRAM 소자의 집적도가 증가하면서 셀의 캐패시터 영역이 급격하게 감소하게 되었으며 이에 따라 동일한 정전용량(capacitance)를 얻을 수 있는 줄어든 영역에서의 캐패시터 제조 기술이 DRAM 집적도 향상의 주요 문제로 대두되었다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 캐패시터 형성방법을 설명하면 다음과 같다.

도 1a 내지 1f는 종래의 기술에 따른 반도체 소자의 캐패시터 형성 방법을 나타낸 공정 단면도이다.

도 1a에 도시한 바와 같이, 반도체 기판(101)상에 절연막(102)을 형성하고, 포토 및 식각공정을 통해 반도체 기판(101)의 표면이 소정부분 노출되도록 절연막(102)을 선택적으로 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀을 포함한 반도체 기판(101)의 전면에 폴리 실리콘층을 형성한 후, 전면에 에치백이나 CMP 공정을 실시하여 콘택홀 내부에 스토리지 노드 콘택용 폴리 실리콘 플러그(103)를 형성한다.

여기에는, 도면에 도시되어 있지는 않지만, 반도체 기판(101)상에는 통상적이 트랜지스터의 제조 공정에 의해 게이트 절연막, 게이트 전극, 게이트 캡 절연막, 절연막 측벽들이 형성되어 있고, 비트라인 및 반도체 기판과 전기적 연결을 위한 셀 콘택용 콘택 플러그가 형성되어 있다.

그리고 상기 폴리 실리콘 플러그(103)를 포함한 반도체 기판(101)의 전면에 스토퍼(stopper)용 질화막(104)과 제 1 산화막(105)을 차례대로 형성한다.

도 1b에 도시한 바와 같이, 상기 제 1 산화막(105)상에 포토레지스트(106)를 도포하여 노광 및 현상 공정을 통해 패터닝하고, 상기 패터닝된 포토레지스트(106)를 마스크로 하여 상기 폴리 실리콘 플러그(103) 및 그에 인접한 절연막(102)의 표면이 소정부분 노출되도록 상기 제 1 산화막(105) 및 질화막(104)을 선택적으로 제거하여 제 1 산화막 패턴(105a) 및 질화막 패턴(104a)을 형성한다.

도 1c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(106)를 제거한 후, 상기 제 1 산화막패턴(105a)과 질화막패턴(104a)을 감싸도록 반도체 기판(101)의 전면에 스토리지 노드용 비정질(amorphous) 실리콘막(107)을 형성하고, 상기 비정질 실리콘막(107)상에 제 2 산화막(108)을 형성한다.

이어, 도 1d에 도시한 바와 같이, 상기 제 1 산화막패턴(105a)의 상부표면을 에칭 앤드포인트로 하여 에치백 공정을 진행하여 상기 제 2 산화막(108)을 평탄화시킨 후, 도 1e에 도시한 바와 같이, 습식각 공정을 통해 상기 제 1 산화막 패턴(105a) 및 제 2 산화막(108)을 제거하여 비정질 실리콘막(107)을 노출시킨다.

도 1f에 도시한 바와 같이, 상기 비정질 실리콘막(107)에 SAES 성장(Surface Area Enhanced Silica Growing)시켜 스토리지 노드(108)를 형성한다.

여기서, SAES 성장은 비정질 실리콘막(107)을 씨드(seed)로 하여 그 입자를 크게 성장시키는 것으로 이 때 면적이 증가되는 것을 이용하여 정전용량을 향상시키기 위한 것이다.

그러나 상기와 같은 종래의 반도체 소자의 캐패시터 형성 방법에 있어서 다음과 같은 문제점이 있다.

첫째, DRAM의 고집적화에 의한 셀 정전용량(capacitance)이 감소하게 된다.

둘째, 셀 정전용량의 감소에 따라 리프레쉬(refresh) 특성이 저하되는 문제점이 있다.

셋째, 셀 정전용량의 감소에 따라 센스 앰프의 민감도(sensitivity)가 저하되는 문제점이 있다.

넷째, AC 파라메터의 마진(margin)이 감소되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 한정된 면적 내에서 최대한의 단면적을 확보하여 정전용량을 증가시키기 위한 반도체 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 형성 방법은 반도체 기판상에 일정한 간격으로 도전성 플러그를 갖는 절연막을 형성하는 단계와, 상기 도전성 플러그 및 그에 인접한 절연막의 표면이 소정부분 노 출되도록 질화막 패턴 및 산화막 패턴을 차례로 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴을 포함한 전면에 제 1 비정질 실리콘층을 형성하는 단계와, 상기 제 1 비정질 실리콘층의 측벽에 산화막측벽을 형성하는 단계와, 상기 제 1 비정질 실리콘층상 및 산화막측벽을 포함한 전면에 비정질 실리콘물질을 형성한 후, 전면을 상기 산화막 패턴의 상부표면이 노출되도록 평탄화시켜 제 2 비정질 실리콘층을 형성하는 단계와, 그리고 상기 산화막 패턴 및 산화막측벽을 제거한 후, 상기 제 1, 제 2 비정질 실리콘층의 표면에 SAES를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 상세히 설명하면 다음과 같다.

도 2a 내지 2g는 본 발명에 의한 반도체 소자의 캐패시터 형성 방법을 나타낸 공정 단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판(201)상에 절연막(202)을 형성하고, 포토 및 식각공정을 통해 반도체 기판(201)의 표면이 소정부분 노출되도록 절연막(202)을 선택적으로 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀을 포함한 반도체 기판(201)의 전면에 폴리 실리콘층을 형성한 후, 전면에 에치백이나 CMP 공정을 실시하여 콘택홀 내부에 스토리지 노드 콘택용 폴리 실리콘 플러그(203)를 형성한다.

도면에 도시되어 있지는 않지만, 반도체 기판(201)상에는 통상적이 트랜지스터의 제조 공정에 의해 게이트 절연막, 게이트 전극, 게이트 캡 절연막, 절연막 측 벽들이 형성되어 있고, 비트라인 및 반도체 기판과 전기적 연결을 위한 셀 콘택용 콘택 플러그가 형성되어 있다.

그리고 상기 폴리 실리콘 플러그(203)를 포함한 반도체 기판(201)의 전면에 스토퍼(stopper)용 질화막(204)과 제 1 산화막(205)을 차례대로 형성한다.

도 2b에 도시한 바와 같이, 상기 제 1 산화막(205)상에 포토레지스트(206)를 도포하여 노광 및 현상 공정을 통해 패터닝하고, 상기 패터닝된 포토레지스트(206)를 마스크로 하여 상기 폴리 실리콘 플러그(203) 및 그에 인접한 절연막(202)의 표면이 소정부분 노출되도록 상기 제 1 산화막(205) 및 질화막(204)을 선택적으로 제거하여 제 1 산화막 패턴(205a) 및 질화막 패턴(204a)을 형성한다.

도 2c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(206)를 제거한 후, 상기 제 1 산화막 패턴(205a)과 질화막 패턴(204a)을 감싸도록 반도체 기판(201)의 전면에 제 1 비정질 실리콘막(207)을 형성하고, 상기 제 1 비정질 실리콘막(207)의 표면을 따라 제 2 산화막(208)을 형성한다.

이어, 도 2d에 도시한 바와 같이, 상기 제 2 산화막(208)을 에치백 공정을 통하여 제 1 비정질 실리콘막(207)의 측벽에 산화막측벽(208a)을 형성한 후, 전면에 제 2 비정질 실리콘막(209)을 형성한다.

도 2e에 도시한 바와 같이, 상기 제 1 산화막패턴(205a)의 상부표면을 에칭 앤드포인트로 하여 에치백공정 또는 CMP공정을 통해 상기 제 2 비정질 실리콘막(209)을 평탄화시켜 상기 산화막측벽(208a) 사이에 제 2 비정질 실리콘막(209)이 남도록 한다.

이 때, 평탄화된 표면에 상기 산화막측벽(208a)이 드러나도록 해야 한다.

도 2f에 도시한 바와 같이, 상기 제 1 산화막패턴(205a) 및 산화막측벽(208a)을 습식각 공정을 통해 제거한 후, 도 2g에 도시한 바와 같이, 노출되어 있는 상기 제 1 비정질 실리콘막(207)과 제 2 비정질 실리콘막(209)의 표면에 SAES 성장을 시켜 스토리지 노드(211)를 형성한다.

여기서, SAES 성장은 비정질 실리콘막(207,209)을 씨드(seed)로 하여 그 입자를 크게 성장시키는 것으로 이 때 면적이 증가되는 것을 이용하여 정전용량을 향상시키기 위한 것이다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 캐패시터 형성 방법에 있어서 다음과 같은 효과가 있다.

첫째, 한정된 면적내에서 최대의 단면적 확보가 가능하여 셀 정전용량이 증가한다.

둘째, 셀 정전용량이 증가함에 따라 리프레쉬 특성이 개선될 수 있다.

셋째, 셀 정전용량이 증가함에 따라 센스 앰프의 민감도가 향상될 수 있다.

넷째, 센스 앰프의 민감도가 향상됨에 따라 AC 파라메타 마진 확보가 가능해진다.

다섯째, 본 발명에 의하면 캐패시터의 무게중심이 중앙에 위치하게 되어 캐패시터 쓰러짐 불량을 방지할 수 있다.

Claims (4)

1. 반도체 기판상에 일정한 간격으로 도전성 플러그를 갖는 절연막을 형성하는 단계;

   상기 도전성 플러그 및 그에 인접한 절연막의 표면이 소정부분 노출되도록 질화막 패턴 및 산화막 패턴을 차례로 형성하는 단계;

   상기 산화막 패턴 및 질화막 패턴을 포함한 전면에 제 1 비정질 실리콘층을 형성하는 단계;

   상기 제 1 비정질 실리콘층의 측벽에 산화막측벽을 형성하는 단계;

   상기 제 1 비정질 실리콘층상 및 산화막측벽을 포함한 전면에 비정질 실리콘물질을 형성한 후, 전면을 상기 산화막 패턴의 상부표면이 노출되도록 평탄화시켜 제 2 비정질 실리콘층을 형성하는 단계;

   상기 제1 및 제2 비정질 실리콘층의 측벽이 모두 노출되도록 상기 산화막 패턴 및 산화막측벽을 제거한 후, 상기 제 1, 제 2 비정질 실리콘층의 표면에 SAES를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
2. 제 1 항에 있어서,

   상기 산화막측벽은 제 1 비정질 실리콘층을 포함한 전면에 산화막을 형성한 후, 에치백공정을 통해 제 1 비정질 실리콘층의 측벽에 형성함을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
3. 제 2 항에 있어서,

   상기 산화막은 캐패시터의 내부공간 마진을 고려하여 두께를 얇게 조절하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
4. 제 1 항에 있어서,

   상기 제 2 비정질 실리콘층은 CMP 공정이나 에치백공정을 통해 평탄화시켜 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.

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