KR100268412B1 - 반도체 메모리 장치의 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 커패시터의 정전 용량을 증가시키는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것으로, 물질층을 마스크로 사용하여 절연층을 식각함으로써 콘택홀이 형성된다. 콘택홀의 양측벽에 절연막 스페이서가 형성되고, 콘택홀을 도전 물질로 채운 후, 도전 물질과 물질층을 평탄하게 식각함으로써 플러그가 형성된다. 절연층 상에 플러그와 전기적으로 접속되는 스토리지 전극이 형성되고, 스토리지 전극의 표면에 HSG막이 형성된다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법에 의해서, 콘택홀 형성 후 결정화된 폴리실리콘막을 제거하고, 비정질의 폴리실리콘막으로 스토리지 전극을 형성함으로써, 스토리지 전극 표면에 HSG막을 최대로 성장시킬 수 있고, 표면적을 증가시킬 수 있으며 따라서, 커패시터의 정전 용량을 증가시킬 수 있다.

Description

반도체 메모리 장치의 커패시터 제조 방법(A METHOD OF FABRICATING CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE)

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다.

반도체 장치가 고집적화 됨에 따라 셀 단위 면적이 감소하고 이에 따라 단위 셀의 표면적도 감소하나, 실제 전기적 신호를 저장하는 커패시터의 정전 용량은 이 집적도 증가와는 무관하게 일정한 양을 유지해 주어야 신뢰성 있는 정보의 처리가 가능하다.

특히, DRAM과 같이 정보를 저장하는 반도체 장치에서, 정전 용량은 리프레쉬(refresh) 및 속도 그리고, 신뢰성 등에 매우 중요한 요소로 작용한다.

따라서, 표면적을 증가시켜 정전 용량을 증가시키는 방법으로 여러 가지가 사용되고 있다. 예를 들면, OCS(one cylinder stacked cell), DCS(double cylinder stacked cell), MTS(micro trench stacked cell), 핀(fin) 구조 등을 이용한 방법들이 있다. 그러나, 이들 방법들은 모두 공정이 복잡하다는 단점이 있으며, 디자인 룰(design rule)이 감소함에 따라 공정에서 재현성과 양산성에 문제가 있다.

표면적을 증가시키는 또 하나의 방법으로는, HSG(hemi-spherical grain)를 들 수 있다. 상기 HSG는 표면에 반구 형태의 결정 입자를 가진 폴리실리콘 그레인으로서, 비정질(amorphous) 상태의 스토리지 전극의 표면에 핵 성장에 필요한 시딩층(seeding layer)을 증착하고, 온도를 적당히 올려 그레인(grain)을 성장시키면 결정화된 반구 형태의 그레인 입자가 표면에 형성되어 표면적이 커지게 되는 것이다. 상기 HSG를 이용한 방법은 상술한 방법들보다 비교적 용이한 방법으로 커패시터의 표면적을 증가시켜 정전 용량을 증가시킬 수 있다.

한편, 칩 크기가 작아짐에 따라 스토리지 전극과 반도체 기판을 연결시켜 주는 스토리지 전극 콘택홀의 크기도 계속 작아지고 깊이는 크게 감소되지 않아 종횡비가 급격히 증가하게 되었다.

이러한 작은 콘택홀을 패터닝하기 위한 가장 신뢰성 있는 공정 중 하나는, 층간 절연막 예를 들어, 산화막 상에 산화막보다 식각 선택비가 작은 폴리실리콘막을 콘택홀 형성용 마스크로 사용하여 상기 산화막을 식각함으로써 포토리소그라피에 의해 형성된 콘택홀보다 작은 콘택홀을 형성할 수 있다.

도 1a 내지 도 1d는 종래의 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.

도 1a를 참조하면, 먼저 상기 반도체 기판(10) 상에 게이트 산화막(도면에 미도시)을 사이에 두고 게이트 전극층(15)이 형성된다. 상기 게이트 전극층(15)을 포함하여 상기 반도체 기판(10) 상에 절연층으로 산화막(16)이 형성된다. 상기 산화막(16) 내에 비트 라인(17)이 형성되어 있다.

좀 더 구체적으로, 상기 게이트 전극층(15)을 포함하여 상기 반도체 기판(10) 상에 제 1 산화막(16a)이 형성된다. 상기 제 1 산화막(16a) 상에 비트 라인(17)이 형성된 후, 상기 비트 라인(17)을 포함하여 상기 제 1 산화막(16a) 상에 제 2 산화막(16b)이 형성된다.

다음에는, 상기 산화막(16) 상에 상기 산화막(16)보다 식각 선택비가 낮은 제 1 폴리실리콘막(18)이 형성된다. 상기 제 1 폴리실리콘막(18)은 비정질(amorphous) 상태이다.

콘택홀 형성용 포토레지스트막 패턴을 마스크로 사용하여 상기 제 1 폴리실리콘막(18)이 경사를 갖도록 식각된다.

상기 제 1 폴리실리콘막(18)을 마스크로 사용하여 상기 산화막(16)을 식각함으로써 콘택홀(19)이 형성된다. 상기 제 1 폴리실리콘막(18)을 마스크로 사용함으로써 포토 리소그라피(photo lithography)로 형성한 콘택홀보다 작은 콘택홀을 형성할 수 있다.

상기 콘택홀(19)의 양측벽에 실리콘 질화막(SiN) 스페이서(20)가 형성된다. 상기 실리콘 질화막 스페이서(20)의 형성은 상기 비트 라인(17)과 스토리지 전극간에 발생하는 전기적 단락(short)을 방지하기 위한 막이다. 이 때, 상기 콘택홀(19) 양측벽에 형성되는 실리콘 질화막의 증착 온도가 높기 때문에 비정질의 상기 제 1 폴리실리콘막(18)이 결정화된다.

상기 콘택홀(19)을 포함하여 상기 제 1 폴리실리콘막(18) 상에 스토리지 전극용 도전 물질 예를 들면, 제 2 폴리실리콘막(22)이 형성된다. 다음에, 스토리지 전극 형성용 마스크를 사용하여 상기 제 2 폴리실리콘막(22)과 제 1 폴리실리콘막(18)을 차례로 식각함으로써 도 1b에 도시된 바와 같이, 반도체 기판(10)과 전기적으로 접속되는 스토리지 전극(22)이 형성된다.

도 1c에 있어서, 상기 스토리지 전극(22)의 표면에 HSG막(23)이 형성된다. 그러나, 콘택홀 형성용 마스크로 사용된 제 1 폴리실리콘막(18)의 표면에는 HSG막(23)이 형성되지 않는다. 왜냐하면, 상기 제 1 폴리실리콘막(18)은 이미 결정화가 되어 있기 때문이다.

이는, HSG막을 사용하지 않는 구조의 커패시터에서는 문제가 되지 않으나, 256M DRAM 이상의 고집적 소자에서는 커패시터의 표면적을 감소시켜서 정전 용량을 감소시키게 된다.

도 1d를 참조하면, 상기 HSG막(23)을 포함하여 상기 산화막(16) 상에 커패시터 유전막(24)이 형성된다. 마지막으로, 상기 커패시터 유전막(24) 상에 커패시터 상부 전극(25)이 형성된다.

상술한 바와 같이, 폴리실리콘막(18)을 마스크층으로 사용할 경우, 스토리지 전극의 표면에 형성시키고자 하는 HSG막이 상기 폴리실리콘막(18)에는 성장하지 않는다. 이런 경우, 커패시터의 정전 용량이 저하되며, 원하는 용량의 커패시턴스를 얻기 위해서는 스토리지 전극의 높이를 높혀야 한다.

그러나, 전극의 높이가 높아지면 셀 부위 및 주변 회로가 형성될 부위와의 단차가 커지기 때문에 후속 공정(금속 콘택 및 배선 형성)에 큰 어려움이 따르게 된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 폴리실리콘을 마스크층으로 사용하여 작은 콘택홀을 형성하면서, HSG막을 최대로 성장시켜 스토리지 전극의 표면적을 증가시킬 수 있고, 정전 용량을 향상시킬 수 있는 반도체 메모리 장치의 커패시터 제조 방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1d는 종래의 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도;

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

10, 100 : 반도체 기판 15, 105 : 게이트 전극층

16, 106 : 산화막 17, 107 : 비트 라인

18, 108 : 폴리실리콘막 109 : ARC층

110 : 포토레지스트막 패턴 19, 112 : 콘택홀

20, 113 : 실리콘 질화막 스페이서 114 : 플러그

22, 116 : 스토리지 전극 23, 117 : HSG막

24, 118 : 커패시터 유전막 25, 119 : 커패시터 상부 전극

(구성)

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 커패시터 제조 방법은, 게이트 전극층이 형성된 반도체 기판 상에 절연층을 형성하는 단계와; 상기 절연층 상에 상기 절연층보다 낮은 식각 선택비를 갖는 물질층을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 절연층의 표면이 노출될 때까지 상기 물질층을 식각하되, 경사(slope)를 갖도록 식각하는 단계와; 상기 물질층을 마스크로 사용하여 상기 반도체 기판의 표면이 노출될 때까지 상기 절연층을 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀의 양측벽에 절연막 스페이서를 형성하는 단계와; 상기 콘택홀을 도전 물질로 채우는 단계와; 상기 절연층의 표면이 노출될 때까지 상기 도전 물질과 물질층을 차례로 식각하여 반도체 기판과 전기적으로 접속되는 플러그를 형성하는 단계와; 상기 절연층 상에 상기 플러그와 전기적으로 접속되는 스토리지 전극용 도전막 패턴을 형성하는 단계와; 상기 도전막 패턴의 표면에 HSG막을 형성하는 단계를 포함한다.

(작용)

도 2d를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 커패시터 제조 방법은, 물질층을 마스크로 사용하여 절연층을 식각함으로써 콘택홀이 형성된 후, 콘택홀의 양측벽에 절연막 스페이서가 형성된다. 다음에, 콘택홀을 도전 물질로 채운 후, 도전 물질과 물질층을 평탄하게 식각함으로써 플러그가 형성된다. 절연층 상에 플러그와 전기적으로 접속되는 스토리지 전극이 형성되고, 스토리지 전극의 표면에 HSG막이 형성된다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법에 의해서, 콘택홀 형성 후 결정화된 폴리실리콘막을 제거하고, 비정질의 폴리실리콘막으로 스토리지 전극을 형성함으로써, 스토리지 전극 표면에 HSG막을 최대로 성장시킬 수 있고, 표면적을 증가시킬 수 있으며 따라서, 커패시터의 정전 용량을 증가시킬 수 있다.

(실시예)

이하, 도 2a 내지 도 2e를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.

도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막이 형성된다.(도면에 미도시)

상기 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)을 사이에 두고 게이트 전극층(105)이 형성된다. 상기 게이트 전극층(105)은 폴리실리콘(101)과 실리사이드(102) 그리고, 실리콘 질화막(103)이 적층된 게이트 전극의 양측벽이 실리콘 질화막 스페이서(104)와 같은 절연막에 의해 둘러싸이도록 형성된다.

상기 게이트 전극층(105)을 포함하여 상기 반도체 기판(100) 상에 층간 절연막으로 예를 들어, 산화막(106)이 형성된다. 상기 산화막(106) 내에 비트 라인(107)이 형성되어 있다.

좀 더 구체적으로, 상기 게이트 전극층(105)을 포함하여 상기 반도체 기판(100) 상에 평탄한 상부 표면을 갖는 제 1 산화막(106a)이 형성된다.

상기 제 1 산화막(106a) 상에 비트 라인(107)이 형성된 후, 상기 비트 라인(107)을 포함하여 상기 제 1 산화막(106a) 상에 평탄한 상부 표면을 갖는 제 2 산화막(106b)이 형성된다.

상기 산화막(106) 상에 상기 산화막(106)보다 낮은 식각 선택비를 갖는 폴리실리콘막(108)이 형성된다. 상기 폴리실리콘막(108)은 상기 산화막(106)보다 건식 식각비가 매우 낮기 때문에 작고 깊은 콘택홀 형성을 위한 장시간 건식 식각시에도 개구부가 잘 부식되지 않는다. 그러나, 장시간의 식각에도 잘 견디도록 하기 위해서 상기 폴리실리콘막(108)은 50nm 내지 300nm의 두께 범위로 비교적 두껍게 형성된다.

상기 폴리실리콘막(108) 상에 ARC층(anti-reflective coating layer)(109)이 형성된다. 상기 ARC층(109)은 20nm 내지 60nm의 두께 범위를 갖는다.

상기 ARC층(109) 상에 포토레지스트막 패턴(110)이 형성된다. 상기 ARC층(109)은 포토레지스트막의 패터닝이 잘 되게 하기 위한 막이다. 상기 포토레지스트막 패턴(110)을 콘택홀 형성용 마스크로 사용하여 상기 산화막(106)의 표면이 노출될 때까지 상기 ARC층(109)과 폴리실리콘막(108)이 차례로 식각된다.

이때, 상기 ARC층(109)은 버티컬(vertical)하게 식각되고, 상기 폴리실리콘막(108)은 경사(slope)를 갖도록 식각된다.

상기 폴리실리콘막(108)을 마스크로 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 산화막(106)을 식각함으로써 콘택홀(112)이 형성된다. 상기 폴리실리콘막(108)을 마스크로 사용함으로써 리소그라피(lithography)로 형성한 콘택홀보다 작은 콘택홀을 형성할 수 있다. 이때, 상기 포토레지스트막 패턴(110)의 일부가 식각된다.

도 2b에 있어서, 남아있는 상기 포토레지스트막 패턴(110)이 제거되고, 상기 ARC층(109)은 그대로 남아 있게 된다. 다음에는, 상기 콘택홀(112)의 양측벽에 절연막으로 실리콘 질화막(SiN) 스페이서(113)가 형성된다. 상기 실리콘 질화막 스페이서(113)는 낮은 압력(lower pressure)에서 형성되고, 10nm 내지 30nm의 두께 범위를 갖는다. 이때, 상기 폴리실리콘막(108)은 결정화된다.

상기 실리콘 질화막 스페이서(113)의 형성은 스토리지 전극 콘택 형성 후 상기 스토리지 전극 콘택과 하부 도전체 중 하나인 비트 라인(107)과의 전기적 단락(short)를 방지하기 위한 막이다.

상기 실리콘 질화막 스페이서(113) 형성을 위한 에치 백(etch back) 공정시 상기 ARC층(109)이 제거된다.

도 2c를 참조하면, 콘택홀(112)이 채워지도록 상기 폴리실리콘막(108) 상에 도전 물질(114)이 형성된다.

다음에는, 상기 산화막(106)의 표면이 노출될 때까지 상기 도전 물질(114)과 폴리실리콘막(108)이 차례로 식각되어 도 2d에 도시된 바와 같이, 상기 반도체 기판(100)과 전기적으로 접속되는 스토리지 전극 콘택 플러그(114)가 형성된다. 상기 도전 물질(114)은 폴리실리콘으로 형성되고, 100nm 내지 300nm의 두께 범위를 갖는다.

상기 도전 물질(114)과 폴리실리콘막(108)의 식각은, 건식 에치 백(dry etch back) 공정과 CMP(chemical mechanical polishing) 공정 중 어느 하나로 수행된다.

도 2e를 참조하면, 상기 플러그(114)를 포함하여 상기 산화막(106) 상에 스토리지 전극 형성용 도전층 예를 들어, 폴리실리콘막(116)이 형성된다.(도면에 미도시) 상기 폴리실리콘막(116)은 비정질 상태이다.

스토리지 전극 형성용 포토레지스트막 패턴을 사용하여 상기 폴리실리콘막(116)을 식각함으로써 상기 플러그(114)와 전기적으로 접속되는 스토리지 전극(116)이 형성된다. 상기 스토리지 전극(116)은 0.7㎛ 내지 1.2㎛의 두께 범위로 형성된다.

상기 스토리지 전극(116)의 표면에 HSG막(117)이 형성된다. 상기 HSG막(117)은 비정질인 상기 스토리지 전극(116)의 전면에 형성된다.

상기 HSG막(117)을 포함하여 상기 산화막(106) 상에 커패시터 유전막(118)이 형성된다. 상기 커패시터 유전막(118)은 예를 들어, Ta₂O₅로 형성된다.

마지막으로, 상기 커패시터 유전막(118) 상에 상부 커패시터 전극(119)이 형성된다.

본 발명은, 종래의 반도체 메모리 장치의 커패시터 제조 방법에서 결정화된 폴리실리콘막의 표면에 HSG막이 성장하지 않아 커패시터의 정전 용량이 감소되는 문제점을 해결한 것으로서, 콘택홀 형성 후 결정화된 폴리실리콘막을 제거하고, 비정질의 폴리실리콘막으로 스토리지 전극을 형성함으로써, 스토리지 전극 표면에 HSG막을 최대로 성장시킬 수 있고, 표면적을 증가시킬 수 있으며 따라서, 커패시터의 정전 용량을 증가시킬 수 있는 효과가 있다.

Claims (7)

1. 게이트 전극층(105)이 형성된 반도체 기판(100) 상에 절연층(106)을 형성하는 단계와;

   상기 절연층(106) 상에 상기 절연층(106)보다 낮은 식각 선택비를 갖는 물질층(108)을 형성하는 단계와;

   콘택홀 형성용 마스크를 사용하여 상기 절연층(106)의 표면이 노출될 때까지 상기 물질층(108)을 식각하되, 경사(slope)를 갖도록 식각하는 단계와;

   상기 물질층(108)을 마스크로 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 절연층(106)을 식각하여 콘택홀(112)을 형성하는 단계와;

   상기 콘택홀(112)의 양측벽에 절연막 스페이서(113)를 형성하는 단계와;

   상기 콘택홀(112)을 도전 물질(114)로 채우는 단계와;

   상기 절연층(106)의 표면이 노출될 때까지 상기 도전 물질(114)과 물질층(108)을 차례로 식각하여 반도체 기판(100)과 전기적으로 접속되는 플러그(114)를 형성하는 단계와;

   상기 절연층(106) 상에 상기 플러그(114)와 전기적으로 접속되는 스토리지 전극용 도전막 패턴(116)을 형성하는 단계와;

   상기 도전막 패턴(116)의 표면에 HSG막(117)을 형성하는 단계를 포함하는 반도체 메모리 장치의 커패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 물질층(108)과 도전막 패턴(116)은 폴리실리콘으로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 절연막 스페이서(112)는 실리콘 질화막(SiN)으로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.
4. 제 1 항에 있어서,

   상기 물질층(108)은 50nm 내지 300nm의 두께 범위로 형성되고, 상기 절연막 스페이서(112)는 10nm 내지 30nm의 두께 범위로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.
5. 제 1 항에 있어서,

   상기 도전 물질(114)은 폴리실리콘이고, 100nm 내지 300nm의 두께 범위로 증착되는 반도체 메모리 장치의 커패시터 제조 방법.
6. 제 1 항에 있어서,

   상기 도전 물질(114)과 물질층(108)의 식각은 건식 에치 백(dry etch back)과 CMP(chemical mechanical polishing) 공정 중 어느 하나로 수행되는 반도체 메모리 장치의 커패시터 제조 방법.
7. 제 1 항에 있어서,

   상기 도전막 패턴(116)은 0.7㎛ 내지 1.2㎛의 두께 범위로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.